TWI657551B - 扇出型半導體封裝 - Google Patents

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李大熙
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洪明鎬
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鄭度榮
Joon Seok Oh
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Abstract

一種扇出型半導體封裝包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述貫穿孔中；第一包封體，包覆所述第一連接構件及所述半導體晶片的至少部分；第二連接構件，配置於所述第一連接構件上及所述半導體晶片上。所述第一連接構件及所述第二連接構件分別包括電性連接至所述半導體晶片的所述連接墊的重佈線層。所述扇出型半導體封裝可具有優異的剛性、可被薄化，且可以簡化的製程進行製造。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術的情形中，隨著對小尺寸半導體晶片等的需求快速增加，已經需要實作出包括多個引腳且同時具有緊湊尺寸的半導體封裝。
為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝藉由在配置有半導體晶片的區域之外對連接端子進行重佈線而具有緊湊的尺寸且可達成對多個引腳的實作。
本揭露的態樣可提供一種能夠具有優異的剛性、被薄化的，且以簡化的製程製造的扇出型半導體封裝。
根據本揭露的態樣，一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊；第一包封體，包覆所述第一連接構件及所述半導體晶片的所述被動表面的至少部分；第二包封體，配置於所述第一包封體上；以及第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動表面上。所述第一連接構件及所述第二連接構件分別包括電性連接至所述半導體晶片的所述連接墊的重佈線層；所述第一包封體包含絕緣樹脂、玻璃纖維及無機填料，且所述第二包封體包含絕緣樹脂及無機填料。
根據本揭露的另一態樣，一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊；第一包封體，包覆所述第一連接構件及所述半導體晶片的所述被動表面的至少部分；第二包封體，配置於所述第一包封體上；以及第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動表面上。所述第一連接構件及所述第二連接構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，且所述第一包封體具有較所述第二包封體的彈性模量大的彈性模量。
根據本揭露的另一態樣，一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中並具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊；包封體，包覆所述第一連接構件及所述半導體晶片的所述被動表面的至少部分；第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動表面上；保護層，配置於所述第二連接構件上。所述第一連接構件及所述第二連接構件分別包括電性連接至所述半導體晶片的所述連接墊的重佈線層，且所述保護層包含絕緣樹脂、玻璃纖維及無機填料。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在所述附圖中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
在本文中，下側、下部部分、下表面等用於指代相對於所述圖式的橫截面朝向扇出型半導體封裝的安裝表面的方向，而上側、上部部分、上表面等用於指代與下部方向相對的方向。然而，該些方向是出於解釋方便而進行界定的，且申請專利範圍並非特別受限於上述所界定的方向。
在說明中組件與另一組件的「連接（connection）」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」意為包括實體連接及實體斷開（disconnection）的概念。應理解，當以「第一（first）」及「第二（second）」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1是說明電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括實體地連接至或電性地連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的之被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
依據電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至母板1010或者可不實體地連接至或不電性地連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是依據電子裝置1000等的類型亦可包括用於各種目的之其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2是說明電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件（例如，照相機模組1150）可容置於主體1101中。電子組件1120中的某些電子組件可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作完成的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是可被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度（circuit width）差，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是非常精細的，在電子裝置中使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
依據半導體封裝的結構及目的，由封裝技術製造的半導體封裝可被分類成扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型 半導體封裝
圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：主體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中間階層的印刷電路板（intermediate level printed circuit board，PCB）上以及電子裝置的主板上等。
因此，可依據半導體晶片2220的尺寸而在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的通孔孔2243h；且接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的保護層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有其中所述半導體晶片的例如輸入/輸出(input/output，I/O)端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以使得能夠在具有緊湊尺寸的同時實作快速訊號轉移。
然而，由於所有的輸入/輸出端子均需要配置於扇入型半導體封裝中的半導體晶片內，因此，扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是說明其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的示意性剖視圖。
圖6是說明其中扇入型半導體封裝嵌於中介基板中且最終安裝於電子裝置的主板上的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在被安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可嵌於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌於中介基板2302中的狀態下藉由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型 半導體封裝
圖7是說明扇出型半導體封裝的示意性剖視圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。
如上所述，所述扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件而在所述半導體晶片之外進行重佈線並配置於所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。因此，即使在半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝可在不使用單獨的中介基板的條件下安裝於電子裝置的主板上，如以下所闡述。
圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝可在不使用單獨的中介基板的條件下安裝於電子裝置的主板上，因此所述扇出型半導體封裝可被實作成具有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，所述扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊封裝（package-on-package，POP）型半導體封裝的形式更為緊湊的形式，且可解決因出現翹曲（warpage）現象而出現的問題。
同時，所述扇出型半導體封裝為用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，並且與諸如中介基板或類似者的印刷電路板(PCB)在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格、目的等，且所述印刷電路板中嵌置有扇入型半導體封裝。
在下文中將參照圖式闡述能夠具有優異的剛性、被薄化的，且以簡化的製程進行製造的扇出型半導體封裝。
圖9是說明扇出型半導體封裝的實例的示意性剖視圖。
圖10是沿圖9所示的扇出型半導體封裝的剖線I-I'截取的示意性平面圖。
參照所述圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括：第一連接構件110，具有貫穿孔110H；半導體晶片120，配置於第一連接構件110的貫穿孔110H中且具有主動表面及與所述主動表面相對的被動表面，在所述主動表面上配置有連接墊122；第一包封體130，包覆第一連接構件110及半導體晶片120的被動表面的至少部分；第二包封體180，配置於第一包封體130上；以及第二連接構件140，配置於第一連接構件110上及半導體晶片120的主動表面上。第一連接構件110可包括電性連接至半導體晶片120的連接墊122的重佈線層112a、重佈線層112b及重佈線層112c。第二連接構件140亦可包括電性連接至半導體晶片120的連接墊122的重佈線層142。第一包封體130可包含樹脂130a、核心材料130b及填料130c。第二包封體180可包含樹脂及填料，但可不包含核心材料。第一包封體130可具有較第二包封體180的彈性模量大的彈性模量。
大體而言，可使用加強層來控制在製造半導體封裝的製程中產生的半導體封裝的翹曲等。加強層可單獨地貼合至包封體。加強層可包含具有優異剛性的材料。因此，加強層可貼合至包封體以維持半導體封裝的剛性。然而，由於加強層是單獨進行製造並貼合至包封體，因此製造半導體封裝的製程是複雜的。另外，因加強層的貼合而使半導體封裝在薄化方面存在限制。另外，在將加強層貼合至包封體的情形中，可能難以在半導體封裝的上部部分中形成開口。因此，可能難以形成標記或將半導體封裝施加至堆疊封裝等。
另一方面，在根據示例性實施例的扇出型半導體封裝100A中，可使用包含樹脂130a、核心材料130b及填料130c且具有優異的剛性的材料來作為第一包封體130的材料，以維持扇出型半導體封裝100A的剛性，而無需使用單獨的加強層。亦即，可充分地維持扇出型半導體封裝100A的剛性而無需使用額外的製程，且扇出型半導體封裝100A可被薄化。另外，亦可降低原材料的成本。具體而言，由與第一包封體130的材料不同的材料所形成的第二包封體180可配置於第一包封體130上。在此種情形中，第二包封體180可不包含核心材料且可僅包含樹脂及填料。因此，可藉由第二包封體180而容易地形成穿透過第一包封體130的開口。
另外，在根據示例性實施例的扇出型半導體封裝100A中，第一連接構件110可包括能夠對連接墊122進行重佈線的重佈線層112a、重佈線層112b及重佈線層112c。因此，設計自由度可得以提高，第二連接構件140的層數可顯著減少，進而使得可進一步促進扇出型半導體封裝100A的薄化，且因在配置半導體晶片120之後形成第二連接構件140時的缺陷而導致的良率下降可得以改善。
同時，根據示例性實施例的扇出型半導體封裝100A可更包括：背面重佈線層132及背面通孔133，背面重佈線層132配置於第二包封體180上，背面通孔133穿透過第一包封體130及第二包封體180且使背面重佈線層132與第一連接構件110的重佈線層112c彼此連接。因此，設計自由度可進一步得以提高，且可進一步促進扇出型半導體封裝100A的薄化。另外，在某些情形中，背面重佈線層132可包括具有平面形狀的接地圖案。在此種情形中，背面重佈線層132的接地圖案可覆蓋半導體晶片120的被動表面以進一步改善電磁波阻擋效果及/或散熱效果。
同時，根據示例性實施例的扇出型半導體封裝100A可更包括第一保護層150及第二保護層190，第一保護層150配置於第二連接構件140上且具有第一開口151，第一開口151暴露出第二連接構件140的重佈線層142的至少部分，第二保護層190配置於第二包封體180上且具有第二開口191，第二開口191暴露出背面重佈線層132的至少部分。因此，第一保護層150與第二保護層190可被配置成保護扇出型半導體封裝100A中的組件且抑制扇出型半導體封裝100A的翹曲。在此種情形中，第一保護層150及第二保護層190中的每一者可包含樹脂及填料。在第一保護層150中所包含的填料的重量百分比可大於在第二保護層190中所包含的填料的重量百分比。因此，藉由對扇出型半導體封裝100A的整體熱膨脹係數（coefficient of thermal expansion，CTE）作出調整等，扇出型半導體封裝100A的翹曲可進一步得以抑制，且扇出型半導體封裝100A的板層級可靠性（board level reliability）可進一步得以提高。
同時，根據示例性實施例的扇出型半導體封裝100A可更包括凸塊下金屬層160及連接端子170，凸塊下金屬層160形成於第一開口151中且連接至第二連接構件140所暴露的重佈線層142，連接端子170形成於凸塊下金屬層160上且經由凸塊下金屬層160電性連接至第二連接構件140所暴露的重佈線層142。凸塊下金屬層160可提高連接端子170的連接可靠性以提高扇出型半導體封裝100A的板層級可靠性。扇出型半導體封裝100A可經由連接端子170電性連接至主板等。
同時，根據示例性實施例的扇出型半導體封裝100A可更包括被動元件125，被動元件125在第一保護層150上被配置成與連接端子170間隔開預定距離，且與連接端子170並排。被動元件125可為接腳側電容器（land side capacitor，LSC）等，且可經由第二連接構件140的重佈線層142電性連接至半導體晶片120的連接墊122。由於被動元件125配置於第一保護層150上，因此被動元件125可不對扇出型半導體封裝100A的厚度產生特殊影響，且可不影響重佈線層142的設計等。
在下文中將根據示例性實施例，更詳細地闡述包含於扇出型半導體封裝100A中的相應組件。
第一連接構件110可包括對半導體晶片120的連接墊122進行重佈線以因此減少第二連接構件140的層數的重佈線層112a、重佈線層112b及重佈線層112c。若需要，則第一連接構件110可依據第一連接構件110的材料而進一步改善扇出型半導體封裝100A的剛性，並用於確保第一包封體130的厚度均勻度。根據示例性實施例的扇出型半導體封裝100A可藉由第一連接構件110而用作堆疊封裝（package-on-package，POP）型封裝。第一連接構件110可具有貫穿孔110H。貫穿孔110H中可配置有半導體晶片120，以與第一連接構件110間隔開預定距離。半導體晶片120的側表面可被第一連接構件110所環繞。然而，該種形式僅為舉例說明且可進行各種修改以具有其他形式，且扇出型半導體封裝100A可依據該種形式而執行另一功能。
第一連接構件110可包括：第一絕緣層111a，接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於第一絕緣層111a中；第二重佈線層112b，配置於第一絕緣層111a的另一表面上，且此另一表面與嵌有第一重佈線層112a的第一絕緣層111a的一個表面相對；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可電性連接至連接墊122。第一重佈線層112a及第二重佈線層112b與第二重佈線層112b及第三重佈線層112c可藉由分別穿透過第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b彼此電性連接。
當第一重佈線層112a嵌於第一絕緣層111a中時，可顯著地減少因第一重佈線層112a的厚度而產生的台階（step），且第二連接構件140的絕緣距離可因此變為恆定的。亦即，自第二連接構件140的重佈線層142至第一絕緣層111a的下表面的距離與自第二連接構件140的重佈線層142至半導體晶片120的連接墊122的距離差異可小於第一重佈線層112a的厚度。因此，第二連接構件140的高密度配線設計可為容易的。
第一連接構件110的第一重佈線層112a的下表面可配置於高於半導體晶片120的連接墊122的下表面所在的水平高度上。另外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。如上所述，在第一重佈線層112a凹陷於第一絕緣層111a中進而使得在第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階的情形中，可防止其中第一包封體130的材料溢出而污染第一重佈線層112a的現象。第一連接構件110的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。第一連接構件110可被形成為具有與半導體晶片120的厚度相對應的厚度。因此，在第一連接構件110中所形成的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此重佈線層112a、重佈線層112b及重佈線層112c可依據第一連接構件110的規格而以大的尺寸形成。另一方面，第二連接構件140的重佈線層142可被形成為相對小尺寸以達成薄化。
絕緣層111a及絕緣層111b中的每一者的材料並無特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中的每一者的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另外一種選擇，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a、重佈線層112b及重佈線層112c可用於對半導體晶片120的連接墊122進行重佈線。重佈線層112a、重佈線層112b及重佈線層112c中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。重佈線層112a、重佈線層112b及重佈線層112c可依據與其對應的層的設計而具有各種功能。舉例而言，重佈線層112a、重佈線層112b及重佈線層112c可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b及重佈線層112c可包括通孔墊、導線墊、連接端子墊等。
通孔113a及通孔113b可使形成於不同層上的重佈線層112a、重佈線層112b及重佈線層112c彼此電性連接，從而在第一連接構件110中形成電性路徑。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及通孔113b中的每一者可被導電材料完全填充，或者所述導電材料亦可沿相應的通孔的孔壁而形成。另外，通孔113a及通孔113b中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
當形成第一通孔113a的孔時，第一重佈線層112a的部分墊（pads）可充當終止層（stopper），且因此在第一通孔113a中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀的製程中可為有利的。在此種情形中，第一通孔113a可與第二重佈線層112b的墊圖案整合。另外，當形成第二通孔113b的孔時，第二重佈線層112b的部分墊可充當終止層（stopper），且因此在第二通孔113b中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀的製程中可為有利的。在此種情形中，第二通孔113b可與第三重佈線層112c的墊圖案整合。
半導體晶片120可為將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路（IC）。在此種情形中，舉例而言，所述積體電路可為處理器晶片，（更具體而言，應用處理器（application processor，AP）），例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、場可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，積體電路可為：邏輯晶片，例如類比數位轉換器、應用專用積體電路（ASIC）等；或記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體）、快閃記憶體等。另外，上述元件亦可彼此組合且進行配置。
半導體晶片120可為基於主動晶圓而形成的積體電路。在此種情形中，主體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在主體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）等導電材料。在主體121上可形成暴露出連接墊122的保護層123，且保護層123可為氧化物膜、氮化物膜等或者氧化物層與氮化物層構成的雙層。藉由保護層123的配置，連接墊122的下表面可相對於第一包封體130的下表面具有台階。因此，在某些程度上可防止第一包封體130滲入連接墊122的下表面的現象。亦可在其他需要的位置中進一步配置絕緣層（圖中未示出）等。
被動元件125可為各種類型的被動元件。舉例而言，被動元件125可為多層式陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）、接腳側電容器（LSC）、電感器、積體被動裝置（integrated passive device，IPD）等。接腳側電容器可用作被動元件125以達成薄化。接腳側電容器可電性連接至第二連接構件140的重佈線層142的電源（P）圖案，但並非僅限於此。可配置有多個被動元件125。在此種情形中，所述多個被動元件125可彼此相同或彼此不同。被動元件125可利用焊料等貼合至第一保護層150，以被配置成與連接端子170間隔開預定距離且與連接端子170並排。
第一包封體130可保護第一連接構件110、半導體晶片120等。第一包封體130的包覆形式並無特別限制，但可為第一包封體130環繞第一連接構件110及半導體晶片120等的至少部分的形式。舉例而言，第一包封體130可覆蓋第一連接構件110及半導體晶片120的被動表面，且填充於貫穿孔110H的孔壁與半導體晶片120的側表面之間的空間。另外，第一包封體130亦可填充於半導體晶片120的保護層123與第二連接構件140之間的至少一部分空間。第一包封體130可填充貫穿孔110H，以因此充當黏合劑並依據第一包封體130的材料而減少半導體晶片120的彎曲（buckling）。
第一包封體130可包含樹脂130a、核心材料130b及填料130c。樹脂130a可為絕緣樹脂，更具體而言，例如環氧樹脂等熱固性樹脂或例如聚醯亞胺樹脂等熱塑性樹脂等等，核心材料130b可為玻璃纖維（或玻璃布或玻璃織物）等，且填料130c可為例如二氧化矽、氧化鋁等無機填料。然而，樹脂130a、核心材料130b及填料130c並非僅限於此。舉例而言，第一包封體130可由以下將闡述的預浸體、未被包覆的覆銅疊層板（copper clad laminate，CCL）、以下將闡述的GC材料所形成，但並非僅限於此。由於第一包封體130包含核心材料130b，因此可維持扇出型半導體封裝100A的剛性。另外，由於第一包封體130包含填料130c，因此可調整扇出型半導體封裝的熱膨脹係數（CTE），進而使得因熱膨脹係數之間的失配而導致的翹曲產生可得以抑制。
第一包封體130的材料可在非硬化狀態下包覆第一連接構件110及半導體晶片120。因此，樹脂130a及填料130c可配置於貫穿孔110H的孔壁與半導體晶片120的側表面之間的空間中，且樹脂130a及填料130c可配置於第一連接構件110上及半導體晶片120的被動表面上。另一方面，核心材料130b可僅配置於第一連接構件110上及半導體晶片120的被動表面上。同時，核心材料130b可配置於扇出型半導體封裝100A的上部部分中，以在扇出型半導體封裝100A的上部部分中維持扇出型半導體封裝100A的剛性。
第二包封體180可包含樹脂及填料。第二包封體180可不包含核心材料。樹脂可為絕緣樹脂，更具體而言，例如環氧樹脂等熱固性樹脂或例如聚醯亞胺樹脂等熱塑性樹脂等等，且填料可為例如二氧化矽、氧化鋁等無機填料等等。然而，樹脂及填料並非僅限於此。舉例而言，第二包封體180可由味之素構成膜(ABF)等形成，但並非僅限於此。如上所述，可引入第二包封體180，進而可容易地在本身難以形成開口的第一包封體130中形成開口。另外，扇出型半導體封裝100A的整體翹曲可因第二包封體180與第一保護層150之間的對稱效果而得以更有效地控制。若需要，則第一包封體130可由以下將闡述的GCP材料形成。此時，與第二包封體180接觸的底漆層(primer layer)135可配置於第一包封體130與第二包封體180接觸的至少一部分表面上。底漆層135可為包含銅(Cu)等的金屬薄膜，但並非僅限於此。底漆層135的表面可因除汙製程等而變為粗糙的，進而使得底漆層135與第二包封體180之間的連接可靠性優異。
第一包封體130可具有較第二包封體180的彈性模量大的彈性模量。亦即，第一包封體130可包含核心材料130b，進而使得第一包封體130可具有較第二包封體180更優異的剛性。可藉由如上所述具有相對大的彈性模量的第一包封體130來維持扇出型半導體封裝100A的剛性，且可利用具有相對小的彈性模量的第二包封體180來補充第一包封體130的材料的限制。所述彈性模量是指應力與變形之間的比率，且可藉由在例如JIS C-6481、KS M 3001、KS M 527-3、ASTM D882等中所規定的標準拉伸試驗（standard tension test）而量測。
背面重佈線層132可用於對連接墊122進行重佈線，且若需要，則可覆蓋半導體晶片120的上部部分以用於阻擋電磁波及/或散熱。背面重佈線層132的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。背面重佈線層132可依據其對應層的設計而執行各種功能。舉例而言，背面重佈線層132可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，背面重佈線層132可包括通孔墊、連接端子墊等。
背面通孔133可使背面重佈線層132與第一連接構件110的第三重佈線層112c彼此連接。因此，在扇出型半導體封裝100A的上部部分中可形成電性路徑。背面通孔133中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。背面通孔133中的每一者可被導電材料完全填充，或導電材料可沿通孔中的每一者的孔壁形成。另外，背面通孔133中的每一者可具有此項技術中已知的所有形狀。
第二連接構件140可對半導體晶片120的連接墊122進行重佈線。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由第二連接構件140進行重佈線，且可依據所述功能經由連接端子170而實體地連接至或電性地連接至外源（external source）。第二連接構件140可包括：絕緣層141；重佈線層142，配置於絕緣層141上；以及通孔143，穿透過絕緣層141並使各重佈線層142彼此連接。第二連接構件140可包括單層，或可依據設計而包括多層。
可使用絕緣材料作為絕緣層141的材料。在此種情形中，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為所述絕緣材料。亦即，絕緣層141可為感光性絕緣材料層。在其中絕緣層141具有感光性質的情形中，絕緣層141可被形成為具有較小的厚度，且可更容易地達成通孔143的精細節距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。根據需要，當絕緣層141為多層時，絕緣層141的材料可彼此相同，或可彼此不同。當絕緣層141為多層時，絕緣層141可依據製程而彼此整合，進而使得各絕緣層141之間的邊界不明顯。
重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。重佈線層142可依據與其對應的層的設計而具有各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔墊、連接端子墊等。
通孔143可使在不同層上所形成的重佈線層142、連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中產生電性路徑。通孔143中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。通孔143中的每一者可被導電材料完全填充，或導電材料亦可沿通孔中的每一者的孔壁形成。另外，通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第一保護層150可保護第二連接構件140不受外部物理損壞或化學損壞。第一保護層150可具有開口151，而開口151所暴露出第二連接構件140的至少部分重佈線層142。在第一保護層150中形成的開口151的數目可為數十至數千。第一保護層150可包含樹脂及填料，但可不包含核心材料。亦即，第一保護層150可為例如包含如上所述絕緣樹脂及無機填料的味之素構成膜。在此種情形中，扇出型半導體封裝100A的整體翹曲可因第二包封體180與第一保護層150之間的對稱效果而更易於控制。
凸塊下金屬層160可另外地被配置成提高連接端子170 的連接可靠性及提高扇出型半導體封裝100A的板層級可靠性。凸塊下金屬層160可連接至被第一保護層150的開口151而暴露出的第二連接構件140的重佈線層142。凸塊下金屬層160可藉由使用已知導電材料(例如，金屬)的已知金屬化方法而形成於第一保護層150的開口151中，但並非僅限於此。
連接端子170可另外地被配置成在外部並且實體地或電性地與扇出型半導體封裝100A連接。舉例而言，扇出型半導體封裝100A可經由連接端子170而安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為舉例說明，且連接端子170中的每一者的材料並非僅限於此。連接端子170中的每一者可為接腳(land)、球、引腳等。連接端子170可被形成為多層式結構或單層式結構。當連接端子170被形成為多層式結構時，連接端子170可包含銅(Cu)柱及焊料。當連接端子170被形成為單層結構時，連接端子170可包含錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，且連接端子170並非僅限於此。
連接端子170的數目、間隔、佈置等並無特別限制，而是可由熟習此項技術者依據設計詳情而進行充分地修改。舉例而言，根據連接墊122的數目，連接端子170可被設置成數十至數千的數量，或可被設置成數十至數千或更多的數量，或者數十至數千或更少的數量。當連接端子170是焊球時，連接端子170可覆蓋住凸塊下金屬層160延伸至第一保護層150的一個表面上的側表面，且連接可靠性可更為優異。
連接端子170中的至少一者可配置於扇出區域中。所述扇出區域為配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實作多個輸入/輸出（I/O）端子，且可有利於三維互連（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可被製造成具有減小的厚度，且可具有價格競爭力。
第二保護層190可保護背面重佈線層132等免於受到外部物理損壞或化學損壞。第二保護層190可由例如阻焊劑等包含填料及樹脂的感光性材料形成，但並非僅限於此。第二保護層190可具有暴露出至少部分的背面重佈線層132的開口191。在背面重佈線層132經由開口191所暴露出的表面上可形成表面處理層P。表面處理層P可由例如Ni/Au、Ni/Pd/Au等形成，但並非僅限於此。同時，在第一保護層150中所包含的填料（更具體而言，無機填料）的重量百分比可大於在第二保護層190中所包含的填料（更具體而言，無機填料）的重量百分比。因此，藉由對扇出型半導體封裝100A的熱膨脹係數的調整等，可更有效地控制扇出型半導體封裝100A的翹曲。
同時，儘管圖中未示出，然而若需要，則在貫穿孔110H的壁上可形成金屬薄膜以散熱或阻擋電磁波。另外，若需要，則可在貫穿孔110H中配置執行彼此相同或彼此不同的功能的多個半導體晶片120。另外，若需要，則可在貫穿孔110H中配置例如電感器、電容器等單獨的被動元件。另外，若需要，則可在第一保護層150的表面上安裝單獨的表面安裝技術（surface mounting technology，SMT）組件。
圖11A至圖11F是說明製造圖9所示扇出型半導體封裝的製程的實例的示意圖。
參照圖11A，可製備第一連接構件110。可藉由以下步驟來形成第一連接構件110：在相對的兩個表面上已形成有金屬層的載體膜上形成第一重佈線層112a；依序形成第一絕緣層111a、第二重佈線層112b及第一通孔113a、第二絕緣層111b以及第三重佈線層112c及第二通孔113b；將第一重佈線層112a、第一絕緣層111a、第二重佈線層112b及第一通孔113a、第二絕緣層111b以及第三重佈線層112c及第二通孔113b自載體膜分離；以及對餘留在第一重佈線層112a上的金屬層進行蝕刻。接下來，可形成穿透過第一連接構件110的貫穿孔110H。可利用機械鑽孔或雷射鑽孔來形成貫穿孔110H。然而，貫穿孔110H並非僅限於此，且亦可藉由利用研磨顆粒的噴砂方法、利用電漿的乾蝕刻方法等形成。在貫穿孔110H是利用機械鑽孔或雷射鑽孔而形成的情形中，可藉由執行例如高錳酸鹽方法等除汙製程來移除貫穿孔110H中的樹脂污垢。接下來，可將黏合膜200貼合至第一連接構件110的下表面。可使用能夠固定第一連接構件110的任何材料作為黏合膜200。作為非限制性的實例，可使用已知的膠帶等。已知的膠帶的實例可包括：黏合力會因熱處理而弱化的熱固性黏合膠帶；黏合力會因紫外光輻射而弱化的紫外固化（ultraviolet-curable）黏合膠帶等。接下來，可在第一連接構件110的貫穿孔110H中配置半導體晶片120。舉例而言，可藉由將半導體晶片120貼合至貫穿孔110H中的黏合膜200的方法來配置半導體晶片120。可以面朝下（face-down）的形式來配置半導體晶片120，進而使得連接墊122貼合至黏合膜200上。
參照圖11B，可利用第一包封體130包覆半導體晶片120。第一包封體130可覆蓋第一連接構件110以及半導體晶片120的被動表面，且可填充貫穿孔110H內的空間。可在黏合膜200上對非硬化狀態且包含有樹脂130a、核心材料130b及填料130c的材料進行層壓，並接著將所述材料硬化來形成第一包封體130。可使用以下將闡述的GC材料作為第一包封體130的材料。在利用第一包封體130對半導體晶片120進行包覆之後，可將載體膜250貼合至第一包封體130。圖式中說明了在下部部分中配置未完成的封裝結構且在上部部分中配置載體膜250的情形。然而，實際上，可在圖式中所說明的情形旋轉180度的狀態下將未完成的封裝結構貼合至載體膜250。載體膜250可為例如在由預浸體等形成的核心層的兩個相對的表面上形成有金屬層的覆銅疊層板（CCL）等，但並非僅限於此。接下來，可剝除黏合膜200。剝除黏合膜200的方法並無特別限制。舉例而言，在使用黏合力會因熱處理而弱化的熱固性黏合膠帶、黏合力會因紫外光輻射而弱化的紫外固化黏合膠帶等作為黏合膜200的情形中，可在對黏合膜200進行熱處理來弱化黏合膜200的黏合力之後剝除黏合膜200，或可在利用紫外光輻射黏合膜200來弱化黏合膜200的黏合力之後剝除黏合膜200。
參照圖11C，可在已被移除黏合膜200的第一連接構件110上及半導體晶片120的主動表面上形成第二連接構件140。可藉由以下步驟來形成第二連接構件140：藉由層壓方法、施加方法等形成絕緣層141；以及使用利用乾膜等的圖案化製程、電鍍製程等在絕緣層141上及絕緣層141中形成重佈線層142及通孔143。可藉由微影等方式形成用於形成通孔143且穿透過絕緣層141的孔。可藉由以下方法來形成重佈線層142及通孔143：藉由濺鍍形成鈦/銅（Ti/Cu）晶種層；藉由電鍍等形成銅（Cu）電鍍層；以及接著對除圖案之外的鈦/銅（Ti/Cu）晶種層進行蝕刻。可重複進行上述製程來形成包括多層的第二連接構件140。
參照圖11D，可剝除載體膜250。剝除載體膜250的方法並無特別限制。在剝除載體膜250之後，載體膜250的金屬層251可餘留在第一包封體130上。接下來，可將乾膜280貼合至第二連接構件140，且可藉由蝕刻來移除餘留在第一包封體130上的金屬層251。同時，乾膜280可在蝕刻金屬層251的製程中保護第二連接構件140的重佈線層142等。若需要，則可使用金屬層251作為上述之底漆層135。此時，底漆層135的表面可因除汙製程等而變為粗糙的，進而使得底漆層135與第二包封體180之間的連接可靠性可為優異的。
參照圖11E，可剝除乾膜280。接下來，可在第二連接構件140上形成第一保護層150。另外，可在第一包封體130上形成第二包封體180。可藉由例如味之素構成膜等對包含樹脂及填料的材料進行層壓來形成第一保護層150及第二包封體180中的每一者，且接著硬化所述材料。可在扇出型半導體封裝100A的上部部分及下部部分引入由相同的材料或相似的材料形成的層來有效地控制扇出型半導體封裝100A的翹曲。
參照圖11F，可在第一保護層150中形成開口151，且可在開口151中形成凸塊下金屬層160。另外，可形成穿透過第一包封體130及第二包封體180的孔，且可形成背面重佈線層132及背面通孔133。更詳言之，可藉由以下方法來形成凸塊下金屬層160：藉由通孔製程及除汙製程在第一保護層150中形成開口151；以及接著執行例如晶種層形成製程、乾膜圖案化、圖案填充電鍍、乾膜剝除、晶種層蝕刻等已知電鍍及圖案化方法。亦可藉由以下方法來形成背面重佈線層132及背面通孔133：藉由通孔製程及除汙製程來形成穿透過第一包封體130及第二包封體180的開口151；以及接著執行例如晶種層形成製程、乾膜圖案化、圖案填充電鍍、乾膜剝除、晶種層蝕刻等已知電鍍及圖案化方法。接下來，可在第二包封體180上形成具有開口191的第二保護層190，開口191暴露出背面重佈線層132的至少部分。可藉由例如施加阻焊劑並將阻焊劑硬化等方式來形成第二保護層190，且可藉由微影等方式形成開口191。可在被暴露的背面重佈線層132的表面上形成表面處理層P。表面處理層P可藉由例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）、無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等形成，但並非僅限於此。另外，若需要，則可形成連接端子170及被動元件125。可藉由回焊（reflow）來固定連接端子170，且可將連接端子170的部分嵌於第一保護層150中以增強固定力，且可在外部暴露出連接端子170的其餘部分，進而使得可靠性可得以提高。可使用表面安裝技術（SMT）來貼合被動元件125。在此種情形中，可使用具有微小尺寸等的焊料、焊球。
同時，一系列製程可為以下製程：製備具有大尺寸的第一連接構件110，使用具有大尺寸的第一連接構件110來製造多個扇出型半導體封裝100A，接著，藉由切割製程將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝100A以有利於批量生產。在此種情形中，生產率可為優異的。
圖12是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本發明另一示例性實施例的扇出型半導體封裝100B中，第一保護層150以及第一包封體130可包含樹脂150a、核心材料150b及填料150c。樹脂150a可為例如以下絕緣樹脂：例如環氧樹脂等熱固性樹脂或例如聚醯亞胺樹脂等熱塑性樹脂等等，核心材料150b可為玻璃纖維（或玻璃布或玻璃織物）等，且填料150c可為例如二氧化矽、氧化鋁等無機填料。然而，樹脂150a、核心材料150b及填料150c並非僅限於此。由於如上所述的第一保護層150包含核心材料150b，因此可將具有優異剛性的第一包封體130配置於扇出型半導體封裝100B的上部部分中，且可將具有優異剛性的第一保護層150配置於扇出型半導體封裝100B的下部部分中，進而使得翹曲分離（warpage dispersion）可得以獲得抑制。另外，由於第一保護層150包含填料150c，因此可調整扇出型半導體封裝的熱膨脹係數，進而使得因熱膨脹係數之間的失配而導致的翹曲產生可得以抑制。
同時，若需要，與第二包封體180接觸的底漆層135可配置於第一包封體130與第二包封體180接觸的至少部分表面上。底漆層135可為包含銅（Cu）等的金屬薄膜，但並非僅限於此。底漆層135的表面可因除汙製程等而變為粗糙的，進而使得底漆層135與第二包封體180之間的連接可靠性可為優異的。另外，與凸塊下金屬層160接觸的底漆層155可配置於第一保護層150之需要形成電路的至少部分表面（即，第一保護層150的形成有凸塊下金屬層160的表面）上。底漆層155可為包含銅（Cu）等的金屬薄膜，但並非僅限於此。當形成凸塊下金屬層160時，可利用底漆層155作為基礎晶種層。底漆層155的表面可因除汙製程等而變為粗糙的，進而使得底漆層155與凸塊下金屬層160之間的連接可靠性可為優異的。
對除上述配置之外的配置以及製造扇出型半導體封裝100B的方法的說明等與以上說明重複，且因此不再對其予以贅述。
圖13是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100C中，第一連接構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別配置於第一絕緣層111a的相對的兩個表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可電性連接至連接墊122。由於第一連接構件110可包括較大數目的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。因此，可改善在形成第二連接構件140的製程中所出現的缺陷而導致的良率下降。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可藉由分別穿透過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a可具有較第二絕緣層111b及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，由於第一通孔113a穿透過第一絕緣層111a，因此第一通孔113a可具有較分別穿透過第二絕緣層111b及第三絕緣層111c的第二通孔113b及第三通孔113c的直徑大的直徑。
可在低於半導體晶片120的連接墊122的下表面所在的水平高度上配置第一連接構件110的第三重佈線層112c的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。可在半導體晶片120的主動表面與被動表面之間的水平高度上配置第一連接構件110的第一重佈線層112a及第二重佈線層112b。第一連接構件110可被形成為具有與半導體晶片120的厚度相對應的厚度。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上配置形成於第一連接構件110中的第一重佈線層112a及第二重佈線層112b。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可被形成為具有大尺寸。另一方面，第二連接構件140的重佈線層142可被形成為相對小尺寸以達成薄化。
對除上述配置之外的配置以及製造扇出型半導體封裝100C的方法的說明等與以上說明重複，且因此不再對其予以贅述。同時，如在根據另一示例性實施例的扇出型半導體封裝100B中一樣，根據示例性實施例的扇出型半導體封裝100C的第一保護層150可由具有優異剛性的材料形成。
圖14是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本發明另一示例性實施例的扇出型半導體封裝100D中，第一保護層150而非第一包封體130可包含樹脂150a、核心材料150b及填料150c。樹脂150a可為例如以下絕緣樹脂：例如環氧樹脂等熱固性樹脂或例如聚醯亞胺樹脂等熱塑性樹脂等等，核心材料150b可為玻璃纖維（或玻璃布或玻璃織物)等，且填料150c可為例如二氧化矽、氧化鋁等無機填料。然而，樹脂150a、核心材料150b及填料150c並非僅限於此。另外在其中如上所述第一保護層150包含核心材料150b的情形中，可將具有優異剛性的第一保護層150配置於扇出型半導體封裝100D的下部部分中，進而使得扇出型半導體封裝100D的翹曲產生可得以抑制。第一包封體130可由例如包含樹脂及填料的味之素構成膜形成，但並非僅限於此。在其中使用味之素構成膜等作為第一包封體130的材料時，可省略第二包封體180。在此種情形中，可在第一包封體130上形成背面重佈線層132，且背面通孔133可穿透過第一包封體130。
同時，若需要，與凸塊下金屬層160接觸的底漆層155可配置於第一保護層150需要形成電路的至少部分表面(即，第一保護層150的形成有凸塊下金屬層160的表面)上。底漆層155可為包含銅(Cu)等的金屬薄膜，但並非僅限於此。當形成凸塊下金屬層160時，可利用底漆層155作為基礎晶種層。底漆層155的表面可因除汙製程等而為粗糙的，進而使得底漆層155與凸塊下金屬層160之間的連接可靠性可為優異的。
對除上述配置之外的配置以及製造扇出型半導體封裝100D的方法的說明等與以上說明重複，且因此不再對其予以贅述。
圖15A及圖15B是說明可用作包封體的材料及/或扇出型半導體封裝的保護層的材料的實例的示意圖。
參照所述圖式，圖15A示意性地說明了在不需要形成電路的情形中，材料（例如，GC材料）的實例，且圖15B示意性地說明了在需要形成電路或需要對單獨的層進行層壓的情形中，材料（例如，GCP材料）的實例。GC材料可包括：包含絕緣樹脂、核心材料、填料等的絕緣層210；覆蓋絕緣層210的一個表面且由定向聚丙烯（oriented polypropylene，OPP）等形成的蓋體膜220；及覆蓋絕緣層210的另一表面且由聚對苯二甲酸乙二醇酯（polyethylene terephthalate，PET）等形成的基膜（base film）230。絕緣層210可在非硬化狀態下被層壓於具有圖案241的基礎基板240上，且接著被硬化以因此作為硬化絕緣層210¢。GCP材料可包括：包含絕緣樹脂、核心材料、填料等的絕緣層310；覆蓋絕緣層310的一個表面且由定向聚丙烯等形成的蓋體膜320；覆蓋絕緣層310的另一表面且由金屬薄膜等形成的底漆層311；及覆蓋底漆層311的一個表面且由聚對苯二甲酸乙二醇酯等形成的基膜330。絕緣層310可在非硬化狀態下被層壓於具有圖案341的基礎基板340上，且接著被硬化以因此作為硬化絕緣層310¢。底漆層311可在以下狀態311¢中使用：在狀態311¢中，基於需要形成電路或需要對單獨的層進行層壓之目的，藉由除汙製程對底漆層311進行處理。GC材料可用於形成第一包封體130，且GCP材料可用於形成第一保護層150。然而，GC材料及GCP材料並非僅限於此。亦即，GCP可用於形成第一包封體130以達成其他目標。
如以上所提出，根據本發明中的示例性實施例，可提供一種能夠具有優異的剛性、被薄化，且能夠以簡化的製程進行製造的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體
122、2122、2222‧‧‧連接墊
123、2150、2223、2250‧‧‧保護層
125‧‧‧被動元件
130‧‧‧第一包封體
130a、150a‧‧‧樹脂
130b、150b‧‧‧核心材料
130c、150c‧‧‧填料
141、210、310、2141、2241‧‧‧絕緣層
143、2143、2243‧‧‧通孔
150‧‧‧第一保護層
151‧‧‧第一開口
132‧‧‧背面重佈線層
133‧‧‧背面通孔
135、155、311‧‧‧底漆層
140‧‧‧第二連接構件
142、2142‧‧‧重佈線層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
180‧‧‧第二包封體
190‧‧‧第二保護層
191‧‧‧第二開口
200‧‧‧黏合膜
210¢、310¢‧‧‧硬化絕緣層
220、320‧‧‧蓋體膜
230、330‧‧‧基膜
240、340‧‧‧基礎基板
241、341‧‧‧圖案
250‧‧‧載體膜
251‧‧‧金屬層
280‧‧‧乾膜
311¢‧‧‧狀態
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1150‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110、2500‧‧‧主板
1120‧‧‧電子組件
2120、2220‧‧‧半導體晶片
2130‧‧‧包封體
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'‧‧‧剖線
P‧‧‧表面處理層
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵及優點，在附圖中： 圖1是說明電子裝置系統的實例的示意性方塊圖。 圖2是說明電子裝置的實例的示意性立體圖。 圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是說明其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的示意性剖視圖。 圖6是說明其中扇入型半導體封裝嵌於中介基板中且最終安裝於電子裝置的主板上的示意性剖視圖。 圖7是說明扇出型半導體封裝的示意性剖視圖。 圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的示意性剖視圖。 圖9是說明扇出型半導體封裝的實例的示意性剖視圖。 圖10是沿圖9所示的扇出型半導體封裝的剖線I-I'截取的示意性平面圖。 圖11A至圖11F是說明製造圖9所示扇出型半導體封裝的製程的實例的示意圖。 圖12是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖13是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖14是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖15A及圖15B是說明可用作包封體的材料及/或扇出型半導體封裝的保護層的材料實例的示意圖。

Claims (32)

  1. 一種半導體封裝，包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊；第一包封體，包覆所述半導體晶片的至少部分且接觸所述半導體晶片的所述至少部分；第二包封體，配置於所述第一包封體上；以及第一連接構件，配置於所述半導體晶片的所述主動表面上，其中所述第一連接構件包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊；所述第一包封體包含絕緣樹脂、玻璃纖維及無機填料，所述第二包封體包含絕緣樹脂及無機填料，且所述第一包封體的所述玻璃纖維配置於所述第二包封體與所述半導體晶片的所述被動表面之間。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括第一底漆層，所述第一底漆層配置於所述第一包封體和所述第二包封體之間且接觸所述第一包封體和所述第二包封體。
  3. 如申請專利範圍第1項所述的半導體封裝，更包括：保護層，配置於所述第一連接構件上且具有開口，所述開口暴露出所述第一連接構件的所述重佈線層的至少部分；以及凸塊下金屬層，形成於所述開口中且連接至所述第一連接構件被暴露的所述重佈線層，其中所述保護層包含絕緣樹脂、玻璃纖維及無機填料，且所述第一連接構件配置於所述保護層和所述半導體晶片之間。
  4. 如申請專利範圍第3項所述的半導體封裝，更包括第二底漆層，所述第二底漆層配置於所述保護層和所述凸塊下金屬層之間且接觸所述保護層和所述凸塊下金屬層。
  5. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的絕緣構件，其中所述半導體晶片配置於所述絕緣構件的所述貫穿孔中。
  6. 如申請專利範圍第5項所述的半導體封裝，其中所述第一包封體的所述玻璃纖維配置於所述絕緣構件上及所述半導體晶片的所述被動表面上，且所述第一包封體的所述無機填料配置於所述絕緣構件上與所述半導體晶片的所述被動表面上以及所述貫穿孔的孔壁與所述半導體晶片的側表面之間的空間中。
  7. 如申請專利範圍第5項所述的半導體封裝，更包括：保護層，配置於所述第一連接構件上且具有開口，所述開口暴露出所述第一連接構件的所述重佈線層的至少部分；以及凸塊下金屬層，形成於所述開口中且連接至所述第一連接構件被暴露的所述重佈線層，其中所述保護層包含絕緣樹脂、玻璃纖維及無機填料，且所述第一連接構件配置於所述保護層和所述半導體晶片之間。
  8. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的第二連接構件，其中所述半導體晶片配置於所述第二連接構件的所述貫穿孔中，且其中所述第二連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第一連接構件接觸並嵌於所述第一絕緣層中，所述第二重佈線層配置於所述第一絕緣層與所述第一絕緣層嵌有所述第一重佈線層的一個表面相對的另一表面上，且所述第一重佈線層以及所述第二重佈線層電性連接至所述半導體晶片的所述連接墊。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述第二連接構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層配置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  10. 如申請專利範圍第9項所述的半導體封裝，更包括：保護層，配置於所述第一連接構件上且具有開口，所述開口暴露出所述第一連接構件的所述重佈線層的至少部分；以及凸塊下金屬層，形成於所述開口中且連接至所述第一連接構件被暴露的所述重佈線層，其中所述保護層包含絕緣樹脂、玻璃纖維及無機填料，且所述第一連接構件配置於所述保護層和所述半導體晶片之間。
  11. 如申請專利範圍第9項所述的半導體封裝，更包括：背面重佈線層，配置於所述第二包封體上；以及背面通孔，穿透過所述第一包封體及所述第二包封體且使所述背面重佈線層與所述第三重佈線層彼此電性連接。
  12. 如申請專利範圍第11項所述的半導體封裝，更包括：第一保護層，配置於所述第一連接構件上且具有第一開口，所述第一開口暴露出所述第一連接構件的所述重佈線層的至少部分；以及第二保護層，配置於所述第二包封體上且具有第二開口，所述第二開口暴露出所述背面重佈線層的至少部分，其中所述第一連接構件配置於所述第一保護層和所述半導體晶片之間，且所述第二包封體配置於所述第二保護層和所述第一包封體之間。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述第一保護層包含絕緣樹脂、玻璃纖維及無機填料。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述第一保護層及所述第二保護層分別包含絕緣樹脂及無機填料，且所述第一保護層中所包含的所述無機填料的重量百分比大於所述第二保護層中所包含的所述無機填料的重量百分比。
  15. 如申請專利範圍第9項所述的半導體封裝，其中所述第一連接構件的所述重佈線層與所述第二連接構件的所述第一重佈線層之間的距離大於所述第一連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離，所述第二連接構件具有所述貫穿孔且所述半導體晶片配置於所述貫穿孔中。
  16. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的第二連接構件，其中所述半導體晶片配置於所述第二連接構件的所述貫穿孔中，且其中所述第二連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二重佈線層各自配置於所述第一絕緣層的相對表面上，且所述第一重佈線層以及所述第二重佈線層電性連接至所述半導體晶片的所述連接墊。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述第二連接構件更包括第二絕緣層以及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第一重佈線層，所述第三重佈線層配置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  18. 如申請專利範圍第17項所述的半導體封裝，其中所述第二連接構件更包括配置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及配置於所述第三絕緣層上的第四重佈線層，且所述第四重佈線層電性連接至所述半導體晶片的所述連接墊。
  19. 如申請專利範圍第18項所述的半導體封裝，更包括：保護層，配置於所述第一連接構件上且具有開口，所述開口暴露出所述第一連接構件的所述重佈線層的至少部分；以及凸塊下金屬層，形成於所述開口中且連接至所述第一連接構件被暴露的所述重佈線層，其中所述保護層包含絕緣樹脂、玻璃纖維及無機填料，且所述第一連接構件配置於所述保護層和所述半導體晶片之間。
  20. 如申請專利範圍第18項所述的半導體封裝，更包括：背面重佈線層，配置於所述第二包封體上；以及背面通孔，穿透過所述第一包封體及所述第二包封體且使所述背面重佈線層與所述第四重佈線層彼此電性連接。
  21. 如申請專利範圍第20項所述的半導體封裝，更包括：第一保護層，配置於所述第一連接構件上且具有第一開口，所述第一開口暴露出所述第一連接構件的所述重佈線層的至少部分；以及第二保護層，配置於所述第二包封體上且具有第二開口，所述第二開口暴露出所述背面重佈線層的至少部分，其中所述第一連接構件配置於所述第一保護層和所述半導體晶片之間，且所述第二包封體配置於所述第二保護層和所述第一包封體之間。
  22. 如申請專利範圍第21項所述的半導體封裝，其中所述第一保護層包含絕緣樹脂、玻璃纖維及無機填料。
  23. 如申請專利範圍第18項所述的半導體封裝，其中所述第一絕緣層具有較所述第二絕緣層的厚度大的厚度。
  24. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體具有較所述第二包封體的彈性模量大的彈性模量。
  25. 一種半導體封裝，包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊；包封體，包覆所述半導體晶片的至少部分，且接觸所述半導體晶片的所述至少部分；第一連接構件，配置於所述半導體晶片的所述主動表面上；以及第一保護層，配置於所述第一連接構件上，其中所述第一連接構件包括電性連接至所述半導體晶片的所述連接墊的重佈線層，所述第一連接構件配置於所述第一保護層和所述半導體晶片之間，所述第一保護層包含絕緣樹脂、玻璃纖維及無機填料，所述第一保護層具有開口，所述開口暴露出所述第一連接構件的所述重佈線層的至少部分且穿過所述絕緣樹脂的至少部分以及所述玻璃纖維的至少部分。
  26. 如申請專利範圍第25項所述的半導體封裝，其中在所述開口中形成有連接至所述第一連接構件被暴露的所述重佈線層的凸塊下金屬層。
  27. 如申請專利範圍第26項所述的半導體封裝，更包括底漆層，所述底漆層配置於所述第一保護層和所述凸塊下金屬層之間且接觸所述第一保護層和所述凸塊下金屬層。
  28. 如申請專利範圍第25項所述的半導體封裝，更包括具有貫穿孔的絕緣構件，其中所述半導體晶片配置於所述絕緣構件的所述貫穿孔中。
  29. 如申請專利範圍第25項所述的半導體封裝，更包括具有貫穿孔的第二連接構件，其中所述半導體晶片配置於所述第二連接構件的所述貫穿孔中，且其中所述第二連接構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層與所述第一連接構件接觸並嵌於所述第一絕緣層中，所述第二重佈線層配置於所述第一絕緣層與所述第一絕緣層嵌有所述第一重佈線層的一個表面相對的另一表面上，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層配置於所述第二絕緣層上，且所述第一重佈線層、所述第二重佈線層以及所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  30. 如申請專利範圍第29項所述的半導體封裝，更包括：背面重佈線層，配置於所述包封體上；背面通孔，穿透過所述包封體且使所述背面重佈線層與所述第三重佈線層彼此電性連接；以及第二保護層，配置於所述第二包封體上且具有第二開口，所述第二開口暴露出所述背面重佈線層的至少部分。
  31. 如申請專利範圍第25項所述的半導體封裝，更包括具有貫穿孔的第二連接構件，其中所述半導體晶片配置於所述第二連接構件的所述貫穿孔中，且其中所述第二連接構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層、第三重佈線層、第三絕緣層以及第四重佈線層，所述第一重佈線層與所述第二重佈線層各自配置於所述第一絕緣層的相對表面上，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第一重佈線層，所述第三重佈線層配置於所述第二絕緣層上，所述第三絕緣層配置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第四重佈線層配置於所述第三絕緣層上，且所述第一重佈線層、所述第二重佈線層、所述第三重佈線層以及所述第四重佈線層電性連接至所述半導體晶片的所述連接墊。
  32. 如申請專利範圍第31項所述的半導體封裝，更包括：背面重佈線層，配置於所述包封體上；背面通孔，穿透過所述包封體且使所述背面重佈線層與所述第四重佈線層彼此電性連接；以及第二保護層，配置於所述第二包封體上且具有第二開口，所述第二開口暴露出所述背面重佈線層的至少部分。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685922B2 (en) 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
KR102145218B1 (ko) * 2018-08-07 2020-08-18 삼성전자주식회사 팬-아웃 반도체 패키지
KR102081088B1 (ko) 2018-08-29 2020-02-25 삼성전자주식회사 반도체 패키지
KR102427643B1 (ko) * 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
KR102554017B1 (ko) * 2018-10-02 2023-07-11 삼성전자주식회사 반도체 패키지
KR102543185B1 (ko) * 2018-10-08 2023-06-14 삼성전자주식회사 반도체 패키지
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
KR102484395B1 (ko) 2018-10-25 2023-01-03 삼성전자주식회사 반도체 패키지
KR102621099B1 (ko) * 2018-11-07 2024-01-04 삼성전자주식회사 반도체 패키지
KR102639441B1 (ko) * 2018-11-09 2024-02-22 삼성전자주식회사 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물
KR102566772B1 (ko) * 2018-11-09 2023-08-14 삼성전자주식회사 반도체 패키지
KR102589683B1 (ko) 2018-11-16 2023-10-16 삼성전자주식회사 팬-아웃 반도체 패키지
KR102513085B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
KR102465535B1 (ko) * 2018-11-26 2022-11-11 삼성전자주식회사 팬-아웃 반도체 패키지
KR102574410B1 (ko) * 2018-11-27 2023-09-04 삼성전기주식회사 하이브리드 인터포저 및 이를 구비한 반도체 패키지
CN111312665B (zh) * 2018-12-12 2022-02-22 欣兴电子股份有限公司 封装结构及其制造方法
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
CN109920773A (zh) * 2019-01-31 2019-06-21 厦门云天半导体科技有限公司 一种基于玻璃的芯片再布线封装结构及其制作方法
KR20200099805A (ko) 2019-02-15 2020-08-25 삼성전자주식회사 반도체 패키지
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
KR102613242B1 (ko) * 2019-05-21 2023-12-13 삼성전자주식회사 반도체 패키지
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN112992840A (zh) * 2019-12-16 2021-06-18 欣兴电子股份有限公司 封装结构及其制造方法
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140063768A1 (en) * 2012-08-29 2014-03-06 Shinko Electric Industries Co., Ltd. Electronic component incorporated substrate and method for manufacturing electronic component incorporated substrate
US20160013148A1 (en) * 2011-01-21 2016-01-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Wafer-Level Interconnect Structures with Advanced Dielectric Characteristics

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
JP4682796B2 (ja) * 2005-04-19 2011-05-11 日立化成工業株式会社 封止用シート
JP2016139648A (ja) * 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160013148A1 (en) * 2011-01-21 2016-01-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Wafer-Level Interconnect Structures with Advanced Dielectric Characteristics
US20140063768A1 (en) * 2012-08-29 2014-03-06 Shinko Electric Industries Co., Ltd. Electronic component incorporated substrate and method for manufacturing electronic component incorporated substrate

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