CN111312665B - 封装结构及其制造方法 - Google Patents

封装结构及其制造方法 Download PDF

Info

Publication number
CN111312665B
CN111312665B CN201811517241.8A CN201811517241A CN111312665B CN 111312665 B CN111312665 B CN 111312665B CN 201811517241 A CN201811517241 A CN 201811517241A CN 111312665 B CN111312665 B CN 111312665B
Authority
CN
China
Prior art keywords
layer
conductive
circuit
circuit layer
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811517241.8A
Other languages
English (en)
Other versions
CN111312665A (zh
Inventor
林溥如
柯正达
陈裕华
曾子章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unimicron Technology Corp
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Priority to CN201811517241.8A priority Critical patent/CN111312665B/zh
Publication of CN111312665A publication Critical patent/CN111312665A/zh
Application granted granted Critical
Publication of CN111312665B publication Critical patent/CN111312665B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

一种封装结构,包括线路重布结构、晶片、一个或多个结构强化元件及保护层。线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层。第一线路层电性连接第二线路层。晶片设置于线路重布结构上,并电性连接第二线路层。一个或多个结构强化元件设置于线路重布结构上。结构强化元件具有30~200GPa的杨氏模数。保护层淹盖晶片及结构强化元件的侧壁。在此揭露的封装结构具有足够的机械强度,不易有翘曲现象的发生。

Description

封装结构及其制造方法
技术领域
本揭示内容是关于一种封装结构,以及关于一种封装结构的制造方法。
背景技术
传统上,晶片封装结构包括基板、位于基板上的晶片及淹盖晶片的封装材料层。由于基板、晶片及封装材料层的热膨胀系数差异大,当执行热制造过程以形成晶片及封装材料层于基板上时,晶片封装结构经常严重翘曲。因此,降低了晶片封装结构安装在印刷电路板上的良率。
另一方面,当欲形成封装结构形成于另一封装结构上的堆迭式封装结构(package-on-package,POP)时,翘曲现象亦导致制造过程上的困难。
发明内容
本揭示内容的第一实施方式是提供一种封装结构,包括线路重布结构、晶片、一个或多个结构强化元件及保护层。线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层。第一线路层电性连接第二线路层。晶片设置于线路重布结构上,并电性连接第二线路层。一个或多个结构强化元件设置于线路重布结构上。结构强化元件具有30~200GPa的杨氏模数。保护层淹盖晶片及结构强化元件的侧壁。
在本揭示内容的第一实施方式中,封装结构包括一个结构强化元件,且结构强化元件围绕晶片。
在本揭示内容的第一实施方式中,封装结构包括多个结构强化元件,且多个结构强化元件中的一者位于晶片的第一侧,多个结构强化元件中的另一者位于晶片的第二侧,且第二侧与第一侧相对或相邻。
在本揭示内容的第一实施方式中,结构强化元件与晶片具有50~1000微米的水平距离。
在本揭示内容的第一实施方式中,结构强化元件包括但不限于双马来酰亚胺三嗪树脂、环氧树脂、锡膏或铜膏。
在本揭示内容的第一实施方式中,结构强化元件的上表面及保护层的上表面共平面。
本揭示内容的第二实施方式是提供一种封装结构,包括线路重布结构、晶片、内导电强化元件、第一保护层及电子元件。线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层,其中第一线路层电性连接第二线路层。晶片设置于线路重布结构上,并电性连接第二线路层。内导电强化元件设置于线路重布结构上。内导电强化元件包括强化层及导电连接件。强化层具有30~200GPa的杨氏模数,且强化层具有通孔。导电连接件设置于通孔中。导电连接件的顶部及底部暴露于强化层外,且导电连接件的底部电性连接第二线路层。第一保护层淹盖晶片及内导电强化元件的侧壁。电子元件设置于第一保护层之上,并电性连接导电连接件的顶部。
在本揭示内容的第二实施方式中,封装结构进一步包括基板结构及第二保护层。基板结构设置于第一保护层与电子元件之间,且电子元件通过基板结构电性连接至导电连接件的顶部。第二保护层淹盖电子元件。
在本揭示内容的第二实施方式中,内导电强化元件围绕晶片。
在本揭示内容的第二实施方式中,内导电强化元件与晶片具有50~1000微米的水平距离。
在本揭示内容的第二实施方式中,强化层包括但不限于双马来酰亚胺三嗪树脂、环氧树脂、玻璃或陶瓷。
在本揭示内容的第二实施方式中,内导电强化元件的上表面及第一保护层的上表面共平面。
本揭示内容的第三实施方式是提供一种封装结构,包括线路重布结构、晶片、内导电强化元件、保护层及天线图案。线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层,其中第一线路层电性连接第二线路层。晶片设置于线路重布结构上,并电性连接第二线路层。内导电强化元件设置于线路重布结构上。内导电强化元件包括强化层及导电连接件。强化层具有30~200GPa的杨氏模数,且强化层具有通孔。导电连接件设置于通孔中,其中导电连接件的顶部及底部暴露于强化层外,且导电连接件的底部电性连接第二线路层。保护层淹盖晶片及内导电强化元件的侧壁。天线图案设置于保护层上,并电性连接导电连接件的顶部。
在本揭示内容的第三实施方式中,内导电强化元件围绕晶片。
在本揭示内容的第三实施方式中,内导电强化元件与晶片具有50~1000微米的水平距离。
在本揭示内容的第三实施方式中,强化层包括但不限于双马来酰亚胺三嗪、玻璃或陶瓷。
在本揭示内容的第三实施方式中,内导电强化元件的上表面及保护层的上表面共平面。
本揭示内容的第四实施方式提供一种封装结构的制造方法,包括下列操作:(i)提供线路重布结构,其中线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层,且第一线路层电性连接第二线路层;(ii)形成一个或多个结构强化元件于线路重布结构上,其中结构强化元件具有30~200GPa的杨氏模数;(iii)设置晶片于线路重布结构上,其中晶片电性连接第二线路层;以及(iv)形成保护层淹盖晶片及结构强化元件。
在本揭示内容的第四实施方式中,在操作(iv)之后,进一步包括:(v)去除保护层的顶部,以暴露出结构强化元件的上表面。
本揭示内容的第五实施方式是提供一种封装结构的制造方法,包括下列操作:(i)提供线路重布结构,其中线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层,且第一线路层电性连接第二线路层;(ii)形成内导电强化元件于线路重布结构上,其中内导电强化元件包括:强化层,具有30~200GPa的杨氏模数,其中强化层具有通孔;以及导电连接件,设置于通孔中,其中导电连接件的顶部及底部暴露于强化层外,且导电连接件的底部电性连接第二线路层;(iii)设置晶片于线路重布结构上,其中晶片电性连接第二线路层;(iv)形成第一保护层淹盖晶片及内导电强化元件;以及(v)设置电子元件于第一保护层之上,其中电子元件电性连接导电连接件的顶部。
在本揭示内容的第五实施方式中,操作(ii)包括下列步骤:(a)提供基板,其中基板具有30~200GPa的杨氏模数;(b)对基板进行钻孔制造过程,以形成具有通孔的强化层;(c)形成导电连接件于通孔中,以形成内导电强化元件;以及(d)设置内导电强化元件于线路重布结构上。
在本揭示内容的第五实施方式中,在操作(v)中,电子元件设置于基板结构上并被第二保护层所淹盖,且电子元件通过基板结构电性连接至导电连接件的顶部。
本揭示内容的第六实施方式是提供一种封装结构的制造方法,包括下列操作:(i)提供线路重布结构,其中线路重布结构包括第一线路层及设置于第一线路层之上的第二线路层,且第一线路层电性连接第二线路层;(ii)形成内导电强化元件于线路重布结构上,其中内导电强化元件包括:强化层,具有30~200GPa的杨氏模数,其中强化层具有通孔;以及导电连接件,设置于通孔中,其中导电连接件的顶部及底部暴露于强化层外,且导电连接件的底部电性连接第二线路层;(iii)设置晶片于线路重布结构上,其中晶片电性连接第二线路层;(iv)形成保护层淹盖晶片及内导电强化元件;以及(v)形成天线图案于保护层之上,其中天线图案电性连接导电连接件的顶部。
借由上述技术方案,本发明至少具有以下优点效果:本发明封装结构具有足够的机械强度,不易有翘曲现象的发生;提高了晶片封装结构安装在印刷电路板上的良率。此外,由于封装结构不易有翘曲现象的发生,因此适合在此封装结构上直接形成平整的天线图案。或者,设置另一封装结构于此封装结构上以制成堆迭式封装结构。
以下将以实施方式对上述之的说明作详细的描述,并对本揭示内容的技术方案提供更进一步的解释。
附图说明
图1A为本揭示内容第一实施方式的封装结构的剖面示意图。
图1B为本揭示内容一实施方式的封装结构的俯视示意图。
图1C为本揭示内容一实施方式的封装结构的俯视示意图。
图1D为本揭示内容一实施方式的封装结构的俯视示意图。
图1E为本揭示内容一实施方式的封装结构的俯视示意图。
图2为本揭示内容第二实施方式的封装结构的剖面示意图。
图3为本揭示内容第三实施方式的封装结构的剖面示意图。
图4~图11为本揭示内容第一实施方式的封装结构的制造方法的各个阶段的剖面示意图。
图12~图17为本揭示内容第二实施方式的封装结构的制造方法的各个阶段的剖面示意图。
图18为本揭示内容第三实施方式的封装结构的制造方法的一阶段的剖面示意图。
图19~图22为本揭示内容一实施方式的内导电强化元件的制造方法的各个阶段的剖面示意图。
【主要元件符号说明】
10、10a、10b:封装结构 100:线路重布结构
110:第一线路重布层 111:第一线路层
112:第一绝缘层 112a:导通孔
113:第一导电接触件 120:第二线路重布层
121:第二线路层 122:第二绝缘层
122a:导通孔 123:第二导电接触件
130:第三线路重布层 131:第三线路层
132:第三绝缘层 132a:导通孔
133:第三导电接触件 140:导电垫
200:晶片 200a:第一侧
200b:第二侧 200c:第三侧
210:金属凸块 300:结构强化元件
310:粘接材料 400、400”:保护层
410:第一保护层 420:第二保护层
500:焊球 510:焊接材料
600:内导电强化元件 610:强化层
610a:通孔 612:基板
612a:通孔 613:基板
620:导电连接件 700:电子元件
700c:导线 800:基板结构
810:第一导电垫 820:第二导电垫
900:天线图案 S:基板
D1:水平距离 R1:区域
具体实施方式
为了使本揭示内容的叙述更加详尽与完备,下文针对了本揭示内容的实施态样与具体实施例提出了说明性的描述;但这并非实施或运用本揭示内容具体实施例的唯一形式。以下所揭露的各实施例,在有益的情形下可相互组合或取代,也可在一实施例中附加其他的实施例,而无须进一步的记载或说明。在以下描述中,将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而,可在无此等特定细节的情况下实践本揭示内容的实施例。
再者,空间相对用语,例如「下方」、「之下」、「上方」、「之上」等,这是为了便于叙述一元件或特征与另一元件或特征之间的相对关系。这些空间上的相对用语的真实意义包含其他的方位。例如,当图式上下翻转180度时,一元件与另一元件之间的关系,可能从「下方」、「之下」变成「上方」、「之上」。此外,本文中所使用的空间上的相对叙述也应作同样的解释。
请参考图1A,图1A为本揭示内容第一实施方式的封装结构10的剖面示意图。封装结构10包括线路重布结构100、晶片200、一个或多个结构强化元件300、保护层400、以及焊球500。
线路重布结构100包括第一线路重布层110、第二线路重布层120、第三线路重布层130、以及导电垫140。具体地,第一线路重布层110包括第一线路层111、第一绝缘层112、以及第一导电接触件113。在一些实施例中,第一线路层111及第一导电接触件113包括任何导电材料,例如铜、镍或银等金属。在一些实施例中,第一线路层111的线宽和线距小于8微米,例如7微米、6微米、5微米、4微米、3微米、2微米、1微米或0.5微米。第一绝缘层112覆盖第一线路层111,且第一绝缘层112具有导通孔112a。在一些实施例中,第一绝缘层112包括光敏介电材料。导通孔112a暴露出第一线路层111的一部分,且第一导电接触件113共型地形成于导通孔112a中,从而第一导电接触件113接触第一线路层111。
第二线路重布层120设置于第一线路重布层110之上。具体地,第二线路重布层120包括第二线路层121、第二绝缘层122、以及第二导电接触件123。第二线路层121接触第一导电接触件113,从而第二线路层121与第一线路层111电性连接。在一些实施例中,第二线路层121及第二导电接触件123包括任何导电材料,例如铜、镍或银等金属。在一些实施例中,第二线路层121的线宽和线距小于8微米,例如7微米、6微米、5微米、4微米、3微米、2微米、1微米或0.5微米。第二绝缘层122覆盖第二线路层121,且第二绝缘层122具有导通孔122a。在一些实施例中,第二绝缘层122包括光敏介电材料。导通孔122a暴露出第二线路层121的一部分,且第二导电接触件123共型地形成于导通孔122a中,从而第二导电接触件123接触第二线路层121。
第三线路重布层130设置于第二线路重布层120之上。具体地,第三线路重布层130包括第三线路层131、第三绝缘层132、以及第三导电接触件133。第三线路层131接触第二导电接触件123,从而第三线路层131与第二线路层121电性连接。在一些实施例中,第三线路层131及第三导电接触件133包括任何导电材料,例如铜、镍或银等金属。在一些实施例中,第三线路层131的线宽和线距小于8微米,例如7微米、6微米、5微米、4微米、3微米、2微米、1微米或0.5微米。第三绝缘层132覆盖第三线路层131,且第三绝缘层132具有导通孔132a。在一些实施例中,第三绝缘层132包括光敏介电材料。导通孔132a暴露出第三线路层131的一部分,且第三导电接触件133填充于导通孔132a中,从而第三导电接触件133接触第三线路层131。
导电垫140接触第三导电接触件133,从而导电垫140与第三线路层131电性连接。在一些实施例中,导电垫140包括任何导电材料,例如铜、镍或银等金属。
晶片200设置于线路重布结构100之上,并与第三线路层131电性连接。具体地,晶片200的下表面设置有多个金属凸块210(例如晶片接脚),并且金属凸块210经由焊接材料与导电垫140接合,从而晶片200与第三线路层131电性连接。
一个或多个结构强化元件300设置于线路重布结构100之上。具体地,结构强化元件300通过粘接材料310而接合于第三线路重布层130上。在一些实施例中,粘接材料310包括硅胶、环氧树脂胶、聚酰亚胺(polyimide,PI)胶或聚对苯二甲酸乙二酯(polyethyleneterephthalate,PET)胶,但不以此为限。应理解的是,结构强化元件300具有30~200GPa的杨氏模数(Young's modulus),例如100、150或200。如前所述,现有习知的晶片封装结构常因热制造过程而产生严重翘曲。特别地,当晶片封装结构的尺寸达到一定范围以上时,翘曲现象特别严重,例如当晶片封装结构的长为15毫米以上且宽为15毫米以上时。然而,借由结构强化元件300的设置,本揭示内容的封装结构10不易有翘曲现象的发生。
详细而言,结构强化元件300具有30~200GPa的杨氏模数,因此提供封装结构10足够的机械强度。据此,即使封装结构10中的各元件材料之间的热膨胀系数差异很大,亦不易有翘曲现象的发生。在一些实施例中,结构强化元件300包括但不限于双马来酰亚胺三嗪(bismaleimide-tirazine,BT)树脂、环氧树脂、锡膏或铜膏。较佳地,在一些实施例中,结构强化元件300与晶片200具有水平距离D1,且水平距离D1为50~1000微米。
为了更清楚地理解晶片200与结构强化元件300之间的关系,请参考图1B。图1B为本揭示内容一实施方式的封装结构10的俯视示意图。如图1B所示,封装结构10包括一个结构强化元件300,且所述结构强化元件300围绕晶片200。具体地,结构强化元件300的俯视轮廓为「口」字型。
在另一实施方式中,封装结构10包括多个结构强化元件300,如图1C所示。图1C为本揭示内容一实施方式的封装结构10的俯视示意图。多个结构强化元件300围绕晶片200设置。具体地,结构强化元件300设置在晶片200的四个侧边上。
可代替地,多个结构强化元件300可仅设置于晶片200的两个侧边上,请参考图1D及图1E。如图1D所示,多个结构强化元件300设置于晶片200的第一侧200a及第二侧200b,且第一侧200a与第二侧200b相对。或者,如图1E所示,多个结构强化元件300设置于晶片200的第一侧200a及第三侧200c,且第一侧200a与第三侧200c相邻。
回到图1A,保护层400淹盖晶片200及结构强化元件300的侧壁,并填充于晶片200与第三线路重布层130之间的间隙。具体地,结构强化元件300的上表面及保护层400的上表面共平面。保护层400可保护晶片200的金属凸块210与导电垫140之间的接合,从而避免剥离的情况发生。另一方面,保护层400亦可阻隔水气,并且避免金属凸块210、焊接材料、以及导电垫140的氧化。在一些实施例中,保护层400包括树脂。
焊球500设置于线路重布结构100下。具体地,焊球500接触第一线路层111,从而焊球500与第一线路层111电性连接。在一些实施例中,焊球500包括铅、锡、银、铜、铋、锑、锌或等焊接金属,但不以此为限。
请参考图2,图2为本揭示内容第二实施方式的封装结构10a的剖面示意图。封装结构10a包括线路重布结构100、晶片200、内导电强化元件600、第一保护层410、电子元件700、以及焊球500。关于线路重布结构100、晶片200、以及焊球500的细节,请参考图1A及对应的相关段落的叙述,在此不加以赘述。
内导电强化元件600设置于线路重布结构100上,且内导电强化元件600包括强化层610及导电连接件620。在一些实施例中,导电连接件620包括任何导电材料,例如铜、镍或银等金属。具体地,强化层610具有通孔610a,且导电连接件620设置于通孔610a中。更具体地,导电连接件620的顶部及底部暴露于强化层610外,且导电连接件620的底部接触导电垫140,从而导电连接件620电性连接至第三线路层131。
应理解的是,强化层610具有30~200GPa的杨氏模数,因此提供封装结构10a足够的机械强度。在一些实施例中,强化层610包括但不限于双马来酰亚胺三嗪树脂、环氧树脂、玻璃或陶瓷。较佳地,在一些实施例中,内导电强化元件600与晶片200具有水平距离D1,且水平距离D1为50~1000微米。
关于晶片200与内导电强化元件600之间的关系,可对应于图1B中晶片200与结构强化元件300之间的关系。亦即,内导电强化元件600围绕晶片200。
第一保护层410淹盖晶片200及内导电强化元件600的侧壁,并填充于晶片200与第三线路重布层130之间的间隙。具体地,内导电强化元件600的上表面及第一保护层410的上表面共平面。第一保护层410可保护晶片200的金属凸块210与导电垫140之间的接合,从而避免剥离的情况发生。另一方面,第一保护层410亦可阻隔水气,并且避免金属凸块210、焊接材料、以及导电垫140的氧化。在一些实施例中,第一保护层410包括树脂。
电子元件700设置于第一保护层410之上,并电性连接导电连接件620的顶部。具体地,电子元件700设置于基板结构800上,且被第二保护层420所淹盖。基板结构800具有第一导电垫810、第二导电垫820及内部线路,且内部线路电性连接第一导电垫810及第二导电垫820。如图2所示,电子元件700通过导线700c电性连接至第一导电垫810。此外,第二导电垫820通过焊接材料510与导电连接件620的顶部电性连接。在一些实施例中,焊接材料510包括铅、锡、银、铜、铋、锑、锌或等焊接金属,但不以此为限。
第二保护层420可阻隔水气,并且避免导线700c、以及第一导电垫810的氧化。在一些实施例中,第二保护层420包括树脂。在一些实施例中,电子元件700为内存。
请参考图3,图3为本揭示内容第三实施方式的封装结构10b的剖面示意图。须说明的是,在图3中,与图2相同或相似的元件被给予相同的符号,并省略相关说明。图3的封装结构10b与图2的封装结构10a相似,差异在图3的封装结构10b不具有电子元件700、基板结构800及第二保护层420等元件。取而代之的是,封装结构10b进一步包括一天线图案900。天线图案900设置于第一保护层410上,并接触导电连接件620的顶部,从而与导电连接件620电性连接。
本揭示内容亦提供一种封装结构的制造方法。图4~图11为本揭示内容第一实施方式的封装结构10的制造方法的各个阶段的剖面示意图。
如图4所示,形成第一线路层111于基板S之上。例如,形成导电材料于基板S之上,并图案化导电材料以形成第一线路层111。在一些实施例中,形成导电材料的方式包括电镀、化学气相沉积、物理气相沉积等,但不以此为限。
接下来,如图5所示,形成第一绝缘层112覆盖第一线路层111,并且第一绝缘层112包括暴露出第一线路层111的一部分的导通孔112a。例如,形成介电材料于第一线路层111之上,并图案化介电材料以形成导通孔112a。在一些实施例中,形成介电材料的方法包括化学气相沉积、物理气相沉积等,但不以此为限。在一些实施例中,图案化导电材料和介电材料的方法包括沉积光阻于待图案化层上,并经过曝光和显影来形成图案化光阻层。接着,使用此图案化光阻层作为蚀刻遮罩来蚀刻待图案化层。最后,移除图案化光阻层。可代替地,在介电材料为光敏介电材料的实施例中,可借由曝光和显影来移除光敏介电材料的一部分以完成图案化。
接着,形成第二线路层121于第一绝缘层112之上,以及共型地形成第一导电接触件113于导通孔112a中。例如,形成导电材料于第一绝缘层112之上,并共型地形成于导通孔112a中。接着,图案化导电材料以形成第二线路层121和第一导电接触件113。
接下来,如图6所示,形成第二绝缘层122覆盖第二线路层121,并且第二绝缘层122包括暴露出第二线路层121的一部分的导通孔122a。例如,形成介电材料于第二线路层121之上,并图案化介电材料以形成导通孔122a。
接着,形成第三线路层131于第二绝缘层122之上,以及共型地形成第二导电接触件123于导通孔122a中。例如,形成导电材料于第二绝缘层122之上,并共型地形成于导通孔122a中。接着,图案化导电材料以形成第三线路层131和第二导电接触件123。
接下来,如图7所示,形成第三绝缘层132覆盖第三线路层131,并且第三绝缘层132包括暴露出第三线路层131的一部分的导通孔132a。例如,形成介电材料于第三线路层131之上,并图案化介电材料以形成导通孔132a。
接着,形成导电垫140于第三绝缘层132之上,以及形成第三导电接触件133于导通孔132a中。例如,形成导电材料于第三绝缘层132之上,并形成于导通孔132a中。接着,图案化导电材料以形成导电垫140和第三导电接触件133。从而,形成线路重布结构100于基板S上。
接下来,如图8所示,形成一个或多个结构强化元件300于线路重布结构100上。例如,使用粘接材料310将结构强化元件300附接至第三线路重布层130上。
接着,如图9所示,设置晶片200于线路重布结构100上。例如,使用焊接材料将晶片200下表面的多个金属凸块210(例如晶片接脚)与导电垫140接合。
接下来,如图10所示,形成保护层400”淹盖晶片200及结构强化元件300,并且填充于晶片200与第三线路重布层130之间的间隙。
接着,使用化学机械研磨(chemical mechanical polishing,CMP)制造过程移除保护层400”的顶部,从而形成如图11所示的暴露出结构强化元件300的上表面的保护层400。须说明的是,移除保护层400”的顶部提供提特定的技术效果。详细而言,保护层400”的材料的热膨胀系数通常与其他元件的热膨胀系数差异大,因此过厚的保护层400”容易造成封装结构的翘曲。借由移除保护层400”的顶部,可改善封装结构的翘曲现象。
接下来,剥离基板S以暴露出第一线路层111。随后,形成接触第一线路层111的焊球500,从而形成如图1A所示的封装结构10。
图12~图17为本揭示内容第二实施方式的封装结构10a的制造方法的各个阶段的剖面示意图。图12接续图6,形成第三绝缘层132覆盖第三线路层131,并且第三绝缘层132包括暴露出第三线路层131的一部分的导通孔132a。例如,形成介电材料于第三线路层131之上,并图案化介电材料以形成导通孔132a。
接着,形成导电垫140于第三绝缘层132之上,以及形成第三导电接触件133于导通孔132a中。例如,形成导电材料于第三绝缘层132之上,并形成于导通孔132a中。接着,图案化导电材料以形成导电垫140和第三导电接触件133。从而,形成线路重布结构100于基板S上。
接下来,如图13所示,形成内导电强化元件600于线路重布结构100上。例如,通过接合制造过程将内导电强化元件600的导电连接件620与导电垫140接合。值得一提的是,导电垫140具有凹陷处(如图12所示),提供特定的技术效果。详细而言,在接合导电连接件620与导电垫140时,导电连接件620的底部会挤压导电垫140的凹陷处的斜面,因而产生驱动力,使得导电连接件620与导电垫140中的铜原子(当两者的材料皆为铜时)的扩散速度可以有效提升。从而,进行导电连接件620与导电垫140的接合制造过程时所需的温度与压力将能有效降低。在此同时,因为不需承受较高的温度与压力,因此整体结构稳定度能有效提升。关于导电垫140具有凹陷处的优点,例如降低接合制造过程时所需的温度与压力,以及提升结构稳定度等,可参照申请号为15/590,020的美国专利申请案(全部皆以引用方式并入本文中),在此不予以赘述。
在此亦提供内导电强化元件600的制造方法。请参考图19~图22,图19~图22为本揭示内容一实施方式的内导电强化元件600的制造方法的各个阶段的剖面示意图。如图19所示,首先提供基板613,其中基板613具有30~200GPa的杨氏模数。接下来,如图20所示,执行钻孔制造过程,以形成具有通孔612a的基板612。接着,通过电镀制造过程,以形成如图21所示的导电连接件620于通孔612a中。随后,进行移除制造过程(例如通过蚀刻),以将基板612位于区域R1的部分移除,从而形成如图22所示的内导电强化元件600。所述区域R1即是在随后的操作中,设置晶片200的位置。
接着,如图14所示,设置晶片200于线路重布结构100上。例如,使用焊接材料将晶片200下表面的多个金属凸块210(例如晶片接脚)与导电垫140接合。
接下来,如图15所示,形成保护层400”淹盖晶片200及内导电强化元件600,并且填充于晶片200与第三线路重布层130之间的间隙。
接着,使用化学机械研磨制造过程移除保护层400”的顶部,从而形成如图16所示的暴露出内导电强化元件600的上表面的第一保护层410。如前所述,借由移除保护层400”的顶部,可改善封装结构的翘曲现象。
接下来,如图17所示,设置电子元件700于第一保护层410之上,并使电子元件700电性连接导电连接件620的顶部。具体地,使用焊接材料510将第二导电垫820与导电连接件620的顶部接合。电子元件700通过导线700c电性连接至第一导电垫810,且第一导电垫810通过内部线路电性连接至第二导电垫820。因此,电子元件700与导电连接件620的顶部电性连接。
接下来,剥离基板S以暴露出第一线路层111。随后,形成接触第一线路层111的焊球500,从而形成如图2所示的封装结构10a。
图18为本揭示内容第三实施方式的封装结构10b的制造方法的一阶段的剖面示意图。图18接续图16,形成天线图案900于第一保护层410之上,以使天线图案接触并电性连接导电连接件620的顶部。
接下来,剥离基板S以暴露出第一线路层111。随后,形成接触第一线路层111的焊球500,从而形成如图3所示的封装结构10b。
由上述发明实施例可知,在此揭露的封装结构具有足够的机械强度。因此,即使封装结构中的各元件材料之间的热膨胀系数差异很大,亦不易有翘曲现象的发生。此外,由于封装结构不易有翘曲现象的发生,因此适合在此封装结构上直接形成平整的天线图案。或者,设置另一封装结构于此封装结构上以制成堆迭式封装结构。
虽然本揭示内容已以实施方式揭露如上,但其他实施方式亦有可能。因此,所请请求项的精神与范围并不限定于此处实施方式所含的叙述。
任何熟习此技艺者可明了,在不脱离本揭示内容的精神和范围内,当可作各种的更动与润饰,因此本揭示内容的保护范围当视本案的申请专利范围所界定者为准。

Claims (20)

1.一种封装结构,其特征在于,包括:
线路重布结构,包括第一线路层及设置于该第一线路层之上的第二线路层,其中该第一线路层电性连接该第二线路层;
晶片,设置于该线路重布结构上,并电性连接该第二线路层;
一个或多个结构强化元件,设置于该线路重布结构上,其中该结构强化元件具有30~200GPa的杨氏模数,该结构强化元件经由粘接材料而接合于该线路重布结构;以及
保护层,淹盖该晶片及该结构强化元件的侧壁,其中所述结构强化元件的上表面与该保护层的上表面共平面并且高于该晶片的上表面。
2.根据权利要求1所述的封装结构,其特征在于:其中该封装结构包括一个结构强化元件,且该结构强化元件围绕该晶片。
3.根据权利要求1所述的封装结构,其特征在于:其中该封装结构包括多个结构强化元件,且所述结构强化元件中的一者位于该晶片的第一侧,所述结构强化元件中的另一者位于该晶片的第二侧,且该第二侧与该第一侧相对或相邻。
4.根据权利要求1所述的封装结构,其特征在于:其中该结构强化元件与该晶片具有50~1000微米的水平距离。
5.根据权利要求1所述的封装结构,其特征在于:其中该结构强化元件的材料包括双马来酰亚胺三嗪树脂、环氧树脂、锡膏或铜膏。
6.一种封装结构,其特征在于,包括:
线路重布结构,包括第一线路层、设置于该第一线路层之上的第二线路层、和在该第二线路层上的导电垫,其中该第一线路层电性连接该第二线路层,该导电垫具有凹陷处;
晶片,设置于该线路重布结构上,并电性连接该第二线路层;
内导电强化元件,接合设置于该线路重布结构的该导电垫上,其中该内导电强化元件包括:
强化层,具有30~200GPa的杨氏模数,其中该强化层具有通孔;以及
导电连接件,设置于该通孔中,其中该导电连接件的顶部及底部暴露于该强化层外,且该导电连接件的该底部接合至该导电垫的该凹陷处且电性连接该第二线路层;
第一保护层,淹盖该晶片及该内导电强化元件的侧壁,其中所述内导电强化元件的上表面与该第一保护层的上表面共平面并且高于该晶片的上表面;以及
电子元件,设置于该第一保护层之上,并电性连接该导电连接件的该顶部。
7.根据权利要求6所述的封装结构,其特征在于,进一步包括:
基板结构,设置于该第一保护层与该电子元件之间,且该电子元件通过该基板结构电性连接至该导电连接件的该顶部;以及
第二保护层,淹盖该电子元件。
8.根据权利要求6所述的封装结构,其特征在于:其中该内导电强化元件围绕该晶片。
9.根据权利要求6所述的封装结构,其特征在于:其中该内导电强化元件与该晶片具有50~1000微米的水平距离。
10.根据权利要求6所述的封装结构,其特征在于:其中该强化层材料包括双马来酰亚胺三嗪树脂、环氧树脂、玻璃或陶瓷。
11.一种封装结构,其特征在于,包括:
线路重布结构,包括第一线路层、设置于该第一线路层之上的第二线路层、和在该第二线路层上的导电垫,其中该第一线路层电性连接该第二线路层,该导电垫具有凹陷处;
晶片,设置于该线路重布结构上,并电性连接该第二线路层;
内导电强化元件,接合设置于该线路重布结构的该导电垫上,其中该内导电强化元件包括:
强化层,具有30~200GPa的杨氏模数,其中该强化层具有通孔;以及
导电连接件,设置于该通孔中,其中该导电连接件的顶部及底部暴露于该强化层外,且该导电连接件的该底部接合至该导电垫的该凹陷处且电性连接该第二线路层;
保护层,淹盖该晶片及该内导电强化元件的侧壁,其中所述内导电强化元件的上表面与该保护层的上表面共平面并且高于该晶片的上表面;以及
天线图案,设置于该保护层上,并电性连接该导电连接件的该顶部。
12.根据权利要求11所述的封装结构,其特征在于:其中该内导电强化元件围绕该晶片。
13.根据权利要求11所述的封装结构,其特征在于:其中该内导电强化元件与该晶片具有50~1000微米的水平距离。
14.根据权利要求11所述的封装结构,其特征在于:其中该强化层包括双马来酰亚胺三嗪树脂、玻璃或陶瓷。
15.一种封装结构的制造方法,其特征在于,包括下列操作:
(i)提供线路重布结构,其中该线路重布结构包括第一线路层及设置于该第一线路层之上的第二线路层,且该第一线路层电性连接该第二线路层;
(ii)形成一个或多个结构强化元件于该线路重布结构上,其中该结构强化元件具有30~200GPa的杨氏模数,该结构强化组件经由粘接材料而接合于该线路重布结构 ;
(iii)设置晶片于该线路重布结构上,其中该晶片电性连接该第二线路层;以及
(iv)形成保护层淹盖该晶片及该结构强化元件,然后移除该保护层的顶部,使所述结构强化元件的上表面与该保护层的上表面共平面并且高于该晶片的上表面。
16.根据权利要求15所述的封装结构的制造方法,其特征在于,其中在操作(i v)之后,进一步包括:
(v)去除该保护层的顶部,以暴露出该结构强化元件的上表面。
17.一种封装结构的制造方法,其特征在于,包括下列操作:
(i)提供线路重布结构,其中该线路重布结构包括第一线路层、设置于该第一线路层之上的第二线路层、和在该第二线路层上的导电垫,且该第一线路层电性连接该第二线路层,该导电垫具有凹陷处;
(ii)形成内导电强化元件于该线路重布结构的该导电垫上,其中该内导电强化元件包括:
强化层,具有30~200GPa的杨氏模数,其中该强化层具有通孔;以及
导电连接件,设置于该通孔中,其中该导电连接件的顶部及底部暴露于该强化层外,且该导电连接件的该底部接合至该导电垫的该凹陷处且电性连接该第二线路层;
(iii)设置晶片于该线路重布结构上,其中该晶片电性连接该第二线路层;
(iv)形成第一保护层淹盖该晶片及该内导电强化元件,然后移除该第一保护层的顶部,使所述内导电强化元件的上表面与该第一保护层的上表面共平面并且高于该晶片的上表面;以及
(v)设置电子元件于该第一保护层之上,其中该电子元件电性连接该导电连接件的该顶部。
18.根据权利要求17所述的封装结构的制造方法,其特征在于,其中操作(ii)包括下列步骤:
(a)提供基板,其中该基板具有30~200GPa的杨氏模数;
(b)对该基板进行钻孔制造过程,以形成具有该通孔的该强化层;
(c)形成该导电连接件于该通孔中,以形成该内导电强化元件;以及
(d)设置该内导电强化元件于该线路重布结构上。
19.根据权利要求17所述的封装结构的制造方法,其特征在于:其中在操作(v)中,该电子元件设置于基板结构上并被第二保护层所淹盖,且该电子元件通过该基板结构电性连接至该导电连接件的该顶部。
20.一种封装结构的制造方法,其特征在于,包括下列操作:
(i)提供线路重布结构,其中该线路重布结构包括第一线路层、设置于该第一线路层之上的第二线路层、和在该第二线路层上的导电垫,且该第一线路层电性连接该第二线路层,该导电垫具有凹陷处;
(ii)形成内导电强化元件于该线路重布结构上,其中该内导电强化元件包括:
强化层,具有30~200GPa的杨氏模数,其中该强化层具有通孔;以及
导电连接件,设置于该通孔中,其中该导电连接件的顶部及底部暴露于该强化层外,且该导电连接件的该底部接合至该导电垫的该凹陷处且电性连接该第二线路层;
(iii)设置晶片于该线路重布结构上,其中该晶片电性连接该第二线路层;
(iv)形成保护层淹盖该晶片及该内导电强化元件,然后移除该保护层的顶部,使所述内导电强化元件的上表面与该保护层的上表面共平面并且高于该晶片的上表面;以及
(v)形成天线图案于该保护层之上,其中该天线图案电性连接该导电连接件的该顶部。
CN201811517241.8A 2018-12-12 2018-12-12 封装结构及其制造方法 Active CN111312665B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811517241.8A CN111312665B (zh) 2018-12-12 2018-12-12 封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811517241.8A CN111312665B (zh) 2018-12-12 2018-12-12 封装结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111312665A CN111312665A (zh) 2020-06-19
CN111312665B true CN111312665B (zh) 2022-02-22

Family

ID=71146657

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811517241.8A Active CN111312665B (zh) 2018-12-12 2018-12-12 封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111312665B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992840A (zh) * 2019-12-16 2021-06-18 欣兴电子股份有限公司 封装结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804364A (zh) * 2009-06-26 2012-11-28 英特尔公司 封装体堆叠装置中的层叠芯片封装体及其组装方法、以及包含该层叠芯片封装体的系统
TW201814857A (zh) * 2016-09-21 2018-04-16 南韓商三星電子股份有限公司 扇出型半導體封裝

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108892A (ja) * 2009-11-18 2011-06-02 Renesas Electronics Corp パッケージ構造
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
CN107068579A (zh) * 2013-10-22 2017-08-18 日月光半导体制造股份有限公司 半导体封装结构与其制造方法
US10026681B2 (en) * 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
TWI622151B (zh) * 2016-12-07 2018-04-21 矽品精密工業股份有限公司 用於半導體封裝的承載基板與其封裝結構,及半導體封裝元件的製作方法
US10340198B2 (en) * 2017-02-13 2019-07-02 Mediatek Inc. Semiconductor package with embedded supporter and method for fabricating the same
TWI636530B (zh) * 2017-04-11 2018-09-21 財團法人工業技術研究院 晶片封裝結構及其製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804364A (zh) * 2009-06-26 2012-11-28 英特尔公司 封装体堆叠装置中的层叠芯片封装体及其组装方法、以及包含该层叠芯片封装体的系统
TW201814857A (zh) * 2016-09-21 2018-04-16 南韓商三星電子股份有限公司 扇出型半導體封裝

Also Published As

Publication number Publication date
CN111312665A (zh) 2020-06-19

Similar Documents

Publication Publication Date Title
US6667190B2 (en) Method for high layout density integrated circuit package substrate
US7799608B2 (en) Die stacking apparatus and method
US8123965B2 (en) Interconnect structure with stress buffering ability and the manufacturing method thereof
US6717264B2 (en) High density integrated circuit package
US11410940B2 (en) Package structure with structure reinforcing element and manufacturing method thereof
JP4703938B2 (ja) ウェーハレベルパッケージの空気パッドハンダ接合構造及びその製造方法
US11784129B2 (en) Semiconductor package and method of fabricating the same
CN111987078A (zh) 半导体装置及制造半导体装置的方法
US10177117B2 (en) Method for fabricating semiconductor package having a multi-layer molded conductive substrate and structure
KR102041373B1 (ko) 반도체 소자 및 제조 방법
CN111312665B (zh) 封装结构及其制造方法
KR101394647B1 (ko) 반도체 패키지 및 그 제조방법
TWI685284B (zh) 封裝結構及其製造方法
US7732934B2 (en) Semiconductor device having conductive adhesive layer and method of fabricating the same
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
CN112447674A (zh) 带有电互连桥的封装体
TW202121613A (zh) 晶片封裝結構及其製造方法
US10950535B2 (en) Package structure and method of manufacturing the same
TWI720735B (zh) 封裝結構及其製造方法
CN112992840A (zh) 封装结构及其制造方法
US11694904B2 (en) Substrate structure, and fabrication and packaging methods thereof
US20230352460A1 (en) Semiconductor package
US20230387059A1 (en) Semiconductor device and method of fabricating the same
CN117558689A (zh) 电子封装件及其制法与电子结构及其制法
KR20230041860A (ko) 반도체 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant