KR102554017B1 - 반도체 패키지 - Google Patents

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KR102554017B1
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한평화
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 제1 재배선층을 갖는 연결 구조체와. 상기 연결 구조체의 제1 면 상에 배치되며 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면 상에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 제1 재배선층에 연결되며 상기 봉합재의 두께방향으로 연장되는 배선 구조와, 상기 봉합재 상에 배치되며 상기 배선 구조와 연결되는 제2 재배선층과, 상기 봉합재 상에 배치되며 식별 정보를 나타내는 복수의 금속 패턴과 상기 제2 재배선층에 연결된 회로 라인을 갖는 마크를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다. 이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지일 수 있다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시를 통하여 해결하고자 하는 기술적 과제들 중 하나는, 식별 정보를 갖는 마크를 갖는 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 제1 재배선층을 갖는 연결 구조체와. 상기 연결 구조체의 제1 면 상에 배치되며 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면 상에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 제1 재배선층에 연결되며 상기 봉합재의 두께방향으로 연장되는 배선 구조와, 상기 봉합재 상에 배치되며 상기 배선 구조와 연결되는 제2 재배선층과, 상기 봉합재 상에 배치되며 식별 정보를 나타내는 복수의 금속 패턴과 상기 제2 재배선층에 연결된 회로 라인을 갖는 마크를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 제1 재배선층을 갖는 제1 연결 구조체와, 상기 제1 연결 구조체의 제1 면에 배치되며, 캐비티를 갖는 프레임과, 상기 제1 재배선층에 연결되며 상기 프레임의 상면 및 하면을 관통하는 배선 구조와, 상기 프레임의 캐비티 내에 위치하도록 상기 연결 구조체의 제1 면 상에 배치되며 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면 상에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 봉합재 상에 배치되며 상기 배선 구조에 연결되는 제2 재배선층을 갖는 제2 연결 구조체와, 상기 제2 연결 구조체에서 상기 제2 재배선층과 동일한 레벨에 배치되며, 금속으로 이루어진 마크를 포함하고, 상기 마크는, 2차원 바코드를 구성하도록 배열된 복수의 픽셀 패턴과, 상기 복수의 픽셀 패턴을 둘러싸는 격자를 구성하는 복수의 라인 패턴을 포함하며, 상기 복수의 라인 패턴 중 적어도 하나의 라인 패턴은 상기 제2 재배선층에 연결되어 상기 제2 재배선층을 위한 회로 라인으로 제공되는 반도체 패키지를 제공한다.
백사이드 재배선층과 동일한 레벨의 층에 금속 패턴으로 구성된 마크를 제공하면서, 마크의 형성 영역을 통과하는 얇은 폭의 회로 라인을 비식별 요소인 재배선층의 일부로 제공함으로써, 백사이드 재배선층의 설계 자유도를 충분히 보장할 수 있는 방안을 제공한다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 제2 재배선층 및 식별 마크를 나타내는 상부 평면도이다.
도 12는 본 실시예에 채용 가능한 식별 마크의 일 예(2차원 바코드 패턴)를 나타내는 평면도이다.
도 13은 본 실시예에 채용 가능한 식별 마크의 다른 예(문자 또는 기호)를 나타내는 평면도이다.
도 14a 내지 도 14h는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요한 공정들의 단면도들이다.
도 15a 내지 도 15d는 본 개시의 일 실시예에 따른 식별 마크 형성과정을 설명하기 위한 주요한 공정들의 평면도들이다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 17a 내지 도 17d는 본 개시의 일 실시예에 따른 식별 마크 형성과정을 설명하기 위한 주요한 공정들의 평면도들이다.
도 18 및 도 19는 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타내는 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 구조체(2240)를 형성한다. 연결 구조체(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 구조체(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타내는 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 구조체(2140)가 형성될 수 있다. 이 경우에, 연결 구조체(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 서로 반대에 위치한 제1 면(140A) 및 제2 면(140B)을 갖는 연결 구조체(140)와, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치된 반도체 칩(120)과, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
연결 구조체(140)는 2층의 제1 재배선층(142)을 포함하며, 연결 구조체(140)의 제1 면(140A)에 배치된 반도체 칩(120)의 접속 패드(122)는 제1 재배선층(142)에 접속된다.
프레임(110)은 연결 구조체(140)의 제1 면(140)에 배치되며, 상기 프레임의 캐비티(110H)에는 반도체 칩(120)이 수용된다. 상기 프레임(110)은 3층의 배선층(112a,112b,112c)과 이를 연결하는 배선 비아(113a,113b)를 포함한 배선 구조를 갖는다. 상기 프레임(110)의 배선 구조는 상기 연결 구조체(140)의 제1 재배선층(142)과 연결될 수 있다.
연결구조체(140)의 제2 면(140B)에 제1 패시베이션층(160)이 형성된다. 제1 패시베이션층(160)은 제1 재배선층(142)의 적어도 일부를 오픈시키는 개구(160h)를 갖는다. 개구(160h) 상에는 각각 언더범프 금속층(170)이 배치될 수 있고, 언더범프 금속층(170)은 전기연결 금속(180)과 각각 연결될 수 있다.
봉합재(130)는 캐비티(110H)에 수용된 반도체 칩(120)을 봉합하며, 절연층(132)과 함께 프레임(110) 상면까지 연장된 연장 영역을 갖는다. 봉합재(130)와 절연층(132)의 연장 영역은 최상측 배선층(112c)의 적어도 일부를 오픈시키는 개구(130h)를 갖는다. 제2 재배선층(152)("백사이드 재배선층"이라고도 함)은 절연층(132) 상에 형성된다. 상기 제2 재배선층(152)은 상기 개구(130h)에 형성된 배선 비아(153)를 통해서 최상측 배선층(112c)과 연결될 수 있다.
제2 패시베이션층(190)은 절연층(132) 상에 형성되는 마크(MP)의 시인성을 확보하기 위해서 투명한 수지층으로 형성될 수 있다. 제2 패시베이션층(190)은 PID와 같은 투명한 절연 수지로 이루어질 수 있다. 예를 들어, 제2 재배선층(152)의 적어도 일부가 오픈시키는 개구(190h)를 가지며, 오픈된 일부 영역에는 표면 처리층(132P)이 형성될 수 있다. 표면 처리층(132P)은 이에 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
이러한 구조에서 연결 부재(140)의 제1 재배선층(142)은 반도체 칩(120)의 접속 패드(122)와 연결되며, 상기 배선 구조를 통해서 반도체 패키지(100A)의 상부(또는 백사이드)에 위치한 제2 재배선층(152)에도 연결될 수 있다. 이와 같이, 반도체 패키지(100)의 일면에 백사이드 회로(예, 제2 재배선층(152))를 추가적으로 형성할 수 있으므로, 최근 프리미엄급 스마트폰 제품의 전기적 특성을 개선할 뿐만 아니, 공간을 효율적 활용할 수 있다.
도 9 및 도 11에 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(100)는 봉합재(130) 상에 형성되며 식별 정보를 나타내는 마크(MP)를 포함한다. 여기서, 식별 정보는 해당 반도체 패키지의 추적가능성(tracebility)을 갖는 다양한 정보, 즉 공정 넘버, 제조자, 제조 일자, 제품명, 제품 종류 및 이들의 조합을 포함할 수 있다. 또한, 상기 마크(M)는 기호, 숫자, 문자뿐만 아니라 좁은 영역에 많은 정보를 포함하는 2차원 바코드를 포함할 수 있다. 예를 들어, 2차원 바코드는 데이타 메트릭스(data matrix), QR 코드 등의 다양한 종류로 구현될 수 있다.
본 실시예에서는 봉합재(130) 상면에 절연층(132)이 형성되므로, 상기 마크(MP)는 제2 재배선층(152)과 함께 절연층(132) 상에 형성될 수 있다. 상기 절연층(132)은 공정 중에 손상된 봉합재(130)의 표면을 배치되어 제2 재배선층(152)을 형성하기 위한 적절한 표면 상태를 제공할 수 있다(도 14b 및 도 14c 참조).
마크(MP)는 식별 정보를 나타내도록 형성된 복수의 금속 패턴(152M)과 제2 재배선층(152)과 연결되는 회로 라인(152L)을 포함한다. 상기 마크(MP)는 제2 재배선층(152)과 동일한 금속을 포함할 수 있다. 구체적으로, 상기 마크(MP)는 동일한 공정에 의해 제2 재배선층(152)과 함께 형성될 수 있다(도 14f 및 도 14g 참조).
금속 패턴(152M)은 마크(MP)의 본질적 기능인 식별 요소로 사용되는 반면에, 회로 라인(152L)은 비식별 요소, 즉 식별 정보로 포함되지 않는 요소로 사용될 수 있다. 회로 라인(152L)은 마크 형성 영역에 위치하지만, 기능적 측면에서는 오히려 제2 재배선층(152)의 구성요소로서 백사이드 회로의 일부를 구성할 수 있다. 구체적으로, 도 11 및 도 12를 참조하여 본 실시예에 채용되는 마크(MP)에 대해서 상세히 설명한다.
도 11은 도 9의 반도체 패키지(100)의 제2 재배선층(152) 및 마크(MP)를 나타내는 상부 평면도이며, 도 12는 본 실시예에 채용 가능한 마크(MP)의 일 예로서 2차원 바코드 마크를 나타내는 평면도이다.
도 11 및 도 12를 참조하면, 본 실시예에 채용된 마크(MP)는, 2차원 바코드를 구성하도록 복수의 픽셀 형태로 제공되는 금속 패턴(152M)과, 상기 복수의 픽셀 주위에 배치된 금속 라인(152S)을 포함할 수 있다. 도 12에 도시된 바와 같이, 상기 금속 라인(152S)은 상기 회로 라인(152L)과 함께 상기 복수의 픽셀을 둘러싸는 격자를 구성할 수 있다.
제2 재배선층(152)의 배선 라인(152a,152b)은 마크(MP)를 사이에 두고 각각 2개 라인(152a1,152a2와 152b1,152b2)을 구분되나, 2차원 바코드인 마크(MP)의 회로 라인(152L)을 통해 연결되어 비교적 짧은 경로로 회로를 구현할 수 있다. 이와 같이, 제2 재배선층(152)이 위치한 레벨(즉, 절연층(132)의 상면)에 마크(MP)를 구성하는 경우에, 제2 재배선층(152)을 위한 회로 설계에 큰 제약이 불가피하나, 마크(MP)를 식별 요소를 갖는 금속 패턴들(152M)와, 제2 재배선층 회로를 구성하는 비식별 요소인 회로 라인(152L)으로 구성함으로써 이러한 제약을 완화시키고 설계 자유도를 높일 수 있다. 또한, 회로 라인(152L)을 마크(MA)를 구성하는 복수의 금속 패턴(152M) 사이를 지나도록 형성하더라도, 회로 라인(152L)의 선폭을 인식 대상인 금속 패턴(152M)의 폭보다 작게 구성함으로써 식별정보 판독 과정에서 노이즈로 작용하지 않도록 구성할 수 있다. 예를 들어, 회로 라인(152L)의 선폭은 식별요소로 사용되는 금속 패턴(152M)의 폭의 10% 이하로 설계할 수 있다.
도 12의 'C'로 표시된 바와 같이, 상기 금속 라인(152S)은 상기 회로 라인(152L)과 물리적으로 분리될 수 있다. 이에 한정되지는 않으나, 상기 회로 라인(152L)은 원하는 경로를 정확히 설정해야 하므로, 회로를 구성하지 않는 금속 라인(152S)과는 분리되어 배열될 수 있다.
이와 같이, 2차원 바코드 형태의 마크(MA)를 구성할 경우에, 2차원 바코드를 구성하도록 배열된 복수의 픽셀인 금속 패턴(152M)과, 상기 복수의 픽셀인 금속 패턴(152M)을 각각 둘러싸는 격자를 구성하는 복수의 라인 패턴(회로 라인(152L)과 금속 라인(152S))을 포함하도록 구성할 수 있다.
상기 복수의 라인 패턴 중 적어도 하나의 라인 패턴은 상기 제2 재배선층(152)에 연결되어 상기 제2 재배선층(152)의 일부를 작용하는 회로 라인(152L)으로 제공될 수 있다. 그 결과, 제2 재배선층(152)과 동일한 층(즉, 절연층(132)) 상에 마크(MA)를 도입하더라도, 필요한 회로 설계의 자유도를 유지할 수 있다.
본 실시예에 채용된 2차원 바코드인 마크(MP)를 이용한 식별 과정은 마크(M)에 광을 조사하고 반사량의 차이에 기초하여 디지털 신호로 변환하여 원하는 식별 정보를 얻을 수 있다. 물론, 마크(MP)가 기호 등으로 제공되는 경우에 육안으로 식별 정보를 확인할 수 있다.
본 실시예에 채용가능한 마크(MP)는 2차원 바코드에 한정되지 않으며, 기호, 숫자, 문자 및 그 조합으로 구성될 수 있다.
도 13을 참조하면, 마크의 예는 식별 정보(예, 제조업자)를 나타내도록 영문자들로 표현되는 금속 패턴(150M)과 영문자들 사이를 지나는 회로 라인(150L)을 포함한다. 회로 라인(150L)은 제2 재배선층(152)에 연결되어 그 일부를 작용할 수 있으며, 마크 판독 과정에서 노이즈로 작용하지 않도록 비식별 요소로 사용될 수 있다. 예를 들어, 회로 라인(152L)의 선폭(W2)은 식별요소로 사용되는 금속 패턴(152M)의 폭(W1)의 10% 이하로 설계할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 절연층(111a,111b)의 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 절연층(111a,111b)을 관통하는 캐비티(110H)을 가질 수 있다. 캐비티(110H)에는 반도체 칩(120)이 배치되며, 일부 실시예에서 수동 부품(미도시)이 함께 배치될 수도 있다. 캐비티(110H)은 벽면이 반도체 칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 프레임(110)은 절연층(111a,111b) 외에도 배선층(112a,112b,112c)과 배선비아(113a,113b)를 포함할 수 있다. 이때, 배선층(112a,112b,112c)과 배선비아(113a, 113b)는 패키지 구조에서 수직 연결 부재로 기능할 수 있다. 일부 실시예에서는, 프레임(110)을 대체하는 다른 형태로서, 금속 포스트와 같은 수직 연결 부재를 가질 수 있다(도 14 참조).
프레임(110)은 연결 구조체(140)와 접하는 제1 절연층(111a), 연결구조체(140)와 접하며 제1 절연층(111a)에 매립된 제1 배선층(112a), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 표면에 배치되며 제2 배선층(112b)의 적어도 일부를 덮는 제2 절연층(111b), 및 제2 절연층(111b)의 제2 배선층(112b)이 매립된 측의 반대측 표면 상에 배치된 제3 배선층(112c)을 포함한다. 제1 및 제2 배선층(112a,112b)과 제2 및 제3 배선층(112b,112c)은 각각 제1 및 제2절연층(111a,111b)을 관통하는 제1 및 제2 배선 비아(113a,113b)를 통하여 전기적으로 연결된다. 제1 내지 제3 배선층(112a,112b,112c)은 연결구조체(140)의 재배선층(142)을 통하여 접속패드(122)와 전기적으로 연결된다. 본 실시예에 채용된 프레임의 배선 구조는 3층의 배선층(112a,112b,112c)과 이를 연결하는 배선 비아(113a,113b)를 포함하는 형태로 예시되어 있으나, 다른 층수는 물론 다양한 다른 구조(도 13 참조)로 구현될 수 있다.
절연층(111a,111b)의 재료는 이에 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
상술된 바와 같이, 배선층(112a,112b,112c)과 배선 비아(113a,113b)를 포함하는 배선 구조는 반도체 패키지(100A)의 수직 연결 경로를 제공할 수 있으며, 반도체 칩(120)의 접속 패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a,112b,112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a,112b,112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다. 배선층(112a,112b,112c)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다. 배선층(112a,112b,112c)의 두께는 제1 재배선층(142)의 두께보다 두꺼울 수 있다.
도 9에 도시된 바와 같이, 제1 배선층(112a)은 제1 절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1 배선층(112a)이 제1 절연층(111a) 내부로 리세스되어 제1 절연층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 제1 봉합재(131) 형성 물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다.
배선 비아(113a,113b)는 서로 다른 층에 형성된 배선층(112a,112b,112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a,113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선 비아(113a,113b)는 각각 도전성 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 배선 비아(113a,113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1 배선비아(113a)를 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있다. 따라서, 제1 배선 비아(113a)는 상단의 폭이 하단의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 배선 비아(113a)는 제2 배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2 배선 비아(113b)를 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있다. 따라서, 제2 배선 비아(113b)도 제1 배선 비아(113a)와 유사하게 상단의 폭이 하단의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 배선 비아(113b)는 제3 배선층(112c)의 패드 패턴과 일체화될 수 있다. 한편, 도면에는 도시하지 않았으나, 일부 실시예에서, 전자파 차폐의 목적이나 방열 목적으로 프레임(110)의 캐비티(110H)의 벽면에 금속층(미도시)이 배치될 수도 있으며, 금속층(미도시)은 반도체칩(120)을 둘러쌀 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체 칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체 칩(120)은 접속 패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
봉합재(130)는 프레임(110) 및 반도체 칩(120)을 봉합하며, 캐비티(110H)의 적어도 일부를 채운다. 봉합재(130)는 절연물질을 이루어지며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질 또는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 일부 실시예에서, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다. 봉합재(130) 상면에 배치되는 절연층(132)은 봉합재(130)와 동일하거나 유사한 물질을 사용할 수 있다.
제2 재배선층(152)은 절연층(132) 상에 배치된다. 일부 실시예에서는, 절연층이 형성되지 않으며, 이 경우(예, 도 14)에 제2 재배선층(152)은 봉합재(130) 표면에 형성될 수 있다. 제2 재배선층(152)도 제1 재배선층(142) 및 배선층들(112a,112b,112c)과 유사하게 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제2 재배선층(152)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다. 제2 재배선층(152)은 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.
제2 재배선(RDL) 비아(153)는 개구(130h)를 통해서 제2 재배선층(152)과 배선 구조의 제3 배선층(112c)을 전기적으로 연결한다. 제2 재배선 비아(153)도 제2 재배선층과 동일하거나 유사하게, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제2 재배선 비아(153)는 도전성 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 테이퍼 형상을 가질 수 있다. 제2 재배선 비아(153)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
연결 구조체(140)는 반도체 칩(120)의 접속 패드(122)를 재배선하도록 구성될 수 있다. 연결 구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속 패드(122)가 각각 재배선될 수 있으며, 전기연결 금속(180)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 구조체(140)는 앞서 설명한 바와 같이, 2개의 절연층(141)과 2개의 제1 재배선층(142)과 2개의 제1 재배선 비아(143)를 포함하는 형태로 도시되어 있으나. 다른 실시예에서는 단일층으로 구현될 수 있으며 예시된 수보다 많은 층으로 구현될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연 물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능하므로, 반도체 칩(120)의 수십 내지 수백만의 접속 패드(122)를 매우 효과적으로 재배선할 수 있다.
제1 재배선층(142)은 반도체 칩(120)의 접속 패드(122)를 재배선하여 전기연결 금속(180)과 전기적으로 연결시킬 수 있다. 제1 재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다.
제1 재배선 비아(143)는 서로 다른 층에 형성된 제1 재배선층(142)을 전기적으로 연결하며, 특히 반도체 칩(120)의 접속 패드(122)와 제1 재배선층(142)을 전기적으로 연결하는데 사용될 수 있다. 제1 재배선 비아(143)는 반도체 칩(120)이 베어 다이인 경우 접속 패드(122)와 물리적으로 접할 수 있다. 제1 재배선 비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 재배선 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제1 재배선 비아(143)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
제1 및 제2 패시베이션층들(160,190)은 외부의 물리적 화학적 손상 등으로부터 반도체 패키지를 보호하기 위한 층으로서 제공될 수 있다. 구체적으로, 하부에 위치한 제1 패시베이션층(160)은 연결 구조체(140)를 보호하고, 상부에 위치한 제2 패시베이션층(190)은 제2 재배선층(152)을 보호하기 위해 제공될 수 있다. 적어도 제2 패시베이션층(190)은 마크(MP)의 시인성을 확보하기 위해서 투명한 수지로 구성될 수 있다. 제2 패시베이션층(190)과 유사하게, 제1 패시베이션층(160)은 최하측의 제1 재배선층(142)의 적어도 일부를 개방하는 개구(160h)를 가질 수 있다. 제1 패시베이션층(160)은 절연 수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들어, 제1 및 제2 패시베이션층(160,190)은 ABF일 수 있으며, 이에 한정되는 것은 아니하며, 감광성 절연물질(PID)일 수 있다.
언더범프 금속층(170)은, 전기연결 금속(180)의 접속 신뢰성을 향상시켜기 위해 사용될 수 있다. 즉, 언더범프 금속층(170)은, 본 실시예에 따른 반도체 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프 금속층(170)은 수십 내지 수만 개 있을 수 있다. 각각의 언더범프 금속층(170)은 제1 패시베이션층(160)을 관통하는 개구(160h)를 통하여 제2 재배선층(142)과 연결될 수 있다. 언더범프 금속층(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결 금속(180)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결 금속(180)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 금속(180)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결 금속(180)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 금속(180)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결 금속(180)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 금속(180)의 수는 접속 패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 금속(180) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 중첩되지 않는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 14a 내지 도 14h는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요한 공정들의 단면도들이다.
도 14a를 참조하면, 반도체 칩(120)과 상기 반도체 칩(120)이 수용되는 캐비티(110H)를 갖는 프레임(110)을 제1 점착 필름(210) 상에 배치하고, 반도체 칩(120)을 봉합하는 봉합재(130)를 형성한다.
본 실시예에 채용된 프레임(110)은 앞서 설명한 바와 같이, 제1 및 제2 절연층(111a,111b)과 함께 배선 구조를 포함하며, 배선 구조는 3층의 배선층(112a,112b,112c)과 이를 연결하는 배선 비아(113a,113b)를 포함한다. 제1 점착 필름(210)을 제1 절연층(111a)의 하측에 부착한다. 예를 들어, 제1 점착 필름(210)은 에폭시 수지를 포함하는 테이프 등일 수 있다. 프레임(110)의 캐비티(110H)에는 반도체 칩(120)이 탑재되고, 적절한 봉합 물질을 이용하여 반도체 칩(120)을 봉합하는 봉합재(130)를 형성할 수 있다. 봉합재(130)는 프레임(110) 상면까지 확장되어 제3 배선층(112c)을 덮을 수 있다.
다음으로, 도 14b를 참조하면, 봉합재(130)의 상면에 제2 점착필름(212)을 부착하고, 제1 점착 필름을 제거한 후에, 제거된 표면에 연결 구조체를 형성한다.
연결 구조체(140)는 라미네이션 또는 도포 방법을 이용하여 절연층(141)을 형성하고, 절연층(141)에 비아홀을 형성하고, 전해 도금이나 무전해 도금으로 제1 재배선층(142) 및 제1 재배선 비아(143)를 형성하는 방법으로 형성할 수 있다. 절연층으로서 PID를 사용하는 경우에, 비아홀은 포토리소그래피 방법을 이용하여 미세 피치로 형성할 수 있다.
이어, 도 14c에 도시된 바와 같이, 제2 점착 필름(220)을 제거하고, 봉합 영역(131)의 제거된 표면에 절연층(132)을 형성할 수 있다.
앞서 설명한 바와 같이, 봉합재(130)는 반도체 칩(120)을 봉합한 후 연결 구조체(140)의 형성과정과 제2 점착 필름(220) 제거과정에서, 제2 재배선층(152)과 같은 미세 회로를 구현하기 어려운 표면 상태를 가질 수 있다. 이러한 문제를 해결하기 위하여, 봉합재(130)의 표면에 절연층(132)을 추가로 형성하며, 절연층(132) 상면에 제2 재배선층(도 12f의 152)을 원활하게 형성할 수 있다. 절연층(132)은 봉합재(130)와 동일하거나 유사한 물질로 형성될 수 있다.
다음으로, 도 14d를 참조하면, 프레임(110)의 제3 배선층(112c)의 적어도 일부를 오픈시키는 개구(130h)를 형성한다.
개구(130h)는 봉합재(130) 및 절연층(132)의 재료에 따라서 가공 방법을 선택할 수 있으며, 예를 들어, 봉합재(130)가 ABF와 같은 비감광성 절연층인 경우에는, 제3 배선층(112c)을 스타퍼층으로 이용하는 레이저 가공으로 형성할 수 있다. 개구(130h)를 형성한 후에는 봉합재(130)의 재료에 맞춰서 클리어링을 수행할 수 있다. 예를 들어, 봉합재(130)가 ABF와 같은 비감광성 절연층인 경우에는, 디스미어 처리로 클리어링할 수 있다.
이어, 절연층(132) 상에 배치된 제2 재배선층(152)과 마크(MP)를 형성하는 공정을 수행한다.
도 14e에 도시된 바와 같이, 절연층(132) 상에 드라이 필름(DF)을 형성하고, 포토리소그래피 공정을 이용하여 제2 재배선층(152)과 마크(MP)가 형성될 영역(Dh)에 선택적으로 제거할 수 있다.
본 공정은 도 15a 및 도 15b에 예시된 공정을 수행될 수 있다. 도 15a 내지 도 15d는 본 개시의 일 실시예에 따른 식별 마크 형성과정을 설명하기 위한 주요한 공정들의 평면도들로서, 도 12의 확대한 부분에 해당되는 평면으로 이해할 수도 있다.
우선, 도 15a에 도시된 바와 같이, 드라이 필름(DF)에 격자를 구성하는 라인 패턴들을 위한 제1 및 제2 개구(L1,L2)를 형성한다. 제1 개구(L1)는 회로 라인을 위한 개구이며, 제2 개구(L2)는 금속 라인을 위한 개구일 수 있다.
이어, 도 15b에 도시된 바와 같이, 2차원 바코드를 구성하는 픽셀에 해당되는 제3 개구(M)를 형성한다. 제3 개구(M)는 금속 패턴을 위한 개구로 제공될 수 있다. 제1 및 제2 개구들(L1,L2)은 얇은 선폭을 갖도록 구현되는 반면에, 2차원 바코드를 구성하는 제3 개구(M)는 상대적으로 넓은 면적을 가지므로, LDI(laser direct imaging)를 이용하여 제3 개구(M)을 위한 노광 공정을 수행할 수 있다.
다음으로, 도 14g와 도 15c를 참조하면, 패터닝된 드라이 필름(DF)을 이용하여 도금 공정을 수행하고, 드라이 필름(DF)을 제거하여 제2 재배선층(152)과 마크(MP)를 얻을 수 있다.
본 공정을 통해서, 동일한 금속으로 제2 재배선층(152)과 마크(MP)가 형성될 수 있다. 마크(MP)는 복수의 금속 패턴(152M)과 복수의 금속 패턴(MP)을 둘러싸도록 격자를 구성하는 라인 패턴(152L,152S)을 얻을 수 있으며, 라인 패턴 중 적어도 하나는 제2 재배선층(152)에 연결되는 회로 라인(152L)을 구성할 수 있다.
이어, 도 14f와 도 15d를 참조하면, 절연층(132) 상에 제2 재배선층(152) 및 마크(MP)을 덮도록 투명한 패시베이션층(190)('제2 패시베이션층'이라고도 함)을 형성할 수 있다.
제2 재배선층(152)은 절연층(132) 상에 도금 공정을 이용하여 형성될 수 있으며, 이 과정에서, 개구(130h)에 제2 재배선 비아(153)가 형성되어 제2 재배선층(152)과 제3 배선층(112c)을 연결할 수 있다. 또한, 절연층(132) 상에 배치된 제2 재배선층(152) 및 마크(MA)를 덮도록 제2 패시베이션층(190)을 형성한다. 제2 패시베이션층(190)에 의해 마크(MA)도 덮이지만, 제2 패시베이션층(190)은 투광성을 갖는 수지(예, PID)를 포함하므로 마크(M)의 시인성을 확보할 수 있다.
다음으로, 연결 구조체(140) 상에 필요에 따라 공지의 방법으로 제1 패시베이션층(160), 언더범프 금속(170), 및 전기연결 금속(180) 등을 형성한다. 한편, 이러한 일련의 공정들은 판넬 레벨에서 진행될 수 있으며, 이 경우 다이싱 공정을 고치면 한 번의 공정으로 다수의 반도체 패키지(100)를 제조할 수 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100A)은, 제2 재배선층(152)을 갖는 제2 연결 구조체(150)를 제외하고, 도 9 내지 도 13에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 13에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는 제1 재배선층(142)을 갖는 제1 연결 구조체(140)와 함께, 상기 제1 연결 구조체(140)의 반대측에 위치하며, 상기 배선 구조에 연결되는 제2 재배선층(152a,152b)을 갖는 제2 연결 구조체(150)를 포함한다. 상기 제2 연결 구조체(150)는, 상기 봉합재(130) 상에 배치된 제1 절연층(132)과, 상기 제1 절연층(132) 상에 배치된 하부 재배선층(152a)과, 상기 하부 재배선층(152a) 상에 배치된 제2 절연층(151)과, 상기 하부 재배선층(152a)과 연결되도록 상기 제2 절연층(151) 상에 배치된 상부 재배선층(152b)을 포함한다. 상기 하부 및 상부 재배선층(152a,152b)은 각각 재배선 비아(153a,153b)를 통해 각각 배선 구조(특히, 제3 배선층(112c)) 및 하부 재배선층(152a)과 연결될 수 있다.
이러한 제2 연결 구조체(150)에서, 마크(MA)는 상기 하부 및 상부 재배선층(152a,152b) 중 적어도 하나와 동일한 레벨에 배치될 수 있다.
본 실시예에서는, 마크(MA)의 금속 패턴(152M)은 상기 상부 재배선층(152b)과 함께 제2 절연층(151) 상에 배치될 수 있다. 상기 금속 패턴(152M)과 함께 제2 절연층(151) 상에 금속 패턴(152M) 주위에 상부 라인 패턴(152L2)을 형성할 수 있으며, 상부 라인 패턴(152L2)의 일부는 상부 재배선층(152b)와 연결되어 회로 라인으로 제공될 수도 있다.
상기 제2 절연층(151)은 PID와 같은 투명한 절연층인 경우에 시인성이 확보되므로, 본 실시예와 달리, 마크(MA)의 금속 패턴(152M)은 제1 절연층(132) 상에 형성될 수도 있다. 한편, 본 실시예와 같이, 마크를 제2 절연층(151)에 형성하는 경우에는, 마크 판독 과정에서, 제1 절연층(132)의 마크(MA)와 중첩된 영역에서 다른 노이즈가 발생되지 않도록 패턴 형성이 제한할 필요가 있다. 예를 들어, 상기 제1 절연층(132)의 중첩된 영역에 하부 재배선층(152a)과 연결된 회로 라인은 상부 라인 패턴(152L2)과 중첩되도록 배열하여 노이즈 발생을 억제할 수 있다. 하부 라인 패턴(152L1)과 유사하게, 상부 라인 패턴(152L2)의 일부도 상부 재배선층(152b)과 연결되어 재배선 회로의 일부로 제공되는 회로 라인을 포함할 수 있다. 이와 같이, 하부 라인 패턴(152L1)과 상부 라인 패턴(152L2) 중 적어도 하나는 제2 재배선층(152a,152b)과 연결되는 회로 라인을 포함하도록 구성할 수 있다.
도 17a 내지 도 17d는 본 실시예에 따른 식별 마크 형성과정을 설명하기 위한 주요한 공정들의 평면도들이며, 하부 라인 패턴(152L1)의 일부를 회로 라인으로 구성하는 예가 도시되어 있다.
우선, 도 17a에 도시된 바와 같이, 제1 드라이 필름(DF1)에 격자를 구성하는 하부 라인 패턴들을 위한 제1 및 제2 개구(La,Lb)를 형성한다. 제1 개구(La)는 회로 라인을 위한 개구이며, 제2 개구(Lb)는 금속 라인을 위한 개구일 수 있다.
이어, 도 17b에 도시된 바와 같이, 패터닝된 제1 드라이 필름(DF1)을 이용하여 도금 공정을 수행하고, 드라이 필름(DF1)을 제거함으로써 제1 절연층(132) 상에 하부 재배선층(152a)과 연결된 회로 라인(152L1)과, 회로 라인(152L1)과 분리된 금속 라인(152L0)을 제공할 수 있다.
다음으로, 도 17c에 도시된 바와 같이, 제1 절연층(132) 상에 제2 재배선층(152) 및 하부 라인 패턴들(152L1,152L0)을 덮도록 제2 절연층(151)을 형성할 수 있다.
이어, 도 17d에 도시된 바와 같이, 제2 드라이 필름(DF2)에 격자를 구성하는 상부 라인 패턴들을 위한 개구(Lc)를 형성한다. 본 실시예에서는, 상부 라인 패턴들은 회로 라인을 포함하지 않으므로, 개구(Lc)가 서로 연결되어 격자 상으로 구성될 수 있다.
다음으로, 도 17e에 도시된 바와 같이, 제2 드라이 필름(DF2)에 2차원 바코드를 구성하는 픽셀을 위한 개구(M)를 추가적으로 형성할 수 있다. 이러한 공정은 LDI를 이용하여 수행될 수 있다.
이어, 도 17f에 도시된 바와 같이, 패터닝된 제2 드라이 필름(DF2)을 이용하여 도금 공정을 수행하고, 제2 드라이 필름(DF2)을 제거하여 금속 패턴(150M)와 라인패턴들(152L2)을 포함하는 마크(MP)를 얻을 수 있다.
다음으로, 도 17g에 도시된 바와 같이, 제2 절연층(151) 상에 상부 재배선층(152b) 및 마크(MP)을 덮도록 투명한 제2 패시베이션층(190)을 형성할 수 있다.
도 18은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 18을 참조하면, 본 실시예에 따른 반도체 패키지(100B)은, 프레임(110)의 배선 구조의 형태를 제외하고, 도 9 내지 도 13에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 13에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 프레임(110)은 다른 구조를 가지며 그에 따라 배선 구조도 변경될 수 있다. 구체적으로, 프레임(110)은 제1 절연층(111a), 제1 절연층(111a)의 일면 상에 배치된 제1 배선층(112a), 제1 절연층(111a)의 타면 상에 배치된 제2 배선층(112b), 제1 절연층(111a)의 일면 상에 배치되어 제1 배선층(112a)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 표면 상에 배치된 제3 배선층(112c), 제1 절연층(111a)의 타면 상에 배치되어 제2 배선층(112b)의 적어도 일부를 덮는 제3 절연층(111c), 제3 절연층(111c)의 제2 배선층(112b)이 매립된 측의 반대측 표면 상에 배치된 제4 배선층(112d), 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a,112b)을 전기적으로 연결하는 제1 배선비아(113a), 제2 절연층(111b)을 관통하며 제1 및 제3 배선층(112a,112c)을 전기적으로 연결하는 제2 배선비아(113b), 및 제3 절연층(111c)을 관통하며 제2 및 제4 배선층(112b,112d)을 전기적으로 연결하는 제3 배선비아(113c)를 포함한다. 본 실시예에 채용된 프레임(110)은 보다 많은 수의 배선층(112a,112b,112c,112d)를 가지므로, 연결구조체(140)의 제1 재배선층(142)을 더욱 간소화시킬 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선층(112c,112d)을 형성하기 위하여 도입될 수 있다. 제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 유리섬유와 같은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 배선비아(113a)는 제2 및 제3 절연층(111b,111c)을 각각 관통하는 제2및 제3 배선비아(113b, 113c)보다 직경이 클 수 있다. 또한, 제1 배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3 배선비아(113b,113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 제1 재배선층(142)의 두께보다 두꺼울 수 있다.
도 19는 본 개시의 다양한 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 19를 참조하면, 본 실시예에 따른 반도체 패키지(100C)은, 프레임을 구비하지 않은 점과, 이로 인해 배선 구조(113)의 형태와 마크(MA) 형성 위치가 상이한 점을 제외하고, 도 9 내지 도 13에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100C)는 배선 구조를 구비한 프레임을 채용하지 않는다. 즉, 본 실시예에 채용된 배선 구조(113)는 프레임 구조 없이, 연결 구조체(140)의 제1 재배선층(142)에 연결되며, 상기 봉합재(130)의 두께방향으로 연장된 형태를 갖는다. 예를 들어, 배선 구조(113)는 금속 포스트일 수 있다. 또한, 봉합재(130)는 절연층을 포함하지 않으며, 반도체 칩(120)을 봉합하는 봉합 영역만으로 구성될 수 있다. 제2 재배선층(152)은 봉합재(130) 표면에 형성되어 상기 배선 구조(113)에 연결될 수 있다. 본 실시예에 채용된 마크(MA)는 별도의 절연층이 아닌 봉합재(130)의 표면에 제2 재배선층(152)과 함께 직접 형성될 수 있다. 제2 패시베이션층(190)은 앞서 설명한 바와 같이 투명한 수지를 포함할 수 있다. 봉합재(130)는 비투명한 수지, 즉 불투명하거나 반투명한 수지를 포함할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 재배선층을 갖는 연결 구조체;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;
    상기 제1 재배선층에 연결되며, 상기 봉합재의 두께방향으로 연장되는 배선 구조;
    상기 봉합재 상에 배치되어 상기 배선 구조와 연결되는 제2 재배선층; 및
    상기 봉합재 상에 배치되며, 식별 정보를 나타내는 복수의 금속 패턴과 상기 제2 재배선층에 연결된 회로 라인을 갖는 마크;를 포함하고,
    상기 복수의 금속 패턴은 각각 2차원 바코드를 구성하는 복수의 픽셀로 제공되고, 상기 마크는 상기 복수의 픽셀을 둘러싸인 금속 라인을 더 포함하며,
    상기 금속 라인과 상기 회로 라인은 상기 복수의 픽셀을 둘러싸는 격자를 구성하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 금속 패턴은 상기 제2 재배선층과 동일한 금속을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 회로 라인은 상기 금속 패턴의 폭의 10% 이하인 폭을 갖는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 회로 라인은 상기 금속 라인과 물리적으로 분리되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 재배선층을 덮도록 상기 봉합재의 상면에 배치되며, 투명 수지로 이루어진 패시베이션층을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 봉합재는 불투명하거나 반투명한 수지를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 봉합재 상면에 배치된 절연층을 더 포함하며,
    상기 마크 및 상기 제2 재배선층은 상기 절연층 상면에 배치되는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결 구조체의 제1 면에 배치되며 상기 반도체 칩이 수용된 캐비티를 갖는 프레임을 더 포함하며, 상기 배선 구조는 상기 프레임을 관통하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 봉합재는 상기 프레임의 상면을 덮는 연장 영역을 포함하며,
    상기 봉합재의 연장 영역을 관통하여 상기 제2 재배선층과 상기 배선 구조를 연결하는 비아를 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 배선 구조는 상기 봉합재의 상면 및 하면을 관통하는 금속 포스트를 포함하는 반도체 패키지
  13. 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 재배선층을 갖는 제1 연결 구조체;
    상기 제1 연결 구조체의 제1 면에 배치되며, 캐비티를 갖는 프레임;
    상기 제1 재배선층에 연결되며 상기 프레임의 상면 및 하면을 관통하는 배선 구조;
    상기 프레임의 캐비티 내에 위치하도록 상기 연결 구조체의 제1 면 상에 배치되며, 상기 제1 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;
    상기 봉합재 상에 배치되며, 상기 배선 구조에 연결되는 제2 재배선층을 갖는 제2 연결 구조체; 및
    상기 제2 연결 구조체에서 상기 제2 재배선층과 동일한 레벨에 배치되며, 금속으로 이루어진 마크;를 포함하고,
    상기 마크는, 2차원 바코드를 구성하도록 배열된 복수의 금속 패턴과, 상기 복수의 금속 패턴을 둘러싸는 격자를 구성하는 복수의 라인 패턴을 포함하며,
    상기 복수의 라인 패턴 중 적어도 하나의 라인 패턴은 상기 제2 재배선층에 연결되어 상기 제2 재배선층을 위한 회로 라인으로 제공되는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제2 연결 구조체는, 상기 봉합재 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 배치된 하부 재배선층과, 상기 하부 재배선층 상에 배치된 제2 절연층과, 상기 하부 재배선층과 연결되도록 상기 제2 절연층 상에 배치된 상부 재배선층을 포함하며,
    상기 마크는 상기 제2 절연층 상에 배치되는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제2 절연층은 투명한 절연층을 포함하며,
    상기 제2 연결 구조체는, 상기 제1 절연층 상에 배치되며, 상기 마크의 복수의 라인 패턴과 중첩되도록 배열된 복수의 추가적인 라인 패턴을 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 복수의 추가적인 라인 패턴은 상기 하부 재배선층과 연결되어 상기 하부 재배선층을 위한 회로 라인으로 제공되는 반도체 패키지.
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