KR101994752B1 - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 반도체칩 상에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 코일패턴층을 포함하는, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 I/O 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 전원 공급 효율성이 우수하며 비용 절감이 가능한 새로운 구조의 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩이 배치되는 관통홀을 갖는 제1연결부재를 도입하되, 제1연결부재에 반도체칩과 전기적으로 연결되는 코일패턴층을 형성하여, 예를 들면, 파워 인덕터를 구현하는 것이다.
예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는, 관통홀을 갖는 제1연결부재, 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 적어도 일부를 봉합하는 봉합재, 및 제1연결부재 및 반도체칩 상에 배치된 제2연결부재를 포함하며, 제1연결부재 및 제2연결부재는 각각 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 제1연결부재는 반도체칩의 접속패드와 전기적으로 연결된 코일패턴층을 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 전원 공급 효율성이 우수하며 비용 절감이 가능한 새로운 구조의 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 I-I' 면 절단 평면도다.
도 11은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 12는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 13은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 14는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 15는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 16은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 16은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 17은 도 16의 팬-아웃 반도체 패키지에 형성된 코일의 다양한 변형 예를 개략적으로 나타낸 단면도다.
도 18은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 19는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 20은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), 및 DVD(digital versatile disk) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 갖는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 전원 공급 효율성이 우수하며 비용 절감이 가능한 새로운 구조의 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 I-I' 면 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 관통홀(110H)에 접속패드(122)가 일측을 향하도록 배치된 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 일측에 배치되며 접속패드(122)를 팬-아웃 영역까지 재배선 시키는 제2연결부재(140), 제2연결부재(140)의 일측에 배치되며 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부(151)에 배치된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되며 제2연결부재(140)를 통하여 접속패드(122)와 전기적으로 연결된 접속단자(170)를 포함한다. 이때, 제1연결부재(110)에는 반도체칩(120)과 전기적으로 연결되는 코일(180a), 예를 들면, 파워 인덕터(PI)가 패턴 형식으로 형성되어 있다.
최근 고속의 휴대용 전자기기의 수요가 증가함에 따라 반도체 패키지에 전력 공급이 원활하게 이루어져야 할 필요성이 대두되었다. 이에, 전원 공급원으로부터 원활한 전력 공급을 받기 위해서 DC-DC 컨버터 등의 전압 조정기를 사용하고 있으며, 이와 함께 전자기기의 메인보드에서부터 반도체칩까지의 파워라인에 각종 수동부품을 연결하고 있다. 예를 들면, 배터리 등으로부터 입력된 파워를 메인보드 상에 실장된 파워 매니지먼트 집적회로(PMIC: Power Management Integrated Circuit)에서 분배하고, 분배된 파워를 메인보드 상에 실장된 칩 형태의 파워 인덕터를 거쳐 반도체 패키지에 공급하여, 전원 안정화를 도모하고 있다. 그런데, 이러한 형태는 반도체 패키지와 파워 매니지먼트 집적회로, 그리고 파워 인덕터 사이의 경로가 상당하기 때문에, 전원 공급 효율성이 떨어진다. 또한, 별도로 제조되어 전자기기의 메인보드에 실장되거나, 제2연결부재 내에 내장되는 칩 형태의 파워 인덕터는 비용의 절감에 한계가 있다. 또한, 별도로 제조되어 전자기기의 메인보드에 실장되거나, 제2연결부재 내에 내장되는 칩 형태의 파워 인덕터는 공간의 제약 등에 따라서 Q값 구현에 한계가 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 반도체칩(120)을 둘러싸는 제1연결부재(110)에 패턴 형식으로 코일(180a), 예를 들면, 파워 인덕터가 형성되어 있는바, 반도체칩(120)과의 연결 경로가 매우 짧으며, 그 결과 전원 공급 효율성을 최대한으로 높일 수 있다. 또한, 파워 인덕터를 별도의 칩 형태로 제조 및 실장할 필요가 없는바, 비용 절감이 가능하다. 또한, 별도의 칩 형태로 실장되는 파워 인덕터 대비 공간 활용성이 우수하기 때문에, 높은 Q 값 구현이 가능하다.
이하, 일례에 따른 팬-아웃 반도체 패키지에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 패키지(100A)를 지지할 수 있다. 또한, 봉합재(130)의 두께 균일성 확보를 수월하게 할 수 있다. 또한, 재배선층을 형성할 수 있도록 라우팅 영역을 제공함으로써 제2연결부재(140)의 층수를 감소시킬 수 있으며 그 결과 제2연결부재(140) 형성 과정에서 발생하는 불량 문제를 해결할 수 있다. 제1연결부재(110)는 관통홀(110H)을 가질 수 있다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치될 수 있다. 즉, 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸인다. 다만, 이에 한정되는 것은 아니며, 다른 형태로 다양하게 변형될 수 있음은 물론이다.
제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141)의 절연거리가 상대적으로 일정할 수 있다. 제1재배선층(112a)은 제1절연층 내부로 리세스될 수 있으며, 따라서 절연층(111)의 하면과 제1재배선층(112a)의 하면은 단차를 가질 수 있다. 이를 통하여 봉합재(130) 형성 재료가 제1재배선층(112a)으로 블리딩되는 것을 방지할 수 있다. 제1 내지 제3 재배선층(112a, 112b, 112c)은 제1 및 제2 절연층(111a, 111b)을 관통하는 비아층(113a, 113b)을 통하여 전기적으로 연결될 수 있다.
절연층(111a, 111b)의 재료는 패키지를 지지할 수 있는 것이면 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 글라스 클로스 및/또는 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연물질로 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(112a, 112b) 중 봉합재(130)에 형성된 개구부를 통하여 노출된 일부 재배선층(112c)에는 필요에 따라 표면처리층이 더 형성될 수 있다. 표면처리층은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아층(113a, 113b)은 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아층(113a, 113b) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아층(113a, 113b)의 비아는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
제1연결부재(110)는 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1코일패턴층(182a-i), 제1절연층(111a)의 제1코일패턴층(182a-i)이 매립된측의 반대측 상에 배치된 제2코일패턴층(182b-i), 및 제2절연층(111b) 상에 배치된 제3코일패턴층(182c-i)을 포함한다. 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i) 각각은 코일패턴을 포함하며, 이들 코일패턴은 제1 및 제2 절연층(111a, 111b)을 관통하는 비아(183a-i, 183b-i)를 통하여 전기적으로 연결되어 중심축이 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)의 적층방향에 대응되는 코일(180a)을 형성한다. 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)은 공지의 도금공정, 예를 들면, 전해 동도금 또는 무전해 동도금 등을 이용하여 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다. 코일(180a)은 반도체칩(120)과 전기적으로 연결된 파워 인덕터일 수 있으나, 반드시 이에 한정되는 것은 아니다. 도면에서는 코일(180a)을 한 개만 도시하였으나, 이에 한정되는 것은 아니며, 제1연결부재(110)의 다양한 위치에 다수의 코일(180a)이 배치될 수도 있음은 물론이다. 코일(180a)을 구성하는 패턴의 평면 형상은 직사각형, 정사각형, 원형, 타원형 등 다양하게 구현할 수 있다. 한편, 도 10을 기준으로, 제1연결부재(110)의 반도체칩(120)을 둘러싸는 네 영역을 제1 내지 제4영역이라 할 때, 코일(180a)은, 예를 들면, 제1 내지 제4영역 중 어느 한 영역에 형성된 것일 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Integrated Circuit: IC)일 수 있다. 집적회로는, 공지의 반도체 칩, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있다. 또는, 집적회로는, 파워 매니지먼트 집적회로(PMIC: Power Management IC)일 수도 있다. 어플리케이션 프로세서(AP)와 파워 매니지먼트 집적회로(IC)는 반도체칩(120)로 제1연결부재(110)의 관통홀(110H) 내에 함께 배치될 수도 있다. 또는, 원-칩(One-Chip)화 되어 제1연결부재(110)의 관통홀(110H) 내에 배치될 수도 있다. 코일(180a), 예컨대, 파워 인덕터(PI)의 일단 및 타단은 각각 어플리케이션 프로세서(AP) 및 파워 매니지먼트 집적회로(PMIC)와 전기적으로 연결될 수 있다. 구체적으로는, 코일(180a), 예컨대, 파워 인덕터(PI)의 일단 및 타단이 각각 어플리케이션 프로세서(AP)의 Vin 및 파워 매니지먼트 집적회로(PMIC)의 Vout에 전기적으로 연결될 수 있다.
반도체칩(120)은 바디(121), 바디(121)의 일면 상에 형성된 접속패드(122), 및 바디(121)의 일면 상에 형성되어 접속패드(122)의 일부를 덮는 패시베이션막(123)을 포함할 수 있다. 바디(121)는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있다. 접속패드(122)는 제2연결부재(140), 제1연결부재(110) 등에 의하여 재배선 된다. 반도체칩(120)은 접속패드(122)가 형성된 면이 활성면, 그 반대면이 비활성면이 된다. 패시베이션막(123)은 바디(121)를 외부로부터 보호하는 기능을 수행하며, 예를 들면, SiO 등의 산화막 또는 SiN 등의 질화막 등으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 그 외에도 바디(121)와 접속패드(122) 사이나, 바디(121)와 패시베이션막(123) 사이에 SiO 등의 절연막 등이 더 배치될 수 있다.
제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 즉, 제1절연층(111a)의 하면은 제1재배선층(112a)의 하면과 단차를 가질 수 있다. 유사하게, 제1연결부재(110)의 제1코일패턴층(182a-i)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1코일패턴층(182a-i) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 즉, 제1절연층(111a)의 하면은 제1코일패턴층(182a-i)의 하면과 단차를 가질 수 있다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 유사하게, 제1연결부재(110)의 제2코일패턴층(182b-i)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다.
봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 타측과, 관통홀(110H) 내에서 제1연결부재(110) 및 반도체칩(120) 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)에는 제1연결부재(110)의 타측에 형성된 재배선층(112b)의 적어도 일부를 오픈시키는 개구부가 형성될 수 있다. 오픈된 재배선층(112b)은 마킹 패턴(Marking Pattern)으로 활용될 수 있다. 또는, 오픈된 재배선층(112b)에 별도의 접속단자 등이 연결되어 패키지 온 패키지 구조에 적용될 수 있고, 오픈된 재배선층(112b) 상에 표면실장부품(SMT)이 배치될 수도 있다.
봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 보다 구체적으로는, 봉합재(130)의 물질로 무기 필러 및 절연 수지를 포함하되 글라스 클로스를 포함하지 않는, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 이 경우, 보이드 문제나 딜라미네이션 문제를 해결할 수 있다. 한편, 무기 필러는 공지의 무기 필러일 수 있으며, 절연 수지는 공지의 에폭시 수지 등일 수 있으나, 이에 한정되는 것은 아니다.
제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 팬-인 및/또는 팬-아웃 영역으로 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 갖는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아층(143)을 포함한다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아층(143)의 비아를 파인 피치를 달성할 수 있다. 절연층(141)의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선 시키는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(142) 중 일부 외부로 오픈된 재배선층(142)에는 필요에 따라 상술한 바와 같은 표면처리층이 더 형성될 수 있다.
비아층(143)은 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아층(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아층(143)의 비아 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 공지된 모든 형상이 적용될 수 있다.
도면에서는 제2연결부재(140)가 하나의 절연층(141) 및 그에 따른 단층의 재배선층(142) 및 비아층(143)을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 제2연결부재(140)의 설계에 따라서 더 많은 층수의 절연층을 가질 수 있음은 물론이며, 이에 따라서 더 많은 층수의 재배선층 및 비아층이 형성될 수도 있음은 물론이다. 즉, 제2연결부재(140)는 복수의 층으로 구성될 수도 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 상대적으로 작은 사이즈로 형성할 수 있다. 유사하게, 제1연결부재(110)의 코일패턴층(182a-i, 182b-i, 182c-i) 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다.
패시베이션층(150)은 필요에 따라 도입할 수 있는 구성으로, 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142) 중 일부, 즉 접속단자패드의 적어도 일부를 오픈시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다.
패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 필러 및 수지를 포함하되 글라스 클로스를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용할 수도 있다. 패시베이션층(150)의 표면 조도는 일반적인 경우 보다 낮을 수 있으며, 이와 같이 표면 조도가 낮은 경우 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다.
언더범프금속층(160)은 필요에 따라 도입할 수 있는 구성으로, 후술하는 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 신뢰성을 개선해준다. 언더범프금속층(160)은 오픈된 재배선층(142)과 연결되도록 절연층(141) 또는 패시베이션층(150)의 개구부(151)에 형성된다. 언더범프금속층(160)은 시드층, 및 시드층 상에 형성된 도체층을 포함할 수 있다. 시드층 및 도체층은 공지의 도전성 물질을 포함할 수 있으나, 바람직하게는 각각 무전해구리 및 전해구리를 포함할 수 있다. 시드층은 도체층 보다 두께가 얇을 수 있다.
접속단자(170)는 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 직접 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 이에 한정되는 것은 아니고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
접속단자(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃(fan-out) 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내벽에 방열, 전자파 차폐 등의 목적으로 별도의 금속층이 더 배치될 수 있다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩이 배치될 수 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개이고, 각각의 관통홀 내에 반도체칩이 배치될 수도 있다. 또한, 반도체칩 외에 별도의 수동부품, 예를 들면, 커패시터 등이 관통홀(110H) 내에 함께 봉합될 수 있다. 또한, 패시베이션층(150) 상에 표면실장부품(SMT)이 실장 될 수도 있다.
도 11은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)이 모두 독립적으로 코일패턴을 포함하며, 이들 코일패턴이 각각 독립적으로 중심축이 제1 내지 제3 코일패턴층(182a-i, 182b-i, 182c-i)의 적층방향에 대응되는 코일(180b)을 형성한다. 즉, 제1연결부재(110)는 상하로 적층된 서로 독립적인 평면 코일 형상의 복수의 코일(180b)을 포함한다. 경우에 따라서는 복수의 코일(180b)을 층간 병렬 연결하여 인덕터의 Rdc를 감소시킬 수도 있다. 한편, 반도시 재배선층의 수에 맞춰서 코일패턴층이 형성되어야 하는 것은 아니며, 경우에 따라서는 재배선층의 수가 코일패턴층의 수보다 많을 수 있다. 즉, 재배선층이 세층 이상인 경우라도, 독립적으로 코일을 형성하는 코일패턴층이 한층만 있을 수도 있고, 또는 두층만 있을 수도 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 12는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1 내지 제3 재배선층(112a, 112b, 112c)을 포함한다. 다만, 제1 및 제2 코일패턴층(182a-i, 182b-i)만을 포함한다. 제1 및 제2 코일패턴층(182a-i, 182b-i)에 포함된 코일패턴이 비아(183a-i)를 통하여 전기적으로 연결되어 중심축이 제1 및 제2 코일패턴층(182a-i, 182b-i)의 적층방향에 대응되는 코일(180c)을 형성한다. 즉, 재배선층의 수와 코일패턴층의 수가 동일해야 하는 것은 아니다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 제1 내지 제3 재배선층(112a, 112b, 112c)을 포함한다. 다만, 제2 및 제3 코일패턴층(182b-i, 182c-i)만을 포함한다. 제2 및 제3 코일패턴층(182b-i, 182c-i)에 포함된 코일패턴이 비아(183b-i)를 통하여 전기적으로 연결되어 중심축이 제2 및 제3 코일패턴층(182b-i, 182c-i)의 적층방향에 대응되는 코일(180d)을 형성한다. 즉, 재배선층의 수와 코일패턴층의 수가 동일해야 하는 것은 아니다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 14는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 제1 및 제2 코일패턴층(182a-i, 182b-i) 각각이 복수의 코일패턴을 포함하고, 이들이 복수의 비아(183a-i)를 통하여 전기적으로 연결되어 중심축이 제1 및 제2 코일패턴층(182a-i, 182b-i)의 적층방향에 수직한 방향에 대응되는 코일(180e)을 형성한다. 각각의 코일패턴층(182a-i, 182b-i)에 형성된 복수의 코일패턴은 해당 동일층에서는 서로 단절될 수 있다. 코일(180e)은 중심축을 기준으로 각각의 코일패턴층(182a-i, 182b-i)의 코일패턴을 복수의 비아(183a-i)를 통하여 교대로 지나면서 회전하는 나선형 경로를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는 제2 및 제3 코일패턴층(182b-i, 182c-i) 각각이 복수의 코일패턴을 포함하고, 이들이 복수의 비아(183b-i)를 통하여 전기적으로 연결되어 중심축이 제2 및 제3 코일패턴층(182b-i, 182c-i)의 적층방향에 수직한 방향에 대응되는 코일(180f)을 형성한다. 각각의 코일패턴층(182b-i, 182c-i)에 형성된 복수의 코일패턴은 해당 동일층에서는 서로 단절될 수 있다. 코일(180f)은 중심축을 기준으로 각각의 코일패턴층(182b-i, 182c-i)의 코일패턴을 복수의 비아(183b-i)를 통하여 교대로 지나면서 회전하는 나선형 경로를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 16은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도 17은 도 16의 팬-아웃 반도체 패키지에 형성된 코일의 다양한 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 제1연결부재(110) 및 제2연결부재(140)가 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)을 포함한다. 제1연결부재(110) 및 제2연결부재(140) 각각에 포함된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)이 전기적으로 연결되어 코일(180g)을 형성한다. 보다 구체적으로, 제1연결부재(110)는 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i)을 포함하고, 제2연결부재(140)는 하나 이상의 제2코일패턴층(182a2-i)을 포함하며, 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 각각에 포함된 복수의 코일패턴 및 하나 이상의 제2코일패턴층(182a2-i) 각각에 포함된 복수의 코일패턴이 제1연결부재(110) 및 제2연결부재(140)에 형성된 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 전기적으로 연결되어 중심축이 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 및 하나 이상의 제2코일패턴층(182a2-i)의 적층방향에 수직한 방향에 대응되는 코일(180g)을 형성한다. 이 경우, 한정된 공간 내에서 많은 수의 턴 수를 가질 수 있는바, 인덕턴스 특성을 효과적으로 향상시킬 수 있다.
한편, 도 17 (a)에 도시한 바와 같이, 코일(180g)은 적층방향을 기준으로 복수의 제1코일패턴층(182a1-i, 182a2-i, 182b1-i) 및 하나 이상의 제2코일패턴층(182b2-i) 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층(182a1-i, 182a2-i) 및 복수의 제1코일패턴층(182a1-i, 182a2-i, 182b1-i) 및 하나 이상의 제2코일패턴층(182b2-i) 중 복수의 외층(182a1-i, 182a2-i) 사이에 배치된 층들로 구성된 복수의 내층(182b1-i, 182b2-i)을 포함할 수 있으며, 코일(180g)은 중심축을 기준으로 복수의 외층(182a1-i, 182a2-i) 및 복수의 내층(182b1-i, 182b2-i)을 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 교대로 지나며 회전하는 나선형 경로를 가질 수 있다. 보다 구체적으로, 코일(180g)의 나선형 경로는, 예를 들면, 제1외층(182a1-i)에서 시작하여 제1외층비아(183a1-i)를 통해 제2외층(182a2-i)을 지나고, 그 후 제2외층비아(183a2-i)를 통해 제1내층(182b1-i)을 지나고, 그 후 제1내층비아(183b1-i)를 통해 제2내층(182b2-i)을 지나고, 그 후 제2내층비아(183b2-i) 통해 다시 제1외층(182a1-i)을 지나며, 이러한 경로를 반복하며 회전하는 것일 수 있다. 이 경우, 한정된 공간 내에서 많은 수의 턴 수를 가질 수 있는바, 인덕턴스 특성을 효과적으로 향상시킬 수 있다.
또한, 도 17 (b)에 도시한 바와 같이, 제2연결부재(140)에 보다 많은 수의 제2코일패턴층(182a2-i, 182b2-i, 182c2-i)이 형성될 수도 있으며, 이 경우 코일(180g')의 복수의 내층(182b1-i, 182b2-i, 182c1-i, 182c2-i)의 제1 및 제2내층(182b1-i, 182b2-i)과 제3 및 제4내층(182c1-i, 182c2-i)은 상술한 바와 유사하게 복수의 비아(183b1-i, 183b2-i, 183c1-i, 183c2-i)를 통하여 연결되어 중심축을 기준으로 제1 및 제2내층(182b1-i, 182b2-i) 및 제3 및 제4내층(182c1-i, 182c2-i)을 복수의 비아(183b1-i, 183b2-i, 183c1-i, 183c2-i)를 통하여 교대로 회전하는 나선형 경로를 형성할 수 있다. 보다 구체적으로, 코일(180g')의 나선형 경로는, 예를 들면, 제1외층(182a1-i)에서 시작하여 제1외층비아(183a1-i)를 통해 제2외층(182a2-i)을 지나고, 그 후 제2외층비아(183a2-i)를 통해 제1내층(182b1-i)을 지나고, 그 후 제1내층비아(183b1-i)를 통해 제2내층(182b2-i)을 지나고, 그 후 제2내층비아(183b2-i) 통해 제3내층(182c1-i)을 지나고, 그 후 제3내층비아(183c1-i)를 통해 제4내층(182c2-i)을 지나고, 그 후 제4내층비아(183c2-i)를 통해 다시 제1외층(182a1-i)을 지나며, 이러한 경로를 반복하며 회전하는 것일 수 있다. 이 경우, 한정된 공간 내에서 더욱 많은 수의 턴 수를 가질 수 있는바, 인덕턴스 특성을 효과적으로 향상시킬 수 있다.
또한, 도 17 (c)에 도시한 바와 같이, 도 17 (b)에서 설명한 코일(180g')에 있어서, 복수의 내층(182b1-i, 182b2-i) 사이에 코일패턴이 형성되지 않을 수 있으며, 코일패턴이 형성되지 않은 층에는 필요에 따라서 자성층(188)이 형성될 수 있다. 자성층(188)은 공지의 자성재료를 포함할 수 있다. 복수의 내층(182b1-i, 182b2-i) 사이에 코일패턴을 형성하지 않은 층을 도입하는 경우, 인덕터의 공심 확보를 통하여 인덕턴스 특성을 향상시킬 수 있다. 또한, 코일패턴을 형성하지 않은 층에 자성층(188)을 형성하는 경우, 자성층(188)의 자성성질에 의하여 코일(180g")의 인덕턴스 특성을 더욱 향상시킬 수 있다. 한편, 코일(180g")의 나선형 경로는, 예를 들면, 제1외층(182a1-i)에서 시작하여 제1외층비아(183a1-i)를 통해 제2외층(182a2-i)을 지나고, 그 후 제2외층비아(183a2-i)를 통해 제1내층(182b1-i)을 지나고, 그 후 제1내층비아(183b1-i)를 통해 제2내층(182b2-i)을 지나고, 그 후 제2내층비아(183b2-i) 통해 다시 제1외층(182a1-i)을 지나며, 이러한 경로를 반복하며 회전하는 것일 수 있다.
도 18은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100H)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(112c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3 비아층(113a, 113b, 113c) 통하여 전기적으로 연결될 수 있다.
또한, 제1연결부재(110)는 제1절연층(111a)의 양면에 배치된 제1코일패턴층(182a-i) 및 제2코일패턴층(182b-i), 제2절연층(111b) 상에 배치된 제3코일패턴층(111c-i), 및 제3절연층(111c) 상에 배치된 제4코일패턴층(182d-i)을 포함한다. 제1 내지 제4 코일패턴층(182a-i, 182b-i, 182c-i, 182d-i)은 제1 내지 제3 비아층(183a-i, 183b-i, 183c-i)을 통하여 전기적으로 연결되어 중심축이 제1 내지 제4 코일패턴층(182a-i, 182b-i, 182c-i, 182d-i)의 적층방향에 대응하는 코일(180h)을 형성한다. 경우에 따라서는, 이보다 더 적은 수의 코일패턴층을 포함할 수도 있음은 물론이며, 각각의 코일패턴층이 독립적으로 각각의 코일을 형성할 수도 있음은 물론이다. 또한, 몇몇 코일패턴층이 복수의 코일패턴을 포함하고, 이들이 복수의 비아를 통하여 전기적으로 연결되어 중심축이 복수의 코일패턴층의 적층방향에 수직한 코일을 형성할 수도 있다. 즉, 앞서 설명한 다양한 형태의 코일 형태가 이에도 적용될 수 있음은 물론이다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 및 제3 절연층(111b, 111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 글라스 클로스, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111b) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 유사하게, 제1연결부재(110)의 제3코일패턴층(182c-i)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3코일패턴층(182c-i) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다.
제1연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 유사하게, 제1연결부재(110)의 제1코일패턴층(182a-i) 및 제2코일패턴층(182b-i)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다. 유사하게, 제1연결부재(110)의 코일패턴층(182a-i, 182b-i, 182c-i, 182d-i)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 19는 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100I)는 제1연결부재(110)가 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)을 포함한다. 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i) 각각에 포함된 복수의 코일패턴이 제1연결부재(110)에 형성된 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 전기적으로 연결되어 중심축이 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)의 적층방향에 수직한 방향에 대응되는 코일(180i)을 형성한다. 코일(180i)은 적층방향을 기준으로 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i) 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층(182a1-i, 182a2-i) 및 복수의 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i) 중 복수의 외층(182a1-i, 182a2-i) 사이에 배치된 층들로 구성된 복수의 내층(182b1-i, 182b2-i)을 포함한다. 코일(180i)은 중심축을 기준으로 복수의 외층(182a1-i, 182a2-i) 및 복수의 내층(182b1-i, 182b2-i)을 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 교대로 지나며 회전하는 나선형 경로를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 20은 다른 일례에 따른 팬-아웃 반도체 패키지를 개략적으로 나타낸다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100J)는 제1연결부재(110) 및 제2연결부재(140)가 반도체칩(120)의 접속패드(122)와 전기적으로 연결된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)을 포함한다. 제1연결부재(110) 및 제2연결부재(140) 각각에 포함된 코일패턴층(182a1-i, 182a2-i, 182b1-i, 182b2-i)이 전기적으로 연결되어 코일(180j)을 형성한다. 보다 구체적으로, 제1연결부재(110)는 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i)를 포함하고, 제2연결부재(140)는 하나 이상의 제2코일패턴층(182a2-i)을 포함하며, 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 각각에 포함된 복수의 코일패턴 및 하나 이상의 제2코일패턴층(182a2-i) 각각에 포함된 복수의 코일패턴이 제1연결부재(110) 및 제2연결부재(140)에 형성된 복수의 비아(183a1-i, 183a2-i, 183b1-i, 183b2-i)를 통하여 전기적으로 연결되어 중심축이 복수의 제1코일패턴층(182a1-i, 182b1-i, 182b2-i) 및 하나 이상의 제2코일패턴층(182a2-i)의 적층방향에 수직한 방향에 대응되는 코일(180j)을 형성한다. 즉, 제1연결부재(110)의 일부 층에만 복수의 코일패턴층(182a1-i, 182b1-i, 182b2-i)이 형성될 수 있으며, 나머지 코일패턴층(182a2-i)은 제2연결부재(140)에 형성될 수 있다. 한편, 도면에는 도시하지 않았으나, 상술한 바와 같이 제2연결부재(140)에 보다 많은 수의 제2코일패턴층이 형성될 수도 있으며, 또는 복수의 내층 사이에 코일패턴이 형성되지 않을 수 있고, 이때 코일패턴이 형성되지 않은 층에는 필요에 따라서 자성층이 형성될 수도 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 제2연결부재 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 본 개시에서 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 소자 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 재배선부 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 소자
2121: 바디 2122: 접속패드
2140: 재배선부 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100J: 팬-아웃 반도체 패키지 110: 연결부재
110H: 관통홀 111a, 111b, 111c: 절연층
112a, 112b, 112c, 112d: 재배선층 113a, 113b, 113c: 비아층
120: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
130: 봉합재 140: 연결부재
141: 절연층 142: 재배선층
143: 비아층 150: 패시베이션층
151: 개구부 160: 언더범프금속층
170: 접속단자 180a~180j: 코일
182a-i, 182b-i 182c-i, 182d-i: 코일패턴층
182a1-i, 182a2-i, 182b1-i, 182b2-i, 182c1-i, 182c2-i: 코일패턴층
183a-i, 183b-i, 183c-i: 비아
183a1-i, 183a2-i, 183b1-i, 182b2-i: 비아
188: 자성층

Claims (18)

  1. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 제1면 및 상기 제1면의 반대측에 배치된 제2면을 갖는 반도체칩;
    상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 제1연결부재 및 상기 반도체칩의 제1면 상에 배치된 제2연결부재; 를 포함하며,
    상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며,
    상기 제1연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 제1코일패턴층을 포함하는,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1연결부재는 복수의 제1코일패턴층을 포함하며,
    상기 복수의 제1코일패턴층 각각에 포함된 코일패턴은 독립적으로 중심축이 상기 복수의 제1코일패턴층의 적층방향에 대응되는 코일을 형성하는,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1연결부재는 복수의 제1코일패턴층을 포함하며,
    상기 복수의 제1코일패턴층 각각에 포함된 코일패턴은 상기 제1연결부재에 형성된 비아를 통하여 전기적으로 연결되어 중심축이 상기 복수의 제1코일패턴층의 적층방향에 대응되는 코일을 형성하는,
    팬-아웃 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1연결부재는 복수의 제1코일패턴층을 포함하고,
    상기 복수의 제1코일패턴층 각각에 포함된 복수의 코일패턴이 상기 제1연결부재에 형성된 복수의 비아를 통하여 전기적으로 연결되어 중심축이 상기 복수의 제1코일패턴층의 적층방향에 수직한 방향에 대응되는 코일을 형성하는,
    팬-아웃 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 코일은 상기 적층방향을 기준으로 상기 복수의 제1코일패턴층 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층 및 상기 복수의 제1코일패턴층 중 상기 복수의 외층 사이에 배치된 층들로 구성된 복수의 내층을 포함하며,
    상기 코일은 상기 중심축을 기준으로 상기 복수의 외층 및 상기 복수의 내층을 교대로 지나며 회전하는 나선형 경로를 갖는,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제2연결부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 제2코일패턴층을 포함하며,
    상기 제1코일패턴층 및 상기 제2코일패턴층 각각에 포함된 코일패턴층이 전기적으로 연결되어 코일을 형성하는,
    팬-아웃 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제1연결부재는 복수의 제1코일패턴층을 포함하고,
    상기 제2연결부재는 하나 이상의 제2코일패턴층을 포함하며,
    상기 복수의 제1코일패턴층 각각에 포함된 복수의 코일패턴 및 상기 하나 이상의 제2코일패턴층 각각에 포함된 복수의 코일패턴이 상기 제1연결부재 및 상기 제2연결부재에 형성된 복수의 비아를 통하여 전기적으로 연결되어 중심축이 상기 복수의 제1코일패턴층 및 상기 하나 이상의 제2코일패턴층의 적층방향에 수직한 방향에 대응되는 코일을 형성하는,
    팬-아웃 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 코일은 상기 적층방향을 기준으로 상기 복수의 제1코일패턴층 및 상기 하나 이상의 제2코일패턴층 중 최상층 및 최하층에 배치된 층들로 구성된 복수의 외층 및 상기 복수의 제1코일패턴층 및 상기 하나 이상의 제2코일패턴층 중 상기 복수의 외층 사이에 배치된 층들로 구성된 복수의 내층을 포함하며,
    상기 코일은 상기 중심축을 기준으로 상기 복수의 외층 및 상기 복수의 내층을 교대로 지나며 회전하는 나선형 경로를 갖는,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 복수의 내층 사이의 적어도 하나의 층은 코일패턴이 형성되지 않은,
    팬-아웃 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 코일패턴이 형성되지 않은 층에 자성층이 형성된,
    팬-아웃 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1연결부재는 상기 반도체칩을 둘러싸는 제1 내지 제4영역을 포함하며,
    상기 제1코일패턴층은 상기 제1 내지 제4영역 중 어느 한 영역에 형성된,
    팬-아웃 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 반도체칩은 어플리케이션 프로세서(AP) 및 파워 매니지먼트 집적회로(PMIC)를 포함하고,
    상기 제1코일패턴층은 파워 인덕터(PI)를 형성하며,
    상기 파워 인덕터(PI)의 일단 및 타단은 각각 상기 어플리케이션 프로세서(AP) 및 상기 파워 매니지먼트 집적회로(PMIC)와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하는,
    팬-아웃 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제1절연층의 하면은 상기 제1재배선층의 하면과 단차를 갖는,
    팬-아웃 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하는,
    팬-아웃 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 제1절연층은 상기 제2절연층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
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