TW201816969A - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝包括：第一連接構件，具有貫穿孔；半導體晶片，配置於第一連接構件的貫穿孔中且具有主動表面及與主動表面相對的被動表面，主動表面上配置有連接墊；包封體，包覆第一連接構件及半導體晶片的被動表面的至少部分；以及第二連接構件，配置於第一連接構件上及半導體晶片的主動表面上。第一連接構件及第二連接構件分別包括電性連接至半導體晶片的連接墊的重佈線層，且第一連接構件包括電性連接至半導體晶片的連接墊的線圈圖案層。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
近來，半導體晶片相關技術發展中的近期顯著趨勢一直是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小尺寸半導體晶片等的需求快速增加，已增加了對實作出包括多個引腳且同時具有緊湊尺寸的半導體封裝的需求。
為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝藉由在配置有半導體晶片的區域之外對連接端子進行重佈線而具有緊湊的尺寸且可達成對多個輸入/輸出（input/output，I/O）引腳的實作。
本揭露的態樣可提供一種其中供電效率優異且成本可得到降低的扇出型半導體封裝。
在本揭露中所提出的若干解決方案中的一種解決方案是引入具有在其中配置半導體晶片的貫穿孔的第一連接構件並且在所述第一連接構件中形成線圈圖案層，所述線圈圖案層將被電性連接至所述半導體晶片以實作出功率電感器。
根據本揭露的態樣，一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊；包封體，包覆所述第一連接構件及所述半導體晶片的所述被動表面的至少部分；以及第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動表面上。所述第一連接構件及所述第二連接構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，且所述第一連接構件包括電性連接至所述半導體晶片的所述連接墊的線圈圖案層。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在所述附圖中，為清晰起見，可誇大或縮短各組件的形狀、尺寸等。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
在說明中組件與另一組件的「連接（connection）」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」意為包括實體連接及實體斷開（disconnection）的概念。應理解，當以「第一（first）」及「第二（second）」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，上部部分、下部部分、上側、下側、上表面、下表面等是在附圖中進行判定。舉例而言，第一連接構件配置於高於第二連接構件的水平高度上。然而，本申請專利範圍並非僅限於此。在本發明中，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此種情形中，垂直橫截面指代沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。另外，水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1是說明電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000可容置主板1010。主板1010可包括實體地連接至或電性地連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比數位轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等；或類似晶片。然而，晶片相關組件1020並非僅限於此，而是可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是可包括用於各種其他目的之被動式組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
依據電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或者可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器、視訊編解碼器、功率放大器、羅盤、加速度計、陀螺儀、揚聲器、大容量儲存單元（例如，硬碟驅動機）、光碟（compact disk，CD）驅動機、數位多功能光碟（digital versatile disk，DVD）驅動機等。然而，該些其他組件並非僅限於此，而是依據電子裝置1000等的類型可包括用於各種目的之其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為能夠處理資料的任何其他電子裝置。
圖2是說明電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件（例如，照相機模組1130）可容置於主體1101中。電子組件1120中的某些電子組件1120可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作完成的半導體產品，且可因外部物理影響或化學影響而被損壞。因此，半導體晶片無法單獨使用，而是被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度（circuit width）差，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
依據半導體封裝的結構及目的，使用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型 半導體封裝
圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：主體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少部分。此處，由於連接墊2222非常小，因此難以將積體電路（IC）安裝於中間階層的印刷電路板（intermediate level printed circuit board，PCB）上以及電子裝置的主板上等。
因此，依據半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的通孔孔2243h；且接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的保護層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有其中所述半導體晶片的所有的連接墊（例如，輸入/輸出（input/output，I/O）端子）均配置於所述半導體晶片內的封裝形式，可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以使得能夠在具有緊湊尺寸的同時達成快速訊號轉移。
然而，由於所有的輸入/輸出端子均需要配置於扇入型半導體封裝中的半導體晶片內，因此，扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。原因在於即使藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是說明其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的示意性剖視圖。
圖6是說明其中扇入型半導體封裝嵌於中介基板中且最終安裝於電子裝置的主板上的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在其中扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。此處，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可嵌於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌於中介基板2302中的狀態下藉由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上且接著可藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型 半導體封裝
圖7是說明扇出型半導體封裝的示意性剖視圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。
如上所述，所述扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件而在所述半導體晶片之外進行重佈線並配置於所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。因此，即使在半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝可在不使用單獨的中介基板的條件下安裝於電子裝置的主板上，如以下所闡述。
圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝可在不使用單獨的中介基板的條件下安裝於電子裝置的主板上，因此所述扇出型半導體封裝可以較使用中介基板的扇入型半導體封裝的厚度小的厚度來實作。因此，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，所述扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊封裝（package-on-package，POP）型的形式更為緊湊的形式，且可解決因出現翹曲（warpage）現象而產生的問題。
同時，所述扇出型半導體封裝為用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部影響的封裝技術，且與諸如中介基板或類似者的印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格、目的等，且所述印刷電路板中嵌置有扇入型半導體封裝。
在下文中將參照圖式闡述其中供電效率優異且成本可得到降低的扇出型半導體封裝。
圖9A及圖9B是說明根據本發明中的示例性實施例的扇出型半導體封裝的示意圖。
圖10是沿圖9A所示扇出型半導體封裝的剖線I-I'截取的示意性平面圖。
參照所述圖式，根據本示例性實施例的扇出型半導體封裝100A可包括：第一連接構件110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中，且在半導體晶片120的一個表面上配置有連接墊122；包封體130，包覆第一連接構件110及半導體晶片120的至少部分；第二連接構件140，配置於第一連接構件110上及半導體晶片120的表面上並將連接墊122重佈線至扇出區域；保護層150，配置於第二連接構件140的表面上且具有開口151，開口151暴露出第二連接構件140的重佈線層142的至少部分；凸塊下金屬層160，配置於保護層150的開口151上；以及連接端子170，配置於凸塊下金屬層160上且經由第二連接構件140電性連接至連接墊122。在此種情形中，可在第一連接構件110上的圖案化形狀中形成電性連接至半導體晶片120的線圈180a，例如功率電感器（power inductor，PI）等。
近來，隨著對高速可攜式電子裝置的需求增加，對半導體封裝穩定地供電的必要性已提高。因此，已使用例如直流-直流轉換器等電壓調節器來穩定地接收由電源所供應的電力，且已將各種被動式組件連接到從電子裝置的主板至半導體晶片的電力線。舉例而言，已藉由在安裝於主板上的電源管理積體電路（power management integrated circuit，PMIC）中分配從電池等輸入的電力並且經由安裝於主板上的晶片型功率電感器將所分配之電力供應至半導體封裝來促進電力穩定性。然而，在此種形式中，半導體封裝、電源管理積體電路及功率電感器中的路徑顯著大，進而使得供電效率低。另外，單獨製造並安裝於電子裝置的主板上或嵌於第二連接構件中的晶片型功率電感器在降低成本方面存在限制。另外，單獨製造並安裝於電子裝置的主板上或嵌於第二連接構件中的晶片型功率電感器會因空間限制而在達成品質因子（quality factor，Q factor）方面存在限制。
另一方面，在根據本示例性實施例的扇出型半導體封裝100A中，線圈180a（例如功率電感器）可形成在環繞半導體晶片120的第一連接構件110上的圖案形狀中，且功率電感器與半導體晶片120之間的連接路徑可因此非常短。據此，可顯著地提高供電效率。另外，不需要以單獨晶片的形式來製造與安裝功率電感器，且可因此降低成本。另外，空間利用率較以單獨晶片形式安裝的功率電感器更為優異，進而使得可達成高品質因子。
以下將更詳細地闡述根據示例性實施例的包含於扇出型半導體封裝中的相應組件。
第一連接構件110可支撐扇出型半導體封裝100A。另外，第一連接構件110能夠容易地確保包封體130的厚度均勻度。另外，第一連接構件110可提供佈線區域以形成重佈線層，藉此減少第二連接構件140的層數。據此，在形成第二連接構件140的製程中所出現的缺陷得以解決。第一連接構件110可具有貫穿孔110H。貫穿孔110H中可配置有半導體晶片120以與第一連接構件110間隔開預定距離。亦即，半導體晶片120的側表面可被第一連接構件110所環繞。然而，第一連接構件110的形式並非僅限於此，而是可以各種方式修改成其他形式。
第一連接構件110可包括：第一絕緣層111a，接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於第一絕緣層111a中；第二重佈線層112b，配置於第一絕緣層111a與嵌有第一重佈線層112a的表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，配置於第二絕緣層111b上。由於第一連接構件110可包括大量的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二連接構件140。因此，可改善在形成第二連接構件140的製程中所出現的缺陷而導致的良率下降。由於第一重佈線層112a嵌於第一絕緣層111a中，因此第二連接構件140的絕緣層141的絕緣距離可相對恆定。第一重佈線層112a可凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面可相對於第一重佈線層112a的下表面具有台階。因此，可防止包封體130的材料滲至第一重佈線層112a的現象。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可經由穿透過第一絕緣層111a及第二絕緣層111b的通孔層113a及通孔層113b而彼此電性連接。
第一絕緣層111a及第二絕緣層111b的材料並無特別限制，只要第一絕緣層111a及第二絕緣層111b可支撐扇出型半導體封裝即可。舉例而言，可使用絕緣材料作為第一絕緣層111a及第二絕緣層111b的材料。在此種情形中，可使用以下材料作為所述絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；含有例如浸入於熱固性樹脂及熱塑性樹脂中的玻璃布或無機填料等加強材料的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另外一種選擇，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a、重佈線層112b及重佈線層112c可用於對半導體晶片120的連接墊122進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為重佈線層112a、重佈線層112b及重佈線層112c中每一者的材料。重佈線層112a、重佈線層112b及重佈線層112c可依據其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b及重佈線層112c可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b及重佈線層112c可包括通孔墊、連接端子墊等。若需要，可進一步在經由形成於包封體130中的開口131而自重佈線層112a、重佈線層112b及重佈線層112c暴露出的部分重佈線層112c上形成表面處理層。所述表面處理層並無特別限制，只要所述表面處理層在相關技術中是已知的即可，且所述表面處理層可使用例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）、無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）電鍍、熱空氣焊料均塗（hot air solder leveling，HASL）等形成。
通孔層113a及通孔層113b可對形成在不同層上的重佈線層112a及重佈線層112b進行電性連接，從而在第一連接構件110中產生電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為通孔層113a及通孔層113b中的每一者的材料。通孔層113a及通孔層113b中的每一者可被導電材料完全填充，或者所述導電材料亦可沿各個通孔的孔壁而形成。另外，通孔層113a及通孔層113b中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第一連接構件110可包括：第一線圈圖案層112a-i，接觸第二連接構件140且嵌於第一絕緣層111a中；第二線圈圖案層112b-i，配置於第一絕緣層111a的另一表面上，其與嵌有第一線圈圖案層112a-i的表面相對；以及第三線圈圖案層112c-i，配置於第二絕緣層111b上。第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i可分別包括線圈圖案，且該些線圈圖案可經由穿透過第一絕緣層111a及第二絕緣層111b的通孔183a-i及通孔183b-i而彼此電性連接，以形成中心軸線對應於第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i之堆疊方向的線圈180a。第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i可藉由例如電解鍍銅、無電鍍銅等已知的電路製程形成。更詳言之，第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i可利用例如以下方法形成：化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）、濺鍍、減性製程（subtractive process）、加性製程（additive process）、半加性製程（semi-additive process，SAP）、經修改半加性製程（modified semi-additive process，MSAP）等，但並非僅限於此。線圈180a可為電性連接至半導體晶片120的功率電感器，但並非僅限於此。圖式中說明一個線圈180a，但線圈180a的數目並非僅限於此。亦即，亦可在第一連接構件110的各種位置處配置有多個線圈180a。當在平面圖中觀察時，可以例如矩形、正方形、圓形、橢圓形等各種形狀來實作出構成線圈180a的圖案。另一方面，參照圖10，當環繞第一連接構件110的半導體晶片120的四個區域被稱為第一區域至第四區域時，線圈180a可形成於例如第一區域至第四區域中的單個區域中，但並非僅限於此。
半導體晶片120可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路（IC）。所述積體電路可為例如應用處理器（application processor，AP）等已知的半導體晶片，例如，中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等。作為另外一種選擇，所述積體電路可為電源管理積體電路。作為半導體晶片120的應用處理器及電源管理積體電路可彼此一起配置於第一連接構件110的貫穿孔110H中。作為另外一種選擇，應用處理器及電源管理積體電路可彼此整合為一個晶片並配置於第一連接構件110的貫穿孔110H中。線圈180a（例如功率電感器（PI））的一端與另一端可分別電性連接至應用處理器及電源管理積體電路。詳言之，線圈180a（例如功率電感器（PI））的一端與另一端可分別電性連接至應用處理器的電壓輸入端Vin 及電源管理積體電路的電壓輸出端Vout 。
半導體晶片120可包括主體121、形成於主體121的表面上的連接墊122以及形成於主體121上並覆蓋連接墊122的部分的保護層123。主體121可基於例如主動晶圓而形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為主體121的基材（basic material）。連接墊122可將半導體晶片120電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為連接墊122中的每一者的材料。可藉由第二連接構件140、第一連接構件110等對連接墊122進行重佈線。半導體晶片120其上形成有連接墊122的表面可為主動表面，且半導體晶片120的與主動表面相對的表面可為被動表面。保護層123可用於保護主體121不受外部影響，且可例如由氧化矽（SiO）等形成的氧化物膜、由氮化矽（SiN）等形成的氮化物膜等形成，或者由包含氧化物膜與氮化物膜的雙層形成。另外，在主體121與連接墊112之間或在主體121與保護層123之間可進一步配置有由氧化矽（SiO）等形成的絕緣層等。
第一連接構件110的第一重佈線層112a的下表面可配置於高於半導體晶片120的連接墊122的下表面所在的水平高度上。另外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第一重佈線層112a可凹陷於第一絕緣層111a中。亦即，第一絕緣層111a的下表面可相對於第一重佈線層112a的下表面具有台階。相似地，第一連接構件110的第一線圈圖案層112a-i的下表面可配置在高於半導體晶片120的連接墊122的下表面所在的水平高度上。另外，第二連接構件140的重佈線層142與第一連接構件110的第一線圈圖案層112a-i之間的距離可大於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。亦即，第一絕緣層111a的下表面可相對於第一線圈圖案層182a-i的下表面具有台階。第一連接構件110的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。第一連接構件110可以與半導體晶片120的厚度相對應的厚度形成。因此，在第一連接構件110中形成的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。相似地，第一連接構件110的第二線圈圖案層112b-i可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。
包封體130可被配置成保護第一連接構件110或半導體晶片120。包封體130的包覆形式並無特別限制，可為包封體130環繞第一連接構件110的至少部分或半導體晶片120的至少部分的形式。舉例而言，包封體130可填充第一連接構件110、半導體晶片120的另一表面以及貫穿孔110H內第一連接構件110與半導體晶片120之間的空間。另外，包封體130亦可填充半導體晶片120的保護層123與第二連接構件140之間的至少部分空間。同時，包封體130可填充貫穿孔110H，以因此充當黏合劑並依據材料而減少半導體晶片120的彎曲。可在包封體130中形成開口，以使在第一連接構件110的另一表面上所形成的第二重佈線層112b的至少部分外露。可利用第二重佈線層112b的外露部分（opened portions）作為標記圖案。作為另外一種選擇，可將單獨的連接端子等連接至第二重佈線層112b的外露部分以因此而被應用於堆疊封裝結構，且表面安裝技術（surface mount technology，SMT）組件可配置於第二重佈線層112b的外露部分上。
包封體130的材料並無特別限制，可為例如絕緣材料。更詳言之，可使用例如包含無機填料及絕緣樹脂但不包含玻璃布的味之素構成膜等作為包封體130的材料。在此種情形中，空隙問題（void problem）或分層問題（delamination problem）可得以解決。同時，無機填料可為已知的無機填料，且絕緣樹脂可為已知的環氧樹脂等。然而，無機填料及絕緣樹脂並非僅限於此。
第二連接構件140可被配置成將半導體晶片120的連接墊122重佈線至扇入區域或扇出區域。具有各種功能的數十至數百個連接墊122可藉由第二連接構件140而進行重佈線，且可依據所述功能並經由以下將闡述的連接端子170實體地連接至或電性地連接至外源（external source）。第二連接構件140可包括：絕緣層141；重佈線層142，配置於絕緣層141上；以及通孔層143，穿透過絕緣層141並將各重佈線層142彼此連接。
可使用絕緣材料作為絕緣層141中的每一者的材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。在此種情形中，絕緣層141可被形成為具有較小的厚度，且通孔層143的通孔的精細節距可更容易地達成。若需要，則絕緣層141的材料可彼此相同或可彼此不同。絕緣層141可依據製程而彼此整合，以使得各絕緣層141之間的邊界可不明顯。
重佈線層142可實質上用於對連接墊122進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為重佈線層142中的每一者的材料。重佈線層142可依據其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔墊、連接端子墊等。若需要，可進一步在外露的部分重佈線層142部分上形成表面處理層。
通孔層143可對形成在不同層上的重佈線層142、連接墊122等進行電性連接，從而在扇出型半導體封裝100A中產生電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為通孔層143中的每一者的材料。通孔層143亦可被導電材料完全填充，或者導電材料可沿各通孔的孔壁形成。另外，通孔層143可具有相關技術中已知的所有形狀，例如錐形、圓柱形等。
圖式說明了第二連接構件140具有絕緣層141中的一者，且依據一個絕緣層141而具有重佈線層142中的一者以及通孔層143中的一者的情形，但第二連接構件140並非僅限於此。亦即，第二連接構件140可依據其設計而包括較大數目的絕緣層，且因此包括較大數目的重佈線層及通孔層。亦即，第二連接構件140亦可由多個層所形成。
第一連接構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此依據第一連接構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可被形成為相對大的。另一方面，第二連接構件140的重佈線層142可被形成為相對小的，以達成薄化。相似地，第一連接構件110的第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i的厚度可大於第二連接構件140的重佈線層142的厚度。
若需要，則可引入保護層150，且保護層150可被配置成保護第二連接構件140不受外部物理損壞或化學損壞。保護層150可具有開口151，且開口151暴露出第二連接構件140的重佈線層142的至少部分（即，連接端子墊中的至少某些連接端子墊）。在保護層150中形成的開口151數目可為數十至數千個。
保護層150的材料並無特別限制，而是可為例如感光成像介電樹脂等感光性絕緣材料。作為另外一種選擇，亦可使用阻焊劑（solder resist）作為保護層150的材料。作為另外一種選擇，可使用例如味之素構成膜等包含填料及樹脂但不包含玻璃布的絕緣材料作為保護層150的材料。保護層150的表面粗糙度可較一般情形低。當表面粗糙度如上所述為低時，在電路形成製程中可能隨之出現的若干副作用（例如在表面上產生汙點、難以實作精細電路等）可得以改善。
若需要，可引入凸塊下金屬層160，且可提高以下將闡述的連接端子170的連接可靠性，進而因此提高扇出型半導體封裝的可靠性。凸塊下金屬層160可形成於絕緣層141上或保護層150的開口151上以連接至重佈線層142的外露部分。凸塊下金屬層160可包括晶種層及形成於晶種層上的導體層。晶種層及導體層可分別包含已知的導電材料，較佳地，無電銅及電解銅。晶種層可具有較導體層的厚度小的厚度。
連接端子170可被配置成在外部實體地或電性地對扇出型半導體封裝100A進行連接。舉例而言，根據示例性實施例的扇出型半導體封裝100A可經由連接端子170而直接安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料所形成。然而，此僅為舉例說明，且連接端子170中的每一者的材料並非僅限於此。
連接端子170中的每一者可為接腳（land）、球、引腳等。連接端子170可由多層或單層所形成。當連接端子170由多層所形成時，連接端子170可包含銅柱及焊料。當連接端子17由單層所形成時，連接端子170可包含錫-銀焊料或銅。然而，此僅為舉例說明，且連接端子170並非僅限於此。連接端子170的數目、間隔、佈置形式等並無特別限制，可由熟習此項技術者依據設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。
連接端子170中的至少一者可配置於扇出區域中。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。亦即，根據示例性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實作出多個輸入/輸出（I/O）端子，且可有利於三維互連（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等，所述扇出型封裝可在無需單獨線路板的條件下安裝於電子裝置上。因此，所述扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
儘管圖中未示出，然而若需要，可在第一連接構件110的貫穿孔110H的內側壁上進一步配置單獨的金屬層，以散熱並阻擋電磁波。另外，若需要，可在第一連接構件110的貫穿孔110H中可配置多個半導體晶片，且第一連接構件110的貫穿孔110H的數目可為多個，且半導體晶片可分別配置於所述貫穿孔中。另外，例如電容器等單獨的被動式組件可與半導體晶片一起被包覆於貫穿孔110H之中。另外，表面安裝技術（surface mount technology，SMT）組件可安裝於保護層150上。
圖11A及圖11B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100B中，所有的第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i可各自包括線圈圖案，且該些線圈圖案可各自形成中心軸線分別對應於第一線圈圖案層112a-i、第二線圈圖案層112b-i及第三線圈圖案層112c-i的堆疊方向的線圈180b。亦即，第一連接構件110可包括在垂直方向上彼此各自堆疊且具有平面線圈形狀的多個線圈180b。在某些情形中，所述多個線圈180b可在相應的層中並列地彼此連接以減小電感器的直流電阻（Rdc）。同時，線圈圖案層的數目未必依據重佈線層的數目而定。亦即，在某些情形中，重佈線層的數目可大於線圈圖案層的數目。亦即，即使在重佈線層的數目為三個或更多個的情形中，各自形成線圈的線圈圖案層的數目亦可僅為一個或僅為兩個。將不再對與先前所述配置重複的配置予以贅述。
圖12A及圖12B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100C中，第一連接構件110可包括第一重佈線層112a、第二重佈線層112b及第三重佈線層112c。然而，第一連接構件110可僅包括第一線圈圖案層112a-i及第二線圈圖案層112b-i。在第一線圈圖案層112a-i及第二線圈圖案層112b-i中所包括的線圈圖案可經由通孔183a-i彼此電性連接，以形成中心軸線對應於第一線圈圖案層112a-i及第二線圈圖案層112b-i的堆疊方向的線圈180c。亦即，重佈線層的數目與線圈圖案層的數目未必彼此相同。將不再對與先前所述配置重複的配置予以贅述。
圖13A及圖13B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100D中，第一連接構件110可包括第一重佈線層112a、第二重佈線層112b及第三重佈線層112c。然而，第一連接構件110可僅包括第二線圈圖案層112b-i及第三線圈圖案層112c-i。在第二線圈圖案層112b-i及第三線圈圖案層112c-i中所包括的線圈圖案可經由通孔183b-i彼此電性連接，以形成中心軸線對應於第二線圈圖案層112b-i及第三線圈圖案層112c-i的堆疊方向的線圈180d。亦即，重佈線層的數目與線圈圖案層的數目未必彼此相同。將不再對與先前所述配置重複的配置予以贅述。
圖14A及圖14B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100E中，第一線圈圖案層112a-i及第二線圈圖案層112b-i中的每一者可包括多個線圈圖案，且所述多個線圈圖案可經由多個通孔183a-i彼此電性連接，以形成中心軸線對應於與第一線圈圖案層112a-i及第二線圈圖案層112b-i的堆疊方向垂直的方向之線圈180e。在第一線圈圖案層112a-i及第二線圈圖案層112b-i中的每一者中形成的所述多個線圈圖案可在相同的層上彼此斷開連接（disconnected）。線圈180e可具有螺旋路徑，所述螺旋路徑基於中心軸線旋轉、同時經由所述多個通孔183a-i交替地穿過線圈圖案層182a-i及線圈圖案層182b-i中的每一者的線圈圖案。將不再對與先前所述配置重複的配置予以贅述。
圖15A及圖15B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100F中，第二線圈圖案層112b-i及第三線圈圖案層112c-i中的每一者可包括多個線圈圖案，且所述多個線圈圖案可經由多個通孔183b-i彼此電性連接，以形成中心軸線對應於與第二線圈圖案層112b-i及第三線圈圖案層112c-i的堆疊方向垂直的方向之線圈180f。在第二線圈圖案層112b-i及第三線圈圖案層112c-i中的每一者中形成的所述多個線圈圖案可在相同的層上彼此斷開連接。線圈180f可具有螺旋路徑，所述螺旋路徑基於中心軸線旋轉、同時經由所述多個通孔183b-i交替地穿過線圈圖案層182b-i及線圈圖案層182c-i中的每一者的線圈圖案的。將不再對與先前所述配置重複的配置予以贅述。
圖16A及圖16B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
圖17A至圖17C是說明在圖16A所示扇出型半導體封裝中形成的線圈的各種修改形式的示意性剖視圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100G中，第一連接構件110及第二連接構件140可包括電性連接至半導體晶片120的連接墊122之線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i。在第一連接構件110及第二連接構件140中的每一者中所包括的線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i彼此電性連接以形成線圈180g。更詳言之，第一連接構件110可包括多個第一線圈圖案層182a1-i、182b1-i及182b2-i，且第二連接構件140可包括至少一個第二線圈圖案層182a2-i。在所述多個第一線圈圖案層182a1-i、182b1-i及182b2-i中的每一者所包括的多個線圈圖案以及在所述至少一個第二線圈圖案層182a2-i中的每一者所包括的多個線圈圖案經由在第一連接構件110及第二連接構件140中形成的多個通孔183a1-i、183a2-i、183b1-i及183b2-i彼此電性連接，以形成中心軸線對應於與所述多個第一線圈圖案層182a1-i、182b1-i及182b2-i及所述至少一個第二線圈圖案層182a2-i的堆疊方向垂直的方向之線圈180g。在此種情形中，可在有限空間內具有大數目的匝數，藉此有效地改善電感特性。
同時，如圖17A所說明，線圈180g可包括多個第一線圈圖案層182a1-i、182a2-i及182b1-i、至少一個第二線圈圖案層182b2-i的多個外層182a1-i及182a2-i、所述多個第一線圈圖案層182a1-i、182a2-i及182b1-i以及所述至少一個第二線圈圖案層182b2-i的多個內層182b1-i及182b2-i，所述多個外層182a1-i及182a2-i由基於堆疊方向而配置於最外層及最低層上的層所構成，所述多個內層182b1-i及182b2-i由配置於所述多個外層182a1-i及182a2-i之間的層所構成。線圈180g可具有螺旋路徑，所述螺旋路徑基於中心軸線旋轉、同時經由多個通孔183a1-i、183a2-i、183b1-i及183b2-i交替地穿過所述多個外層182a1-i及182a2-i及所述多個內層182b1-i及182b2-i。更詳言之，線圈180g的螺旋路徑例如可自第一外層182a1-i經由第一外層通孔183a1-i移動至第二外層182a2-i，之後可經由第二外層通孔183a2-i移動至第一內層182b1-i，之後可經由第一內層通孔183b1-i移動至第二內層182b2-i，且可經由第二內層通孔183b2-i再次移動至第一外層182a1-i。因此，螺旋路徑藉由重複上述路徑而旋轉。在此種情形中，可在有限空間內具有大數目的匝數，藉此有效地改善電感特性。
另外，如圖17B所說明，在第二連接構件140中可形成較大數目的第二線圈圖案層182a2-i、182b2-i及182c2-i。在此種情形中，線圈180g¢的多個內層182b1-i、182b2-i、182c1-i及182c2-i中，除了第三內層182c1-i及第四內層182c2-i之外的第一內層182b1-i及第二內層182b2-i會與上述相似地經由多個通孔183b1-i、183b2-i、183c1-i及183c2-i彼此連接以形成螺旋路徑，所述螺旋路徑基於中心軸線旋轉、同時經由所述多個通孔183b1-i、183b2-i、183c1-i及183c2-i交替地穿過除了第三內層182c1-i及第四內層182c2-i之外的第一內層182b1-i及第二內層182b2-i。更詳言之，線圈180g¢的螺旋路徑例如可自第一外層182a1-i經由第一外層通孔183a1-i移動至第二外層182a2-i，之後可經由第二外層通孔183a2-i移動至第一內層182b1-i，之後可經由第一內層通孔183b1-i移動至第二內層182b2-i，之後可經由第二內層通孔183b2-i移動至第三內層182c1-i，之後可經由第三內層通孔183c1-i移動至第四內層182c2-i，且可經由第四內層通孔183c2-i再次移動至第一外層182a1-i。因此螺旋路徑藉由重複上述路徑而旋轉。在此種情形中，可在有限空間內具有較大數目的匝數，藉此有效地改善電感特性。
另外，如圖17C所說明，在圖17B所說明的線圈180g¢中，在所述多個內層182b1-i與182b2-i之間可不形成線圈圖案，且根據需要在未形成線圈圖案的層中可形成磁性層188。磁性層188可包含此項技術中已知的磁性材料。當引入在所述多個內層182b1-i與182b2-i之間未形成線圈圖案的膜層時，可藉由確保電感器的空氣芯（air core）來改善電感特性。另外，當在未形成線圈圖案的膜層中形成磁性層188時，可因磁性層188的磁性屬性而進一步改善線圈180g¢¢的電感特性。同時，線圈180g¢¢的螺旋路徑例如可自第一外層182a1-i經由第一外層通孔183a1-i移動至第二外層182a2-i，之後可經由第二外層通孔183a2-i移動至第一內層182b1-i，之後可經由第一內層通孔183b1-i移動至第二內層182b2-i，且可經由第二內層通孔183b2-i再次移動至第一外層182a1-i。因此，螺旋路徑藉由重複上述路徑而旋轉。
圖18A及圖18B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100H中，第一連接構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別配置於第一絕緣層111a的兩個表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由穿透過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔層113a、第二通孔層113b及第三通孔層113c而彼此電性連接。
另外，第一連接構件110可包括分別配置於第一絕緣層111a的兩個表面上的第一線圈圖案層112a-i及第二線圈圖案層112b-i、配置於第二絕緣層111b上的第三線圈圖案層112c-i以及配置於第三絕緣層111c上的第四線圈圖案層112d-i。第一線圈圖案層112a-i、第二線圈圖案層112b-i、第三線圈圖案層112c-i及第四線圈圖案層112d-i可經由第一通孔層113a-i、第二通孔層113b-i及第三通孔層113c-i彼此電性連接，以形成中心軸線對應於第一線圈圖案層112a-i、第二線圈圖案層112b-i、第三線圈圖案層112c-i及第四線圈圖案層112d-i的堆疊方向的線圈180h。在某種情形中，第一連接構件110可包括較小數目的線圈圖案層，且線圈圖案層可各自形成相應的線圈。另外，某些線圈圖案層可包括多個線圈圖案，且所述多個線圈圖案可經由多個通孔電性連接至彼此以形成中心軸線垂直於所述多個線圈圖案層的堆疊方向的線圈。亦即，上述線圈的各種形式亦可應用於扇出型半導體封裝100G。
第一絕緣層111a可具有較第二絕緣層111b及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可基本上為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含玻璃布、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。
可在低於半導體晶片120的連接墊122的下表面所在的水平高度上配置第一連接構件110的第三重佈線層112c的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。相似地，第一連接構件110的第三線圈圖案層112c-i的下表面可配置於低於半導體晶片120的連接墊122的下表面所在的水平高度上。另外，第二連接構件140的重佈線層142與第一連接構件110的第三線圈圖案層112c-i之間的距離可小於第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。
可在半導體晶片120的主動表面與被動表面之間的水平高度上配置第一連接構件110的第一重佈線層112a及第二重佈線層112b。可以與半導體晶片120的厚度相對應的厚度形成第一連接構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上配置形成於第一連接構件110中的第一重佈線層112a及第二重佈線層112b。相似地，第一連接構件110的第一線圈圖案層112a-i及第二線圈圖案層112b-i可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可被形成為相對大的。另一方面，第二連接構件140的重佈線層142可被形成為相對小的，以達成薄化。相似地，第一連接構件110的第一線圈圖案層112a-i、第二線圈圖案層112b-i、第三線圈圖案層112c-i及第四線圈圖案層112d-i的厚度可大於第二連接構件140的重佈線層142的厚度。將不再對與先前所述配置重複的配置予以贅述。
圖19A及圖19B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100I中，第一連接構件110可包括電性連接至半導體晶片120的連接墊122的多個線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i。在所述多個線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i中的每一者所包括的多個線圈圖案經由在第一連接構件110中形成的多個通孔183a1-i、183a2-i、183b1-i及183b2-i彼此電性連接，以形成中心軸線對應於與所述多個線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i的堆疊方向垂直的方向之線圈180i。線圈180i可包括多個線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i中的多個外層182a1-i及182a2-i以及所述多個線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i中的多個內層182b1-i及182b2-i，所述多個外層182a1-i及182a2-i由基於堆疊方向而配置於最外層及最低層上的層所構成，所述多個內層182b1-i及182b2-i由配置於所述多個外層182a1-i與182a2-i之間的層所構成。線圈180i可具有螺旋路徑，所述螺旋路徑基於中心軸線旋轉、同時經由所述多個通孔183a1-i、183a2-i、183b1-i及183b2-i交替地穿過所述多個外層182a1-i及182a2-i以及所述多個內層182b1-i及182b2-i。將不再對與先前闡述的配置重複的配置予以贅述。
圖20A及圖20B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。
參照所述圖式，在根據本示例性實施例的扇出型半導體封裝100J中，第一連接構件110及第二連接構件140可包括電性連接至半導體晶片120的連接墊122的線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i。在第一連接構件110及第二連接構件140中的每一者所包括的線圈圖案層182a1-i、182a2-i、182b1-i及182b2-i彼此電性連接以形成線圈180j。更詳言之，第一連接構件110可包括多個第一線圈圖案層182a1-i、182b1-i及182b2-i，且第二連接構件140可包括至少一個第二線圈圖案層182a2-i。在所述多個第一線圈圖案層182a1-i、182b1-i及182b2-i中的每一者所包括的多個線圈圖案以及在所述至少一個第二線圈圖案層182a2-i中的每一者所包括的多個線圈圖案經由在第一連接構件110及第二連接構件140中形成的多個通孔183a1-i、183a2-i、183b1-i及183b2-i彼此電性連接，以形成中心軸線對應於與所述多個第一線圈圖案層182a1-i、182b1-i及182b2-i及所述至少一個第二線圈圖案層182a2-i的堆疊方向垂直的方向之線圈180j。亦即，多個線圈圖案層182a1-i、182b1-i及182b2-i可僅形成於第一連接構件110的部分膜層中，且其餘的線圈圖案層182a2-i可形成於第二連接構件140中。同時，儘管圖中未示出，然而如上所述，在第二連接構件140上可形成有較大數目的第二線圈圖案層。作為另外一種選擇，在多個內層之間可不形成線圈圖案。在此種情形中，在其中未形成線圈圖案的層中可根據需要形成磁性層。將不再對與先前闡述的配置重複的配置予以贅述。
如以上所提出，根據本發明中的示例性實施例，提供一種供電效率優異且成本可得到降低的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、2100‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧重佈線層/第一重佈線層
112b‧‧‧重佈線層/第二重佈線層
112c‧‧‧重佈線層/第三重佈線層
112d‧‧‧重佈線層/第四重佈線層
113a‧‧‧通孔層/第一通孔層
113b‧‧‧通孔層/第二通孔層
113c‧‧‧第三通孔層
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧保護層
130、2130‧‧‧包封體
140‧‧‧第二連接構件
141、2141、2241‧‧‧絕緣層
142、2142‧‧‧重佈線層
143‧‧‧通孔層
151、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
180a、180b、180c、180d、180e、180f、180g、180g'、180g''、180h、180i、180j‧‧‧線圈
182a-i‧‧‧第一線圈圖案層/線圈圖案層
182a1-i‧‧‧線圈圖案層/第一線圈圖案層/外層/第一外層
182a2-i‧‧‧線圈圖案層/第一線圈圖案層/第二線圈圖案層/外層/第二外層
182b-i‧‧‧線圈圖案層/內層
182b1-i‧‧‧線圈圖案層/第一線圈圖案層/內層/第一內層
182b2-i‧‧‧線圈圖案層/第一線圈圖案層/第二線圈圖案層/內層/第二內層
182c-i‧‧‧線圈圖案層
182c1-i‧‧‧內層/第三內層
182c2-i‧‧‧第二線圈圖案層/內層/第四內層
183a-i、183b-i、2143、2243‧‧‧通孔
183a1-i‧‧‧通孔/第一外層通孔
183a2-i‧‧‧通孔/第二外層通孔
183b1-i‧‧‧通孔/第一內層通孔
183b2-i‧‧‧通孔/第二內層通孔
183c1-i‧‧‧通孔/第三內層通孔
183c2-i‧‧‧通孔/第四內層通孔
188‧‧‧磁性層
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'‧‧‧剖線
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中： 圖1是說明電子裝置系統的實例的示意性方塊圖。 圖2是說明電子裝置的實例的示意性立體圖。 圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是說明其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的示意性剖視圖。 圖6是說明其中扇入型半導體封裝嵌於中介基板中且最終安裝於電子裝置的主板上的示意性剖視圖。 圖7是說明扇出型半導體封裝的示意性剖視圖。 圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的示意性剖視圖。 圖9A及圖9B是說明根據本發明中的示例性實施例的扇出型半導體封裝的示意圖。 圖10是沿圖9A所示扇出型半導體封裝的剖線I-I'截取的示意性平面圖。 圖11A及圖11B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖12A及圖12B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖13A及圖13B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖14A及圖14B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖15A及圖15B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖16A及圖16B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖17A至圖17C是說明在圖16A所示扇出型半導體封裝中形成的線圈的各種修改形式的示意性剖視圖。 圖18A及圖18B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖19A及圖19B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。 圖20A及圖20B是說明根據本發明中的另一示例性實施例的扇出型半導體封裝的示意圖。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，配置於所述第一連接構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上配置有連接墊； 包封體，包覆所述第一連接構件及所述半導體晶片的所述被動表面的至少部分；以及 第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動表面上， 其中所述第一連接構件及所述第二連接構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，且 所述第一連接構件包括線圈圖案層，所述線圈圖案層電性連接至所述半導體晶片的所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括多個第一線圈圖案層，且 所述多個線圈圖案層中的每一者中所包括的線圈圖案形成的線圈，所述線圈的中心軸線各自對應於所述多個第一線圈圖案層的堆疊方向。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括多個第一線圈圖案層，且 所述多個線圈圖案層中的每一者中所包括的線圈圖案經由在所述第一連接構件中形成的通孔電性連接至彼此以形成線圈，所述線圈的中心軸線對應於所述多個第一線圈圖案層的堆疊方向。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括多個第一線圈圖案層， 所述多個線圈圖案層中的每一者中所包括的多個線圈圖案經由在所述第一連接構件中形成的多個通孔電性連接至彼此以形成線圈，所述線圈的中心軸線對應於與所述多個第一線圈圖案層的堆疊方向垂直的方向。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述線圈包括多個外層及多個內層，所述多個外層由所述多個第一線圈圖案層的基於所述堆疊方向而配置於最外層及最低層上的層構成，所述多個內層由所述多個第一線圈圖案層的配置於所述多個外層之間的層構成， 所述線圈具有螺旋路徑，所述螺旋路徑基於所述中心軸線旋轉、同時交替地穿過所述多個外層及所述多個內層。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二連接構件包括第二線圈圖案層，所述第二線圈圖案層電性連接至所述半導體晶片的連接墊，且 所述第一線圈圖案層及所述第二線圈圖案層中的每一者中所包括的線圈圖案電性連接至彼此以形成線圈。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一連接構件包括多個第一線圈圖案層， 所述第二連接構件包括至少一個第二線圈圖案層，且 所述多個第一線圈圖案層中的每一者中所包括的多個線圈圖案及所述至少一個第二線圈圖案層中的每一者中所包括的多個線圈圖案經由在所述第一連接構件及所述第二連接構件中形成的多個通孔電性連接至彼此以形成線圈，所述線圈的中心軸線對應於與所述多個第一線圈圖案層及所述至少一個第二線圈圖案層的堆疊方向垂直的方向。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述線圈包括多個外層及多個內層，所述多個外層由所述多個第一線圈圖案層及所述至少一個第二線圈圖案層的基於所述堆疊方向而配置於最外層及最低層上的層構成，所述多個內層由所述多個第一線圈圖案層及所述至少一個第二線圈圖案層的配置於所述多個外層之間的層構成，且 所述線圈具有螺旋路徑，所述螺旋路徑基於所述中心軸線旋轉、同時穿過所述多個外層及所述多個內層。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中，在所述多個內層之間的至少一個層中未形成線圈圖案。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中，在其中未形成線圈圖案的所述至少一個層中形成有磁性層。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括環繞所述半導體晶片的第一區域至第四區域，且 所述第一線圈圖案層形成於所述第一區域至所述第四區域中的單個區域中。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片包括應用處理器（AP）及電源管理積體電路（PMIC）， 所述第一線圈圖案層形成功率電感器（PI），且 所述功率電感器的一個端部與另一端部分別電性連接至所述應用處理器及所述電源管理積體電路。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面配置於高於所述連接墊的下表面的水平高度上。
  14. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二重佈線層配置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、分別配置於所述第一絕緣層的兩個表面上的第一重佈線層及第二重佈線層、配置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層、以及配置於所述第二絕緣層上的第三重佈線層。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一連接構件更包括配置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及配置於所述第三絕緣層上的第四重佈線層。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一絕緣層具有較所述第二絕緣層的厚度大的厚度。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第三重佈線層具有較所述第二連接構件的所述重佈線層的厚度大的厚度。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一重佈線層配置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
  20. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第三重佈線層的下表面配置於低於所述連接墊的下表面的水平高度上。
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