TWI661519B - 扇出型半導體封裝 - Google Patents

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TWI661519B
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Seong Hee Choi
崔誠喜
Han Kim
金漢
Dae Hyun Park
朴大賢
Mi Ja Han
韓美子
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Samsung Electronics Co., Ltd.
南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於貫穿孔中；包封體，包封第一連接構件的至少部分及半導體晶片的至少部分；以及第二連接構件，配置於第一連接構件及半導體晶片上。其中第一連接構件及第二連接構件分別包括電性連接至半導體晶片之多個連接墊的重佈線層，第二連接構件包括電性連接至半導體晶片之多個連接墊的線圈圖案層，且第一連接構件及第二連接構件中至少一者包括第一擬圖案層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
[相關申請案的交叉引用]
本申請案主張2016年12月16日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0172790號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種半導體扇出型封裝具有小型的尺寸，並可藉由在配置有半導體晶片的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個態樣可提供一種扇出型半導體封裝，具有優異的電源供應效率(power supplying efficiency)、降低後的成本以及優異的可靠性。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中線圈圖案層(coil pattern layer)及擬圖案層(dummy pattern layer)形成在扇出型半導體封裝的重佈線層所形成的區域中。
根據本揭露的一個態樣，一種扇出型半導體封裝可包括：第一連接構件、半導體晶片、包封體以及第二連接構件，第一連接構件具有貫穿孔；半導體晶片配置於貫穿孔中，並具有主動面及與主動面相對的非主動面，主動面上配置有多個連接墊；包封體包封第一連接構件的至少部分以及半導體晶片的非主動面的至少部分；而第二連接構件配置於第一連接構件及半導體晶片的主動面上。第一連接構件及第二連接構件分別包括電性連接至半導體晶片之多個連接墊的多個重佈線層，第二連接構件包括電性連接至半導體晶片之多個連接墊的線圈圖案層，且第一連接構件及第二連接構件中至少一者包括第一擬圖案層。
根據本揭露的另一個態樣，一種扇出型半導體封裝可包括：第一連接構件、半導體晶片、包封體以及第二連接構件，第一連接構件具有貫穿孔；半導體晶片配置於貫穿孔中，並具有主動面及與主動面相對的非主動面，主動面上配置有多個連接墊；包封體包封第一連接構件的至少部分以及半導體晶片的非主動面 的至少部分；而第二連接構件配置於第一連接構件及半導體晶片的主動面上，其中第一連接構件及第二連接構件分別包括電性連接至半導體晶片之多個連接墊的多個重佈線層，第二連接構件包括電性連接至半導體晶片之多個連接墊的線圈圖案層，第二連接構件包括第二擬圖案層，所述第二擬圖案層形成在線圈圖案層的中央部分。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧第一包封體
131‧‧‧開口
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
180a‧‧‧線圈
181‧‧‧線圈圖案層
182‧‧‧擬圖案層
182a‧‧‧第一擬圖案層
182b‧‧‧第二擬圖案層
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243、2243h‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中：圖1為說明電子裝置系統的實例的方塊示意圖；圖2為說明電子裝置的實例的立體示意圖；圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖；圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖；圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖；圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖；圖7為說明扇出型半導體封裝的剖視示意圖；圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖；圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10A至圖10E為說明擬圖案層各種實例的示意圖；圖11為說明扇出型半導體封裝另一實例的剖視示意圖；圖12為說明扇出型半導體封裝另一實例的剖視示意圖；圖13為說明扇出型半導體封裝另一實例的剖視示意圖；圖14為說明扇出型半導體封裝的另一實例的剖視示意圖；以及圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
在下文中，將參照所附圖式說明本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」包括物理連接及物理斷接的概念。應理解，當以「第一」 及「第二」來意指元件時，所述元件不以此為限。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，所附圖式中說明上部分、下部分、上側面、下側面、上表面、下表面等。舉例而言，第一連接構件高於重佈層的水平高度上而配置。然而，本申請專利範圍不以此為限。另外，垂直方向意指上述向上方向及向下方向，且水平方向意指與上述向上方向及向下方向垂直的方向。在此情況下，垂直橫截面意指沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。此外，水平橫截面意指沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1為說明電子裝置系統實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將說明的 其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、 增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接至主板1010的其他組件，或是可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照 相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置一實施例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件(例如：相機模組1130)可容置於本體1101中。電子組件1120中的 一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，使用封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如為處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，視半導體晶片2220的尺寸，連接構件2240可在半導體晶片2220上形成，以重新分佈連接墊2222。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出(input/output，I/O)端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，可能難以將此結構應用至具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片 2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可被模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層 2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未繪示)等的積體電路。連接構件2140可包括絕緣層2141、在絕緣層2141上形成的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並朝半導體晶片之外的方向配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局(standardized ball layout)。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170或類似者安裝於電子裝置的主板2500上。亦即，如上所述，扇出型 半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上，並能夠將連接墊2122重新分佈至半導體晶片2120外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般堆疊式封裝類型的形式更小型(compact)的形式，且可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝意指一種如上述用於將半導體晶片安裝於電子裝置的主板等上並且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝與諸如中介基板等的印刷電路板(PCB)為不同概念，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，並且具有扇入型半導體封裝嵌入其中。
以下將參照圖式說明一種扇出型半導體封裝，其電源供應效率優異，成本可被降低，且可靠性優異。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
參照圖式，根據本揭露例示性實施例的扇出型半導體封裝100A可包括第一連接構件110、半導體晶片120、包封體130以及第二連接構件140。第一連接構件110具有貫穿孔110H。半導體晶片120配置於貫穿孔110H中，且具有主動面以及與主動面相對的非主動面，主動面上配置有多個連接墊122。包封體130包封第一連接構件110的至少部分以及半導體晶片120的非主動面的至少部分。第二連接構件140配置於第一連接構件110及半導體晶片120的主動面上。第一連接構件110可包括電性連接至半導體晶片120的多個連接墊122的重佈線層112a、重佈線層112b以及重佈線層112c。第二連接構件140亦可包括電性連接至半導體晶片120的多個連接墊122的重佈線層142。第二連接構件140亦可包括電性連接至半導體晶片120的多個連接墊122的線圈圖案層181。第一連接構件110可包括形成於線圈圖案層181上方的擬圖案層182。擬圖案層182可形成於線圈圖案層181正上方。
近來，依據對於高速可攜式電子裝置的需求增加，隨之提高穩定地向半導體裝置提供電源的必要性。因此，已經使用電壓調節器(voltage regulator)，例如直流對直流轉換器(direct current(DC)-DC converter)等以穩定地接收從電源供應器(power supply)所提供的電力，且各種被動組件已被連接至從電子裝置的主板至半導體晶片的電力線(power line)。舉例而言，藉由在安裝於主板上的電源管理積體電路(PMIC)中分配從電池等所輸入的電力，並藉由經由安裝在主板上的晶片型功率電感器提供經分配 的電力給半導體封裝，電力穩定化已經提升。
然而，在此形式中，半導體封裝、電源管理積體電路(power management IC，PMIC)以及晶片型功率電感器之間的路徑(path)相當地大，使得電源供應的效率低。另外，晶片型功率電感器被單獨製造並安裝在電子裝置的主板上，或者將晶片型功率電感器嵌入第二連接構件中，在減少成本方面有所限制。另外，晶片型功率電感器被單獨製造並安裝在電子裝置的主板上或者將晶片型功率電感器嵌入第二連接構件中，會因空間限制等而在實施品質因子(quality factor)方面有所限制。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，可作為功率電感器等的線圈圖案層181可在第二連接構件140的特定區域中形成，而在第二連接構件140中形成有將半導體晶片120的多個連接墊122重新分佈的重佈線層142，且線圈圖案層181可經由重佈線層142而電性連接至半導體晶片120的多個連接墊122。因此，介於線圈圖案層181與多個連接墊122之間的連接路徑可以很短。所以，可顯著地改善電源供應的效率。另外，功率電感器等不必以單獨晶片的形式製造與安裝，從而降低成本。另外，此空間利用較以單獨晶片形式安裝的功率電感器之空間利用優異，使得高品質因子(high Q factor)可被實施。
另外，在根據例示性實施例的扇出型半導體封裝100A中，擬圖案層182配置於線圈圖案層181上方，且擬圖案層182可在第一連接構件110中形成，以調整第一連接構件110中的金 屬與第二連接構件140中的金屬的比例。因此，可控制因熱膨脹係數(coefficients of thermal expansion，CTEs)的失配(mismatch)而產生的翹曲。詳細而言，當線圈圖案層181形成在第二連接構件140的特定區域中時，所述特定區域中的金屬比例可低於重佈線層142在該特定區域中形成時的金屬比例。所以，可能因熱膨脹係數的失配而出現翹曲。在此情況下，當擬圖案層182被形成在配置於線圈圖案層181上方的第一連接構件110之中時，可補足(replenish)因線圈圖案層181的形成而不足的金屬比例。所以，可避免熱膨脹係數之間的整體失配(mismatch)以抑制翹曲。
具體而言，在根據例示性實施例的扇出型半導體封裝100A中，擬圖案層182可在第一連接構件110中形成。亦即，為了使擬圖案層182形成於線圈圖案層181上方，可不需增加第二連接構件140的層數。因此，擬圖案層182可被形成以改善扇出型半導體封裝100A的可靠性，但扇出型半導體封裝100A亦可被薄化。另外，擬圖案層182可配置於第一連接構件110中以顯著地抑制線圈圖案層181特性的劣化，並增加第二連接構件140中所形成的重佈線層142的設計自由程度。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別組件。
另外，第一連接構件110可包括將半導體晶片120的多個連接墊122重新分佈的重佈線層112a、重佈線層112b以及重佈線層112c，因而減少第二連接構件140的層數。必要時，視特定 材料，第一連接構件110可維持扇出型半導體封裝100A的剛性，並用於確保包封體130厚度的均勻性。另外，由於第一連接構件110的緣故，根據例示性實施例的扇出型半導體封裝100A可作為堆疊式封裝(package-on-package，POP)的一部分。第一連接構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中以與第一連接構件110分隔預定距離。半導體晶片120的多個側表面可被第一連接構件110環繞。然而，此形式僅為舉例說明，且貫穿孔110H可經各式修改以具有其他形式，而第一連接構件110可視該形式執行另一功能。
第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及重佈線層112c。第一絕緣層111a與第二連接構件140接觸。第一重佈線層112a接觸第二連接構件140，並嵌入於第一絕緣層111a中。第二重佈線層112b配置於的第一絕緣層111a的另一表面上，所述另一表面與第一重佈線層112a所嵌入的第一絕緣層111a的表面相對。第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第二重佈線層112b。重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b以及第三重佈線112c可電性連接至多個連接墊122。分別而言，第一重佈線層112a與第二重佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二重佈線層112b與第三重佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
由於第一重佈線層112a嵌入第一絕緣層111a中，第二連接構件140的絕緣層141的絕緣距離可為實質地恆常。由於第一連接構件110可包括數量大的重佈線層112a、重佈線層112b及重佈線層112c，因此可簡化第二連接構件140。因此，可抑制因半導體晶片120配置以後且在形成第二連接構件140的製程中出現的缺陷而導致的良率下降。第一重佈線層112a可凹陷於第一絕緣層111a中，使得第一絕緣層111a的下表面及第一重佈線層112a的下表面之間可具有台階。因此，當包封體130形成時，可防止包封體130的材料滲入而汙染第一重佈線層112a的現象。
第一連接構件110的重佈線層112a、重佈線層112b以及重佈線層112c的多個厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一連接構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可形成相對較大的尺寸。另一方面，考量薄度(for thinness)，第二連接構件140的重佈線層142可形成相對較小的尺寸。
絕緣層111a及絕緣層111b中每一者的材料不受特別限制。舉例而言，絕緣材料可作為絕緣層中每一者的材料。在此情況下，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂浸入無機填料或核心材料(例如：玻璃纖維(或玻璃布、玻璃纖維布))所製成的絕緣材料，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，感光成像介電(PID)樹脂亦可作為絕緣層111a及絕緣層111b中每一者的材料。
重佈線層112a、重佈線層112b以及重佈線層112c可用於重新分佈半導體晶片120的多個連接墊122，且重佈線層112a、重佈線層112b以及重佈線層112c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層112a、重佈線層112b以及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b以及重佈線層112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b以及重佈線層112c可包括各種接墊圖案等。
通孔113a及通孔113b可使不同層上所形成的重佈線層112a、重佈線層112b以及重佈線層112c彼此電性連接，以在第一連接構件110中產生電性路徑(electrical path)。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b可分別以導電材料完全填充，或者導電材料亦可沿每個通孔的壁面形成。另外，通孔113a及通孔113b中的每一者可為相關技術中已知的所有形狀，例如錐形、圓柱形等。同時，通孔113a及通孔113b中每一者可具有上表面寬度大於下表面寬度的錐形，從而有利於 製程。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多的數量設置的積體電路。所述積體電路可為已知的半導體晶片，例如：應用處理器(application processor，AP)，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器或微控制器等。或者，積體電路可為電源管理積體電路。應用處理器與電源管理積體電路為半導體晶片120，且應用處理器與電源管理積體電路可一同配置於第一連接構件110的貫穿孔110H中。或者，應用處理器與電源管理積體電路可彼此整合為一個晶片並配置於第一連接構件110的貫穿孔110H中。線圈圖案層181(例如：功率電感器)的一端以及另一端可分別電性連接至應用處理器與電源管理積體電路。詳細而言，線圈圖案層181(例如：功率電感器)的一端以及另一端可分別電性連接至應用處理器的Vin與電源管理積體電路的Vout。
半導體晶片120可包括本體121、多個形成在本體121的一個表面上的連接墊122以及形成在本體121的一個表面上並覆蓋連接墊122的部分的鈍化層123。本體121可例如以主動晶圓為基礎形成。在此情況下，本體121的基礎材料(basic material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。多個連接墊122可使半導體晶片120電性連接至其他組件，且多個連接墊122材料 中每一者可為導電材料，例如鋁(Al)等。多個連接墊122可藉由第二連接構件140及第一連接構件110等進行重新分佈。半導體晶片120的主動面意指有多個連接墊122形成的表面，而半導體晶片120的非主動面意指與主動面相對的表面。鈍化層123可用於保護本體121免於外部衝擊，且可例如為一氧化矽(SiO)等所形成的氧化物膜(oxide film)、氮化矽(SiN)等所形成的氮化物膜(nitride film)等，或為氧化物層及氮化物層的雙層。另外，一氧化矽等所形成的絕緣層等可進一步配置於本體121與多個連接墊122之間或於本體121與鈍化層123之間。
包封體130可保護第一連接構件110及半導體晶片120。包封體130的包封形式不受特別限制，但可為包封體130環繞第一連接構件110的至少部分及半導體晶片120的至少部分的形式。舉例而言，包封體130可覆蓋第一連接構件110的至少部分及半導體晶片120的非主動面的至少部分，且包封體130可填充於貫穿孔110H的多個壁面與半導體晶片120的多個側表面之間的空間。同時，包封體130可填充於貫穿孔110H，從而充當黏合劑，並可視特定材料而減少半導體晶片120的彎曲(buckling)。
包封體130可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有加強材料的樹脂(加強材料例如為浸入熱固性樹脂及熱塑性樹脂中的無機填料)，例如味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三 嗪(Bismaleimide Triazine，BT)、感光成像介電(PID)樹脂等。另外，亦可使用已知的模製材料，例如：環氧模製化合物(epoxy molding compound，EMC)等。或者，將熱固性樹脂或熱塑性樹脂浸入無機填料以及/或例如玻璃纖維(或玻璃布、玻璃纖維布)等的核心材料中所製成的材料亦可作為絕緣材料使用。
包封體130可具有多個開口131以暴露第一連接構件110的重佈線層112c的至少部分。可在被暴露的重佈線層112c上形成表面處理層。所述表面處理層只要為已知相關技術中即可而不受特別限制，並可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑(organic solderability preservative，OSP)、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金(electroless nickel plating/substituted gold plating)、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等製程而形成。必要時，多個開口131可藉由電鍍而被填充。亦即，後部重佈線層(backside redistribution layer)可在包封體上形成，後部通孔(backside via)可在包封體130中形成，且後部重佈線層及後部通孔可被單獨的鈍化層等所覆蓋。暴露後部重佈線層的至少部分的多個開口可在鈍化層中形成。
第二連接構件140可用於對半導體晶片120的多個連接墊122進行重新分佈。數十至數百個具有各種功能的連接墊122可藉由第二連接構件140而進行重新分佈，且所述多個連接墊122可視其功能，經由以下將說明的連接端子170而物理連接至或電 性連接至外源。第二連接構件140可包括多個絕緣層141、多個重佈線層142以及多個通孔143，重佈線層142配置於絕緣層141上；而通孔143貫穿絕緣層141並使重佈線層142彼此連接。第二連接構件140的數量可大於或小於圖式中所繪示的數量。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光特性時，可使絕緣層141形成較薄的厚度，且通孔143的精密間距可較容易達成。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。必要時，當絕緣層141為多層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於實質地對多個連接墊122進行重新分佈。重佈線層142中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案，例如通孔接墊、連接端子墊等。
通孔143可使在不同層上所形成的重佈線層彼此電性連 接，以在扇出型半導體封裝100A中形成電性路徑。通孔143中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。導電材料可完全填充通孔143中的每一者，或導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
可在第二連接構件140中形成線圈圖案層181，且視扇出型半導體100A中所包括的半導體晶片120的種類，線圈圖案層181可具有各種線圈效能。舉例而言，線圈圖案層可作為用於電源管理積體電路的電感器、用於過濾器的電感器或用於放大器(AMP)的電感器。當重佈線層142形成時，線圈圖案層181可藉由圖案電鍍形成，且線圈圖案層181可為單層或多層。線圈圖案層181的形狀不受特別限制，但可為相關技術領域中已知的圖案線圈形狀。線圈圖案層181中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。線圈圖案層181可經由重佈線層142而電性連接至半導體晶片120的多個連接墊122。另外，線圈圖案層181亦可經由重佈線層142而電性連接至凸塊下金屬層160及多個連接端子170。
擬圖案層182可在第一連接構件110中形成，並可因線圈圖案層181的形成而調整金屬比例。扇出型半導體封裝100A的可靠性可經由擬圖案層182而改善。當重佈線層112a形成時，擬 圖案層182可藉由圖案電鍍而形成，且在圖式中繪示為單層，但當重佈線層112b及重佈線層112c形成時，亦可形成擬圖案層182，使得擬圖案層182可為多層。擬圖案層182的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等，且擬圖案層182可以使用與線圈圖案層181相同的材料形成。擬圖案層182可與線圈圖案層181電性絕緣。為了更加確切地抑制熱膨脹係數之間的失配，擬圖案層182可形成在線圈圖案層181的正上方或正下方。此處，「正上方或正下方」意指在圖式中有線圈圖案層181形成的區域的正上方或正下方。
鈍化層150可附加地用於保護第二連接部件140免受外部物理或化學損傷。鈍化層150可具有多個開口151以曝露第二連接構件140的重佈線層142的至少部分。在鈍化層150中所形成之多個開口151的數量可為數十至數千個。
鈍化層150的材料沒有特定限制，但可為感光絕緣材料，例如感光成像介電(PID)樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用絕緣樹脂作為鈍化層150的材料，絕緣樹脂不包括核心材料但包括填料，例如包括無機填料及環氧樹脂的味之素構成膜(ABF)。絕緣樹脂不包括核心材料但包括無機填料及絕緣樹脂，在以包括無機填料及絕緣樹脂但不包括核心材料，例如味之素構成膜(ABF)等之絕緣材料作為鈍化層150的材料之情況下，可在包封體130上形成材料與前述絕緣材料相 似的鈍化層，由於包封體130上所形成的鈍化層與鈍化層150之間的對稱效果，故可控制翹曲分散。當鈍化層150的材料為包括無機填料及絕緣樹脂的絕緣材料(例如：味之素構成膜等)時，第二連接構件140的絕緣層141亦可包括無機填料及絕緣樹脂。在此情況下，鈍化層150所包括的無機填料的重量百分比可大於第二連接構件140的絕緣層141所包括的無機填料的重量百分比。在此情況下，鈍化層150可具有相對較低的熱膨脹係數，而且可使用鈍化層150來控制翹曲。
凸塊下金屬層160可額外用以改善連接端子170的連接可靠性，並改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的多個開口151而暴露的第二連接構件140的重佈線層142。凸塊下金屬層160可藉由已知的金屬化方法在鈍化層150的多個開口151中形成，所述金屬化方法使用已知的導電材料(例如：金屬)，但不以此為限。
多個連接端子170可額外用於外部物理連接或外部電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為接腳(land)、球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅(Cu)柱及焊料。當連接端子170形成為單 層結構時，連接端子170可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的多個側表面，所述多個側表面延伸至鈍化層150的一個表面上，而且連接可靠性可為更優異。
連接端子170中的至少一者可在扇出區域中配置。扇出區域為除了配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出(I/O)端子，且扇出型封裝可有利於三維(3D)互連。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，所述扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，扇出型封裝可製造為相對較小的厚度，並可具有價格競爭力。
儘管圖式中未繪示，必要時，個別的金屬層可進一步配置於第一連接構件110的貫穿孔110H的內壁面上，以散發熱並阻擋電磁波。另外，必要時，在第一連接構件110的貫穿孔110H中可配置多個半導體晶片，且第一連接構件110的貫穿孔110H的數 量可為多個，且半導體晶片可分別配置於貫穿孔中。另外，單獨的被動組件(例如：電容器(condenser)等)可與半導體晶片一起被包封於貫穿孔110H中。另外，表面安裝技術(surface mount technology，SMT)組件可安裝於鈍化層150上。
圖10A至圖10E為說明擬圖案層各種實例的示意圖。
參照圖式，擬圖案層182可由多個點(dot)形成，該些點如圖10A中所示彼此分隔，擬圖案層182可為如圖10B中所示的板狀、可為如圖10C中所示的艙口形狀(hatch shape)、可為如圖10D中所示的失配的高低不平整(mismatched ruggedness)形狀或可為如圖10E中所示的分離的螺旋狀(divided spiral)。亦即，擬圖案層182的形狀或層數不受特別限制，只要擬圖案層182可調整金屬比例即可。當擬圖案層182可由該些彼此分隔的點形成，擬圖案層182對線圈圖案層181的磁通量(magnetic flux)的流動(flow)之阻礙(hindrance)可為較小，且可更容易調整金屬比例。然而，擬圖案層182不限於以該些多個彼此分隔的點形成。
圖11為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100B中，擬圖案層182可形成在第二連接構件140中且位於線圈圖案層181的上方。亦即，擬圖案層182可形成在第二連接構件140中且位於線圈圖案層181的正上方。將省略與上述內容重疊的組態說明。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100C中，擬圖案層182可形成在第二連接構件140中且位於線圈圖案層181的下方。亦即，擬圖案層182可形成在第二連接構件140中且位於線圈圖案層181的正下方。將省略與上述內容重疊的組態說明。
圖13為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100D中，擬圖案層182可形成在第二連接構件140中且位於線圈圖案層181的中央部分。亦即，當線圈圖案層181在第二連接構件140中形成時，擬圖案層182可在核心區域中形成，該核心區域即為線圈圖案層181的中央部分。將省略與上述內容重疊的組態說明。
圖14為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100E中，第一擬圖案層182a可形成在第一連接構件110中且位於線圈圖案層181的上方，且第二擬圖案層182b可形成在第二連接構件140中且位於線圈圖案層181的中央部分。亦即，上述扇出型半導體封裝100A及扇出型半導體封裝100D可彼此組 合。儘管圖中未繪示，扇出型半導體封裝100B及扇出型半導體封裝100C的特徵亦可與扇出型半導體封裝100D的特徵彼此組合。亦即，第一擬圖案層182a可形成在第二連接構件140中且位於線圈圖案層181的上方或下方，且第二擬圖案層182b可形成在第二連接構件140中且位於線圈圖案層181的中央部分。將省略與上述內容重疊的組態說明。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一實例的扇出型半導體封裝100F中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上；第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c配置於第二絕緣層111b上；第三絕緣層111c配置於第二絕緣層111b上且覆蓋第二重佈線層112b；而第四重佈線層112d配置於第三絕緣層111c上。由於第一連接構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可藉由分別貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼 此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為基本上相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a所包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可由例如包括核心材料、無機填料及絕緣樹脂的預浸體形成，且第二絕緣層111b及第三絕緣層111c可由味之素構成膜或包括無機填料及絕緣樹脂的感光性絕緣膜形成。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。相似地，第一通孔113a的直徑可大於第二通孔113b的直徑及第三通孔113c的直徑。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的多個厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可形成較大的尺寸。另一方面，考量薄度(for thinness)，第二連接構件140的重佈線層142可形成相對較小的尺寸。
將省略與上述內容重疊的組態說明。儘管圖式中未繪示，上述扇出型半導體封裝100B至扇出型半導體封裝100E的特徵亦可適當引入上述扇出型半導體封裝100F的結構中。
如上所述，根據本揭露的例示性實施例，可提供一種扇出型半導體封裝，其電源供應效率優異，成本可降低，且可靠性優異。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。

Claims (17)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，配置於所述貫穿孔中，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有多個連接墊； 包封體，包封所述第一連接構件的至少部分及所述半導體晶片的所述非主動面的至少部分；以及 第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上， 其中所述第一連接構件及所述第二連接構件分別包括多個重佈線層，所述多個重佈線層電性連接至所述半導體晶片的所述多個連接墊， 所述第二連接構件包括線圈圖案層，所述線圈圖案層電性連接至所述半導體晶片的所述多個連接墊，且 所述第一連接構件及所述第二連接構件中至少一者包括第一擬圖案層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一擬圖案層配置於所述線圈圖案層的上方或下方。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一擬圖案層的至少部分在所述第一連接構件中形成。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一擬圖案層形成於所述線圈圖案層的正上方或正下方。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一擬圖案層與所述線圈圖案層電性絕緣。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二連接構件包括第二擬圖案層，所述第二擬圖案層形成在所述線圈圖案層的中央部分。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第二擬圖案層與所述線圈圖案層電性絕緣。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述線圈圖案層僅在所述第一連接構件的特定區域中形成。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層接觸所述第二重佈線層，並嵌入於所述第一絕緣層的第一表面中，而所述第二重佈線層配置於所述第一絕緣層的第二表面上，所述第二表面與所述第一絕緣層的所述第一表面相對。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，所述第三重佈線層則配置於所述第二絕緣層上。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面具有相對於所述第一絕緣層的下表面的台階。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及所述第二重佈線層分別配置於所述第一絕緣層相對的表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，而所述第三重佈線層配置於所述第二絕緣層上。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第三絕緣層上。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  15. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，配置於所述貫穿孔中，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有多個連接墊； 包封體，包封所述第一連接構件的至少部分及所述半導體晶片的所述非主動面的至少部分；以及 第二連接構件，配置於所述第一連接構件及所述半導體晶片的所述主動面上， 其中所述第一連接構件及所述第二連接構件分別包括多個重佈線層，所述多個重佈線層電性連接至所述半導體晶片的所述多個連接墊；且 所述第二連接構件包括線圈圖案層及第一擬圖案層，所述線圈圖案層電性連接至所述半導體晶片的所述多個連接墊，而所述第一擬圖案層形成在所述線圈圖案層的中央部分。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一連接構件及所述第二連接構件中至少一者包括第二擬圖案層，所述第二擬圖案層形成於所述線圈圖案層的上方或下方。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述第二擬圖案層的至少部分在所述第一連接構件中形成。
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