TWI655720B - 扇出型半導體封裝 - Google Patents

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TWI655720B
TWI655720B TW107115574A TW107115574A TWI655720B TW I655720 B TWI655720 B TW I655720B TW 107115574 A TW107115574 A TW 107115574A TW 107115574 A TW107115574 A TW 107115574A TW I655720 B TWI655720 B TW I655720B
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redistribution layer
fan
semiconductor package
redistribution
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Da Hee Kim
金多禧
Young Gwan Ko
高永寬
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Samsung Electronics Co., Ltd.
南韓商三星電子股份有限公司
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Abstract

本發明提供一種扇出型半導體封裝，其包含：半導體晶片，其具有上面安置有連接墊的主動表面及與主動表面對置的非主動表面；囊封體，其囊半導體晶片的非主動表面的至少部分；互連部件，其安置於半導體晶片的主動表面上且包括重佈層；後重佈層，其嵌入於囊封體中以使得其一個表面由囊封體暴露；以及連接部件，其穿透後重佈層及囊封體，其中重佈層及後重佈層半導體晶片的連接墊。

Description

扇出型半導體封裝
本發明是關於一種半導體封裝，且更特定言之是關於一種扇出型半導體封裝，其的連接端子可朝設置有半導體晶片的區之外延伸。 [相關申請案的交叉參考]
本申請案主張2016年8月31日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0111749號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，與半導體晶片有關的技術的重要開發趨勢為減小半導體晶片的大小。因此，在半導體封裝技術的領域中，根據對小型半導體晶片或類似者的需求快速增加，已需要具有緊密大小同時包含多個接腳的半導體封裝的實施。
所建議以滿足如上文所描述技術需求的一種類型的封裝技術為扇出型半導體封裝。此扇出型半導體封裝具有緊密大小，且可藉由朝設置有半導體晶片的區之外重佈連接端子來實施多個接腳。
本發明的一態樣可提供一種解決半導體晶片的產率降低問題的扇出型半導體封裝。
根據本發明的一態樣，可提供一種扇出型半導體封裝，其可在安置半導體晶片之前引入後重佈層。
根據本發明的一態樣，一種扇出型半導體封裝可包含：半導體晶片，其具有上面安置有連接墊的主動表面及與主動表面對置的非主動表面；囊封體，其囊封半導體晶片的非主動表面的至少部分；互連部件，其安置於半導體晶片的主動表面上且具有重佈層；核心部件，其具有穿孔且包含多個重佈層；以及後重佈層，其嵌入於囊封體中以使其一個表面暴露，其中重佈層及後重佈層電連接至半導體晶片的連接墊，且後重佈層經由連接部件電連接至核心部件的重佈層。
在下文中，將參考附圖詳細描述本發明中的例示性實施例。在附圖中，為了清楚起見，可放大或縮小組件的形狀、大小及類似者。
描述中組件至另一組件的「連接」的涵義包含經由黏著層的間接連接以及兩個組件之間的直接連接。另外，「電連接」意謂包含實體連接及實體斷開連接的概念。可理解，當藉由「第一」及「第二」指代元件時，元件並不藉此受限。僅可出於將元件與其他元件區分的目的而使用「第一」及「第二」，且其不限制元件的順序或重要性。在一些情況下，第一元件可在不脫離本文中所闡述的申請專利範圍的範疇的情況下被稱作第二元件。類似地，第二元件亦可被稱作第一元件。
本文中所使用的術語「例示性實施例」並不指同一例示性實施例，且提供所述例示性實施例以強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，認為能夠藉由整體或部分地將一個例示性實施例與另一例示性實施例組合來實施本文中所提供的例示性實施例。舉例而言，特定例示性實施例中所描述的一個元件即使未在另一例示性實施例中加以描述時亦可被理解為與另一例示性實施例有關的描述，除非其中提供相反或矛盾的描述。
使用本文中所使用的術語僅為了描述例示性實施例而非限制本發明。在此情況下，除非在上下文中另外解譯，否則單數形式包含複數形式。電子裝置
圖1為說明電子裝置系統的實例的示意性方塊圖。
參考圖1，電子裝置1000中可容納主板1010。主板1010可包含實體連接或電連接至主板的晶片相關組件1020、網路相關組件1030、其他組件1040及類似者。此等組件可連接至下文將描述的其他組件以形成各種信號線1090。
晶片相關組件1020可包含：記憶體晶片，諸如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory；DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory；ROM））、快閃記憶體或類似者；應用程式處理器晶片，諸如中央處理器（例如中央處理單元（central processing unit；CPU））、圖形處理器（例如圖形處理單元（graphics processing unit；GPU））、數位信號處理器、密碼編譯處理器、微處理器、微控制器或類似者；及邏輯晶片，諸如類比/數位轉換器（analog-to-digital converter；ADC）、特殊應用積體電路（application-specific integrated circuit；ASIC）或類似者，或類似者。然而，晶片相關組件1020不限於此，而是亦可包含其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包含諸如以下各者的協定：無線保真（wireless fidelity；Wi-Fi）（電機電子工程師學會（Institute of Electrical and Electronics Engineers；IEEE）802.11系列或類似者）、全球互通微波存取（worldwide interoperability for microwave access；WiMAX）（IEEE 802.16系列或類似者）、IEEE 802.20、長期演進（long term evolution；LTE）、純演進資料（evolution data only；Ev-DO）、高速封包存取+（high speed packet access +；HSPA+）、高速下行鏈路封包存取+（high speed downlink packet access +；HSDPA+）、高速上行鏈路封包存取+（high speed uplink packet access +；HSUPA+）、增強型資料GSM環境（enhanced data GSM environment；EDGE）、全球行動通信系統（global system for mobile communications；GSM）、全球定位系統（global positioning system；GPS）、通用封包無線電服務（general package radio service；GPRS）、分碼多重存取（code division multiplex access；CDMA）、分時多重存取（time division multiple access；TDMA）、數位增強型無線電信（digital enhanced cordless telecommunications；DECT）、藍芽、3G協定、4G協定及5G協定及在上述協定之後所指定的任何其他無線及有線協定。然而，網路相關組件1030不限於此，而是亦可包含多種其他無線或有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包含高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或類似者。然而，其他組件1040不限於此，而是亦可包含出於各種其他目的而使用的被動組件或類似者。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
取決於電子裝置1000的類型，電子裝置1000可包含可或可不實體連接或電連接至主板1010的其他組件。其他組件可包含（例如）相機模組1050、天線1060、顯示裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟機）（圖中未示出）、緊密光碟（compact disk；CD）機（圖中未示出）、數位多功能光碟（digital versatile disk；DVD）機（圖中未示出）或類似者。然而，其他組件不限於此，而是取決於電子裝置1000的類型或類似者亦可包含出於各種目的而使用的額外組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant；PDA）、數位視訊相機、數位靜態相機、網路系統、電腦、監視器、平板PC、膝上型PC、迷你筆記型PC、電視、視訊遊戲機、智慧型手錶、汽車組件或類似者。然而，電子裝置1000不限於此，且是可為能夠處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的示意性透視圖。
參考圖2，可出於各種目的而在如上文所描述的各種電子裝置1000中使用半導體封裝。舉例而言，主板1110可容納於智慧型電話1100的本體1101中，且各種電子組件1120可實體連接或電連接至主板1110。另外，可或可不實體連接或電連接至主板1110的其他組件（諸如相機模組1130）可容納於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件當中的應用程式處理器，但不限於此。電子裝置未必限於智慧型電話1100，且可為如上文所描述的其他電子裝置。半導體封裝
一般而言，數個精密電路可整合於半導體晶片中。然而，半導體晶片自身不能充當已完成的半導體產品，且可能歸因於外部物理或化學影響而受損。因此，無法單獨地使用半導體晶片，而是將其封裝並在經封裝狀態中使用於電子裝置或類似者中。
此處，歸因於半導體晶片與電子裝置的主板之間存在電連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以直接將半導體晶片安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參考圖式更詳細地描述扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B為說明在被封裝之前及被封裝之後的扇入型半導體封裝的狀態的示意性橫截面圖。
圖4為說明扇入型半導體封裝的封裝製程的示意性橫截面圖。
參考圖式，半導體晶片2220可為（例如）處於裸露狀態的積體電路（integrated circuit；IC），包含：本體2221，其包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）或類似者；連接墊2222，其形成於本體2221的一個表面上且包含導電材料，諸如鋁（Al）或類似者；及鈍化層2223，諸如氧化物薄膜、氮化物薄膜或類似者，其形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222顯著較小，因此將積體電路（IC）安裝於中間水平高度印刷電路板（printed circuit board；PCB）上以及電子裝置的主板或類似者上可能為困難的。
因此，可取決於半導體晶片2220的大小而在半導體晶片2220上形成連接部件2240，以便重佈連接墊2222。可藉由使用諸如感光介電（photoimagable dielectric；PID）樹脂的絕緣材料在半導體晶片2220上形成絕緣層2241、形成暴露連接墊2222的通孔孔洞2243h及隨後形成佈線圖案2242及通孔2243來形成連接部件2240。接著，可形成保護連接部件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260或類似者。亦即，可經由一系列製程製造包含（例如）半導體晶片2220、連接部件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上文所描述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output；I/O）端子）均安置於半導體晶片內部的封裝形式，且可具有極佳電特性，並且能夠以低成本進行生產。因此，已以扇入型半導體封裝形式製造安裝於智慧型電話中的許多元件。詳言之，已開發安裝於智慧型電話中的許多元件以實施快速信號傳送同時具有緊密大小。
然而，由於所有I/O端子需要安置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量I/O端子的半導體晶片或具有緊密大小的半導體晶片。另外，歸因於上文所描述的缺點，不可直接地在電子裝置的主板上安裝及使用扇入型半導體封裝。就此而言，即使在藉由重佈製程增加半導體晶片的I/O端子的大小及半導體晶片的I/O端子之間的間隔的情況下，半導體晶片的I/O端子的大小及半導體晶片的I/O端子之間的間隔亦不足以直接將扇入型半導體封裝安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於插入式基底上且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
圖6為說明扇入型半導體封裝嵌入於插入式基底中且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
參考圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，I/O端子）可經由插入式基底2301再次重佈，且扇入型半導體封裝2200可在其安裝於插入式基底2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，焊球2270及類似者可由底填充樹脂2280或類似者固定，且半導體晶片2220的外側可藉由模製材料2290或類似者覆蓋。替代地，扇入型半導體封裝2200可嵌入於單獨的插入式基底2302中，半導體晶片2220的連接墊2222（亦即，I/O端子）可在扇入型半導體封裝2200嵌入於插入式基底2302中的狀態中由插入式基底2302再次重佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上文所描述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，可經由封裝製程將扇入型半導體封裝安裝於單獨的插入式基底上且隨後安裝於電子裝置的主板上；或者可在扇入型半導體嵌入於插入式基底中的狀態下安裝及使用於電子裝置的主板上。扇出型半導體封裝
圖7為說明扇出型半導體封裝的示意性橫截面圖。
參考圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由囊封體2130保護，且半導體晶片2120的連接墊2122可藉由連接部件2140朝半導體晶片2120之外重佈。在此情況下，鈍化層2150可形成於連接部件2140上，且凸塊下金屬層2160可形成於鈍化層2150的開口中。焊球2170可形成於凸塊下金屬層2160上。半導體晶片2120可為包含本體2121、連接墊2122、鈍化層（圖中未示出）及類似者的積體電路（IC）。連接部件2140可包含：絕緣層2141；形成於絕緣層2141上的重佈層2142；及通孔2143，其將連接墊2122與重佈層2142彼此電連接。
如上文所描述，扇出型半導體封裝可具有半導體晶片的I/O端子經由形成於半導體晶片上的連接部件朝半導體晶片之外重佈且安置的形式。如上文所描述，在扇入型半導體封裝中，半導體晶片的所有I/O端子需要安置於半導體晶片內部。因此，當半導體晶片的大小降低時，需要降低球的大小及間距，使得標準化球佈局不可用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有半導體晶片的I/O端子經由形成於半導體晶片上的連接部件朝半導體晶片之外重佈且安置的形式，如上文所描述。因此，即使在半導體晶片的大小降低的情況下，標準化球佈局亦可原樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的插入式基底，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情況的示意性橫截面圖。
參考圖式，扇出型半導體封裝2100可經由焊球2170或類似者安裝於電子裝置的主板2500上。亦即，如上文所描述，扇出型半導體封裝2100包含連接部件2140，連接部件2140形成於半導體晶片2120上且能夠將連接墊2122重佈至超出半導體晶片2120的大小範圍的扇出區，使得標準化球佈局可原樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可安裝於電子裝置的主板2500上而無需使用單獨的插入式基底或類似者。
如上文所描述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的插入式基底，因此扇出型半導體封裝可在其厚度小於使用插入式基底的扇入型半導體封裝的厚度的情況下實施。因此，可小型化且薄化扇出型半導體封裝。另外，扇出型半導體封裝具有極佳熱特性及電特性，使得其特別適合於行動產品。因此，可以比使用印刷電路板（PCB）的一般疊層封裝（package-on-package；POP）類型更緊密的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決歸因於發生彎曲現象的問題。
同時，扇出型半導體封裝指代用於如上文所描述的將半導體晶片安裝於電子裝置的主板或類似者上且保護半導體晶片免受外部影響的封裝技術，且為與諸如插入式基底或類似者的印刷電路板（PCB）的概念不同的概念，PCB具有與扇出型半導體封裝的規模、目的及類似者不同的規模、目的及類似者且嵌入有扇入型半導體封裝。
將在下文中參考圖式描述可顯著地減少半導體晶片的產率降低的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'所截取的示意性平面圖。
圖11A至圖11D為說明形成於圖9的扇出型半導體封裝的第一連接部件中的通孔的各種形式的示意性橫截面圖。
參考圖式，根據本發明中的例示性實施例的扇出型半導體封裝100A可包含：第一連接部件110，其具有穿孔110H；半導體晶片120，其安置於第一連接部件110的穿孔110H中且具有上面安置有連接墊122的主動表面及與主動表面對置的非主動表面；囊封體130，其囊封第一連接部件110及半導體晶片120的非主動表面的至少部分；第二連接部件140，其安置於第一連接部件110及半導體晶片120的主動表面上；及樹脂層180，其安置於囊封體130上。第一連接部件110及第二連接部件140可分別包含電連接至半導體晶片120的連接墊122的重佈層112a及重佈層112b以及重佈層142。接觸樹脂層180的後重佈層182可嵌入於囊封體130中。後重佈層182可經由形成於穿透樹脂層180及囊封體130的第一開口181a中的連接部件191電連接至第一連接部件110的重佈層112a及重佈層112b。
近來，為了增大記憶體容量或改良半導體的操作效能，已開發各種垂直地傳送信號的圖案結構形成於半導體封裝中且同質封裝或異質封裝垂直地堆疊於半導體封裝上的疊層封裝結構。舉例而言，可利用上面安裝有記憶體晶片的插入式基底堆疊於以晶圓為基礎而製造的半導體封裝上且使用焊球或類似者電連接至半導體封裝的疊層封裝結構。
然而，在此情況下，由於插入式基底的厚度難以薄化疊層封裝結構。因此，可考慮在安置於其下部部分處的半導體封裝的囊封體上形成後重佈層，以便省略插入式基底。然而，在此情況下，應在設置半導體晶片之後另外形成後重佈層。因此，當缺陷可能在形成後重佈層的製程中發生時，應亦捨棄半導體晶片，且可因此降低半導體晶片的產率。
另一方面，在具有根據例示性實施例的扇出型半導體封裝100A的結構中，可藉由分離於以囊封體130囊封半導體晶片120的製程的製程來在樹脂層180上形成後重佈層182，且可僅選擇性地選取後重佈層182形成於樹脂層180上的產品當中的良好產品而非不良產品，且後重佈層182可覆蓋囊封半導體晶片120的囊封體130以將後重佈層182引入至囊封體130。因此，可顯著地減少上文所描述的半導體晶片120的產率降低。因此，可顯著地減少所需用於製造扇出型半導體封裝100A的成本，且亦可顯著地減少所需用於製造扇出型半導體封裝100A的時間。
同時，根據例示性實施例的扇出型半導體封裝100A的後重佈層182可經由形成於穿透樹脂層180及囊封體130的第一開口181a中的連接部件191電連接至第一連接部件110的重佈層112a及重佈層112b。在此情況下，第一開口181a可暴露後重佈層182的側表面的至少部分，且連接部件191可接觸後重佈層182的經暴露側表面。另外，第一開口181a可暴露第一連接部件110的第二重佈層112b的表面的至少部分，且連接部件191可接觸第一連接部件110的重佈層112b的經暴露表面。第一連接部件110的後重佈層182與重佈層112b可經由連接部件191彼此連接，使得界面處的緊密黏著可穩定。因此，可進一步改良扇出型半導體封裝100A的可靠性。
另外，在根據例示性實施例的扇出型半導體封裝100A中，第一連接部件110的後重佈層182與重佈層112b彼此連接的位置可由第一開口181a暴露，使得可顯著地增大耗散半導體晶片120中所產生的熱的熱耗散效果或類似者。另外，可在層壓於如下文所描述的具有平坦結構的可分離薄膜210上的樹脂層180上形成後重佈層182，使得可顯著地減少絕緣距離的偏差。因此，可均勻地維持疊層封裝結構中的扇出型半導體封裝100A接合至記憶體封裝的間隔或類似者。
將在下文中更詳細地描述包含於根據例示性實施例的扇出型半導體封裝100A中的各別組件。
第一連接部件110可包含重佈層112a及重佈層112b，重佈層112a及重佈層112b重佈半導體晶片120的連接墊122以因此減少第二連接部件140的層的數目。必要時，第一連接部件110可取決於某些材料而維持扇出型半導體封裝100A的硬度，且用以確保囊封體130的厚度的均勻性。另外，由於第一連接部件110，根據例示性實施例的扇出型半導體封裝100A可用作疊層封裝的一部分。第一連接部件110可具有穿孔110H。穿孔110H可使安置於其中的半導體晶片120以預定距離自第一連接部件110間隔開。半導體晶片120的側表面可由第一連接部件110圍繞。然而，此安置僅為例示性的且可經不同地修改以具有其他安置，且扇出型半導體封裝100A可取決於此形式而執行另一功能。
第一連接部件110可包含：絕緣層111，其接觸第二連接部件140；第一重佈層112a，其接觸第二連接部件140且嵌入於絕緣層111中；及第二重佈層112b，其安置於與嵌入有第一重佈層112a的絕緣層111的一個表面對置的絕緣層111的另一表面上。第一連接部件110可包含穿透絕緣層111且將第一重佈層112a與第二重佈層112b彼此電連接的通孔113。第一重佈層112a及第二重佈層112b可電連接至連接墊122。當第一重佈層112a嵌入於絕緣層111中時，可顯著地減少由於第一重佈層112a的厚度所產生的階梯狀部分，且第二連接部件140的絕緣距離可因此變得恆定。亦即，自第二連接部件140的重佈層142至絕緣層111的下部表面的距離與自第二連接部件140的重佈層142至連接墊122的距離之間的差可小於第一重佈層112a的厚度。因此，第二連接部件140的高密度佈線設計可為容易的。
絕緣層111的材料不受特定限制。舉例而言，絕緣材料可用作絕緣層111的材料。在此情況下，絕緣材料可為熱固性樹脂（諸如環氧樹脂）、熱塑性樹脂（諸如聚醯亞胺樹脂）、熱固性樹脂或熱塑性樹脂與無機填充劑一起浸漬於諸如玻璃布（或玻璃織物）的核心材料中的絕緣材料，例如，預浸體、味之素累積膜（Ajinomoto Build up Film；ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine；BT）或類似者。替代地，感光介電（PID）樹脂亦可用作絕緣層111的材料。
重佈層112a及重佈層112b可用以重佈半導體晶片120的連接墊122。重佈層112a及重佈層112b中的每一者的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈層112a及重佈層112b可取決於其對應層的設計而執行各種功能。舉例而言，重佈層112a及重佈層112b中的每一者可包含接地（GND）圖案、功率（PWR）圖案、信號（S）圖案及類似者。此處，信號（S）圖案可包含除了接地（GND）圖案、功率（PWR）圖案及類似者以外的各種信號圖案，諸如資料信號圖案及類似者。另外，重佈層112a及重佈層112b中的每一者可包含通孔墊、連接端子墊及類似者。
同時，表面處理層（圖中未示出）可形成於接墊圖案或類似者中的一些的表面上，必要時經由第一開口181a自第二重佈層112b暴露。表面處理層（圖中未示出）不受特定限制，只要其在先前技術中已知便可，且可藉由（例如）電解鍍金、化學鍍金、有機可焊性保護層（organic solderability preservative；OSP）或化學鍍錫、化學鍍銀、化學鍍鎳/經取代金鍍敷、直接浸金（direct immersion gold；DIG）鍍敷、熱空氣焊接整平（hot air solder leveling；HASL）或類似者來得以形成。在形成表面處理層（圖中未示出）的情況下，第二重佈層112b可被視為包含本發明中的表面處理層的概念。
通孔113可將形成於不同層上的重佈層112a與重佈層112b彼此電連接，從而在第一連接部件110中產生電路徑。通孔113中的每一者亦可由導電材料形成。通孔113中的每一者可完全填充有導電材料，如在圖11A及圖11C中所說明；或者導電材料亦可沿著通孔113中的每一者的壁形成，如在圖11B及圖11D中所說明。另外，通孔113中的每一者可具有在先前技術中已知的所有形狀，諸如錐形形狀、圓柱形形狀及類似者。同時，當通孔113的孔洞形成時，第一重佈層112a的襯墊中的一些可充當擋板，且其可因此在通孔113中的每一者具有其上部表面的寬度大於下部表面的寬度的錐形形狀的製程中為有利的。在此情況下，通孔113可與第二重佈層112b的部分整合。
半導體晶片120可為以整合於單一晶片中的數百至數百萬個元件或更多的量提供的積體電路（IC）。IC可為（例如）應用程式處理器晶片，諸如中央處理器（例如，CPU）、圖形處理器（例如，GPU）、數位信號處理器、密碼編譯處理器、微處理器、微控制器或類似者，但不限於此。可基於主動晶圓而形成半導體晶片120。在此情況下，本體121的基底材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）或類似者。可在本體121上形成各種電路。連接墊122可將半導體晶片120電連接至其他組件。連接墊122的材料可為導電材料，諸如鋁（Al）或類似者。可在本體121上形成暴露連接墊122的鈍化層123，且鈍化層123可為氧化物薄膜、氮化物薄膜或類似者；或者氧化物層與氮化物層的雙層。連接墊122的下部表面可具有相對於囊封體130的下部表面穿過鈍化層123的階梯狀部分。因而，可在某一程度上防止囊封體130滲移至連接墊122的下部表面的現象。絕緣層（未說明）及類似者亦可進一步安置於其他所需位置處。
半導體晶片120的非主動表面可安置於低於第一連接部件110的第二重佈層112b的上部表面的水平高度上。舉例而言，半導體晶片120的非主動表面可安置於低於第一連接部件110的絕緣層111的上部表面的水平高度上。半導體晶片120的非主動表面與第一連接部件110的第二重佈層112b的上部表面之間的高度差可為2 μm或更多，例如可為5 μm或更多。在此情況下，可有效地防止在半導體晶片120的非主動表面的拐角中產生裂紋。另外，可顯著減少在使用囊封體130的情況下半導體晶片120的非主動表面上的絕緣距離的偏差。
囊封體130可保護第一連接部件110及/或半導體晶片120。囊封體130的囊封形式不受特定限制，但可為囊封體130圍繞第一連接部件110及/或半導體晶片120的至少部分的形式。舉例而言，囊封體130可覆蓋第一連接部件110及半導體晶片120的非主動表面，且填充穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120的鈍化層123與第二連接部件140之間的空間的至少一部分。同時，囊封體130可填充穿孔110H以因此充當黏著劑並減少半導體晶片120取決於某些材料的屈曲。
囊封體130的材料不受特定限制。舉例而言，可將絕緣材料用作囊封體130的材料。在此情況下，絕緣材料可為包含無機填充劑及絕緣樹脂的材料，絕緣樹脂例如諸如環氧樹脂的熱固性樹脂、諸如聚醯亞胺樹脂的熱塑性樹脂、具有諸如浸漬於熱固性樹脂及熱塑性樹脂中的無機填充劑的加強材料的樹脂，諸如ABF、FR-4、BT、PID樹脂或類似者。另外，亦可使用諸如EMC或類似者的已知模製材料。替代地，亦可將熱固性樹脂或熱塑性樹脂與無機填充劑一起浸漬在諸如玻璃布（或玻璃織物）的核心材料中的材料用作絕緣材料。
同時，囊封體130可包含導電粒子以便必要時阻擋電磁波。舉例而言，導電粒子可為可阻擋電磁波的任何材料，例如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、焊料或類似者。然而，此僅為一實例，且導電粒子不特定限於此。
第二連接部件140可經組態以重佈半導體晶片120的連接墊122。具有各種功能的數十至數百個連接墊122可由第二連接部件140重佈，且可取決於功能而經由下文待描述的連接端子170實體連接或電連接至外部源。第二連接部件140可包含：絕緣層141；重佈層142，其安置於絕緣層141上；及通孔143，其穿透絕緣層141且將重佈層142彼此連接。在根據例示性實施例的扇出型半導體封裝100A中，第二連接部件140可包含單個層，但亦可包含多個層。
絕緣材料可用作絕緣層141的材料。在此情況下，亦可使用光敏絕緣材料（諸如感光介電（PID）樹脂）作為絕緣材料。亦即，絕緣層141可為光敏絕緣層。在絕緣層141具有光敏特性的情況下，絕緣層141可形成為具有較小厚度，且可較易於達成通孔143的精密間距。絕緣層141可為包含絕緣樹脂及無機填充劑的光敏絕緣層。當絕緣層141為多個層時，絕緣層141的材料可視需要彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可取決於製程而彼此整合，使得其間的邊界亦可不明顯。
重佈層142可實質上用以重佈連接墊122。重佈層142中的每一者的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈層142可取決於其對應層的設計而執行各種功能。舉例而言，重佈層142中的每一者可包含接地（GND）圖案、功率（PWR）圖案、信號（S）圖案及類似者。此處，信號（S）圖案可包含除了接地（GND）圖案、功率（PWR）圖案及類似者以外的各種信號圖案，諸如資料信號圖案及類似者。另外，重佈層142中的每一者可包含通孔墊、連接端子墊及類似者。
同時，表面處理層（圖中未示出）可形成於接墊圖案或類似者中的一些的表面上，必要時經由形成於下文將描述的鈍化層150中的開口151自第二連接部件140的第二重佈層142暴露。表面處理層（圖中未示出）不受特定限制，只要其在先前技術中已知便可，且可藉由（例如）電解鍍金、無電鍍金、OSP或無電鍍錫、無電鍍銀、無電鍍鎳/經取代金鍍敷、DIG鍍敷、HASL或類似者來得以形成。在形成表面處理層（圖中未示出）的情況下，第二連接部件140的第二重佈層142可被視為在概念上包含本發明的表面處理層。
通孔143可將形成於不同層上的重佈層142、連接墊122或類似者彼此電連接，從而在扇出型半導體封裝100A中產生電路徑。通孔143中的每一者的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143亦可完全填充有導電材料；或者導電材料亦可沿著通孔的壁形成。另外，通孔143可具有在先前技術中已知的任何形狀，諸如錐形形狀、圓柱形形狀及類似者。
第一連接部件110的重佈層112a及重佈層112b的厚度可大於第二連接部件140的重佈層142的厚度。由於第一連接部件110的厚度可等於或大於半導體晶片120的厚度，因此形成於第一連接部件110中的重佈層112a及重佈層112b可形成為取決於第一連接部件110的比例而具有較大的大小。另一方面，由於第二連接部件140較薄，第二連接部件140的重佈層142的大小可形成為相對小於第一連接部件110的重佈層112a及重佈層112b的大小。類似地，第一連接部件110的通孔113的尺寸可大於第二連接部件140的重佈層142的尺寸。
鈍化層150可另外經組態以保護第二連接部件140免受外部物理或化學損壞。鈍化層150可具有由暴露第二連接部件140的重佈層142的至少部分的多個孔洞形成的開口151。可以數十至數千的量提供形成於鈍化層150中的開口151的數目。
具有大於第二連接部件140的絕緣層141的彈性模數的彈性模數的材料可用作鈍化層150的材料。舉例而言，不包含玻璃布（或玻璃織物）但包含無機填充劑及絕緣樹脂或類似者的ABF可用作鈍化層150的材料。當ABF或類似者用作鈍化層150的材料時，包含於鈍化層150中的無機填充劑的重量百分比可大於包含於第二連接部件140的絕緣層141中的無機填充劑的重量百分比。在此情況下，可改良可靠性。當ABF或類似者用作鈍化層150的材料時，鈍化層150可為包含無機填充劑的非光敏絕緣層，且可有效地改良可靠性，但不限於此。
凸塊下金屬層160可另外經組態以改良連接端子170的連接可靠性及改良扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151暴露的第二連接部件140的重佈層142。可藉由使用諸如金屬的已知導電金屬的已知金屬化方法來在鈍化層150的開口151中形成凸塊下金屬層160，但不限於此。
連接端子170可另外經組態以在外部實體連接或電連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料（例如焊料或類似者）形成。然而，此僅為一實例，且連接端子170中的每一者的材料不特定限於此。連接端子170中的每一者可為焊盤、球、接腳或類似者。連接端子170可由多個層或單個層形成。當連接端子170由多個層形成時，連接端子170可包含銅（Cu）柱及焊料。當連接端子170由單個層形成時，連接端子170可包含錫-銀焊料或銅。然而，此僅為一實例，且連接端子170不限於此。
連接端子170的數目、間隔、安置或類似者不受特定限制，且可由熟習此項技術者取決於設計細節而充分修改。舉例而言，可根據半導體晶片120的連接墊122的數目以數十至數千的量提供連接端子170，但不限於此，且亦可以數十至數千或更多的量提供。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的延伸至鈍化層150的一個表面上的側表面，且連接可靠性可為極佳的。
可在扇出區中安置連接端子170中的至少一者。扇出區為除了提供半導體晶片120的區以外的區。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。與扇入型封裝相比，扇出型封裝可具有極佳可靠性，可實施多個輸入/輸出（input/output；I/O）端子，且可促進3D互連。另外，與球狀柵格陣列（ball grid array；BGA）封裝、焊盤柵格陣列（land grid array；LGA）封裝或類似者相比，扇出型封裝可在無單獨板的情況下安裝於電子裝置上。因此，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
樹脂層180可用於單獨地製造後重佈層182及僅將包含單獨地製造的後重佈層182的產品當中的良好產品引入至扇出型半導體封裝100A中。已知絕緣材料（諸如包含無機填充劑及絕緣樹脂的ABF、包含玻璃布（或玻璃織物）的預浸體或類似者）可用作樹脂層180的材料。包含於樹脂層180中的無機填充劑的重量百分比可大於包含於囊封體130中的無機填充劑的重量百分比。在此情況下，可顯著地減少扇出型半導體封裝100A由於樹脂層180與囊封體130之間的熱膨脹係數（CTE）的差而產生翹曲，而不引起諸如囊封體130的分層的缺陷。同時，在樹脂層180包含與鈍化層150的材料相同或類似的材料的情況下，舉例而言，在樹脂層180及鈍化層150兩者皆包含含有無機填充劑及絕緣樹脂的ABF的情況下，可更有效地控制扇出型半導體封裝100A的翹曲。
第一開口181a可穿透樹脂層180及囊封體130。第一開口181a可暴露後重佈層182的側表面的至少部分。另外，第一開口181a可暴露第一連接部件110的第二重佈層112b的表面的至少部分。連接部件191可形成於第一開口181a中。因此，連接部件191可接觸後重佈層182的經暴露側表面及第一連接部件110的第二重佈層112b的經暴露表面。因此，後重佈層182與第一連接部件110的重佈層112b可經由連接部件191彼此連接。在此形式中，界面緊密黏著可是穩定的。因此，可進一步改良扇出型半導體封裝100A的可靠性。另外，可經由第一開口181a開放後重佈層182與第一連接部件110的重佈層112b彼此連接的部分，使得可顯著地增大耗散半導體晶片120中所產生的熱的熱耗散效果或類似者。
第二開口181b可穿透樹脂層180。第二開口181a可不穿透後重佈層182且可暴露後重佈層182的表面的至少部分。後重佈層182的經暴露表面可用作標示、焊球的襯墊、表面安裝組件或類似者、疊層封裝結構的襯墊或類似者。可藉由電解鍍金、無電鍍金、OSP或無電鍍錫、無電鍍銀、無電鍍鎳/經取代金鍍敷、DIG鍍敷、HASL或類似者在後重佈層182的經暴露表面上形成表面處理層（圖中未示出）。
後重佈層182可用以重佈半導體晶片120的連接墊122，且亦可用以在根據例示性實施例的扇出型半導體封裝100A用於疊層封裝結構中的情況下分佈安裝於樹脂層180上而非插入式基底上的記憶體晶片或類似者。後重佈層182的材料可為導電材料，諸如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。後重佈層182可取決於其對應層的設計而執行各種功能。舉例而言，後重佈層182可包含接地（GND）圖案、功率（PWR）圖案、信號（S）圖案及類似者。此處，信號（S）圖案可包含除了接地（GND）圖案、功率（PWR）圖案及類似者以外的各種信號圖案，諸如資料信號圖案及類似者。另外，後重佈層182可包含通孔墊、連接端子墊及類似者。
後重佈層182可包含形成於樹脂層180上的晶種層182a及形成於晶種層182a上的導體層182b，如下文所描述。晶種層182a及導體層182b中的每一者可包含已知導電材料，諸如銅（Cu）。晶種層182a可接觸樹脂層180。導體層182b可接觸囊封體130，且可自樹脂層180間隔開。晶種層180a可充當晶種，且晶種層182a的厚度可因此比導體層182b的厚度薄。在一些情況下，包含於構成樹脂層180的絕緣樹脂中的化學反應基團中的至少一者可自組裝成形成於樹脂層180的表面上的晶種層182a的金屬。在此情況下，晶種層182a與樹脂層180間可具有極佳緊密黏著。
可在層壓於如下文所描述的具有平坦結構的可分離薄膜210上的樹脂層180上形成後重佈層182，使得可顯著地減少絕緣距離的偏差。因此，當扇出型半導體封裝100A用於疊層封裝結構中時，可均勻地維持扇出型半導體封裝100A接合至諸如記憶體封裝的上部封裝的間隔。
連接部件191可將後重佈層182及第一連接部件110的重佈層112b彼此電連接。因此，電路徑可形成於扇出型半導體封裝100A中。必要時，連接部件191亦可在扇出型半導體封裝100A利用於疊層封裝結構中時充當連接至單獨封裝的端子。連接部件191可包含焊料或類似者。連接部件191可為（例如）焊球，但不限於此。
儘管圖式中未說明，但必要時金屬層可進一步安置於第一連接部件110的穿孔110的內壁上。亦即，半導體晶片120的側表面亦可由金屬層圍繞。可經由金屬層在扇出型半導體封裝100A的向上方向或向下方向上有效地輻射由半導體晶片120產生的熱，且可經由金屬層有效地阻擋電磁波。另外，必要時，多個半導體晶片可安置於第一連接部件110的穿孔110H中，且第一連接部件110的穿孔110H的數目可為複數且半導體晶片可分別安置於所述穿孔中。另外，單獨被動組件（諸如聚光器、電感器及類似者）可與半導體晶片一起安置於穿孔110H中。另外，表面安裝組件亦可安裝於鈍化層150上以定位於實質上與連接端子170相同的水平高度上。
圖12A至圖12D為說明製造圖9的扇出型半導體封裝的製程的實例的視圖。
參考圖12A，可藉由單獨製程在可分離薄膜210上形成樹脂層180及後重佈層182。舉例而言，可在已知可分離薄膜210上層壓樹脂層180，可藉由已知鍍敷法在樹脂層180上形成晶種層182a，可在晶種層182a上形成經圖案化導體層182b，且可藉由蝕刻或類似者移除除了圖案以外的晶種層182a的部分。鍍敷可使用已知方法加以執行，諸如電鍍、無電鍍、化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）、濺鍍、減色法、添加法、半添加法（semi-additive process；SAP）、改良式半添加法（modified semi-additive process；MSAP）或類似者。僅可選擇已製造產品當中的良好產品的後重佈層182。
參考圖12B，可藉由獨立於上文所描述的圖12A中所示的製程的單獨製程使用臨時薄膜220（諸如黏著膜）或類似者將半導體晶片120安置於第一連接部件110的穿孔110H中。舉例而言，可形成第一連接部件110，可將第一連接部件110附接至臨時薄膜220上，且可將半導體晶片120附接至經由穿孔110H以面朝下形式暴露的臨時薄膜220上並將其安置於臨時薄膜220上。可在安置半導體晶片120之前僅選擇第一連接部件110的良好產品，且可因此亦在此製程中進一步改良半導體晶片120的產率。同時，可藉由以下操作形成第一連接部件110：在載體薄膜上形成第一重佈層112a、形成埋入有第一重佈層112a的絕緣層111、形成穿透絕緣層111的通孔113、在絕緣層111上形成第二重佈層112b及將以上各者自載體薄膜分離。
參考圖12C，可使用囊封體130囊封半導體晶片120。囊封體130可囊封至少第一連接部件110及半導體晶片120的非主動表面，且可填充穿孔110H內的空間。可藉由已知方法形成囊封體130。舉例而言，可藉由層壓囊封體130的前驅體且接著硬化前驅體的方法形成囊封體130。替代地，可藉由將預囊封體塗覆至臨時薄膜220上以便囊封半導體晶片120及接著硬化預囊封體來形成囊封體130。作為層壓前驅體的方法，舉例而言，可使用在高溫下歷時預定時間執行按壓前驅體的熱壓製程、解壓縮前驅體及接著將前驅體冷卻至室溫、在冷壓製程中冷卻前驅體及接著分離作業工具或類似者的方法。作為塗覆預囊封體的方法，舉例而言，可使用藉由刮板塗覆油墨的網版印刷方法、以薄霧形式塗覆油墨的噴霧印刷方法或類似者。可藉由硬化固定半導體晶片120。接著，可在囊封體130上層壓上面單獨地形成後重佈層182及樹脂層180的可分離薄膜210，使得後重佈層182嵌入於囊封體130中。接著，可移除可分離薄膜210。另外，可移除臨時薄膜220。可使用精密半導體製程或類似者在移除臨時薄膜220的區中形成第二連接部件140。可藉由形成絕緣層141及接著形成重佈層142及通孔143來形成第二連接部件140。必要時，可藉由層壓方法或類似者在第二連接部件140上形成鈍化層150，且可在鈍化層150中形成開口151。
參考圖12D，可形成第一開口181a及第二開口181b。可使用機械鑽孔、雷射鑽孔或類似者形成第一開口181a及第二開口181b。亦可取決於樹脂層180及囊封體130的絕緣材料而藉由光微影方法形成第一開口181a及第二開口181b。接著，可在第一開口181a中形成連接部件191。連接部件191可為焊球，但不限於此。可在必要時藉由已知方法形成凸塊下金屬層160、連接端子170及類似者。
圖13為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參考圖式，根據本發明中的另一例示性實施例的扇出型半導體封裝100B可包含由金屬膏（metal paste）形成的連接部件192。舉例而言，連接部件192可為藉由將金屬膏塗覆至第一開口181a及熔結所塗覆金屬膏所形成的金屬柱，但不限於此。對除上述組態以外的其他組態及製造方法的描述與上文所描述的內容重疊，且因此將其省略。
圖14為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參考圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100C中，第一連接部件110可包含：第一絕緣層111a，其接觸第二連接部件140；第一重佈層112a，其接觸第二連接部件140且嵌入於第一絕緣層111a中；第二重佈層112b，其安置於與嵌入有第一重佈層112a的第一絕緣層111a的一個表面對置的第一絕緣層111a的另一表面上；第二絕緣層111b，其安置於第一絕緣層111a上且覆蓋第二重佈層112b；及第三重佈層112c，其安置於第二絕緣層111b上。第一重佈層112a、第二重佈層112b及第三重佈層112c可電連接至連接墊122。同時，第一重佈層112a及第二重佈層112b以及第二重佈層112b及第三重佈層112c可經由分別穿透第一絕緣層111a及第二絕緣層111b的第一通孔及第二通孔（圖中未示出）彼此電連接。
由於第一重佈層112a為嵌入式的，因此第二連接部件140的絕緣層141的絕緣距離可實質上恆定，如上文所描述。由於第一連接部件110可包含大量的重佈層112a、112b、112c，因此可進一步簡化第二連接部件140。因此，可改良取決於第二連接部件140的形成製程中出現的缺陷的產率降低。第一重佈層112a可在第一絕緣層111a中凹入，使得在第一絕緣層111a的下部表面與第一重佈層112a的下部表面之間具有階梯狀部分。因此，當形成囊封體130時，可防止囊封體130的材料滲移而污染第一重佈層112a的現象。
第一連接部件110的第一重佈層112a的下部表面可安置於高於半導體晶片120的連接墊122的下部表面的水平高度上。另外，第二連接部件140的重佈層142與第一連接部件110的重佈層112a之間的距離可大於第二連接部件140的重佈層142與半導體晶片120的連接墊122之間的距離。就此而言，第一重佈層112a可在絕緣層111中凹入。第一連接部件110的第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。第一連接部件110的厚度可形成為對應於半導體晶片120的厚度。因此，形成於第一連接部件110中的第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。
第一連接部件110的重佈層112a、112b、112c的厚度可大於第二連接部件140的重佈層142的厚度。由於第一連接部件110的厚度可等於或大於半導體晶片120的厚度，因此重佈層112a、112b、112c可形成為取決於第一連接部件110的比例而具有較大的大小。另一方面，第二連接部件140的重佈層142可由於較薄而形成為具有相對較小的大小。
將在下文中提供對除上文所提及的組態以外的組態及製造方法的描述。同時，對上文所描述的扇出型半導體封裝100B的描述亦可應用於扇出型半導體封裝100C。
圖15為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參考圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100D中，第一連接部件110可包含：第一絕緣層111a；第一重佈層112a及第二重佈層112b，其分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，其安置於第一絕緣層111a上且覆蓋第一重佈層112a；安置於第二絕緣層111b上的第三重佈層112c；第三絕緣層111c，其安置於第一絕緣層111a上且覆蓋第二重佈層112b及安置於第三絕緣層111c上的第四重佈層112d。第一重佈層112a、第二重佈層112b、第三重佈層112c及第四重佈層112d可電連接至連接墊122。由於第一連接部件110可包含較大數目個重佈層112a、112b、112c、112d，因此可進一步簡化第二連接部件140。因此，可改良取決於第二連接部件140的形成製程中出現的缺陷的產率降低。同時，第一重佈層112a、第二重佈層112b、第三重佈層112c及第四重佈層112d可經由穿透第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔至第三通孔（圖中未示出）彼此電連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a可基本上相對較厚以便維持硬度，且可引入第二絕緣層111b及第三絕緣層111c以便形成較大數目個重佈層112c及重佈層112d。第一絕緣層111a包含的絕緣材料可與第二絕緣層111b及第三絕緣層111c的絕緣材料不同。舉例而言，第一絕緣層111a可為（例如）包含核心材料、無機填充劑及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為ABF或包含無機填充劑及絕緣樹脂的光敏絕緣薄膜。然而，第一絕緣層111a的材料及第二絕緣層111b及第三絕緣層111c的材料不限於此。
第一連接部件110的第三重佈層112c的下部表面可安置於低於半導體晶片120的連接墊122的下部表面的水平高度上。另外，第二連接部件140的重佈層142與第一連接部件110的第三重佈層112c之間的距離可小於第二連接部件140的重佈層142與半導體晶片120的連接墊122之間的距離。就此而言，第三重佈層112c可以突出形式安置於第二絕緣層111b上，從而使得第三重佈層112c接觸第二連接部件140。第一連接部件110的第一重佈層112a及第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。第一連接部件110的厚度可形成為對應於半導體晶片120的厚度。因此，形成於第一連接部件110中的第一重佈層112a及第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。
第一連接部件110的重佈層112a、112b、112c、112d的厚度可大於第二連接部件140的重佈層142的厚度。由於第一連接部件110的厚度可等於或大於半導體晶片120的厚度，因此重佈層112a、112b、112c、112d亦可形成為具有較大的大小。另一方面，第二連接部件140的重佈層142可由於較薄而形成為具有相對較小的大小。
對除上述組態以外的其他組態及製造方法的描述與上文所描述的內容重疊，且因此將其省略。同時，對上文所描述的扇出型半導體封裝100B的描述亦可應用於扇出型半導體封裝100D。
如上文所闡述，根據本發明中的例示性實施例，可提供一種可顯著地減少半導體晶片的產率降低的扇出型半導體封裝。
雖然上文已繪示並描述了例示性實施例，但對於熟習此項技術者將顯而易見的是，可在不脫離如由所附申請專利範圍定義的本發明的範疇的情況下進行修改及變化。
100‧‧‧半導體封裝
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧第一連接部件
110H‧‧‧穿孔
111、141、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈層
112b‧‧‧第二重佈層
112c‧‧‧第三重佈層
112d‧‧‧第四重佈層
113、143、243、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、2130‧‧‧囊封體
140‧‧‧第二連接部件
142、2142‧‧‧重佈層
151、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
180‧‧‧樹脂層
180a、182a‧‧‧晶種層
181a‧‧‧第一開口
181b‧‧‧第二開口
182‧‧‧後重佈層
182b‧‧‧導體層
191、192、2140、2240‧‧‧連接部件
210‧‧‧可分離薄膜
220‧‧‧臨時薄膜
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧插入式基底
I-I'‧‧‧線
自以下結合附圖進行的詳細描述，將更清楚地理解本發明的上述及其他態樣、特徵及優點。 圖1為說明電子裝置系統的實例的示意性方塊圖。 圖2為說明電子裝置的實例的示意性透視圖。 圖3A及圖3B為說明在被封裝之前及被封裝之後的扇入型半導體封裝的狀態的示意性橫截面圖。 圖4為說明扇入型半導體封裝的封裝製程的示意性橫截面圖。 圖5為說明扇入型半導體封裝安裝於插入式基底上且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。 圖6為說明扇入型半導體封裝嵌入於插入式基底中且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。 圖7為說明扇出型半導體封裝的示意性橫截面圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情況的示意性橫截面圖。 圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。 圖10為沿圖9的扇出型半導體封裝的線I-I'所截取的示意性平面圖。 圖11A至圖11D為說明形成於圖9的扇出型半導體封裝的第一連接部件中的通孔的各種形式的示意性橫截面圖。 圖12A至圖12D為說明製造圖9的扇出型半導體封裝的製程的實例的視圖。 圖13為說明扇出型半導體封裝的另一實例的示意性橫截面圖。 圖14為說明扇出型半導體封裝的另一實例的示意性橫截面圖。 圖15為說明扇出型半導體封裝的另一實例的示意性橫截面圖。

Claims (12)

  1. 一種扇出型半導體封裝，其包括：半導體晶片，其具有上面安置有連接墊的主動表面及與所述主動表面對置的非主動表面；囊封體，其囊封所述半導體晶片的所述非主動表面的至少部分；互連部件，其安置於所述半導體晶片的所述主動表面上且包括重佈層；後重佈層，其直接地嵌入於所述囊封體中，以使得所述後重佈層的一個表面由所述囊封體暴露；連接部件，穿透所述後重佈層及所述囊封體且具有錐形形狀，所述連接部件的上部的寬度大於所述連接部件的下部的寬度；以及樹脂層，安置於所述囊封體上，其中所述重佈層及所述後重佈層電連接至所述半導體晶片的所述連接墊，其中所述後重佈層包含晶種層以及導體層，其中所述晶種層形成於與所述囊封體的上部表面接觸的所述樹脂層的下部表面上且直接地嵌入於所述囊封體中，且所述導體層形成於所述晶種層的下部表面上且直接地嵌入於所述囊封體中，且所述導體層比所述晶種層厚，其中所述樹脂層包含開口，所述開口暴露所述晶種層的上部表面的至少部分且具有錐形形狀，所述開口的上部的寬度大於所述開口的下部的寬度。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接部件接觸所述後重佈層的經暴露的側表面。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接部件自所述囊封體突出。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接部件包含焊料或金屬膏。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括核心部件，所述核心部件具有穿孔且包含多個重佈層，其中所述半導體晶片安置於所述核心部件的所述穿孔中，所述後重佈層經由所述連接部件電連接至所述核心部件的所述重佈層，且所述後重佈層經由所述核心部件的所述重佈層及所述互連部件的所述重佈層電連接至所述半導體晶片的所述連接墊。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述核心部件包含：第一絕緣層；第一重佈層，其接觸所述互連部件且嵌入於所述第一絕緣層中；以及第二重佈層，其安置於與嵌入有所述第一重佈層的所述第一絕緣層的一個表面對置的所述第一絕緣層的另一表面上，其中所述第一重佈層及所述第二重佈層電連接至所述連接墊。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述核心部件更包含：第二絕緣層，其安置於所述第一絕緣層上且覆蓋所述第二重佈層；以及第三重佈層，其安置於所述第二絕緣層上，其中所述第三重佈層電連接至所述連接墊。
  8. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一重佈層的下部表面安置於高於所述連接墊的下部表面的水平高度上。
  9. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述核心部件包含：第一絕緣層；以及第一重佈層及第二重佈層，其分別安置於所述第一絕緣層的相對表面上，其中所述第一重佈層及所述第二重佈層電連接至所述連接墊。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述核心部件更包含：第二絕緣層，其安置於所述第一絕緣層上且覆蓋所述第一重佈層；以及第三重佈層，其安置於所述第二絕緣層上，其中所述第三重佈層電連接至所述連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述核心部件更包含：第三絕緣層，其安置於所述第一絕緣層上且覆蓋所述第二重佈層；以及第四重佈層，其安置於所述第三絕緣層上，其中所述第四重佈層電連接至所述連接墊。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
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