KR20160016494A

KR20160016494A - 임베디드 기판 및 임베디드 기판의 제조 방법

Info

Publication number: KR20160016494A
Application number: KR1020140162759A
Authority: KR
Inventors: 이재언; 목지수; 고영관; 고경환; 백용호
Original assignee: 삼성전기주식회사
Priority date: 2014-08-01
Filing date: 2014-11-20
Publication date: 2016-02-15

Abstract

본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따르면 임베디드 기판은 하부에 실장 패드가 형성된 코어 기판, 코어 기판 하부에 형성되며, 제1 캐비티가 형성된 제1 기판 및 제1 기판 하부에 형성되며, 제2 캐비티가 형성된 제2 기판을 포함하며, 제1 캐비티와 제2 캐비티는 서로 연결되며 실장 패드를 외부로 노출하도록 형성된다.

Description

임베디드 기판 및 임베디드 기판의 제조 방법{EMBEDDED BOARD AND METHOD OF MAMUFACTURING THE SMAE}

임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.

휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.

일반적인 부품 내장 기판은 통상적으로 기판의 절연층에 캐비티를 형성하고, 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다.

미국 등록특허 제7886433호

본 발명의 일 측면은 두께 조절이 용이한 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.

본 발명의 실시 예에 따르면, 하부에 실장 패드가 형성된 코어 기판, 코어 기판 하부에 형성되며, 제1 캐비티가 형성된 제1 기판 및 제1 기판 하부에 형성되며, 제2 캐비티가 형성된 제2 기판을 포함하며, 제1 캐비티와 제2 캐비티는 서로 연결되며 실장 패드를 외부로 노출하도록 형성된 임베디드 기판이 제공된다.

캐비티에 배치되어 실장 패드와 전기적으로 연결되는 제1 전자 소자를 더 포함한다.

제2 캐비티는 제1 캐비티보다 큰 직경을 갖도록 형성되어 제1 기판의 회로층 일부가 외부로 노출된다.

제2 캐비티에 배치되는 제2 전자 소자를 더 포함한다.

코어 기판의 상부에 실장되는 제3 전자 소자를 더 포함한다.

본 발명의 다른 실시 예에 따르면, 하부에 실장 패드가 형성된 코어 기판을 준비하는 단계, 실장 패드를 덮도록 보호층을 형성하는 단계, 코어 기판 하부에 보호층이 삽입되는 제1 캐비티가 형성된 제1 기판을 형성하는 단계, 제1 기판 하부에 제1 캐비티 하부에 위치하는 제2 캐비티가 형성된 제2 기판을 형성하는 단계 및 보호층을 제거하는 단계를 포함하며, 제1 캐비티와 제2 캐비티는 서로 연결되며 실장 패드를 외부로 노출하는 임베디드 기판의 제조 방법이 제공된다.

보호층을 제거하는 단계 이후에, 제1 전자 소자를 제1 캐비티 및 제2 캐비티에 배치하여 실장 패드와 전기적으로 연결하는 단계를 더 포함한다.

제2 기판을 형성하는 단계에서, 제2 캐비티는 제1 캐비티보다 큰 직경을 갖도록 형성되어 제1 기판의 회로층의 일부를 노출한다.

제1 전자 소자를 실장 패드와 전기적으로 연결하는 단계 이후에, 제2 전자 소자를 제2 캐비티에 배치하여 외부로 노출된 제2 기판의 회로층과 전기적으로 연결하는 단계를 더 포함한다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

도 1은 본 발명의 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 2 내지 도 20은 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 21은 본 발명의 다른 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 22 내지 도 30은 본 발명의 다른 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 31은 본 발명의 제1 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.
도 32는 본 발명의 제2 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.
도 33은 본 발명의 제3 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.
도 34는 본 발명의 제4 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.
도 35는 본 발명의 제5 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참고번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.

이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.

도 1을 참고하면, 임베디드 기판(100)은 코어 기판(10), 제1 기판(20), 제2 기판(30), 제1 관통 비아(121), 제2 관통 비아(125) 및 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)을 포함한다.

본 발명의 실시 예에 따르면, 코어 기판(10)은 코어 절연층(111), 제1 절연층(141), 제2 절연층(142), 제1 회로층(131), 제2 회로층(132), 제3 회로층(133) 및 제6 회로층(136)을 포함한다. 또한, 제1 기판(20)은 제3 절연층(143) 및 제4 회로층(134)을 포함한다. 또한, 제2 기판(30)은 제4 절연층(144) 및 제5 회로층(135)을 포함한다.

본 발명의 실시 예에 따르면, 코어 기판(10)의 하부에 제1 기판(20)이 형성되고, 제1 기판(20)의 하부에 제2 기판(30)이 형성된다. 또한, 제1 기판(20)과 제2 기판(30)에는 관통 구조의 캐비티(190)가 형성된다.

본 발명의 실시 예에 따르면, 코어 절연층(111)의 상부에는 제1 절연층(141)이 형성된다. 또한, 코어 절연층(111)의 하부에는 제2 절연층(142)이 형성된다. 본 발명의 실시 예에 따른 제1 절연층(141), 제2 절연층(142) 및 코어 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 제1 절연층(141), 제2 절연층(142) 및 코어 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.

본 발명의 실시 예에 따르면, 제1 회로층(131)은 코어 절연층(111)의 상부에 형성되어, 제1 절연층(141)에 매립된다. 또한, 제2 회로층(132)은 코어 절연층(111)의 하부에 형성되어, 제2 절연층(142)에 매립된다.

본 발명의 실시 예에 따르면, 제3 회로층(133)은 제2 절연층(142)의 하부에 형성된다.

본 발명의 실시 예에 따르면, 제3 회로층(133)은 실장 패드(139)를 포함한다. 본 발명의 실시 예에 따르면, 실장 패드(139)는 전자 소자, 반도체 패키지와 같은 외부 부품이 실장되어 전기적으로 연결이 가능한 회로 패턴이다. 실장 패드(139)는 실장 영역(A) 내에 형성된다. 여기서, 실장 영역(A)은 임베디드 기판(100)에서 외부 부품이 실장 및 배치되는 영역이다.

본 발명의 실시 예에 따르면, 제3 절연층(143)은 제1 기판(20)의 절연층이다. 본 발명의 실시 예에 따르면, 제3 절연층(143)은 제2 절연층(142)의 하부에 형성되어 제3 회로층(133)을 매립하도록 형성된다. 여기서, 제2 절연층(142)은 실장 영역(A)에 캐비티(190)가 형성된다. 따라서, 제2 절연층(142)은 실장 영역(A)에 형성된 실장 패드(139)를 포함한 제3 회로층(133)을 외부로 노출하도록 형성된다.

본 발명의 실시 예에 따르면, 제4 절연층(144)은 제2 기판(30)의 절연층이다. 본 발명의 실시 예에 따르면, 제4 절연층(144)은 제3 절연층(143)의 하부에 형성되어, 제4 회로층(134)을 매립하도록 형성된다. 본 발명의 실시 예에 따르면, 제4 절연층(144)은 실장 영역(A)에 캐비티(190)가 형성되어 제3 회로층(133)의 실장 패드(139)를 외부로 노출하도록 형성된다.

즉, 본 발명의 실시 예에 따르면, 제3 절연층(143)과 제4 절연층(144)에서 실장 영역(A)에는 관통 구조의 캐비티(190)가 형성된다.

본 발명의 실시 예에 따르면, 제3 절연층(143)과 제4 절연층(144)은 No Flow 타입의 프리프레그로 형성된다. 따라서, 제3 절연층(143)과 제4 절연층(144)은 두께가 얇거나 두껍게 형성되어도 캐비티(190)의 형태가 유지되는 것이 가능하다.

본 발명의 실시 예에 따르면, 제4 회로층(134)은 제1 기판(20)의 회로층이다. 본 발명의 실시 예에 따르면, 제4 회로층(134)은 제3 절연층(143)의 하부에 형성되어, 제4 절연층(144)에 매립된다.

본 발명의 실시 예에 따르면, 제5 회로층(135)은 제2 기판(30)의 회로층이다. 본 발명의 실시 예에 따르면, 제5 회로층(135)은 제4 절연층(144) 하부에 형성된다.

또한, 본 발명의 실시 예에 따르면, 제6 회로층(136)은 제1 절연층(141)의 상부에 형성된다.

이와 같이 형성된 본 발명의 실시 예에 따른 제1 회로층(131) 내지 제6 회로층(136)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 제1 회로층(131) 내지 제6 회로층(136)은 구리로 형성된다.

본 발명의 실시 예에 따르면, 제1 관통 비아(121)는 코어 절연층(111)을 관통하도록 형성된다. 제1 관통 비아(121)는 코어 절연층(111)을 관통하여 제1 회로층(131)과 제2 회로층(132)을 전기적으로 연결한다.

본 발명의 실시 예에 따르면, 제2 관통 비아(125)는 제1 절연층(141)에서 제4 절연층(144)까지 모두 관통하도록 형성된다. 이와 같이 형성된 제2 관통 비아(125)에 의해서 제5 회로층(135)과 제6 회로층(136)이 서로 전기적으로 연결된다. 또한, 미도시 되었지만, 제2 관통 비아(125)에 의해서 제1 회로층(131) 내지 제6 회로층(136)이 전기적으로 연결되는 것도 가능하다.

본 발명의 실시 예에 따르면, 제1 관통 비아(121)와 제2 관통 비아(125)는 전도성 물질을 포함하여 형성된다. 본 발명의 실시 예에 따르면, 제2 관통 비아(125)는 외벽이 전도성 금속으로 형성되고 내부는 플러깅재로 채워진 구조를 갖는다. 그러나 제2 관통 비아(125)가 반드시 전도성 금속과 플러깅재가 모두 사용되는 구조로 한정되는 것은 아니다. 제2 관통 비아(125)는 서로 다른 층 간의 전기적 연결이 가능하다면 어떠한 구조로도 형성되는 것이 가능하다.

본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 실장 영역(A)에 위치한 제2 절연층(142)의 하부에 형성된다. 즉, 제1 솔더 레지스트층(161)은 캐비티(190)에 의해 노출된 제2 절연층(142)에 형성된다. 본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 실장 영역(A)의 제3 회로층(133)을 덮어 보호하되, 실장 패드(139)는 외부로 노출되도록 형성된다.

또한, 본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 제1 절연층(141) 상부에 형성되어 제6 회로층(136)을 외부로부터 보호하기 위해 형성된다. 또한, 제2 솔더 레지스트층(162)은 제4 절연층(144)의 하부에 형성되어 제5 회로층(135)을 외부로부터 보호하기 위해 형성된다. 본 발명의 실시 예에 따르면 제2 솔더 레지스트층(162)은 제5 회로층(135)과 제6 회로층(136) 중에서 외부 부품과 전기적으로 연결되는 부분이 외부로 노출되도록 형성된다.

본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)과 제2 솔더 레지스트층(162)은 외부 부품이 실장될 때, 솔더링(Soldering) 공정으로부터 회로 패턴을 보호하기 위해 형성된다.

본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)과 제2 솔더 레지스트층(162)은 내열성 피복 재료로 형성된다.

도 2 내지 도 20은 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.

도 2를 참고하면, 금속 적층판(110)이 제공된다.

본 발명의 실시 예에 따르면 금속 적층판(110)은 코어 절연층(111)의 양면에 코어 금속층(112)이 형성된 것이다.

본 발명의 실시 예에 따르면, 코어 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 코어 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.

본 발명의 실시 예에 따르면, 코어 금속층(112)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어 코어 금속층(112)은 구리로 형성된다.

도 3을 참고하면, 제1 관통홀(113)이 형성된다.

본 발명의 실시 예에 따르면, 제1 관통홀(113)은 금속 적층판(110)을 관통하도록 형성된다. 본 발명의 실시 예에 따르면, 제1 관통홀(113)은 CNC 드릴(Drill)로 형성된다. 그러나 제1 관통홀(113)이 CNC 드릴로 형성되는 것으로 한정되는 것은 아니다. 제1 관통홀(113)이 형성되는 방법은 회로 기판에서 공지된 관통홀을 형성하는 어떠한 방법도 가능하다.

도 4를 참고하면, 제1 관통 비아(121), 제1 회로층(131) 및 제2 회로층(132)이 형성된다.

본 발명의 실시 예에 따르면, 제1 관통 비아(121)는 제1 관통홀(도 3의 113)에 형성된다. 또한, 제1 회로층(131)은 코어 절연층(111)의 상부에 형성되며, 제2 회로층(132)은 코어 절연층(111)의 하부에 형성된다. 본 발명의 실시 예에 따르면, 제1 회로층(131)과 제2 회로층(132)은 금속 적층판(도 3의 110)의 코어 금속층(도 3의 112)이 패터닝되어 형성될 수 있다. 또는 제1 회로층(131)과 제2 회로층(132)은 코어 금속층(도 3의 112) 상에 도금이 수행된 후 패터닝되어 형성될 수 있다.

본 발명의 실시 예에 따르면, 제1 관통 비아(121), 제1 회로층(131) 및 제2 회로층(132)은 회로 기판 분야에서 공지된 회로 형성 공법으로 형성된다. 예를 들어, 제1 관통 비아(121), 제1 회로층(131) 및 제2 회로층(132)은 텐팅(Tenting), SAP(Semi-Additive Process) 또는 MASP(Modify Semi-Additive Process)로 형성된다.

본 발명의 실시 예에 따르면, 제1 관통 비아(121), 제1 회로층(131) 및 제2 회로층(132)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 제1 관통 비아(121), 제1 회로층(131) 및 제2 회로층(132)은 구리로 형성된다.

도 5를 참고하면, 제1 절연층(141), 제2 절연층(142), 제1 비아(122), 제2 비아(123), 제1 금속층(151) 및 제2 금속층(152)이 형성된다.

본 발명의 실시 예에 따르면, 코어 절연층(111) 상부에 제1 절연층(141)이 형성된다. 이때, 제1 절연층(141)은 제1 회로층(131)을 매립하도록 형성된다. 또한, 코어 절연층(111)의 하부에 제2 절연층(142)이 형성된다. 이때, 제2 절연층(142)은 제2 회로층(132)을 매립하도록 형성된다.

본 발명의 실시 예에 따르면, 제1 절연층(141)과 제2 절연층(142)은 필름 형태로 코어 절연층(111)의 상부와 하부에 각각 적층 및 가압되어 형성된다. 또는 제1 절연층(141)과 제2 절연층(142)은 액상 형태로 코어 절연층(111)의 상부와 하부에 각각 도포되어 형성된다.

본 발명의 실시 예에 따르면, 제1 절연층(141)과 제2 절연층(142)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 제1 절연층(141)과 제2 절연층(142)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.

본 발명의 실시 예에 따르면, 제1 절연층(141)과 제2 절연층(142)에 각각 비아홀(미도시)이 형성된다.

이후, 비아홀(미도시)에 도금이 수행되어 제1 절연층(141)에는 제1 비아(122)가 형성되고, 제2 절연층(142)에는 제2 비아(123)가 형성된다.

비아홀(미도시)에 도금이 수행될 때, 제1 절연층(141)의 상부에 제2 절연층(142)의 하부에도 동시에 도금이 수행될 수 있다. 이때, 제1 절연층(141) 상부에는 제1 금속층(151)이 형성되고, 제2 절연층(142)의 하부에는 제2 금속층(152)이 형성된다.

또는 제1 비아(122)와 제2 비아(123)가 형성된 이후에 제1 절연층(141)의 상부와 제2 절연층(142)의 하부에 각각 금속박을 적층 및 가압하여 제1 금속층(151)과 제2 금속층(152)을 형성하는 것도 가능하다.

본 발명의 실시 예에 따르면, 제1 비아(122)는 제1 절연층(141)을 관통하여 제1 회로층(131)과 제1 금속층(151)을 전기적으로 연결하도록 형성된다. 또한, 제2 비아(123)는 제2 절연층(142)을 관통하여 제2 회로층(132)과 제2 금속층(152)을 전기적으로 연결하도록 형성된다.

본 발명의 실시 예에 따르면, 제1 비아(122), 제2 비아(123), 제1 금속층(151) 및 제2 금속층(152)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 제1 비아(122), 제2 비아(123), 제1 금속층(151) 및 제2 금속층(152)은 구리로 형성된다.

도 5에서는 제2 금속층(152)의 두께가 제1 금속층(151)보다 얇게 도시되어 있다. 그러나 제2 금속층(152)의 두께는 제1 금속층(151)과 동일하거나 두꺼울 수도 있다.

도 6을 참고하면, 제1 에칭 레지스트(510)가 형성된다.

본 발명의 실시 예에 따르면, 제1 에칭 레지스트(510)는 제1 금속층(151)의 상부 전면을 덮도록 형성된다. 이는 에칭 공정이 수행될 때 제1 금속층(151)을 에칭액으로부터 보호하기 위한 것이다.

또한, 본 발명의 실시 예에 따르면, 제1 에칭 레지스트(510)는 제2 금속층(152)의 하부에 형성된다. 이때, 제1 에칭 레지스트(510)에는 제1 개구부(511)가 형성된다. 여기서 제1 에칭 레지스트(510)는 제3 회로층(미도시)의 회로 패턴이 형성될 영역을 보호한다. 또한, 제1 에칭 레지스트(510)의 제1 개구부(511)는 제2 금속층(152)에서 제거될 부분을 외부로 노출한다.

도 7을 참고하면, 제3 회로층(133)이 형성된다.

본 발명의 실시 예에 따르면, 에칭 공정이 수행된다. 이때, 제2 금속층(도 6의 152) 중에서 제1 에칭 레지스트(도 6의 510)에 의해서 노출된 부분이 제거된다. 이와 같이, 제2 금속층(도 6의 152)이 패터닝되어 제3 회로층(133)이 된다. 에칭 공정이 끝나면, 제1 에칭 레지스트(도 6의 510)는 제거된다.

본 발명의 실시 예에 따르면, 제3 회로층(133)에는 실장 패드(139)가 포함된다. 여기서, 실장 패드(139)는 실장 영역(A)에 형성되는 것으로 전자 소자, 반도체 패키지와 같은 외부 부품이 실장되어 전기적으로 연결되는 회로 패턴이다.

여기서, 제3 회로층(133)은 제2 비아(123)에 의해서 제2 회로층(132)과 전기적으로 연결된다.

본 발명의 실시 예에 따르면, 도 2 내지 도 7을 통해서 도 1의 코어 기판(10)이 형성된다. 본 발명의 실시 예에 따르면, 코어 기판(10)은 코어 절연층(111), 제1 절연층(141), 제2 절연층(142), 제1 회로층(131), 제2 회로층(132) 및 제3 회로층(133)을 포함한다. 또한, 코어 기판(10)은 본 단계에서는 형성되지 않았지만 추후 형성되는 제6 회로층(미도시)을 더 포함한다.

도 8을 참고하면, 제1 솔더 레지스트층(161)이 형성된다.

본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 실장 영역(A)에 형성되어, 제3 회로층(133)을 덮어 보호하도록 형성된다. 이때, 제1 솔더 레지스트층(161)은 실장 패드(139)가 외부로 노출되도록 형성된다.

본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 외부 부품이 실장될 때, 솔더링(Soldering) 공정으로부터 실장 영역(A)에 형성된 제3 회로층(133)을 보호하기 위해 형성된다. 또한, 솔더링 공정에서 땜납이 과하게 사용되어 이웃하는 실장 패드(139)와 단락(Short)되는 것을 방지하는 댐의 역할도 할 수 있다.

본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 내열성 피복 재료로 형성된다.

도 9 및 도 10을 참고하면, 보호층(600)이 형성된다.

본 발명의 실시 예에 따르면, 보호층(600)은 실장 영역(A)에 형성된다. 보호층(600)은 실장 영역(A)의 제1 솔더 레지스트층(161) 및 실장 패드(139)를 감싸도록 형성된다. 이와 같이 형성된 보호층(600)은 실장 패드(139)를 외부로부터 보호하도록 형성된다. 예를 들어, 보호층(600)은 에칭 공정이 수행될 때, 에칭액이 실장 패드(139)에 닿는 것을 방지하여, 실장 패드(139)가 에칭액에 의해서 손상되는 것을 방지할 수 있다.

본 발명의 실시 예에 따르면, 보호층(600)은 고 내열성 재질로 형성된다. 따라서, 추후 제3 회로층(133) 하부에 형성되는 절연층이 고온에 의해 흐름(Flow)이 발생할 때, 절연층이 실장 패드(139)로 흐르지 못하도록 막아준다. 예를 들어, 보호층(600)은 고 내열성의 드라이 필름(Dry Film)으로 형성된다.

또한, 본 발명의 실시 예에서 보호층(600)이 얇게 형성되지만, 도 10과 같이 두껍게 형성되는 것도 가능하다. 보호층(600)이 도 10과 같이 두껍게 형성되면, 더 효과적으로 절연층의 흐름을 막아줄 수 있다. 이후 단계는 도 9를 기준으로 도시 및 설명하도록 한다.

도 11을 참고하면, 제3 절연층(143) 및 제4 회로층(134)이 형성된다.

본 발명의 실시 예에 따르면, 제3 절연층(143)은 실장 영역(A)에 대응되는 영역이 타발된 상태로 제2 절연층(142)과 제3 회로층(133) 하부에 적층된다. 여기서, 제3 절연층(143)의 타발된 부분은 제1 캐비티(191)이며, 제1 캐비티(191)는 보호층(600)이 내부로 삽입되도록 형성된다.

본 발명의 실시 예에 따르면, 제3 절연층(143)은 흐름성이 낮은 No Flow 타입의 프리프레그로 형성된다. 여기서, 제3 절연층(143)의 흐름성 정도는 타발 공정이 수행되어도 형태를 유지할 수 있는 정도이다. 이와 같이 흐름성이 낮은 프리프레그의 사용으로, 제3 절연층(143)의 두께 조절이 용이하다.

또한, 본 발명의 실시 예에 따르면, 제3 절연층(143)이 낮은 흐름성을 갖는 프리프레그로 형성되어도 적층을 위한 가열 및 가압 공정에 의해서 흐름이 발생한다. 이때, 보호층(600)은 제3 절연층(143)이 실장 영역(A) 내부로 흘러들어오는 것을 방지한다. 즉, 보호층(600)이 제3 절연층(143)의 흐름을 막아주는 댐의 역할을 하게 된다. 이와 같은 보호층(600)에 의해서 제3 절연층(143)이 실장 패드(139)를 덮어 발생하는 불량이 발생하는 것을 방지할 수 있다.

본 발명의 실시 예에 따르면, 제4 회로층(134)은 제3 절연층(143)의 하부에 형성된다. 본 발명의 실시 예에 따르면, 제4 회로층(134)은 제3 절연층(143) 하부에 동박을 적층한 후, 이를 패터닝하여 형성된다. 그러나 제4 회로층(134)이 형성되는 방법은 상술한 방법으로 한정되는 것은 아니다. 제4 회로층(134)은 회로 기판 분야에서 공지된 회로층 형성 방법 중 어느 것으로도 형성될 수 있다.

본 발명의 실시 예에 따르면, 제4 회로층(134)은 제1 캐비티(191)의 하부를 막는 회로 패턴을 포함한다. 이와 같이 제1 캐비티(191)의 하부를 폐쇄하는 회로 패턴에 의해서 추후 공정에서 애칭액과 같은 약품이 제1 캐비티(191) 내부에 흘러 유입되는 것을 방지할 수 있다. 따라서, 약품에 의해서 제1 캐비티에(191) 의해 노출된 구성부가 손상되는 것을 방지할 수 있다.

본 발명의 실시 예에서, 제4 회로층(134)이 텐팅 공법으로 형성되는 것을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 제4 회로층(134)은 SAP(Semi-Additive Process) 또는 MASP(Modify Semi-Additive Process)로 형성되는 것도 가능하다.

본 발명의 실시 예에 따르면, 제3 절연층(143)과 제4 회로층(134)은 도 1의 제1 기판(20)이 된다.

도 12를 참고하면, 제4 절연층(144) 및 제3 금속층(153)이 형성된다.

본 발명의 실시 예에 따르면, 제4 절연층(144)은 실장 영역(A)에 대응되는 영역이 타발된 상태로 제3 절연층(143)과 제4 회로층(134) 하부에 적층된다. 여기서, 제4 절연층(144)의 타발된 부분은 제2 캐비티(192)이며, 제2 캐비티(192)는 제1 캐비티(191)의 하부에 형성된다.

본 발명의 실시 예에 따르면, 제4 절연층(144)은 흐름성이 낮은 No Flow 타입의 프리프레그로 형성된다. 여기서, 제4 절연층(144)의 흐름성 정도는 타발 공정이 수행되어도 형태를 유지할 수 있는 정도이다. 이와 같이 흐름성이 낮은 프리프레그의 사용으로, 제4 절연층(144)의 두께 조절이 용이하다.

또한, 본 발명의 실시 예에서 흐름성이 낮은 프리프레그를 사용하여 제3 절연층(143)과 제4 절연층(144)의 두께를 조절함에 따라, 외부 부품이 실장되는 제1 캐비티(191)와 제2 캐비티(192)의 깊이 조절이 용이하다.

본 발명의 실시 예에 따르면, 제3 금속층(153)은 제4 절연층(144)의 하부에 형성된다. 또한, 제3 금속층(153)은 제4 절연층(144)의 제2 캐비티(192)의 하부를 막도록 형성된다. 본 발명의 실시 예에 따르면, 제3 금속층(153)은 회로 기판 분야에서 사용되는 전도성 금속으로 형성된다. 예를 들어, 제3 금속층(153)은 구리로 형성된다.

본 발명의 실시 예에 따르면, 제2 캐비티(192)가 형성된 제4 절연층(144)을 제3 절연층(143) 하부에 적층 한 후, 금속박 형태의 제3 금속층(153)을 제4 절연층(144)의 하부에 적층할 수 있다.

또는 제2 캐비티(192)가 형성된 제4 절연층(144) 하부에 금속박 형태의 제3 금속층(153)을 적층한 후, 제3 절연층(143) 하부에 제3 금속층(153)이 형성된 제4 절연층(144)을 적층할 수 있다.

또는 제4 절연층(144)의 하부에 제3 금속층(153)을 형성한 후, 제4 절연층(144)에 제3 캐비티(192)를 형성한다. 이후, 제3 절연층(143) 하부에 제3 금속층(153)이 형성된 제4 절연층(144)을 적층할 수 있다. 여기서, 제3 금속층(153)은 제4 절연층(144)에 도금되거나 금속박 형태로 적층되어 형성될 수 있다.

도 13을 참고하면, 제2 관통홀(114)이 형성된다.

본 발명의 실시 예에 따르면, 제2 관통홀(114)은 제1 금속층(151)에서 제3 금속층(153)까지 관통하도록 형성된다.

본 발명의 실시 예에 따르면 제2 관통홀(114)은 CNC 드릴(Drill)로 형성된다. 그러나 제2 관통홀(114)이 CNC 드릴로 형성되는 것으로 한정되는 것은 아니다. 제2 관통홀(114)이 형성되는 방법은 회로 기판에서 공지된 관통홀을 형성하는 어떠한 방법도 가능하다.

도 14를 참고하면, 도금이 수행된다.

본 발명의 실시 예에 따르면, 도금이 수행되어 제2 관통홀(114)의 벽면과 제1 금속층(151)의 상부와 제3 금속층(153)의 하부에 제1 도금층(171)이 형성된다.

도 15부터는 설명의 편의를 위해 제2 관통홀(114)의 벽면에 형성된 제1 도금층(171), 제1 절연층(141)의 상부에 형성된 제1 도금층(171) 및 제1 금속층(151) 및 제4 절연층(144)의 하부에 형성된 제1 도금층(171) 및 제3 금속층(153)을 모두 제4 금속층(154)으로 통합하여 도시 및 설명하도록 한다.

도 15를 참고하면, 플러깅(Plugging)이 수행된다.

본 발명의 실시 예에 따르면, 제4 금속층(154)이 형성된 제2 관통홀(도 14의 114)의 내부가 플러깅재(145)로 충전된다. 본 발명의 실시 예에 따르면, 플러깅재(145)는 도 15에 도시된 바와 같이 제4 금속층(154)의 하면 또는 상면보다 낮은 높이를 갖도록 충전된다. 또는 플러깅재(145)는 제4 금속층(154)의 하면 또는 상면에 넘치도록 형성될 수 있다. 이때, 연마 공정을 통해서 제4 금속층(154)의 하면 또는 상면에 넘친 플러깅재(145)를 제거하여, 플러깅재(145)가 제2 관통홀(도 14의 114)의 내부에만 충전되도록 할 수 있다.

본 발명의 실시 예에 따르면, 제2 관통홀(도 14의 114)에 형성된 제4 금속층(154) 및 플러깅재(145)는 제2 관통 비아(125)가 된다.

도 16을 참고하면, 도금이 수행된다.

본 발명의 실시 예에 따르면, 도금이 수행되어 제4 금속층(154)의 하부 및 상부에 제2 도금층(172)이 형성된다. 이때, 제2 관통홀(도 15의 114)에서 플러깅재(145)가 충전되지 못한 부분에도 제2 도금층(172)이 형성되어 채워진다. 이와 같이 형성된 제2 도금층(172)에 의해서 평탄도가 향상된다.

도 17부터는 설명과 이해의 편의를 위해 제4 금속층(154)과 제2 도금층(172)을 제5 금속층(155)으로 통합하여 도시 및 설명하도록 한다.

도 17을 참고하면, 제2 에칭 레지스트(520)가 형성된다.

본 발명의 실시 예에 따르면, 제2 에칭 레지스트(520)는 제1 절연층(141)에 형성된 제5 금속층(155)의 상부에 형성된다. 또한, 제2 에칭 레지스트(520)는 제4 절연층(144)에 형성된 제5 금속층(155)의 하부에 형성된다.

본 발명의 실시 예에 따르면, 제2 에칭 레지스트(520)는 제2 개구부(521)를 포함한다. 제2 에칭 레지스트(520)는 제5 금속층(155)에서 제5 회로층(미도시)과 제6 회로층(미도시)의 회로 패턴이 될 영역을 보호하고, 제거될 영역에는 제2 개구부(521)가 위치하여 외부로 노출되도록 한다.

도 18을 참고하면, 제5 회로층(135)과 제6 회로층(136)이 형성된다.

본 발명의 실시 예에 따르면, 에칭 공정이 수행된다. 이때, 제5 금속층(도 17의 155) 중에서 제2 에칭 레지스트(도 17의 520)에 의해서 노출된 부분이 제거된다. 이와 같은 에칭 공정에 의해서 제4 절연층(144)의 하부에는 제5 회로층(135)이 형성된다. 또한, 제1 절연층(141)의 상부에는 제6 회로층(136)이 형성된다.

또한, 제5 회로층(135)과 제6 회로층(136)이 형성될 때, 제1 캐비티(191)의 하부를 폐쇄하던 회로 패턴과 제3 금속층(153) 중에서 제2 캐비티(192)의 하부를 폐쇄하던 부분이 제거되어, 하나의 캐비티(190)가 형성된다.

에칭 공정을 끝나면, 제2 에칭 레지스트(도 17의 520)는 제거된다.

본 발명의 실시 예에 따르면, 제1 기판(20)의 하부에 형성된 제4 절연층(144)과 제5 회로층(135)은 제2 기판(30)이 된다. 또한, 제6 회로층(136)은 코어 기판(10)에 포함된다.

본 발명의 실시 예에 따르면, 코어 기판(10)은 3개의 절연층과 4개의 회로층으로 이루어지고, 제1 기판(20)과 제2 기판(30)은 1개의 절연층과 1개의 회로층으로 이루어지는 것을 예시로 설명하였다. 그러나 코어 기판(10), 제1 기판(20) 및 제2 기판(30)의 절연층과 회로층의 층수는 이에 한정되는 것은 아니다. 즉, 코어 기판(10), 제1 기판(20) 및 제2 기판(30)의 절연층과 회로층의 층수는 당업자에 선택에 따라 변경될 수 있다.

도 19를 참고하면, 보호층(도 18의 600)이 제거된다.

본 발명의 실시 예에 따르면, 보호층(도 18의 600)이 제거되면, 실장 패드(139)가 외부로 노출된다.

도 20을 참고하면, 제2 솔더 레지스트층(162)이 형성된다.

본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 제1 절연층(141) 상부와 제4 절연층(144) 하부에 형성되어 제5 회로층(135)과 제6 회로층(136)을 덮어 외부로부터 보호되도록 형성된다. 이때, 제2 솔더 레지스트층(162)은 제5 회로층(135)과 제6 회로층(136) 중에서 외부 부품과 전기적으로 연결되는 부분이 외부로 노출되도록 형성된다. 본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 내열성 피복 재료로 형성된다.

이와 같은 도 2 내지 도 20의 단계를 거쳐 도 1의 임베디드 기판(100)이 형성된다.

본 발명의 실시 예에서는 보호층(도 18의 600)을 제거한 후 제2 솔더 레지스트층(162)이 형성된다. 그러나 제2 솔더 레지스트층(162)은 보호층(도 18의 600)이 제거되기 전에 형성되는 것도 가능하다.

또한, 본 발명의 실시 예에서는 미도시 되었지만, 도 1 또는 도 20의 임베디드 기판(100)에는 회로층 중에서 외부로 노출된 회로 패턴에는 표면 처리층(미도시)이 형성될 수 있다.

도 21은 본 발명의 다른 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.

본 발명의 다른 실시 예에 따른 임베디드 기판(200)에서 도 1의 임베디드 기판(100)과 동일한 구성은 동일한 도면 부호를 사용하며, 동일한 구성에 대한 설명은 생략한다. 도 21에서는 도 1의 임베디드 기판(100)과 차이점을 위주로 설명하도록 한다.

본 발명의 실시 예에 따른 임베디드 기판(200)은 도 1의 임베디드 기판(100)과 최상층에 형성된 회로층과 최하층에 형성된 회로층을 전기적으로 연결하는 구성부가 서로 상이하다. 즉, 도 1의 임베디드 기판(100)은 제2 관통 비아(도 1의 125)로 최상층과 최하층의 회로층을 서로 전기적으로 연결한다. 그러나 본 실시 예에 따른 임베디드 기판(200)은 다수개의 비아와 회로층이 적층되어 최상층과 최하층의 회로층을 전기적으로 연결한다.

본 발명의 실시 예에 따르면 제1 관통 비아(121)와 제1 비아(211) 내지 제4 비아(214)에 의해서 임베디드 기판(200)의 최상 회로층인 제5 회로층(135)과 최하 회로층인 제6 회로층(136)이 전기적으로 연결된다.

본 발명의 실시 예에 따르면, 제1 비아(211)는 제1 절연층(141)에 형성된다. 제1 비아(211)는 제1 회로층(131)과 제6 회로층(136)을 전기적으로 연결한다.

또한, 본 발명의 실시 예에 따르면, 제2 비아(212)는 제2 절연층(142)에 형성된다. 제2 비아(212)는 제2 회로층(132)과 제3 회로층(133)을 전기적으로 연결한다.

본 발명의 실시 예에 따르면, 제3 비아(213)는 제3 절연층(143)에 형성된다. 제3 비아(213)는 제3 회로층(133)과 제4 회로층(134)을 전기적으로 연결한다.

또한, 본 발명의 실시 예에 따르면, 제4 비아(214)는 제4 절연층(144)에 형성된다. 제4 비아(214)는 제4 회로층(134)과 제5 회로층(135)을 전기적으로 연결한다.

본 발명의 실시 예에 따른 제1 비아(211) 내지 제4 비아(214)는 각층의 절연층과 회로층이 형성될 때, 동시에 형성된다. 제1 비아(211) 내지 제4 비아(214)는 회로 기판 분야에서 공지된 비아 형성 방법이라면 어떠한 방법으로도 형성되는 것이 가능하다.

본 발명의 실시 예에 따르면, 다수개의 비아와 회로층을 적층하여 최상층과 최하층의 회로층을 전기적으로 연결하는 경우, 관통홀을 가공하는 공정이 생략될 수 있다. 따라서, 관통홀 가공에 의한 스트레스와 그에 따른 불량이 발생하는 것을 방지할 수 있다. 또한, 본 발명의 실시 예에 따르면, 별도의 관통홀 가공 및 도금 등의 관통 비아 형성 공정이 생략되므로, 시간 및 비용 감소가 가능하다.

도 22 내지 도 30은 본 발명의 다른 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.

도 22를 참고하면, 코어 절연층(111)에 제1 관통 비아(121), 제1 회로층(131) 및 제2 회로층(132)이 형성된다.

본 발명의 실시 예에 따르면, 코어 절연층(111)의 상부에는 제1 회로층(131)이 형성되고, 하부에는 제2 회로층(132)이 형성된다. 또한, 제1 관통 비아(121)는 제1 코어 절연층(111)을 관통하여 제1 회로층(131)과 제2 회로층(132)이 전기적으로 연결되도록 형성된다.

도 23을 참고하면, 제1 절연층(141), 제2 절연층(142), 제1 비아(211), 제2 비아(212), 제3 회로층(133) 및 제1 금속층(151)이 형성된다.

본 발명의 실시 예에 따르면, 제1 절연층(141)은 코어 절연층(111)의 상부에 형성되어, 제1 회로층(131)을 매립하도록 형성된다. 또한, 제2 절연층(142)은 코어 절연층(111)의 하부에 형성되어, 제2 회로층(132)을 매립하도록 형성된다.

본 발명의 실시 예에 따르면, 제3 회로층(133)은 제2 절연층(142)의 하부에 형성된다. 본 발명의 실시 예에 따르면, 제3 회로층(133)에는 실장 패드(139)가 포함된다. 여기서, 실장 패드(139)는 실장 영역(A)에 형성되는 것으로 전자 소자, 반도체 패키지와 같은 외부 부품이 실장되어 전기적으로 연결이 가능한 회로 패턴이다.

본 발명의 실시 예에 따르면, 제1 금속층(151)은 제1 절연층(141)의 상부에 형성된다.

본 발명의 실시 예에 따르면, 제1 비아(211)는 제1 절연층(141)을 관통하여 제1 회로층(131)과 제1 금속층(151)을 전기적으로 연결하도록 형성된다. 또한, 제2 비아(212)는 제2 절연층(142)을 관통하여 제2 회로층(132)과 제3 회로층(133)을 전기적으로 연결하도록 형성된다.

본 발명의 실시 예에 따르면, 제1 비아(211), 제2 비아(212), 제3 회로층(133) 및 제1 금속층(151)은 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 예를 들어, 제1 비아(211), 제2 비아(212), 제3 회로층(133) 및 제1 금속층(151)은 구리로 형성된다.

본 발명의 실시 예에 따르면, 코어 절연층(111)의 상부 및 하부에 각각 제1 절연층(141)과 제2 절연층(142)을 형성한 후 제1 비아(211)와 제2 비아(212)를 위한 비아홀(미도시)이 형성된다. 이어서, 텐팅(Tenting), SAP(Semi-Additive Process) 또는 MASP(Modify Semi-Additive Process) 공법을 적용하여, 제1 비아(211), 제2 비아(212), 제3 회로층(133) 및 제1 금속층(151)이 형성된다. 여기서, 제1 금속층(151)은 도금 방법으로 형성되는 것도 가능하지만, 제1 비아(211)가 형성된 이후 제1 절연층(141)의 상부에 금속박을 적층 및 가압하는 방법으로 형성되는 것도 가능하다.

도 24를 참고하면, 제2 절연층(142)의 하부에 제1 솔더 레지스트층(161) 및 보호층(600)이 형성된다.

또한, 본 발명의 실시 예에 따른 보호층(600)은 실장 영역(A)에 형성된 제1 솔더 레지스트층(161) 및 제3 회로층(133)을 덮도록 형성된다. 이와 같이 형성된 보호층(600)은 제1 솔더 레지스트층(161)에 의해서 외부로 노출된 실장 패드(139)를 보호한다.

본 발명의 실시 예에 따른 제1 솔더 레지스트층(161)과 보호층(600)에 대한 자세한 설명은 도 8 내지 도 10을 참고하도록 한다.

도 25를 참고하면, 제3 절연층(143) 및 제6 금속층(156)이 형성된다.

본 발명의 실시 예에 따르면, 제3 절연층(1473)은 제2 절연층(142)의 하부에 형성되어 제3 회로층(133)을 매립하도록 형성된다. 이때, 제3 절연층(143)에는 제1 캐비티(191)가 형성되며, 제1 캐비티(191)는 보호층(600)이 내부로 삽입되도록 형성된다.

본 발명의 실시 예에 따르면, 제3 절연층(143)은 타발 공정이 수행되어도 형태를 유지할 수 있는 정도의 흐름성이 낮은 No Flow 타입의 프리프레그로 형성된다. 이와 같이 흐름성이 낮은 프리프레그의 사용으로, 제3 절연층(143)의 두께 조절이 용이하다. 또한, 보호층(600)이 가열 및 가압 공정에 의해서 제3 절연층(143)의 흐름을 막아주는 댐의 역할을 하게 된다. 이와 같은 보호층(600)에 의해서 제3 절연층(143)이 실장 패드(139)를 덮어 발생하는 불량을 방지할 수 있다.

본 발명의 실시 예에 따르면, 제6 금속층(156)은 제3 절연층(143)의 하부에 형성되며, 제1 캐비티(191)의 하부를 폐쇄하도록 형성된다. 본 발명의 실시 예에 따르면, 제6 금속층(156)은 회로 기판 분야에서 사용되는 전도성 금속으로 형성된다. 예를 들어, 제6 금속층(156)은 구리로 형성된다.

도 26을 참고하면, 제3 비아(213) 및 제4 회로층(134)이 형성된다.

본 발명의 실시 예에 따르면, 제4 회로층(134)은 제3 절연층(143) 하부에 형성된다. 또한, 제4 비아(214)는 제3 절연층(143)을 관통하여 제3 회로층(133)과 제4 회로층(134)을 전기적으로 연결하도록 형성된다.

본 발명의 실시 예에 따르면, 제3 절연층(143) 및 제6 금속층(도 25의 156)을 관통하는 비아홀(미도시)이 형성된다. 이때, 비아홀(미도시)은 제3 회로층(133)의 하면을 외부로 노출하도록 형성된다.

이어서, 비아홀(미도시)과 제6 금속층(도 25의 156) 하부에 도금이 수행된다. 이때, 비아홀(미도시)에는 제3 비아(213)가 형성된다.

이어서, 제6 금속층(도 25의 156)과 제6 금속층(도 25의 156) 하부에 형성된 도금층(미도시)을 패터닝하여 제4 회로층(134)이 형성된다. 이때, 제4 회로층(134)은 제1 캐비티(191)의 하부를 폐쇄하는 회로 패턴을 포함한다. 이와 같이 제1 캐비티(191)의 하부를 폐쇄하는 회로 패턴에 의해서 추후 공정에서 애칭액과 같은 약품이 제1 캐비티(191) 내부로 유입되는 것을 방지할 수 있다. 따라서, 제1 캐비티에(191) 의해 노출된 구성부가 약품에 의해 손상되는 것을 방지할 수 있다.

본 발명의 실시 예에 따르면, 제3 비아(213) 및 제4 회로층(134)이 텐팅 공법으로 형성되는 것을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 제3 비아(213) 및 제4 회로층(134)은 SAP(Semi-Additive Process) 또는 MASP(Modify Semi-Additive Process)로 형성되는 것도 가능하다.

또한, 본 발명의 실시 예에 따르면, 제3 비아(213) 및 제4 회로층(134)이 동시에 형성되는 것을 예시로 설명하였지만, 제3 비아(213)가 먼저 형성된 후, 제4 회로층(134)이 나중에 형성되는 것도 가능하다.

또한, 본 발명의 실시 예에서, 제4 회로층을 형성하기 위해서 제6 금속층(도 25의 156)에 도금을 수행한다. 그러나 제6 금속층(도 25의 156) 회로층으로의 충분한 두께를 갖는다면, 제6 금속층(도 25의 156)을 패터닝하여 제4 회로층(134)을 형성할 수 있다.

본 발명의 실시 예에 따르면, 제3 비아(213) 및 제4 회로층(134)은 회로 기판 분야에서 공지된 전도성 금속으로 형성된다. 예를 들어, 제3 비아(213) 및 제4 회로층(134)은 구리로 형성된다.

도 27을 참고하면, 제4 절연층(144) 및 제3 금속층(153)이 형성된다.

본 발명의 실시 예에 따른 제4 절연층(144)과 제3 금속층(153)을 형성하는 방법은 도 12와 동일하다. 따라서, 중복되는 설명은 생략하고, 자세한 설명은 도 12를 참고하도록 한다.

도 28을 참고하면, 제 4 비아(214), 제5 회로층(135) 및 제6 회로층(136)이 형성된다.

본 발명의 실시 예에 따르면, 제5 회로층(135)은 제4 절연층(144)의 하부에 형성된다. 또한, 제6 회로층(136)은 제1 절연층(141)의 상부에 형성되어 제1 비아(211)와 전기적으로 연결된다. 또한, 제4 비아(214)는 제4 절연층(144)을 관통하여 제5 회로층(135)과 제4 회로층(134)을 전기적으로 연결되도록 형성된다.

본 발명의 실시 예에 따르면, 제4 절연층(144) 및 제3 금속층(도 27의 153)을 관통하는 비아홀(미도시)이 형성된다.

이어서, 비아홀(미도시)과 제3 금속층(도 27의 153)의 하부에 도금이 수행된다. 이때, 비아홀(미도시)에도 도금이 수행되어 제4 비아(214)가 형성된다. 또한, 제1 금속층(도 27의 151) 상부에도 도금이 수행된다.

이어서, 제3 금속층(도 27의 153)과 제3 금속층(도 27의 153) 하부에 형성된 도금층(미도시)을 패터닝하여 제5 회로층(135)이 형성된다. 또한, 제1 금속층(도 27의 151)과 제1 금속층(도 27의 151) 상부에 형성된 도금층(미도시)을 패터닝하여 제6 회로층(136)이 형성된다.

본 발명의 실시 예에 따르면, 제 4 비아(214), 제5 회로층(135) 및 제6 회로층(136)이 텐팅 공법으로 형성되는 것을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 제 4 비아(214), 제5 회로층(135) 및 제6 회로층(136)은 SAP(Semi-Additive Process) 또는 MASP(Modify Semi-Additive Process)로 형성되는 것도 가능하다.

또한, 본 발명의 실시 예에 따르면, 제 4 비아(214), 제5 회로층(135) 및 제6 회로층(136)이 동시에 형성되는 것을 예시로 설명하였지만, 제4 비아(214)가 먼저 형성된 후, 제5 회로층(135)과 제6 회로층(136)이 나중에 형성되는 것도 가능하다.

본 발명의 실시 예에서, 제5 회로층(135)과 제6 회로층(136)을 형성하기 위해서 제1 금속층(도 27의 151)과 제3 금속층(도 27의 153)에 도금을 수행한다. 그러나 제1 금속층(도 27의 151)과 제2 금속층(도 27의 153)이 회로층으로의 충분한 두께를 갖는다면, 패터닝만으로 제5 회로층(135) 및 제6 회로층(136)을 형성할 수 있다. 즉, 비아홀(미도시) 내부에만 도금 공정이 수행되고, 제1 금속층(151)의 상부와 제3 금속층(153) 하부에는 도금 공정이 생략된다.

본 발명의 실시 예에 따르면, 제 4 비아(214), 제5 회로층(135) 및 제6 회로층(136)은 회로 기판 분야에서 공지된 전도성 금속으로 형성된다. 예를 들어, 제 4 비아(214), 제5 회로층(135) 및 제6 회로층(136)은 구리로 형성된다.

본 발명의 실시 예에 따르면, 제5 회로층(135) 및 제6 회로층(136)을 형성하기 위해 패터닝(에칭 공정)이 수행될 때, 제1 캐비티(191)와 제2 캐비티(192)의 하부를 폐쇄하는 회로 패턴도 제거된다. 따라서, 제1 캐비티(191)와 제2 캐비티(192)가 서로 연결되어 하나의 캐비티(190)가 형성된다.

도 29를 참고하면, 제2 솔더 레지스트층(162)이 형성된다.

본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 제1 절연층(141)의 상부와 제4 절연층(144)의 하부에 형성된다. 이와 같은 제2 솔더 레지스트층(162)은 제5 회로층(135)과 제6 회로층(136)을 덮도록 형성되어 제5 회로층(135)과 제6 회로층(136)을 외부로부터 보호한다. 이때, 제2 솔더 레지스트층(162)은 제5 회로층(135)과 제6 회로층(136) 중에서 외부 부품과 전기적으로 연결되는 부분을 외부로 노출하도록 형성된다. 본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 내열성 피복 재료로 형성된다.

도 30을 참조하면, 보호층(도 29의 600)이 제거된다.

본 발명의 실시 예에 따르면, 보호층(도 29의 600)이 제거되면, 실장 패드(139)가 외부로 노출된다.

본 발명의 실시 예에서는 제2 솔더 레지스트층(162)이 형성된 이후에 보호층(도 29의 600)이 제거된다. 그러나 보호층(도 29의 600)이 제거된 이후에 제2 솔더 레지스트층(162)이 형성되는 것도 가능하다.

이와 같이, 도 22 내지 도 30의 단계를 거쳐 도 21의 임베디드 기판(200)이 형성된다.

본 발명의 실시 예에서는 미도시 되었지만, 도 21 또는 도 30의 다른 실시 예에 따른 임베디드 기판(200)에는 회로층 중에서 외부로 노출된 회로 패턴에는 표면 처리층(미도시)이 형성될 수 있다.

도 31은 본 발명의 제1 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.

본 발명의 제1 실시 예에 따르면, 전자 소자가 배치된 임베디드 기판(310)은 도 1의 임베디드 기판(100)을 적용한 것이다. 또한, 도 21의 임베디드 기판(200) 역시 본 실시 예에 동일하게 적용되는 것이 가능하다. 도 31에서는 도 1의 임베디드 기판(100)과 중복된 구성의 설명은 생략하도록 한다.

본 발명의 실시 예에 따르면, 제1 전자 소자(410)는 캐비티(190) 내부에 배치된다. 이때, 제1 전자 소자(410)는 실장 패드(139) 하부에 위치하여, 솔더 볼(451)을 통한 플립칩(Flip chip) 본딩으로 실장 패드(139)와 전기적으로 연결된다. 제3 절연층(143)과 제4 절연층(144)은 흐름성이 낮은 프리프레그로 형성되어 캐비티(190) 형성이 용이하다. 또한, 제3 절연층(143)과 제4 절연층(144)의 두께를 변경하여 캐비티(190)의 깊이를 변경할 수 있다. 따라서, 본 발명의 실시 예에 따른 임베디드 기판(310)은 제1 전자 소자(410)의 두께에 따라 캐비티(190)의 깊이를 용이하게 조절할 수 있다.

본 발명의 실시 예에 따르면, 제1 전자 소자(410)는 회로 기판 분야에서 기판에 내장되거나 하부 또는 상부에 실장되는 것이 가능한 어떠한 종류의 전자 소자도 가능하다.

본 발명의 실시 예에서는 임베디드 기판(310)에 실장되는 구성이 전자 소자를 예시로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 임베디드 기판(310)에는 제1 전자 소자(410) 대신 반도체 패키지(미도시)가 캐비티(190) 내부에 배치되는 것도 가능하다.

도 32는 본 발명의 제2 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.

본 발명의 제2 실시 예에 따르면, 임베디드 기판(320)은 캐비티(190)가 단차를 갖도록 형성된다. 여기서, 캐비티(190)는 제3 절연층(143)보다 제4 절연층(144)에서 더 넓은 직경을 갖도록 형성되어, 제4 회로층(134)의 일부 회로 패턴을 외부로 노출하도록 형성된다.

이와 같은 구조의 임베디드 기판(320)은 도 12의 제4 절연층(144)을 형성하는 단계에서, 제4 절연층(144)의 제2 캐비티(192)를 제1 캐비티(191)보다 큰 직경을 갖도록 조절하여 형성된다. 또한, 제2 캐비티(192)의 직경은 제4 절연층(144)을 제3 절연층(143)에 적층 하였을 때 제4 회로층(134)의 일부를 외부로 노출하도록 형성된다. 그 이전과 이후의 단계는 도 2 내지 도 20과 동일하므로 방법에 대한 설명은 생략하도록 한다.

이와 같이 형성된 임베디드 기판(320)의 실장 패드(139)에는 제1 전자 소자(410)가 실장된다. 본 발명의 실시 예에 따르면, 제1 전자 소자(410)는 솔더 볼(451)을 통해서 실장 패드(139)와 전기적으로 연결되는 것도 가능하다. 또한, 제1 전자 소자(410)는 제4 회로층(134)과 와이어(452)를 통해 전기적 연결이 가능하다. 이때, 제1 전자 소자(410)와 와이어 본딩(Wire bonding)되는 부분은 제4 회로층(134) 중에서 단차 구조의 캐비티(190)에 의해 외부로 노출된 부분이다.

본 발명의 실시 예에서는 제1 전자 소자(410)가 와이어(452)와 솔더 볼(451)을 통해 임베디드 기판(320)과 전기적으로 연결되는 것을 설명하였지만, 이 중 하나가 생략되는 것도 가능하다.

본 발명의 실시 예에서는 임베디드 기판(320)에 실장되는 구성이 전자 소자를 예시로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 임베디드 기판(320)에는 제1 전자 소자(410) 대신 반도체 패키지(미도시)가 캐비티(190) 내부에 배치되는 것도 가능하다.

본 발명의 실시 예에 따르면, 단차 구조의 캐비티(190)에 의해서 전자 소자의 전극이 다수개인 경우, 다양한 패스(Path)로 임베디드 기판(320)과의 전기적 연결이 가능하다.

본 발명의 제2 실시 예의 임베디드 기판(320)은 도 1의 임베디드 기판(100)에 단차 구조의 캐비티(190)가 적용된 것을 예시로 설명하였다. 그러나 도 21의 임베디드 기판(200)에 단차 구조의 캐비티(190)가 적용된 것도 본 실시 예에 적용 가능하다.

도 33은 본 발명의 제3 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.

본 발명의 제3 실시 예에 따르면, 임베디드 기판(330)에는 제1 전자 소자(410)와 제2 전자 소자(420)가 배치된다.

제3 실시 예에의 임베디드 기판(330)은 도 32의 임베디드 기판(320)에 제2 전자 소자(420)가 더 배치된 것이다.

본 발명의 실시 예에 따르면, 제1 전자 소자(410)는 실장 패드(139) 하부에 배치된다. 또한, 제2 전자 소자(420)는 제4 회로층(134) 하부에 배치된다. 여기서, 제2 전자 소자(420)가 배치되는 제4 회로층(134)은 단차 구조의 캐비티(190)에 의해서 외부로 노출되는 부분이다.

본 발명의 실시 예에 따르면, 제1 전자 소자(410)와 제2 전자 소자(420)는 솔더 볼(451)을 통해서 실장 패드(139)와 제4 회로층(134)에 각각 전기적으로 연결된다.

본 발명의 실시 예에서는 본 발명의 실시 예에서는 임베디드 기판(330)에 실장되는 구성이 2개의 전자 소자를 예시로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 임베디드 기판(330)에는 2개의 전자 소자 대신 2개의 반도체 패키지(미도시)가 캐비티(190)에 배치되는 것도 가능하다.

본 발명의 제3 실시 예에 따르면, 단차 구조의 캐비티(190)에 의해서 다수개의 전자 소자를 캐비티(190) 내부에 동시에 배치하여도 단순한 패스(Path)로 임베디드 기판(330)과의 전기적 연결이 가능하다.

본 발명의 제3 실시 예의 임베디드 기판(330)에는 도 21의 임베디드 기판(200)에 단차 구조의 캐비티(190)가 적용된 것도 가능하다.

도 34는 본 발명의 제4 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.

본 발명의 제4 실시 예에 따르면, 임베디드 기판(340)은 캐비티(190)가 단차를 갖도록 형성된 것으로, 도 32의 임베디드 기판(320)이 적용된 것이다.

본 발명의 실시 예에 따른 임베디드 기판(340)은 도 32의 임베디드 기판(320)의 제1 전자 소자(410) 대신 적층 구조의 제1 전자 소자(410)와 제2 전자 소자(420)가 배치된다. 여기서, 제2 전자 소자(420)가 제1 전자 소자(410)의 하부에 적층된다.

본 발명의 실시 예에 따르면, 제1 전자 소자(410)는 솔더 볼(451)을 통해서 실장 패드(139)와 전기적으로 연결된다. 또한, 제2 전자 소자(420)는 와이어(452)를 통해서 제4 회로층(134)과 전기적으로 연결된다.

본 발명의 제4 실시 예에서는 임베디드 기판(340)에 2개의 전자 소자가 적층된 구조로 내부에 배치되는 것을 예시로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 임베디드 기판(340)에는 적층된 구조의 제1 전자 소자(410)와 제2 전자 소자(420) 대신 적층형 반도체 패키지(미도시)가 배치되는 것도 가능하다.

이와 같이 본 발명의 실시 예에 따르면, 임베디드 기판(340)은 캐비티(190) 깊이 조절이 용이하기 때문에 캐비티(190)의 깊이를 깊게 형성하여 두꺼운 적층형 구조의 전자 소자나 반도체 패키지가 내장될 수 있다.

본 발명의 제4 실시 예의 2개의 전자 소자가 배치된 임베디드 기판(340)에는 도 21의 임베디드 기판(200)에 단차를 갖는 캐비티(190)가 형성된 것을 적용하는 것도 가능하다.

도 35는 본 발명의 제5 실시 예에 따른 전자 소자가 배치된 임베디드 기판을 나타낸 예시도이다.

본 발명의 제5 실시 예에 따른 임베디드 기판(350)은 제1 전자 소자(410)가 내장되고 제3 전자 소자(430)가 실장된다. 여기서, 임베디드 기판(350)은 도 31의 임베디드 기판(310)에 제3 전자 소자(430)가 더 실장된 것이다.

본 발명의 실시 예에 따르면, 제1 전자 소자(410)는 임베디드 기판(350)의 캐비티(190)에 배치된다. 이때, 제1 전자 소자(410)는 솔더 볼(451)을 통해서 실장 패드(139)와 전기적으로 연결된다.

또한, 제3 전자 소자(430)는 임베디드 기판(350)의 상부에 실장된다. 이때, 제3 전자 소자(430)는 솔더 볼(451)을 통해서 제2 솔더 레지스트층(162)에 의해서 외부로 노출된 제6 회로층(136)과 전기적으로 연결된다. 제3 전자 소자(430)는 솔더 볼 (451) 대신에 와이어(미도시)로 제6 회로층(136)과 전기적으로 연결되는 것도 가능하다.

본 발명의 제5 실시 예에 따른 전자 소자를 양면 실장한 구조의 임베디드 기판(350)을 도 31의 임베디드 기판(310)을 예시로 하여 도시 및 설명하였다. 그러나 제5 실시 예의 임베디드 기판(350)에는 도 21, 도 32 내지 도 34의 임베디드 기판이 적용되는 것도 가능하다.

이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

10: 코어 기판
20: 제1 기판
30: 제2 기판
100, 200: 임베디드 기판
110: 금속 적층판
111: 코어 절연층
112: 코어 금속층
113: 제1 관통홀
114: 제2 관통홀
121: 제1 관통 비아
122, 211: 제1 비아
123, 212: 제2 비아
125: 제2 관통 비아
131: 제1 회로층
132: 제2 회로층
133: 제3 회로층
134: 제4 회로층
135: 제5 회로층
136: 제6 회로층
139: 실장 패드
141: 제1 절연층
142: 제2 절연층
143: 제3 절연층
144: 제4 절연층
145: 플러깅재
151: 제1 금속층
152: 제2 금속층
153: 제3 금속층
154: 제4 금속층
155: 제5 금속층
156: 제6 금속층
161: 제1 솔더 레지스트층
162: 제2 솔더 레지스트층
171: 제1 도금층
172: 제2 도금층
190: 캐비티
191: 제1 캐비티
192: 제2 캐비티
213: 제3 비아
214: 제4 비아
310, 320, 330, 340, 350: 전자 소자가 배치된 임베디드 기판
410: 제1 전자 소자
420: 제2 전자 소자
451: 솔더 볼
452: 와이어
510: 제1 에칭 레지스트
511: 제1 개구부
520: 제2 에칭 레지스트
521: 제2 개구부
600: 보호층
A: 실장 영역

Claims

하부에 실장 패드가 형성된 코어 기판;
상기 코어 기판 하부에 형성되며, 제1 캐비티가 형성된 제1 기판; 및
상기 제1 기판 하부에 형성되며, 제2 캐비티가 형성된 제2 기판;
을 포함하며,
상기 제1 캐비티와 제2 캐비티는 서로 연결되며 상기 실장 패드를 외부로 노출하도록 형성된 임베디드 기판.
청구항 1에 있어서,
상기 캐비티에 배치되어 상기 실장 패드와 전기적으로 연결되는 제1 전자 소자를 더 포함하는 임베디드 기판.
청구항 1에 있어서,
상기 제2 캐비티는 상기 제1 캐비티보다 큰 직경을 갖도록 형성되어 상기 제1 기판의 회로층 일부가 외부로 노출되는 임베디드 기판.
청구항 3에 있어서,
상기 제1 캐비티에 배치되어 상기 실장 패드와 전기적으로 연결되는 제1 전자 소자를 더 포함하는 임베디드 기판.
청구항 4에 있어서,
상기 제1 전자 소자는 외부로 노출된 제1 기판의 회로층과 전기적으로 더 연결되는 임베디드 기판.
청구항 4에 있어서,
상기 제2 캐비티에 배치되는 제2 전자 소자를 더 포함하는 임베디드 기판.
청구항 6에 있어서,
상기 제2 전자 소자는 상기 외부로 노출된 제1 기판의 회로층과 전기적으로 연결되는 임베디드 기판.
청구항 7에 있어서,
상기 제2 전자 소자는 상기 제1 전자 소자의 하면에 적층된 임베디드 기판.
청구항 1에 있어서,
상기 코어 기판의 상부에 실장되는 제3 전자 소자를 더 포함하는 임베디드 기판.
하부에 실장 패드가 형성된 코어 기판을 준비하는 단계;
상기 실장 패드를 덮도록 보호층을 형성하는 단계;
상기 코어 기판 하부에 상기 보호층이 삽입되는 제1 캐비티가 형성된 제1 기판을 형성하는 단계;
상기 제1 기판 하부에 상기 제1 캐비티 하부에 위치하는 제2 캐비티가 형성된 제2 기판을 형성하는 단계; 및
상기 보호층을 제거하는 단계;
를 포함하며, 상기 제1 캐비티와 상기 제2 캐비티는 서로 연결되며 상기 실장 패드를 외부로 노출하는 임베디드 기판의 제조 방법.
청구항 10에 있어서,
상기 제1 기판을 형성하는 단계는,
상기 보호층이 삽입되는 제1 캐비티가 형성된 제1 기판의 절연층을 상기 코어 기판 하부에 형성하는 단계; 및
상기 제1 캐비티의 하부를 막도록 형성된 회로 패턴을 포함하는 제1 기판의 회로층을 상기 절연층의 하면에 형성하는 단계;
를 포함하는 임베디드 기판의 제조 방법.
청구항 11에 있어서,
상기 제2 기판을 형성하는 단계는,
상기 제1 캐비티 하부에 위치하는 제2 캐비티가 형성된 제2 기판의 절연층을 상기 제1 기판 하부에 형성하는 단계; 및
상기 제2 기판의 절연층 하면에 형성되어 상기 제2 캐비티의 하부를 막는 금속층을 형성하는 단계; 및
상기 금속층을 패터닝하여 제2 기판의 회로층을 형성하는 단계;
를 포함하며,
상기 제2 기판의 회로층을 형성할 때, 상기 제1 캐비티 하부에 형성된 회로 패턴과 상기 제2 캐비티의 하부에 형성된 금속층이 제거되는 임베디드 기판의 제조 방법.
청구항 10에 있어서,
상기 보호층을 제거하는 단계 이후에,
제1 전자 소자를 상기 제1 캐비티 및 제2 캐비티에 배치하여 상기 실장 패드와 전기적으로 연결하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
청구항 10에 있어서,
상기 제2 기판을 형성하는 단계에서,
상기 제2 캐비티는 상기 제1 캐비티보다 큰 직경을 갖도록 형성되어 상기 제1 기판의 회로층의 일부를 노출하는 임베디드 기판의 제조 방법.
청구항 14에 있어서,
상기 보호층을 제거하는 단계 이후에,
제1 전자 소자를 상기 제1 캐비티에 배치하여 상기 실장 패드와 전기적으로 연결하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
청구항 15에 있어서,
상기 제1 전자 소자를 상기 실장 패드와 전기적으로 연결하는 단계는,
상기 제1 전자 소자를 상기 외부로 노출된 제1 기판의 회로층과 전기적으로 연결하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
청구항 15에 있어서,
상기 제1 전자 소자를 상기 실장 패드와 전기적으로 연결하는 단계 이후에,
제2 전자 소자를 상기 제2 캐비티에 배치하여 상기 외부로 노출된 제2 기판의 회로층과 전기적으로 연결하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
청구항 17에 있어서,
상기 제2 전자 소자는 상기 제1 전자 소자의 하면에 적층되는 임베디드 기판의 제조 방법.
청구항 10에 있어서,
상기 보호층을 형성하는 단계에서,
상기 보호층은 상기 제1 캐비티의 깊이와 동일한 두께를 갖도록 형성되는 임베디드 기판의 제조 방법.
청구항 10에 있어서,
상기 보호층을 형성하는 단계 이후에,
상기 코어 기판의 상부에 제3 전자 소자를 실장하는 단계를 더 포함하는 임베디드 기판의 제조 방법.