KR101634067B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

반도체 패키지의 상, 하부를 전기적으로 연결하는 도전성 통로가 마련되는 반도체 패키지 및 그 제조방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 반도체 칩과, 반도체 칩이 수용되는 수용부를 포함하는 기판과, 반도체 칩과 기판을 일체화하도록 몰딩하는 봉지재와, 기판을 상하 방향으로 관통하는 관통배선과, 반도체 칩과 관통배선의 일 측을 전기적으로 연결하는 배선부와, 관통배선의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부접속부를 포함하고, 배선부의 배선층은 관통배선과 접속하도록 마련된다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 패키지의 상, 하부를 전기적으로 연결하는 도전성 통로가 마련되는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 칩의 제조 공정의 지속적인 발전에 따라, 반도체 칩의 크기도 지속적으로 감소해 왔다. 현재에는, 반도체 칩의 크기가 매우 축소되어, 반도체 패키지를 형성할 때 전기적 연결을 위하여 패키지 크기를 증가시킬 필요가 있는 경우도 발생하고 있다. 이러한 발달 과정에서 제시된 반도체 패키지 기술 중의 하나가 팬아웃 패키지(Pan-out Package)이다.
또한, 팬아웃 패키지의 외측 영역에 상하 수직으로 신호를 전달하는 패턴 구조를 형성하여 동종의 패키지 또는 이종의 패키지를 상하로 적층하여 동일한 실장 면적에서 메모리 용량의 확장이나 반도체의 동작 성능을 향상시키는 기술 역시 병행하여 여러 가지 형태로 개발되고 있다.
팬아웃 패키지 구조는 회로기판 내부에 반도체 칩을 실장하는 임베디드 구조나 반도체 칩의 최종 입출력 단자인 솔더볼을 상기 반도체 칩의 외주면에 배치시키는 것으로, 일반적으로 반도체 패키지의 상, 하부를 전기적으로 연결하는 도전성 통로를 마련하기 위해 기판에 비아홀(via-hole)을 형성하고, 비아홀과 반도체 칩을 전기적으로 연결하기 위하여 금속 재배선층을 형성한다.
기존의 비아홀이 형성된 팬아웃 패키지의 경우, 반도체 칩의 패드와 비아홀을 접속하기 위하여 비아홀이 형성되는 기판의 상면에 금속 패드를 형성하고, 동시에 외부 기판과 비아홀을 접속하기 위하여 기판의 하면에 금속 패드를 형성하게 된다. 또한 기판 상면에는 금속 패드 위에 제1절연층을 형성하고, 금속 재배선층을 통해 반도체 칩의 패드와 비아홀을 전기적으로 연결한 후 제2절연층을 도포한다.
그러나 이러한 구조에서는 기판 상면의 금속 패드가 일정 두께 이상의 단차를 갖기 때문에, 제1절연층을 균일하게 형성하기 위해서는 금속 패드보다 두껍게 절연층을 도포해야 하는 제약이 따른다. 절연층을 두껍게 형성하여야 하기 때문에 절연 재료 선택에 제약이 따를 뿐만 아니라, 미세 피치 패터닝에도 한계에 직면하게 된다.
등록특허공보 10-1362714(2014.02.13. 공고)에는 절연 기판을 관통하여 위치하는 관통 배선을 포함하는 반도체 패키지 및 그 제조방법이 개시되어 있다.
등록특허공보 10-1362714(2014.02.13. 공고)
본 발명의 실시예는 박형으로 제조 가능한 반도체 패키지 및 그 제조방법에 관한 것이다.
또한, 기판을 관통하는 관통배선과 배선층 사이에 별도의 금속패드 등을 삽입하지 않으면서도 배선층을 적층할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 일 측면에 따르면, 반도체 칩; 상기 반도체 칩이 수용되는 수용부를 포함하는 기판; 상기 반도체 칩과 상기 기판을 일체화하도록 몰딩하는 봉지재; 상기 기판을 상하 방향으로 관통하는 관통배선; 상기 반도체 칩과 상기 관통배선의 일 측을 전기적으로 연결하는 배선부; 및 상기 관통배선의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부접속부;를 포함하고, 상기 배선부의 배선층은 상기 관통배선과 접촉하도록 마련되는 반도체 패키지가 제공될 수 있다.
상기 배선부와 접속되는 상기 관통배선의 단부는 상기 기판과 동일 평면 상에 마련되는 반도체 패키지가 제공될 수 있다.
상기 배선부와 접속되는 상기 관통배선의 단부는 상기 기판의 일 면으로부터 +20μm 내지 -20μm 사이의 범위에서 돌출되거나 동일 평면 상이거나 함몰되도록 마련되는 반도체 패키지가 제공될 수 있다.
상기 반도체 칩과 상기 기판과 상기 봉지재는 동일 평 상에 마련되고, 상기 배선부는, 상기 반도체 칩과 상기 기판과 상기 봉지재 상에 적층되되 상기 반도체 칩의 신호패드와 상기 관통배선을 노출하는 제1절연층과, 상기 제1절연층 상에 마련되고 상기 신호패드와 상기 관통배선을 전기적으로 연결하는 배선층과, 상기 제1절연층과 상기 배선층 상에 마련되는 제2절연층을 포함하는 반도체 패키지가 제공될 수 있다.
상기 제1절연층은 상기 신호패드와 상기 관통배선을 각각 노출하는 개구부를 포함하고, 상기 배선층은 상기 제1절연층의 개구부를 충진하여 상기 신호패드 및 상기 관통배선과 접속되는 반도체 패키지가 제공될 수 있다.
상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고, 상기 관통배선은 상기 비아홀의 내주면을 둘러싸도록 마련되며, 상기 관통배선에 형성되는 비아홀에는 관통부재가 충전되는 반도체 패키지가 제공될 수 있다.
상기 관통부재는 비도전성 레진으로 마련되는 반도체 패키지가 제공될 수 있다.
상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고, 상기 관통배선은 상기 비아홀에 충전되는 도전성 물질로 마련되는 반도체 패키지가 제공될 수 있다.
상기 관통배선은 도전성 페이스트로 마련되는 반도체 패키지가 제공될 수 있다.
상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고, 상기 관통배선을 노출하는 상기 제1절연층의 개구부는 상기 비아홀의 모서리를 내부에 수용하도록 마련되는 반도체 패키지가 제공될 수 있다.
일 면이 상기 관통배선과 부착되고 타 면이 상기 외부접속부와 부착되며, 도전성 물질로 마련되는 패드부를 더 포함하는 반도체 패키지가 제공될 수 있다.
일 면이 상기 관통배선과 부착되고 타 면이 상기 외부접속부와 부착되며, 도전성 물질로 마련되는 패드부를 더 포함하고, 상기 패드부가 부착되는 관통배선의 단부는 상기 기판으로부터 돌출되어 외측으로 연장되도록 마련되는 반도체 패키지가 제공될 수 있다.
상기 기판과 상기 관통배선의 단부 사이에는 금속 층이 개재되는 반도체 패키지가 제공될 수 있다.
본 발명의 다른 측면에 따르면, 반도체 칩이 수용되는 수용부와 상기 수용부의 외측에서 상하 방향으로 관통되는 비아홀이 형성되는 기판을 준비하고, 상기 비아홀의 상하 방향을 따라 관통배선을 형성하고, 상기 기판의 일 면을 평탄화하여 상기 기판과 상기 관통배선이 동일 평면 상에 위치하도록 하고, 상기 수용부에 반도체 칩을 수용하고, 상기 반도체 칩과 상기 기판 상에 절연층을 적층하되 상기 절연층은 상기 반도체 칩의 신호패드와 상기 관통배선을 노출하도록 적층되고, 상기 절연층 상에 상기 신호패드와 상기 관통배선을 전기적으로 연결하도록 배선층을 형성하는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 관통배선을 형성하는 방법은 증착 또는 도금 공정을 사용하여 상기 비아홀의 내주면을 둘러싸도록 하는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 관통배선은 상기 기판의 양 면 상에 증착 또는 도금되고, 상기 기판의 양 면에 마련되는 관통배선은 상기 비아홀의 내주면을 통해 연결되는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 관통배선의 중공부에 관통부재를 충진하는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 관통배선은 상기 기판의 양 면 상에 증착 또는 도금되고, 상기 기판의 양 면에 마련되는 관통배선은 상기 비아홀의 내주면을 통해 연결되고, 상기 관통배선의 중공부에 관통부재를 충진하며, 상기 기판의 일 면에 마련되는 관통배선과 상기 관통부재 상에 도전성 물질로 마련되는 패드부를 적층하는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 기판의 일 면에 마련되는 상기 패드부에 드라이 필름(dry film)을 부착하여 패터닝(patterning)하고, 상기 드라이 필름이 부착된 부분을 제외한 부분의 상기 패드부와 상기 관통배선을 제거하는 에칭(etching) 공정을 더 포함하는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 패터닝에 의해 상기 패드부가 존재하는 면에 대향되는 면을 평탄화하는 공정을 더 포함하는 반도체 패키지의 제조방법이 제공될 수 있다.
상기 평탄화 공정에 의해 상기 기판과 상기 관통배선과 상기 관통부재가 동일 평면 상에 마련되는 반도체 패키지의 제조방법이 제공될 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 칩과, 상기 반도체 칩이 수용되는 수용부를 포함하는 기판과, 상기 반도체 칩과 상기 기판을 일체화하도록 몰딩하는 봉지재와, 상기 기판을 상하 방향으로 관통하는 관통배선과, 상기 반도체 칩과 상기 관통배선의 일 측을 전기적으로 연결하는 배선부와, 상기 관통배선의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부접속부를 포함하고, 상기 반도체 칩과 상기 기판과 상기 봉지재는 동일 평 상에 마련되고, 상기 배선부는, 상기 반도체 칩과 상기 기판과 상기 봉지재 상에 적층되되 상기 반도체 칩의 신호패드와 상기 관통배선을 노출하는 제1절연층과, 상기 제1절연층 상에 마련되고 상기 신호패드와 상기 관통배선을 전기적으로 연결하는 배선층과, 상기 제1절연층과 상기 배선층 상에 마련되는 제2절연층을 포함하고, 상기 배선부와 접속되는 상기 관통배선의 단부는 상기 기판과 동일 평면 상에 마련되며, 상기 배선부의 배선층은 상기 관통배선과 접촉하도록 마련되는 제1반도체 패키지와 제2반도체 패키지를 포함하고, 상기 제1반도체 패키지와 상기 제2반도체 패키지는 상하로 위치하여 패키지 온 패키지(package-on-package)를 형성하고, 아래에 위치하는 상기 제1반도체 패키지의 제2절연층은 상기 배선층의 일부를 노출하도록 마련되고, 위에 위치하는 상기 제2반도체 패키지의 외부접속부는 상기 제1반도체 패키지의 배선층과 전기적으로 접속되도록 마련되는 반도체 패키지가 제공될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 반도체 칩과 배선층 사이에 마련되는 절연층의 두께를 얇게 할 수 있으므로, 박형의 패키지를 제조 가능하게 하고, 절연층의 재료 선택의 폭이 넓어질 수 있다. 따라서 다양한 적용제품의 요구에 따라 적합한 신뢰성을 갖는 절연 재료를 선택할 수 있으며, 미세 피치 패터닝이 가능하다.
또한, 반도체 칩의 활성면과 전체 빌드업 층 사이의 두께를 최소화함으로써 센싱 감도를 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 반도체 패키지를 A-A 선을 따라 절단한 평면도이다.
도 3은 본 발명의 제1실시예에 따른 관통배선과 배선층의 결합 구조를 나타내는 확대도이다.
도 4는 본 발명의 제2실시예에 따른 관통배선과 배선층의 결합 구조를 나타내는 확대도이다.
도 5는 본 발명의 제3실시예에 따른 관통배선과 배선층의 결합 구조를 나타내는 확대도이다.
도 6 내지 도 20은 본 발명의 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 21는 도 1의 반도체 패키지가 복수로 적층된 패키지-온-패키지의 단면도이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1 내지 도 3을 참고하여 본 발명의 실시예에 따른 반도체 패키지(100)를 설명하도록 한다. 도 1은 본 발명의 실시예에 따른 반도체 패키지(100)의 단면도이고, 도 2는 도 1의 반도체 패키지(100)를 A-A 선을 따라 절단한 평면도이며, 도 3은 본 발명의 제1실시예에 따른 관통배선(123)과 배선층(132)의 결합 구조를 나타내는 확대도이다.
본 발명의 실시예에 따른 반도체 패키지(100)는 기판(120)과, 기판(120)에 수용되는 반도체 칩(110)과, 반도체 칩(110)의 외측에 마련되는 관통배선(123)과, 반도체 칩(110)과 관통배선(123)을 전기적으로 연결하는 배선부(130)와, 관통배선(123)에 연결되어 외부 회로가 접속되는 외부접속부(150)와, 반도체 칩(110)과 기판(120)을 몰딩하는 봉지재(140)를 포함할 수 있다.
기판(120)은 절연기판으로 마련될 수 있다. 절연기판은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 기판(120)은 평판 형상으로 마련될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 마련될 수 있다.
기판(120)은 반도체 칩(110)을 수용하는 수용부(121)를 포함할 수 있다. 수용부(121)는 기판(120)을 관통하도록 마련될 수 있으며, 기판(120)의 중앙부에 위치할 수 있다. 수용부(121)는 반도체 칩(110)의 너비보다 넓게 마련되어 반도체 칩(110)을 수용할 수 있다. 이 때, 반도체 칩(110)과 수용부(121) 사이에는 후술하는 봉지재(140)가 충진될 수 있다. 또한, 수용부(121)는 도면에 도시된 바와 달리 일 면이 개방되지 않은 홈으로 마련될 수 있다. 또한, 반도체 칩(110)의 너비방향 형상과 동일하도록 마련되어 반도체 칩(110)이 압입되도록 마련될 수 있다.
반도체 칩(110)은 메모리칩이거나 로직칩일 수 있다. 일 예로 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 일 예인 로직칩은 메모리칩들을 제어하는 제어기일 수 있다.
반도체 칩(110)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면(111)일 수 있다. 한편, 반도체 칩(110)의 배면은 비활성면(112)일 수 있다. 이와 달리, 반도체 칩(110)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 반도체 칩(110)의 활성면(111)에는 외부와 신호를 교환하기 위한 신호패드(113)가 복수로 마련될 수 있으며, 신호패드(113)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 신호패드(113)는 반도체 칩(110)과 일체로 형성되는 것을 포함한다.
도 1에는 하나의 반도체 칩(110)을 도시하였지만, 이와 달리 둘 이상의 반도체 칩이 적층되는 형태일 수 있다. 이 때 적층되는 반도체 칩은 동종 제품들이거나 이종 제품들일 수 있다. 예를 들어, 하나의 반도체 칩은 메모리칩이고, 다른 하나의 반도체 칩은 로직칩일 수 있다. 둘 이상의 반도체 칩이 적층되는 반도체 패키지는 SOC(system on chip) 또는 SIP(system in package)일 수 있다. 또한, 복수의 반도체 칩은 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
반도체 패키지(100)가 메인 기판(미도시)에 실장되거나 다른 칩 또는 패키지와 전기적으로 연결되기 위해서는 반도체 칩(110)과 메인 기판 등 사이를 전기적으로 연결하는 전기접속부가 필요하다. 한편, 반도체 칩(110)의 신호패드(113) 간격보다 더 넓은 영역의 메인 기판 접속영역에 반도체 패키지(100)를 실장하기 위해서는 반도체 칩(110)의 외곽으로 회로가 확장되는 형태인 팬아웃 패키지 형태가 마련될 수 있다.
도면에 도시되지는 않았지만, 메인 기판은 회로가 인쇄된 인쇄회로기판(Printed Circuit Board) 또는 리드프레임(Lead Flame)을 포함한다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다.
팬아웃 패키지 형태를 위하여 본 발명의 실시예에 따른 반도체 패키지(100)는 반도체 칩(110)의 신호패드(113) 보다 외측에 마련되어 상하 방향으로 전기적 신호를 전달할 수 있는 관통배선(123)을 포함할 수 있다. 관통배선(123)의 일 측은 반도체 칩(110)과 전기적으로 연결되고, 타 측은 외부접속부(150)와 전기적으로 연결되며, 외부접속부(150)는 메인 기판 또는 다른 칩 또는 패키지에 전기적으로 연결될 수 있다.
관통배선(123)은 기판(120)에 마련되는 비아홀(122)을 통해 상하 방향으로 배치되어 반도체 칩(110)과 메인 기판 등 사이에 데이터 신호 또는 전력 신호 등을 전달할 수 있다. 비아홀(122)은 기판(120)을 관통하도록 형성되며, 기판(120)의 수용부(121) 외곽을 따라 복수로 마련될 수 있다. 도 2를 참고하면, 수용부(121) 외곽을 따라 일 열로 관통배선(123)이 마련되는 것을 알 수 있다. 또는 이와 달리 2열 이상의 관통배선(123)이 마련되거나 수용부(121)의 일 측에만 관통배선(123)이 마련될 수도 있다.
도 3에는 관통배선(123)의 일 실시예가 도시되어 있다. 관통배선(123)은 비아홀(122)의 내주면을 따라 마련되는 도전성 물질일 수 있으며, 비아홀(122)에 코팅되는 금속층일 수 있다. 관통배선(123)은 원기둥 형상으로 마련될 수 있으며, 관통배선(123)의 중공부에는 관통부재(124)가 수용될 수 있다. 관통부재(124)는 비도전성 레진(resin)일 수 있으며, 관통배선(123)의 중공부에 충전되도록 형성될 수 있다. 한편, 관통부재(124)가 도전성 물질로 마련되는 것을 포함한다.
한편, 관통배선(123)은 솔더볼 등의 형태로 마련되어 비아홀(122)을 관통하거나, 비아홀(122)에 충진되는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.
관통배선(123)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
관통배선(123)의 일 측(도 1에서 상측)은 기판(120)과 동일 평면 상에 마련될 수 있으며, 타 측(도 1에서 하측)은 기판(120)으로부터 돌출되도록 마련될 수 있다. 기판(120)으로부터 돌출되는 타 측(또는 하 측)은 외측으로 연장되어 플랜지 형태로 마련될 수 있으며, 기판(120)과 외측으로 연장되는 플랜지부 사이에 금속 층(120a)이 개재될 수 있다. 금속 층(120a)의 일 예로 구리 포일(Cu foil)을 포함할 수 있다.
관통배선(123)의 일 측은 배선부(130)의 배선층(132)과 전기적으로 접속되고, 타 측은 외부접속부(150)와 전기적으로 접속될 수 있다. 한편, 관통배선(123)과 외부접속부(150) 사이에는 패드부(125)가 개재될 수 있다. 패드부(125)는 관통배선(123)과 외부접속부(150)를 전기적으로 연결할 수 있도록 도전성 물질로 마련되고, 외부접속부(150)가 관통배선(123)에 견고하게 접착되도록 할 수 있다. 패드부(125)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
배선부(130)는 반도체 칩(110)의 신호패드(113)와 관통배선(123)의 일 측을 전기적으로 연결하도록 마련될 수 있다. 일 예로, 배선부(130)는 제1절연층(131) 및 제2절연층(133)과 배선층(132)을 포함할 수 있다. 제1절연층(131)과 제2절연층(133)은 절연물질로 이루어져 배선층(132)을 절연하도록 마련된다.
제1절연층(131)은 반도체 칩(110)의 활성면(111)과 봉지재(140)와 기판(120)의 일 면 상에 적층되도록 마련될 수 있다. 또한 제1절연층(131)은 반도체 칩(110)의 신호패드(113)와 관통배선(123)을 노출하여 제1절연층(131) 상에 적층되는 배선층(132)이 신호패드(113) 및 관통배선(123)과 접속될 수 있도록 할 수 있다. 한편, 봉지재(140)가 반도체 칩(110) 및/또는 기판(120)의 일 면을 덮도록 마련되는 경우 제1절연층(131)은 반도체 칩(110) 및/또는 기판(120) 상에 적층되지 않을 수도 있다.
배선층(132)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1절연층(131) 상에 적층될 수 있다. 배선층(132)은 재배선 패턴을 형성함으로써 반도체 칩(110)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 수를 증가시킬 수 있으며, 팬아웃 구조를 가능케 한다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
한편, 배선층(132)은 미리 제조된 구조체로 마련될 수 있으며, 이러한 구조체가 압착, 접착, 또는 리플로우 등에 의해 반도체 칩(110), 봉지재(140), 및 기판(120)에 접착되는 경우를 포함한다.
제2절연층(133)은 제1절연층(131)과 배선층(132) 상에 적층되어 배선층(132)을 외부로부터 절연시키도록 마련된다. 도면에는 제2절연층(133)이 배선층(132)을 밀봉하는 것을 도시하였지만, 이와 달리 제2절연층(133)이 배선층(132)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(132)을 통해 외부(메인 기판, 반도체 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다.
본 발명의 실시예에 따른 반도체 패키지(100)는 관통배선(123)의 일 단이 기판(120) 상에 돌출되지 않을 수 있다. 또한, 관통배선(123)과 배선층(132)이 직접 접속하여 전기적으로 연결될 수 있다. 이 때 접속된다는 의미는 물리적으로 접촉하는 것뿐만 아니라, 도전성 접착층(일 예로, 시드층)을 사이에 두고 접착되는 것 등을 포함한다.
본 발명의 실시예에 따른 반도체 패키지(100)는 관통배선(123)과 배선층(132)을 연결하기 위한 별도의 금속패드가 필요치 않다. 관통배선(123)의 단부에 금속패드가 위치하는 경우 기판(120)의 일 면과 금속패드의 상면 사이에 금속패드의 두께만큼 단차가 생기게 되고, 제1절연층(131)의 두께가 금속패드의 높이보다 크게 마련되어야 하는 제약이 발생한다. 일반적으로, 배선과 배선을 연결하는 데 사용될 수 있는 금속패드는 약 50μm의 두께를 가질 수 있다.
이처럼 관통배선(123)의 단부에 금속패드가 위치하는 경우 반도체 패키지(100)의 두께가 두꺼워져서 경박단소한 제품을 추구하는 목적에 위배되게 된다. 또한, 절연층을 두껍게 형성하기 위해서는 절연 재로 선택에 제약이 발생하고, 미세 피치 패터닝에도 한계가 발생한다.
본 발명의 실시예에 따른 반도체 패키지(100)는 별도의 금속패드를 삭제하면서도 관통배선(123)과 배선층(132)이 직접 접속될 수 있도록 하여 경박단소한 제품의 제조를 가능하게 하고 제품의 적용 범위를 확장시킬 수 있다. 일 예로, 본 발명의 실시예에 따른 반도체 패키지(100)는 센서 장치에 사용될 수 있으며, 특히 지문 센서에 사용될 수 있다.
지문 센서를 포함하는 센서 장치의 경우 반도체 칩(110)의 활성면(111)으로부터 전체 빌드업 층 사이의 두께를 최소로 하는 것이 센싱 감도를 높일 수 있는 방법이다. 본 발명의 실시예에 따른 반도체 패키지(100)의 경우 제1절연층(131)의 두께를 감소시킬 수 있기 때문에 지문 센서 등에 활용도가 높다.
한편, 관통배선(123)의 상측 단부가 기판(120)의 상부면에 대하여 낮은 정도로(약 20μm 이하) 돌출되거나 함몰되는 것을 포함한다. 즉, 관통배선(123)의 상측 단부는 기판의 상부면으로부터 +20μm 내지 -20μm 사이의 범위에서 돌출되거나 동일 평면 상이거나 함몰될 수 있다. 관통배선(123)이 기판(120)으로부터 20μm 이내로 돌출되는 경우에는 앞에서 문제로 지적한 절연층의 재료 선택에 제약이 발생하지 않고, 미세 피치 패터닝에도 문제가 발생하지 않는다. 또한, 관통배선(123)이 기(120)판으로부터 20μm 이내로 함몰되는 경우에도 배선층(132)이 함몰되는 부분을 채우는 데 문제가 되지 않는다.
외부접속부(150)는 관통배선(123)의 타 측에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있다. 외부접속부(150)는 솔더 볼, 솔더 범프, 또는 도전성 볼 등으로 마련될 수 있다. 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있다.
봉지재(140)는 기판(120)과 반도체 칩(110)을 밀봉하여 일체화 할 수 있다. 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 봉지재(140)는 반도체 칩(110)과 기판(120) 사이를 충전할 수 있고, 기판(120)의 외측면을 둘러싸도록 마련되어 외부로부터 보호할 수 있다.
봉지재(140)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 일 예로, 봉지재(140)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 봉지재(140) 내부의 가스 등을 제거할 수 있다. 또한, 봉지재(140)는 도포되거나 인쇄되는 등의 방법으로 마련될 수 있으며, 봉지재(140)의 몰딩 방법은 관련 기술분야에서 통상적으로 사용되는 다양한 기술을 사용할 수 있다.
봉지재(140)의 일 면은 반도체 칩(110)의 신호패드와 관통배선(123)의 일 단부를 노출시키도록 마련될 수 있다. 도면에는 봉지재(140)의 일 면과 반도체 칩(110)의 활성면(111)과 기판(120)의 일 면이 동일 평면 상에 마련되는 것을 도시하였다. 봉지재(140)를 평탄화하는 공정은 그라인딩, 샌딩, 또는 에칭 등을 포함한다.
그리고 봉지재(140)의 타 면은 반도체 칩(110)의 비활성면(112)을 덮도록 마련되어 반도체 칩(110)을 기밀하고 견고하게 밀봉할 수 있다. 또는 요구되는 반도체 패키지(100)의 특성에 따라 반도체 칩(110)의 비활성면을 노출시키도록 마련될 수 있다. 일 예로, 봉지재(140)의 일 면과 반도체 칩(110)의 비활성면(112)이 동일 평면 상에 마련됨으로써, 반도체 패키지(100)의 두께가 감소하고 반도체 칩(110)의 열방출에 유리할 수 있다.
도 4는 본 발명의 제2실시예에 따른 관통배선(123)과 배선층(132-1)의 결합 구조를 나타내는 확대도이다.
도 4를 참고하면, 제1절연층(131-1)은 관통배선(123)이 전부 노출되도록 형성될 수 있다. 제1절연층(131-1)은 배선층(132-1)과 관통배선(123)을 연결하기 위해서 개구부가 마련되는데, 개구부의 폭이 기판(120)의 비아홀(122)의 외경보다 크게 마련될 수 있다. 배선층(132-1)은 패턴이 형성되는 과정에서 제1절연층(131-1)의 개구부를 충진하게 되므로, 관통배선(123)의 단부 전면과 배선층(132-1)이 접촉하게 된다. 도 3과 도 4를 비교할 때 관통배선(123)과 배선층(132-1)의 접촉면적이 상이함을 알 수 있다. 관통배선(123)과 배선층(132-1)의 접촉면적이 커질수록 전기적 신호전달의 신뢰성이 상승될 수 있다.
도 5는 본 발명의 제3실시예에 따른 관통배선(123-1)과 배선층(132)의 결합 구조를 나타내는 확대도이다.
도 5를 참고하면, 관통배선(123-1)은 비아홀(122)을 채우도록 마련될 수 있다. 일 예로, 관통배선(123-1)은 비아홀(122)을 충진하는 도전성 페이스트일 수 있다. 본 발명의 제3실시예에 따른 관통배선(123-1)은 도전성 페이스트를 사용함으로써 제조 단가를 줄일 수 있고, 제조 공정이 단순해질 수 있다.
도 6 내지 도 20은 본 발명의 실시예에 따른 반도체 패키지(100)의 제작 공정을 나타내는 단면도이다.
도 6은 수용부(121)가 형성되는 기판(120)이 제공되는 과정을 도시한다. 기판(120)은 절연 물질을 포함할 수 있다. 예를 들어 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 기판(120)은 평판 형상으로 마련될 수 있으나, 원형 또는 다각형 형상으로 마련되는 것도 가능하다.
수용부(121)는 반도체 칩(110)을 수용하는 공간을 형성하는 것으로, 반도체 칩(110)의 형상에 대응하는 형상으로 마련될 수 있다. 일 예로, 사각형의 반도체 칩(110)을 수용하는 경우 수용부(121)의 너비 방향 형상은 사각형으로 마련될 수 있다. 또한, 수용부(121)는 기판(120)을 관통하도록 마련될 수 있다. 또는 일 면이 개방되지 않는 홈으로 마련되는 것도 가능하다.
기판(120)의 양 면에는 금속 층(120a)이 적층될 수 있다. 일 예로, 금속 층(120a)은 구리 포일(Cu foil)로 마련될 수 있다.
도 7은 비아홀(122)을 형성하는 과정을 도시한다. 비아홀(122)은 기판(120)을 상하 방향으로 관통하도록 마련되며, 수용부(121)의 외곽에 마련될 수 있다. 비아홀(122)은 단면이 원형일 수 있으나 다른 형상으로 마련되는 것을 포함한다. 비아홀(122)은 수용부(121)의 둘레를 따라 복수로 마련될 수 있으며, 도 7과 달리 수용부(121)의 외곽 한 방향에 둘 이상의 비아홀(122)이 관통될 수도 있다.
도 6의 수용부(121)를 형성하는 과정과 도 7의 비아홀(122)을 형성하는 과정은 동시에 수행될 수 있으며, 어느 하나가 선행될 수 있다. 또한 도면과 달리 비아홀(122)이 수용부(121) 보다 먼저 형성되는 것도 가능하다.
수용부(121)와 비아홀(122)을 형성하는 공정은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(laser ablation) 공정 등을 이용하여 수행할 수 있다.
도 8은 비아홀(122)에 관통배선(123)을 형성하는 과정을 도시한다. 관통배선(123)은 도전성 물질로 마련될 수 있으며, 금속을 포함할 수 있다. 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 관통배선(123)은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정으로 비아홀(122)에 증착 또는 충진될 수 있다. 일 예로, 비아홀(122)의 내면을 둘러싸도록 마련되는 금속 코팅층일 수 있으며, 내부에 관통홀이 형성될 수 있다. 다른 예로는, 비아홀(122)에 충진되는 도전성 페이스트 또는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.
도 8에는 관통배선(123)의 양 측이 기판(120)의 양 면을 덮도록 형성되는 것이 도시되어 있다. 이는 도금 또는 스퍼터링 등의 공정을 이용하는 경우에 관통배선(123)이 기판(120)의 노출된 면에 적층될 수 있기 때문이다.
도 9는 관통배선(123)의 관통홀에 관통부재(124)가 충전되는 과정을 도시한다. 관통부재(124)는 도전성 또는 비도전성 물질을 포함한다. 관통부재(124)가 도전성 물질로 마련되는 경우 유동성을 가지는 도전성 페이스트(conductive paste)를 관통배선(123)의 관통홀에 충전한 후 고형화하여 형성할 수 있다. 도전성 페이스트는 금속 분말 및/또는 탄소 분말과 액상 레진(resin)의 혼합물일 수 있으며, 은(Ag), 솔더(SnAg), 및 금(Au) 중 하나 이상이 코팅된 구리(Cu)로 마련될 수 있다. 또는 관통부재(124)는 비도전성 레진(resin)일 수 있으며, 관통배선(123)의 중공부에 충전되도록 형성될 수 있다. 관통부재(124)는 경화 타입과 소결 타입을 포함하고, 프린팅, 토금, 제팅(Jetting) 등에 의한 방법으로 충진될 수 있다.
한편, 관통부재(124)를 충진한 후에 평탄화 공정을 거쳐 관통배선(123)과 관통부재(124)가 평탄면을 형성하도록 할 수 있다.
도 10은 관통배선(123)의 양 측에 패드부(125: 125a, 125b)를 형성하는 과정을 도시한다. 패드부(125)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 패드부(125)는 관통배선(123)과 외부접속부(150)의 전기적 접촉을 개선하도록 마련될 수 있고, 예를 들어 접촉각이나 젖음성을 개선할 수 있다. 패드부(125)는 증착, 무전해 도금, 전해 도금, 또는 프린팅 등의 공정을 이용하여 관통배선(123)과 관통부재(124) 상에 적층될 수 있다.
패드부(125)는 도 9와 같이 기판(120)의 양 면에 적층되는 관통배선(123) 상에 모두 적층될 수 있고, 기판(120)의 양 면 중 어느 한 면에 적층되는 관통배선(123) 상에만 적층될 수 있다. 한편, 패드부(125)를 형성하는 공정은 선택적(optionally)이며, 경우에 따라서는 생략될 수 있다.
도 11은 관통배선(123)과 패드부(125a)의 일부를 제거하는 과정을 도시한다. 기판(120)의 상면에는 관통부재(124)만을 남기고 패드부(125a)와 기판(120)의 상면을 덮고 있던 관통배선(123)과 금속 층(120a)이 제거될 수 있다. 또한 기판(120)의 하면에는 일정 범위만을 남기고 패드부(125b)와 기판(120)의 상면을 덮고 있던 관통배선(123)과 금속 층(120a)이 제거될 수 있다.
일 예로, 기판(120)의 하면에서 패드부(125b)를 남길 부위에만 드라이 필름(dry film)(미도시)을 부착하여 패터닝(patterning) 한 후에 패턴 에칭(pattern etching) 공정을 거쳐, 드라이 필름이 부착되지 않은 부위의 패드부(125b)와 관통배선(123)과 금속 층(120a)이 제거될 수 있다.
도 12는 기판(120)의 상면을 평탄화하는 과정을 도시한다. 평탄화 공정은 그라인딩, 샌딩, 또는 에칭 등을 사용할 수 있다. 평탄화 공정에 의해 기판(120) 상면과 관통배선(123)과 관통부재(124)가 동일 평면을 형성할 수 있다. 도 11에 도시된 바와 달리 기판(120) 상면에 관통배선(123), 금속 층(120a), 및/또는 패드부(125b)의 일부 또는 전부가 남아 있는 경우에도 평탄화 공정에 의해 제거될 수 있다.
도 13은 외부접속부(150)를 부착하는 과정을 도시한다. 외부접속부(150)는 기판(120) 하면에 남아있는 패드부(125)에 부착되어 관통배선(123)과 전기적으로 연결될 수 있다. 외부접속부(150)는 관통배선(123)에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩(110) 또는 패키지 등과 전기적으로 연결될 수 있다. 외부접속부(150)는 솔더 볼, 솔더 범프, 또는 도전성 볼 등으로 마련될 수 있다. 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있다.
도 14는 제1캐리어(160) 상에 기판(120)과 반도체 칩(110)을 부착하는 과정을 도시한다. 일 예로, 제1캐리어(160) 상면에는 제1접착부(161)가 적층되어 기판(120)과 반도체 칩(110)을 고정할 수 있다. 제1캐리어(160)는 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 제1접착부(161)는 액상 접착제 또는 접착 테이프일 수 있다.
기판(120)은 평탄화 된 면(도 13에서 기판(120)의 상면)이 제1캐리어(160) 상에 부착되어 외부접속부(150)가 상방에 위치할 수 있다. 반도체 칩(110)은 기판(120)의 수용부(121)에 삽입되어 활성면(111)이 제1캐리어(160) 상에 부착될 수 있다. 반도체 칩(110)은 신호패드(113)가 형성된 활성면(111)이 제1접착부(161)에 부착되고 비활성면(112)이 상부로 노출된다.
한편, 반도체 칩(110)은 기판(120)의 수용부(121) 내측면과 이격되도록 위치하여 고정될 수 있다. 즉, 수용부(121)의 평면 면적이 반도체 칩(110)의 평면 면적에 비하여 클 수 있다. 대안적으로, 반도체 칩(110)의 측면과 기판(120) 수용부(121)의 내측면이 서로 접촉하도록 위치할 수 있다. 예를 들어, 수용부(121)의 평면 면적이 반도체 칩(110)의 평면 면적과 거의 동일할 수 있다.
도면에는 기판(120)과 반도체 칩(110)의 두께가 동일하여 제1캐리어(160)에 부착하였을 때 기판(120)의 일 면과 반도체의 비활성면(112)이 동일 높이를 가지도록 도시되어 있다. 한편, 반도체 칩(110)의 높이는 기판(120)의 높이에 비하여 작을 수 있다. 이 경우 반도체 칩(110)의 상부면은 기판(120)의 상부면에 대하여 단차를 가질 수 있다.
도 15는 봉지재(140)를 몰딩하는 과정을 도시한다. 봉지재(140)는 기판(120)과 반도체 칩(110)을 밀봉하여 일체화 할 수 있다. 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
봉지재(140)는 반도체 칩(110)과 기판(120) 사이를 충전할 수 있고, 기판(120)의 외측면을 둘러싸도록 마련되어 외부로부터 보호할 수 있다. 또한, 봉지재(140)는 상면이 기판(120)의 상면과 반도체 칩(110)의 비활성면(112) 보다 높으면서 외부접속부(150)의 단부를 노출할 수 있도록 마련될 수 있다. 봉지재(140)는 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성할 수 있다.
봉지재(140)를 몰딩하는 방법의 일 예로 금형 내부에 액상의 봉지재(140)를 주입한 후 열공정을 통하여 경화하는 방법을 사용할 수 있다. 액상의 봉지재(140)는 상부 금형과 하부 금형 사이에 주입되어 반도체 칩(110)과 기판(120) 사이를 충진할 수 있다. 도면에는 봉지재(140)를 몰딩하기 위한 금형을 생략하였다.
도 16은 제1캐리어(160)와 제1접착부(161)를 제거하고, 제2캐리어(170) 상에 봉지재(140)의 상면을 부착하는 과정을 도시한다. 봉지재(140)로 일체화된 패키지 중간 제품은 외부접속부(150)가 아래를 향하도록 하여 제2캐리어(170)에 고정될 수 있다. 일 예로, 제2캐리어(170) 상면에는 제2접착부(171)가 적층되어 봉지재(140)로 일체화된 패키지 중간 제품을 고정할 수 있다. 한편, 제1캐리어(160)를 제거함으로써 반도체 칩(110)의 활성면(111)과 관통배선(123)이 노출된다. 제2캐리어(170)는 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 제2접착부(171)는 액상 접착제 또는 접착 테이프일 수 있다.
제2접착부(171)는 봉지재(140)의 일 면을 부착하면서도 봉지재(140)로부터 돌출된 외부접속부(150)를 수용할 수 있다. 일 예로, 제2접착부(171)는 탄성을 가지도록 마련될 수 있다.
도 17은 제1절연층(131)을 형성하는 과정을 도시한다. 제1절연층(131)은 반도체 칩(110)과 기판(120)과 봉지재(140)를 덥도록 적층될 수 있다. 이 때, 제1절연층(131)은 관통배선(123)과 신호패드(113)를 노출하도록 마련될 수 있다. 제1절연층(131)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1절연층(131)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
도 18은 배선층(132)을 형성하는 과정을 도시한다. 배선층(132)은 제1절연층(131) 상에 적층되고, 신호패드(113)와 관통배선(123)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(132)은 제1절연층(131)의 개구된 부분을 충진할 수 있고, 이 과정에서 신호패드(113) 및 관통배선(123)과 접속될 수 있다.
배선층(132)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선층(132)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다. 또한, 배선층(132)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 신호패드(113), 관통배선(123), 및/또는 봉지재(140)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 19는 제2절연층(133)을 형성하는 과정을 도시한다. 제2절연층(133)은 제1절연층(131)과 배선층(132)의 노출된 면에 적층될 수 있다. 도면에는 제2절연층(133)이 배선층(132)이 외부로 노출되지 않도록 덥는 것을 도시하였지만, 이와 달리 제2절연층(133)의 일부가 제거되어 배선층(132)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(132)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 제2절연층(133)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
도 20은 제2캐리어(170)와 제2접착부(171)를 제거하여 본 발명의 실시예에 따른 반도체 패키지(100)가 제공되는 과정을 도시한다. 제2캐리어(170)를 제거함으로써 외부접속부(150)가 노출된다.
도 21는 도 1의 반도체 패키지(100)가 복수로 적층된 패키지-온-패키지(Package-On-Package, POP)의 단면도이다. 패키지-온-패키지는 복수의 반도체 패키지들(100-1, 100-2)이 수직으로 적층되는 구조일 수 있다. 구체적으로, 하부 반도체 패키지(100-1) 상에 상부 반도체 패키지(100-2)가 위치할 수 있으며, 하부 반도체 패키지(100-1)의 제2절연층(133)은 배선층(132)의 일부를 노출하도록 제공되고, 상부 반도체 패키지(100-2)의 외부접속부(150)(150)가 노출된 하부 반도체 패키지(100-1)의 배선층(132)에 접속될 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
100: 반도체 패키지, 110: 반도체 칩,
111: 활성면, 112: 비활성면,
113: 신호패드, 120: 기판,
121: 수용부, 122: 비아홀,
123: 관통배선, 124: 관통부재,
125: 패드부, 130: 배선부,
131: 제1절연층, 132: 배선층,
133: 제2절연층, 140: 봉지재,
150: 외부접속부, 160: 제1캐리어,
161: 제1접착부, 170: 제2캐리어,
171: 제2접착부.

Claims (22)

  1. 반도체 칩;
    상기 반도체 칩이 수용되는 수용부를 포함하는 기판;
    상기 반도체 칩과 상기 기판을 일체화하도록 몰딩하는 봉지재;
    상기 기판을 상하 방향으로 관통하는 관통배선부;
    상기 반도체 칩의 활성면과 상기 관통배선부의 일 측을 전기적으로 연결하는 배선부; 및
    상기 관통배선부의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부접속부;를 포함하고,
    상기 기판은 상기 수용부의 외측에 상하 방향으로 관통되는 비아홀이 형성되고,
    상기 관통배선부는 상기 비아홀의 내주면을 둘러싸도록 마련되는 관통배선과, 상기 관통배선의 내부를 충전하는 관통부재를 포함하고,
    상기 반도체 칩의 활성면과 상기 기판의 일 면과 상기 봉지재의 일 면은 동일 평면을 이루도록 배치되고,
    상기 배선부는 상기 동일 평면 상에 적층되되 상기 반도체 칩의 신호패드와 상기 관통배선을 노출하는 제1절연층과, 상기 제1절연층 상에 마련되고 상기 신호패드와 상기 관통배선을 전기적으로 연결하는 배선층과, 상기 제1절연층과 상기 배선층 상에 마련되는 제2절연층을 포함하고,
    상기 관통배선의 상기 배선층과 접속되는 단부는 상기 기판의 일 면과 동일 평면을 이루도록 마련되고, 상기 관통배선의 반대 단부는 상기 기판의 외측으로 돌출되도록 마련되고,
    상기 배선층은 상기 관통배선과 직접 접속하도록 마련되는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1절연층은 상기 신호패드와 상기 관통배선을 각각 노출하는 개구부를 포함하고,
    상기 배선층은 상기 제1절연층의 개구부를 충진하여 상기 신호패드 및 상기 관통배선과 접속되는 반도체 패키지.
  6. 삭제
  7. 제1항에 있어서,
    상기 관통부재는 비도전성 레진으로 마련되는 반도체 패키지.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 관통배선을 노출하는 상기 제1절연층의 개구부는 상기 비아홀의 모서리를 내부에 수용하도록 마련되는 반도체 패키지.
  11. 삭제
  12. 제1항에 있어서,
    상기 관통배선부는, 일 면이 상기 관통배선의 반대 단부에 접속되고 타 면이 상기 외부접속부와 접속되며, 도전성 물질로 마련되는 패드부를 더 포함하고,
    상기 패드부가 부착되는 관통배선의 단부는 상기 기판으로부터 돌출되어 외측으로 연장되도록 마련되는 반도체 패키지.
  13. 제12항에 있어서,
    상기 기판의 타 면과 상기 관통배선의 반대 단부의 연장부 사이에는 금속 층이 개재되는 반도체 패키지.
  14. 반도체 칩이 수용되는 수용부와 상기 수용부의 외측에서 상하 방향으로 관통되는 비아홀이 형성되는 기판을 준비하고,
    상기 기판의 양 면과 상기 비아홀의 내주면을 따라 관통배선을 형성하고,
    상기 기판의 일 면을 평탄화하여 상기 기판의 일 면과 상기 관통배선의 일 면이 동일 평면 상에 위치하도록 하고,
    상기 수용부에 반도체 칩을 수용하고,
    상기 기판의 평탄화된 면과 상기 반도체 칩의 활성면 상에 절연층을 적층하되 상기 절연층은 상기 반도체 칩의 신호패드와 상기 관통배선을 노출하도록 적층되고,
    상기 절연층 상에 상기 신호패드와 상기 관통배선을 전기적으로 연결하도록 배선층을 형성하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 관통배선을 형성하는 방법은 증착 또는 도금 공정을 사용하여 상기 비아홀의 내주면을 둘러싸도록 하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서,
    상기 관통배선은 상기 기판의 양 면 상에 증착 또는 도금되고, 상기 기판의 양 면에 마련되는 관통배선은 상기 비아홀의 내주면을 통해 연결되는 반도체 패키지의 제조방법.
  17. 제15항에 있어서,
    상기 관통배선의 중공부에 관통부재를 충진하는 반도체 패키지의 제조방법.
  18. 제15항에 있어서,
    상기 관통배선은 상기 기판의 양 면 상에 증착 또는 도금되고, 상기 기판의 양 면에 마련되는 관통배선은 상기 비아홀의 내주면을 통해 연결되고,
    상기 관통배선의 중공부에 관통부재를 충진하며,
    상기 기판의 일 면에 마련되는 관통배선과 상기 관통부재 상에 도전성 물질로 마련되는 패드부를 적층하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 기판의 일 면에 마련되는 상기 패드부에 드라이 필름(dry film)을 부착하여 패터닝(patterning)하고, 상기 드라이 필름이 부착된 부분을 제외한 부분의 상기 패드부와 상기 관통배선을 제거하는 에칭(etching) 공정을 더 포함하는 반도체 패키지의 제조방법.
  20. 제19항에 있어서,
    상기 패터닝에 의해 상기 패드부가 존재하는 면에 대향되는 면을 평탄화하는 공정을 더 포함하는 반도체 패키지의 제조방법.
  21. 제20항에 있어서,
    상기 평탄화 공정에 의해 상기 기판과 상기 관통배선과 상기 관통부재가 동일 평면 상에 마련되는 반도체 패키지의 제조방법..
  22. 반도체 칩과, 상기 반도체 칩이 수용되는 수용부를 포함하는 기판과, 상기 반도체 칩과 상기 기판을 일체화하도록 몰딩하는 봉지재와, 상기 기판을 상하 방향으로 관통하는 관통배선부와, 상기 반도체 칩의 활성면과 상기 관통배선부의 일 측을 전기적으로 연결하는 배선부와, 상기 관통배선부의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부접속부를 포함하고,
    상기 기판은 상기 수용부의 외측에 상하 방향으로 관통되는 비아홀이 형성되고,
    상기 관통배선부는 상기 비아홀의 내주면을 둘러싸도록 마련되는 관통배선과, 상기 관통배선의 내부를 충전하는 관통부재를 포함하고,
    상기 반도체 칩의 활성면과 상기 기판의 일 면과 상기 봉지재의 일 면은 동일 평면을 이루도록 배치되고,
    상기 배선부는 상기 동일 평면 상에 적층되되 상기 반도체 칩의 신호패드와 상기 관통배선을 노출하는 제1절연층과, 상기 제1절연층 상에 마련되고 상기 신호패드와 상기 관통배선을 전기적으로 연결하는 배선층과, 상기 제1절연층과 상기 배선층 상에 마련되는 제2절연층을 포함하고,
    상기 관통배선의 상기 배선층과 접속되는 단부는 상기 기판의 일 면과 동일 평면을 이루도록 마련되고, 상기 관통배선의 반대 단부는 상기 기판의 외측으로 돌출되도록 마련되고,
    상기 관통배선부는 일 면이 일 면이 상기 관통배선의 반대 단부에 접속되고 타 면이 상기 외부접속부와 부착되며, 도전성 물질로 마련되는 패드부를 더 포함하는 제1반도체 패키지와 제2반도체 패키지를 포함하고,
    상기 제1반도체 패키지와 상기 제2반도체 패키지는 상하로 위치하여 패키지 온 패키지(package-on-package)를 형성하고,
    아래에 위치하는 상기 제1반도체 패키지의 제2절연층은 상기 배선층의 일부를 노출하도록 마련되고, 위에 위치하는 상기 제2반도체 패키지의 외부접속부는 상기 제1반도체 패키지의 배선층과 전기적으로 접속되도록 마련되는 반도체 패키지.
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