KR101901710B1 - 팬-아웃 지문센서 패키지 - Google Patents

팬-아웃 지문센서 패키지 Download PDF

Info

Publication number
KR101901710B1
KR101901710B1 KR1020170105906A KR20170105906A KR101901710B1 KR 101901710 B1 KR101901710 B1 KR 101901710B1 KR 1020170105906 A KR1020170105906 A KR 1020170105906A KR 20170105906 A KR20170105906 A KR 20170105906A KR 101901710 B1 KR101901710 B1 KR 101901710B1
Authority
KR
South Korea
Prior art keywords
layer
fingerprint sensor
fan
disposed
wiring layer
Prior art date
Application number
KR1020170105906A
Other languages
English (en)
Inventor
김민근
허영식
백용호
한태희
Original Assignee
삼성전기 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기 주식회사 filed Critical 삼성전기 주식회사
Priority to US15/922,348 priority Critical patent/US10395088B2/en
Priority to TW107109372A priority patent/TWI693690B/zh
Application granted granted Critical
Publication of KR101901710B1 publication Critical patent/KR101901710B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G06K9/00006—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1329—Protecting the fingerprint sensor against damage caused by the finger
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10151—Sensor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드와 센싱패턴이 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 지문센서, 상기 제1연결부재 및 상기 지문센서의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 지문센서의 활성면 상에 배치된 제2연결부재를 포함하며, 상기 제1연결부재는 배선층을 포함하고, 상기 제2연결부재는 상기 제1연결부재의 배선층 및 상기 지문센서의 활성면 상에 배치된 제1절연층과 상기 제1절연층 상에 배치된 재배선층과 상기 재배선층과 상기 지문센서의 접속패드를 연결하는 제1비아와 상기 재배선층과 상기 제1연결부재의 배선층을 연결하는 제2비아를 포함하며, 상기 제1비아는 상기 제1절연층 및 상기 봉합재의 적어도 일부를 관통하고, 상기 제2비아는 상기 제1절연층을 관통하는, 팬-아웃 지문센서 패키지에 관한 것이다.

Description

팬-아웃 지문센서 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 지문인식 기능을 갖는 팬-아웃 지문센서 패키지에 관한 것이다.
스마트 폰 등의 지문센서 채용이 일반화되고 있으며, 전면 디스플레이의 크기가 커지는 추세에 있다. 이에 부합하기 위하여 다양한 형태의 지문센서 장치, 예를 들면, 볼그리드 어레이(BGA) 기판 상에 지문센서를 실장하여 와이어 본딩으로 연결한 형태의 지문센서 장치나 볼그리드 어레이(BGA) 기판 하부에 지문센서를 플립-칩 형태로 실장한 지문센서 장치 등이 개발되고 있다.
본 개시의 여러 목적 중 하나는 센싱 거리를 최소화하여 센싱 감도를 향상시킬 수 있으며, 두께 및 워피지 제어가 유리한바, 언더 디스플레이에 용이하게 적용될 수 있는 팬-아웃 패키지 형태의 새로운 지문인식 장치를 제공하는 것이다.
본 개시에서 제공하는 해결 수단 중 하나는 지문센서를 팬-아웃 판넬 레벨 패키지로 패키징하되, 새로운 비아 가공 및 재배선층 설계를 도입하는 것이다.
예를 들면, 본 개시에 따른 팬-아웃 지문센서 패키지는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드와 센싱패턴이 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 지문센서, 상기 제1연결부재 및 상기 지문센서의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 지문센서의 활성면 상에 배치된 제2연결부재를 포함하며, 상기 제1연결부재는 배선층을 포함하고, 상기 제2연결부재는 상기 제1연결부재의 배선층 및 상기 지문센서의 활성면 상에 배치된 제1절연층과 상기 제1절연층 상에 배치된 재배선층과 상기 재배선층과 상기 지문센서의 접속패드를 연결하는 제1비아와 상기 재배선층과 상기 제1연결부재의 배선층을 연결하는 제2비아를 포함하며, 상기 제1비아는 상기 제1절연층 및 상기 봉합재의 적어도 일부를 관통하고, 상기 제2비아는 상기 제1절연층을 관통하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 센싱 거리 최소화로 센싱 감도를 향상시킬 수 있으며, 두께 및 워피지 제어가 유리한바, 언더 디스플레이에 용이하게 적용될 수 있는 팬-아웃 패키지 형태의 새로운 지문인식 장치를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 지문센서 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 지문센서 패키지의 지문센서와 제1연결부재를 위에서 투시해서 본 형태를 개략적으로 나타낸 평면도다.
도 11은 도 9의 팬-아웃 지문센서 패키지의 지문센서와 제2연결부재를 위에서 투시해서 본 형태를 개략적으로 나타낸 평면도다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 마더보드(1010)를 수용한다. 마더보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 마더보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 이러한 팬-아웃 반도체 패키지 기술을 적용한 팬-아웃 지문센서 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 지문센서 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 지문센서 패키지의 지문센서와 제1연결부재를 위에서 투시해서 본 형태를 개략적으로 나타낸 평면도다.
도 11은 도 9의 팬-아웃 지문센서 패키지의 지문센서와 제2연결부재를 위에서 투시해서 본 형태를 개략적으로 나타낸 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 지문센서 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(120P)와 센싱패턴(120S)이 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 지문센서(120), 제1연결부재(110)와 지문센서(120)의 적어도 일부를 봉합하는 봉합재(130), 및 제1연결부재(110) 및 지문센서(120)의 활성면 상에 배치된 제2연결부재(140)를 포함한다. 제1연결부재(110)는 접속패드(120P)와 전기적으로 연결된 복수의 배선층(112a, 112b)을 포함한다. 제2연결부재(140)는 접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함한다. 지문센서(120)의 접속패드(120P)는 제2연결부재(140)의 재배선층(142)과 제1비아(143a)를 통하여 전기적으로 연결되며, 제2연결부재(140)의 재배선층(142)은 제1연결부재(110)의 제1배선층(112a)과 제2비아(143b)를 통하여 전기적으로 연결된다. 즉, 지문센서(120)의 접속패드(120P)는 제2연결부재(140)를 거쳐 제1연결부재(110)와 전기적으로 연결되며, 후술하는 바와 같이 제1연결부재(110)를 거쳐 전기연결구조체(170)와 전기적으로 연결된다. 따라서, 전기연결구조체(170)를 통하여 전자기기의 메인보드 등에 전기적으로 연결될 수 있다.
종래의 지문인식센서 구조는 일반적으로 볼그리드 어레이 기판을 이용하는 구조였다. 예를 들면, 볼그리드 어레이 기판 상에 지문센서를 배치하고, 와이어 본딩으로 지문센서를 볼그리드 어레이 기판과 전기적으로 연결하며, 몰딩재로 몰딩한 형태였다. 그러나, 이러한 구조에서는 볼그리드 어레이 기판과 지문센서 상에 별도의 지문인식 기능을 갖는 센싱패턴층 형성해야 하며, 특히 와이어 본딩에 의하여 몰딩 두께가 필연적으로 두꺼워질 수밖에 없는바, 터치패널과의 센싱 거리가 상당해져 센싱 감도가 떨어지는 문제가 있다. 또한, 볼그리드 어레이 기판 자체도 상당한 두께를 가지기 때문에, 박형화에 불리하다. 아울러, 비대칭형 구조로 인해 패키지의 워피지가 크게 발상되어, 지문센싱 감도가 떨어지는 것은 물론 보드 등에 실장시 수율이 저하되는 등의 문제점이 있다.
반면, 일례에 따른 팬-아웃 지문센서 패키지(100A)는 볼그리드 어레이(BGA) 기판 대신 배선층(112a, 112b)을 갖는 제1연결부재(110)를 도입하며, 이러한 제1연결부재(110)의 관통홀(110H)에 자체적으로 지문인식 센서기능을 가질 수 있는 센싱패턴(120S)이 형성된 지문센서(120)를 배치하고 봉합재(130)로 봉합하며, 재배선층(142) 및 비아(143a, 143b)를 갖는 제2연결부재(140)를 이용하여 지문센서(120)의 접속패드(120P)를 제1연결부재(110)의 배선층(112a, 112b)과 전기적으로 연결시킨 구조이다. 따라서, 종래의 지문인식센서 구조 대비 초소형화 및 초박형화가 가능하며, 센싱 거리를 최소화할 수 있다. 더욱이, 일례에 따른 팬-아웃 지문센서 패키지(100A)는 제1연결부재(110) 및 봉합재(130)를 통하여 패키지(100A)의 워피지를 제어할 수 있으며, 따라서 이에 따른 상술한 불량을 크게 감소실 수 있다. 예를 들면, 제1연결부재(110)의 두께와 재질을 활용하여 패키지(100A)에 필요한 강성을 부여할 수 있으며, 또한 봉합재(130)를 이용하여 지문센서(120)를 보호함과 동시에 제2연결부재(140)와 대략 대칭 구조를 구현하여 패키지(100A)의 워피지를 제어할 수 있다.
한편, 일례에 따른 팬-아웃 지문센서 패키지(100A)는 봉합재(130)가 지문센서(120)의 측면과 비활성면을 봉합하며 활성면의 접속패드(120P)의 적어도 일부를 봉합한다. 이때, 제1비아(143a)가 제1절연층(141a) 및 봉합재(130)의 적어도 일부를 관통하고, 제2비아(143b)가 제1절연층(141a)을 관통한다. 즉, 제1비아(143a)가 제2비아(143b) 보다 높이가 크다. 이는 센싱패턴(120S)이 활성면의 중심부 및 일측부에 배치되고, 접속패드(120P)는 활성면의 타측부에 배치되며, 이때 센싱패턴(120S)의 두께(h1)가 접속패드(120P)의 두께(h2)보다 두꺼울 수 있기 때문이다. 이러한 배치를 통하여 접속패드(120P)를 최소한의 경로로 재배선하여 전기연결구조체(170)에 전기적으로 연결시킬 수 있다.
한편, 재배선층(143)은 지문센서(120)의 센싱패턴(120S) 상에는 형성되지 않을 수 있다. 즉, 제2연결부재(140)의 중심을 기준으로 활성면의 중심부 및 일측부 상에 보다 활성면의 타측부 상에 더 많이 형성되어 있을 수 있다. 이러한 배치를 통하여 센싱패턴(120S)과 재배선층(142)의 금속 비율을 조절함으로써 열팽창계수(CTE) 제어가 가능하며, 그 결과 워피지 제어에 효과적일 수 있다.
이하, 일례에 따른 팬-아웃 지문센서 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1연결부재(110)에 의하여 지문센서(120)의 접속패드(120P)가 전기연결구조체(170) 등을 거쳐 전자기기의 메인보드 등에 전기적으로 연결될 수 있다. 제1연결부재(110)는 복수의 배선층(112a, 112b)을 포함하는바, 지문센서(120)의 접속패드(120P) 등을 효과적으로 재배선할 수 있으며, 넓은 배선 설계 영역을 제공함으로써 다른 영역에 재배선층을 형성하는 것을 최소화할 수 있다. 관통홀(110H) 내에는 지문센서(120)가 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 지문센서(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다.
제1연결부재(110)는 지지층(111), 지지층(111)의 상면 상에 배치된 제1배선층(112a), 지지층(111)의 하면 상에 배치된 제2배선층(112b), 및 지지층(111)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 비아층(113)을 포함한다. 필요에 따라서는 제1연결부재(110)를 구성하는 절연층을 보다 다층으로 구성할 수 있으며, 이 경우 보다 많은 층수의 배선층 및 비아층을 가질 수 있다. 예를 들면, 절연층 사이에 배선층이 배치될 수 있다.
지지층(111)의 재료로는, 예를 들면, 무기필러 및 절연수지를 포함하는 재료를 사용할 수 있다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수와 함께 실리카, 알루미나 등의 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 또는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다. 이 경우, 우수한 강성 유지가 가능하여, 제1연결부재(110)를 일종의 지지부재로 이용할 수 있다.
배선층(112a, 112b)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아용 패드 패턴, 접속단자용 패드 패턴 등을 포함할 수 있다. 제1연결부재(110)의 배선층(112a, 112b)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 이는 제1연결부재(110)는 지문센서(120) 수준의 두께를 가질 수 있는 반면, 제2연결부재(140)는 박형화가 요구되기 때문이다.
비아층(113)은 지지층(111)을 관통하며, 제1배선층(112a)과 제2배선층(112b)을 전기적으로 연결한다. 비아층(113)의 형성물질로는 도전성 물질을 사용할 수 있다. 비아층(113)은 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 비아층(113)은 지지층(111)을 완전히 관통하는 관통비아 형태일 수 있으며, 그 형상이 원기둥 형상이나 모래시계 형상일 수 있으나, 이에 한정되는 것은 아니다.
지문센서(120)는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 지문센서(120)는 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(120P)는 지문센서(120)를 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 접속패드(120P)가 배치된 면은 활성면이 되며, 지문센서(120)는 이러한 활성면에 지문인식 센서처리가 가능한 센싱패턴(120S)을 가진다. 센싱패턴(120S)은 정전용량 변화를 정밀하게 검출하여 지문인식이 가능하며, 예를 들면, Tx(Transfer Transistor: Tx) 패턴 및 Rx(Reset Transistor: Rx) 패턴을 포함할 수 있다. 필요에 따라서는 바디 상에 접속패드(120P)의 적어도 일부를 덮는 패시베이션막(미도시)이 형성될 수 있다. 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
봉합재(130)는 지문센서(120)를 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 지문센서(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 지문센서(120)의 측면과 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면 및 지문센서(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 또한, 지문센서(120)의 활성면의 접속패드(120P) 상의 적어도 일부를 덮을 수 있다. 봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다. 한편, 봉합재(130)는 워피지 제어를 위하여 제1연결부재(110)를 기준으로 제2연결부재(140)와 대칭이 되도록 재료와 두께를 조정하여 형성할 수 있다.
봉합재(130) 상에는 백사이드 재배선층(132)이 배치될 수 있다. 또한, 봉합재(130)에는 봉합재(130)의 적어도 일부를 관통하며 제1연결부재(110)의 제2배선층(112b)과 백사이드 재배선층(132)을 전기적으로 연결하는 백사이드 비아(133)가 형성될 수 있다. 백사이드 재배선층(132)의 형성으로 봉합재(130) 상의 팬-인 영역도 라우팅 영역으로 이용할 수 있다. 따라서 보다 많은 수의 전기연결구조체(170) 형성이 가능하다.
제2연결부재(140)는 지문센서(120)의 접속패드(120P)를 재배선할 수 있는 재배선층(142)을 포함한다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(120P)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 제1절연층(141a), 제1절연층(141a) 상에 배치된 재배선층(142), 재배선층(142)과 연결된 비아(143a, 143b), 및 제1절연층(141a) 상에 배치되며 재배선층(142)을 덮는 제2절연층(141b)을 포함한다.
절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID(Photo Imageable Dielectric) 수지와 같은 감광성 절연물질을 사용할 수 있다. 이 경우 미세 패턴 형성에 유리할 수 있다. 절연층(141a, 141b)의 물질은 서로 동일할 수 있다. 절연층(141a, 141b)은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아용 패드 패턴, 접속단자용 패드 패턴 등을 포함할 수 있다. 재배선층(142)은 필요에 따라서 초고감도 지문인식 패턴을 포함할 수도 있다.
재배선층(143)은 지문센서(120)의 센싱패턴(120S) 상에는 형성되지 않을 수 있다. 즉, 제2연결부재(140)의 중심을 기준으로 활성면의 중심부 및 일측부 상에 보다 활성면의 타측부 상에 더 많이 형성되어 있을 수 있다. 이러한 배치를 통하여 센싱패턴(120S)과 재배선층(142)의 금속 비율을 조절함으로써 열팽창계수(CTE) 제어가 가능하며, 그 결과 워피지 제어에 효과적일 수 있다.
비아(143a, 143b)는 서로 다른 층에 형성된 접속패드(120P), 재배선층(142), 제1배선층(112a) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다. 제1비아(143a)는 재배선층(142)과 접속패드(120P)를 전기적으로 연결하며, 제2비아(143b)는 재배선층(142)과 제1배선층(112a)을 전기적으로 연결한다.
제1비아(143a)가 제1절연층(141a) 및 봉합재(130)의 적어도 일부를 관통하고, 제2비아(143b)가 제1절연층(141a)을 관통한다. 즉, 제1비아(143a)가 제2비아(143b) 보다 높이가 크다. 이는 센싱패턴(120S)이 활성면의 중심부 및 일측부에 배치되고, 접속패드(120P)는 활성면의 타측부에 배치되며, 이때 센싱패턴(120S)의 두께(h1)가 접속패드(120P)의 두께(h2)보다 두꺼울 수 있기 때문이다. 이러한 배치를 통하여 접속패드(120P)를 최소한의 경로로 재배선하여 전기연결구조체(170)에 전기적으로 연결시킬 수 있다.
패시베이션층(150)은 백사이드 재배선층(132) 등을 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 백사이드 재배선층(132)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 개구부에는 언더범프금속층(160)이 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하는 ABF 등일 수 있으나, 이에 한정되지 않는다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시키며, 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 개구된 백사이드 재배선층(132)과 연결될 수 있다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 지문센서 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 지문센서 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드 등에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 지문센서(120)의 접속패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 지문센서(120)가 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 지문센서 패키지(100A)는 팬-아웃 패키지이다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 금속층을 더 배치할 수 있다. 금속층은 지문센서(120)로부터 발생하는 열을 효과적으로 방출하는 역할을 수행할 수 있다. 또한 전자파 차폐의 역할도 수행할 수 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 다른 반도체칩이나 수동부품이 함께 배치될 수 있다. 또한, 필요에 따라서는 관통홀(110H)은 복수개일 수도 있으며, 각각의 관통홀(110H)에 지문센서, 반도체칩 및/또는 수동부품이 배치될 수도 있다.
도 12는 팬-아웃 지문센서 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 지문센서 패키지(100B)는 제1연결부재(110)가 제1지지층(111a), 제1절연층(141a)과 접하며 제1지지층(111a)의 일측에 매립된 제1배선층(112a), 제1지지층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1지지층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2지지층(111b), 및 제2지지층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(120P)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아층(113a, 113b)를 통하여 전기적으로 연결된다.
제1배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141)의 절연거리가 실질적으로 일정할 수 있다. 제1연결부재(110)가 많은 수의 배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있으며, 박형화가 가능하다. 제1배선층(112a)이 제1지지층(111a) 내부로 리세스될 수 있으며, 따라서 제1지지층(111a)의 제1절연층(141a)과 접하는 면과 제1배선층(112a)의 제1절연층(141a)과 접하는 면이 단차를 가질 수 있다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다.
제1연결부재(110)의 제2배선층(112b)은 지문센서(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 지문센서(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2배선층(112b)은 지문센서(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 제1연결부재(110)의 배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 지문센서(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 반도체 공정 등의 미세회로 공정을 통하여 형성되는 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바 생략한다.
도 13은 팬-아웃 지문센서 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1연결부재(110)가 제1지지층(111a), 제1지지층(111a)의 일면 상에 배치된 제1배선층(112a), 제1지지층(111a)의 타면 상에 배치된 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2지지층(111b), 제2지지층(111b) 상에 배치된 제3재배선층(111c), 제1지지층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3지지층(111c), 및 제3지지층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(120P)와 전기적으로 연결된다. 제1연결부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아층(113a, 113b, 113c)를 통하여 전기적으로 연결된다.
제1지지층(111a)은 제2지지층(111b) 및 제3지지층(111c)보다 두께가 두꺼울 수 있다. 제1지지층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2지지층(111b) 및 제3지지층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1지지층(111a)은 제2지지층(111b) 및 제3지지층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1지지층(111a)은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3지지층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1비아층(113a)의 직경은 제2비아층(113b) 및 제3비아층(113c)의 직경보다 클 수 있다.
제1연결부재(110)의 제3배선층(112c)의 상면은 지문센서(120)의 접속패드(120P)의 상면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 지문센서(120)의 접속패드(120P) 사이의 거리보다 작을 수 있다. 이는 제3배선층(112c)이 제2지지층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제1절연층(141a)과 접할 수 있기 때문이다. 제1연결부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 지문센서(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 지문센서(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 지문센서(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 지문센서(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바 생략한다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저 기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100C: 팬-아웃 지문센서 패키지
110: 연결부재 111: 절연층
112a~112d: 배선층 113, 113a~113c: 비아층
120: 지문센서 120P: 접속패드
120S: 센싱패턴 130: 봉합재
132: 백사이드 재배선층 133: 백사이드 비아
140: 연결부재 141a~141b: 절연층
142: 재배선층 143a~143b: 비아
150: 패시베이션층
160: 언더범프금속층 170: 접속단자

Claims (15)

  1. 관통홀을 갖는 제1연결부재;
    상기 제1연결부재의 관통홀에 배치되며, 접속패드와 센싱패턴이 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 지문센서;
    상기 제1연결부재 및 상기 지문센서의 적어도 일부를 봉합하는 봉합재; 및
    상기 제1연결부재 및 상기 지문센서의 활성면 상에 배치된 제2연결부재; 를 포함하며,
    상기 제1연결부재는 배선층을 포함하고,
    상기 제2연결부재는 상기 제1연결부재의 배선층 및 상기 지문센서의 활성면 상에 배치된 제1절연층, 상기 제1절연층 상에 배치된 재배선층, 상기 재배선층과 상기 지문센서의 접속패드를 연결하는 제1비아, 및 상기 재배선층과 상기 제1연결부재의 배선층을 연결하는 제2비아를 포함하며,
    상기 제1비아는 상기 제1절연층 및 상기 봉합재의 적어도 일부를 관통하고,
    상기 제2비아는 상기 제1절연층을 관통하는,
    팬-아웃 지문센서 패키지.
  2. 제 1 항에 있어서,
    상기 제1비아는 상기 제2비아 보다 높이가 큰,
    팬-아웃 지문센서 패키지.
  3. 제 1 항에 있어서,
    상기 봉합재는 상기 지문센서의 측면 및 비활성면을 봉합하며, 상기 활성면의 접속패드 상의 적어도 일부를 봉합하는,
    팬-아웃 지문센서 패키지.
  4. 제 1 항에 있어서,
    상기 센싱패턴은 상기 활성면의 중심부 및 일측부에 배치되며, 상기 접속패드는 상기 활성면의 타측부에 배치된,
    팬-아웃 지문센서 패키지.
  5. 제 4 항에 있어서,
    상기 재배선층은 상기 지문센서의 센싱패턴 상에 형성되지 않는,
    팬-아웃 지문센서 패키지.
  6. 제 4 항에 있어서,
    상기 제2연결부재의 중심을 기준으로 상기 재배선층은 상기 활성면의 중심부 및 일측부 상에 보다 상기 활성면의 타측부 상에 더 많이 형성된,
    팬-아웃 지문센서 패키지.
  7. 제 1 항에 있어서,
    상기 제2연결부재는 상기 제1절연층 상에 배치되며 상기 재배선층을 덮는 제2절연층을 더 포함하는,
    팬-아웃 지문센서 패키지.
  8. 제 1 항에 있어서,
    상기 제1연결부재는 지지층, 상기 지지층의 일면 상에 배치된 제1배선층, 상기 지지층의 타면 상에 배치된 제2배선층, 및 상기 지지층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 비아층을 포함하며,
    상기 제1배선층은 상기 배선층인,
    팬-아웃 지문센서 패키지.
  9. 제 8 항에 있어서,
    상기 봉합재 상에 배치된 백사이드 재배선층;
    상기 봉합재의 적어도 일부를 관통하며, 상기 제2배선층과 상기 백사이드 재배선층을 전기적으로 연결하는 백사이드 비아;
    상기 봉합재 상에 배치되며, 상기 백사이드 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
    상기 패시베이션층의 개구부 상에 배치되며, 상기 노출된 백사이드 재배선층과 전기적으로 연결된 전기연결구조체; 를 더 포함하는,
    팬-아웃 지문센서 패키지.
  10. 제 1 항에 있어서,
    상기 제1연결부재는 제1지지층, 상기 제1지지층의 일면 상에 배치된 제1배선층, 상기 제1지지층의 타면 상에 배치된 제2배선층, 상기 제1지지층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1비아층, 상기 제1지지층의 일면 상에 배치되며 상기 제1배선층을 덮는 제2지지층, 상기 제2지지층 상에 배치된 제3배선층, 상기 제2지지층을 관통하며 상기 제1 및 제3배선층을 전기적으로 연결하는 제2비아층, 상기 제1지지층의 타면 상에 배치되며 상기 제2배선층을 덮는 제3지지층, 상기 제3지지층 상에 배치된 제4배선층, 및 상기 제3지지층을 관통하며 상기 제2 및 제4배선층을 전기적으로 연결하는 제3비아층을 포함하며,
    상기 제3배선층은 상기 배선층인,
    팬-아웃 지문센서 패키지.
  11. 제 10 항에 있어서,
    상기 제1지지층은 상기 제2 및 제3지지층 보다 두께가 두꺼운,
    팬-아웃 지문센서 패키지.
  12. 제 10 항에 있어서,
    상기 봉합재 상에 배치된 백사이드 재배선층;
    상기 봉합재의 적어도 일부를 관통하며, 상기 제4배선층과 상기 백사이드 재배선층을 전기적으로 연결하는 백사이드 비아;
    상기 봉합재 상에 배치되며, 상기 백사이드 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
    상기 패시베이션층의 개구부 상에 배치되며, 상기 노출된 백사이드 재배선층과 전기적으로 연결된 전기연결구조체; 를 더 포함하는,
    팬-아웃 지문센서 패키지.
  13. 제 1 항에 있어서,
    상기 제1연결부재는 제1지지층, 상기 제1절연층과 접하며 제1지지층의 일측에 매립된 제1배선층, 상기 제1지지층의 상기 제1배선층이 매립된측의 반대측 상에 배치된 제2배선층, 상기 제1지지층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1비아층, 상기 제1지지층 상에 배치되며 상기 제2배선층을 덮는 제2지지층, 상기 제2지지층 상에 배치된 제3배선층, 및 상기 제2지지층을 관통하며 상기 제2 및 제3배선층을 전기적으로 연결하는 제2비아층을 포함하며,
    상기 제1배선층은 상기 배선층인,
    팬-아웃 지문센서 패키지.
  14. 제 13 항에 있어서,
    상기 제1지지층의 상기 제1절연층과 접하는 일면은 상기 제1배선층의 상기 제1절연층과 접하는 일면과 단차를 갖는,
    팬-아웃 지문센서 패키지.
  15. 제 13 항에 있어서,
    상기 봉합재 상에 배치된 백사이드 재배선층;
    상기 봉합재의 적어도 일부를 관통하며, 상기 제3배선층과 상기 백사이드 재배선층을 전기적으로 연결하는 백사이드 비아;
    상기 봉합재 상에 배치되며, 상기 백사이드 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
    상기 패시베이션층의 개구부 상에 배치되며, 상기 노출된 백사이드 재배선층과 전기적으로 연결된 전기연결구조체; 를 더 포함하는,
    팬-아웃 지문센서 패키지.
KR1020170105906A 2017-04-20 2017-08-22 팬-아웃 지문센서 패키지 KR101901710B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/922,348 US10395088B2 (en) 2017-04-20 2018-03-15 Fan-out fingerprint sensor package
TW107109372A TWI693690B (zh) 2017-04-20 2018-03-20 扇出型指紋感測器封裝

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170050802 2017-04-20
KR20170050802 2017-04-20

Publications (1)

Publication Number Publication Date
KR101901710B1 true KR101901710B1 (ko) 2018-09-28

Family

ID=63721455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170105906A KR101901710B1 (ko) 2017-04-20 2017-08-22 팬-아웃 지문센서 패키지

Country Status (3)

Country Link
US (1) US10395088B2 (ko)
KR (1) KR101901710B1 (ko)
TW (1) TWI693690B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210109639A1 (en) * 2019-10-09 2021-04-15 Novatek Microelectronics Corp. Single-chip device for driving a panel including fingerprint sensing pixels, display pixels and touch sensors, electronic module therefor, and electronic apparatus including the single-chip device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282791A (ja) 2002-03-20 2003-10-03 Fujitsu Ltd 接触型センサ内蔵半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8717775B1 (en) * 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US9406580B2 (en) * 2011-03-16 2016-08-02 Synaptics Incorporated Packaging for fingerprint sensors and methods of manufacture
KR101419600B1 (ko) * 2012-11-20 2014-07-17 앰코 테크놀로지 코리아 주식회사 지문인식센서 패키지 및 그 제조 방법
KR101634067B1 (ko) * 2014-10-01 2016-06-30 주식회사 네패스 반도체 패키지 및 그 제조방법
US9898645B2 (en) 2015-11-17 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor device and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282791A (ja) 2002-03-20 2003-10-03 Fujitsu Ltd 接触型センサ内蔵半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI693690B (zh) 2020-05-11
US10395088B2 (en) 2019-08-27
US20180307890A1 (en) 2018-10-25
TW201839949A (zh) 2018-11-01

Similar Documents

Publication Publication Date Title
KR102086364B1 (ko) 반도체 패키지
KR101963292B1 (ko) 팬-아웃 반도체 패키지
KR101901713B1 (ko) 팬-아웃 반도체 패키지
KR101994750B1 (ko) 팬-아웃 반도체 패키지
KR101942745B1 (ko) 팬-아웃 반도체 패키지
KR101942747B1 (ko) 팬-아웃 반도체 패키지
KR20180037529A (ko) 팬-아웃 반도체 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
KR102009905B1 (ko) 팬-아웃 반도체 패키지
KR20180036095A (ko) 팬-아웃 반도체 패키지
KR20180055570A (ko) 팬-아웃 반도체 패키지
KR20180032914A (ko) 팬-아웃 센서 패키지 및 이를 포함하는 카메라 모듈
KR20180058102A (ko) 팬-아웃 반도체 패키지
KR101901712B1 (ko) 팬-아웃 반도체 패키지
KR101892876B1 (ko) 팬-아웃 반도체 패키지
KR20180035573A (ko) 팬-아웃 반도체 패키지
KR20180029483A (ko) 팬-아웃 반도체 패키지
KR20180090666A (ko) 팬-아웃 반도체 패키지
KR20190030972A (ko) 팬-아웃 반도체 패키지
KR101963278B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
KR101973431B1 (ko) 팬-아웃 반도체 패키지
KR20190088811A (ko) 팬-아웃 반도체 패키지
KR102016495B1 (ko) 팬-아웃 센서 패키지
KR20190004462A (ko) 팬-아웃 반도체 패키지
KR20180000652A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
GRNT Written decision to grant