KR20080064088A - 다이 수용 관통홀을 갖는 웨이퍼 레벨 패키지 및 그 방법 - Google Patents

다이 수용 관통홀을 갖는 웨이퍼 레벨 패키지 및 그 방법 Download PDF

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KR20080064088A
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웬-쿤 양
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명은 다이 수용 관통홀, 결합 관통홀 구조 및 제1 접점 패드를 갖는 기판; 상기 다이 수용 관통홀 내에 배치되는 다이; 상기 다이 아래 형성되고 상기 다이 및 상기 다이 수용 관통홀의 측벽 사이의 갭 내에 충진되는 서라운딩(surrounding) 재료; 상기 다이 및 상기 기판 상에 형성되는 유전체층; 상기 유전체층 상에 형성되고 상기 제1 접점 패드에 결합되는 재배선층(re-distribution layer; RDL); 상기 RDL 위에 형성되는 보호층; 및 상기 기판의 하부 표면에 및 상기 결합 관통홀 구조 아래에 형성되는 제2 접점 패드를 포함하는 패키지의 구조를 개시한다.

Description

다이 수용 관통홀을 갖는 웨이퍼 레벨 패키지 및 그 방법{Wafer level package with die receiving through-hole and method of the same}
본 발명은 웨이퍼 레벨 패키지(WLP)의 구조에 관련되며, 더 상세하게는 신뢰성을 향상시키고 디바이스 사이즈를 감소시키기 위해 기판 내에 형성된 다이 수용 관통홀(through hole)을 갖는 팬아웃(fan-out) 웨이퍼 레벨 패키지에 관련된다.
반도체 디바이스 분야에 있어서, 계속적으로 디바이스 밀도는 증가되고 디바이스 크기는 감소되고 있다. 이러한 고밀도 디바이스들에서 패키징 또는 상호접속(interconnecting) 기술들에 대한 요구는 상기한 상황에 맞추기 위해 또한 증가되고 있다. 종래에는, 플립칩 부착 방법에 있어서, 솔더 범프들의 배열은 다이의 표면 상에 형성된다. 솔더 범프들의 형성은 원하는 패턴의 솔더 범프들을 생성하기 위하여 솔더 마스크를 통해 솔더 복합 재료를 이용하여 수행될 수 있다. 칩 패키지의 기능은 전력 분배, 신호 분배, 열 소산(heat dissipation), 보호 및 서포트 등을 포함한다. 반도체가 더 복잡해짐에 따라 전통적인 패키지 기술 예를 들면, 리드 프레임 패키지, 플렉스 패키지, 리지드 패키지 기술은 칩 상에 고밀도 요소들을 갖는 더 작은 칩을 생성하는 것에 대한 요구를 충족시킬 수가 없다.
나아가 종래의 패키지 기술들은 웨이퍼 상의 다이스(dice)를 각각의 다이들(dies)로 분할하고 이후 다이 각각을 패키지하여야만 하기 때문에, 이들 기술들은 제조 공정에 대하여 시간 소모적이다. 칩 패키지 기술은 집적 회로들의 개발에 의해 매우 영향을 받기 때문에, 전자 제품의 크기에 대한 요구는 점점 더 커지고 있으며, 패키지 기술에 대해서도 마찬가지이다. 상기한 이유들로 인하여 패키지 기술의 경향은 오늘날 볼 그리드 어레이(BGA), 플립칩 볼 그리드 어레이(FC-BGA), 칩 스케일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)를 향하고 있다. "웨이퍼 레벨 패키지"는 다른 공정 단계들 뿐만 아니라 전체 패키징 및 웨이퍼 상의 모든 상호접속들은 칩들(다이들(dies))로 싱귤레이션(다이싱)하기 전에 수행되는 것을 의미하는 것으로 이해되어야 한다. 일반적으로 모든 조립 공정들 또는 패키징 공정들의 완료 이후에 개별 반도체 패키지들이 복수의 반도체 다이들을 갖는 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 극도로 양호한 전기적 특성들을 갖고 결합된 극히 작은 디멘젼들(dimensions)을 갖는다.
WLP 기술은 진화된 패키징 기술이며, 이에 의하여 다이가 웨이퍼 상에서 제조되고 테스트되며, 이후 표면 마운트 라인에서 조립을 위하여 다이싱함으로써 개별 분리된다(singulated). 웨이퍼 레벨 패키지 기술은 단일 칩 또는 다이를 이용하지 않고 하나의 오브젝트로서 전체의 웨이퍼를 이용하며, 그러므로, 스크라이빙(scribing) 공정을 수행하기 전에 패키징 및 테스팅이 완료되었다; 나아가 WLP는 이러한 진화된 기술이어서 와이어 본딩, 다이 마운트 및 언더필 공정이 생략될 수 있다. WLP 기술을 이용함으로써, 비용 및 제조 시간이 단축될 수 있으며, WLP의 결 과적인 구조는 다이와 동일하게 될 수 있다; 그러므로 이 기술은 전자 디바이스들의 소형화 요구들을 충족시킬 수 있다.
상기한 WLP 기술의 이점들에도 불구하고, 몇 가지 문제들이 WLP 기술의 수용에 영향을 주면서 존재하고 있다. 예를 들어, WLP 구조의 재료들과 마더 보드(PCB) 사이의 CTE 차이(오매칭)는 이 구조의 기계적 불안정성에 대한 또 하나의 결정적 요인이 된다. 미국 특허 6,271,469에 의해 개시된 패키지 구조는 CTE 오매칭 문제를 겪는다. 이는 종래 기술이 몰딩 콤파운드에 의하여 인캡슐레이트된 실리콘 다이를 이용하기 때문이다. 알려진 바와 같이 실리콘 재료의 CTE는 2.3이나 몰딩 콤파운드의 CTE는 약 40-80이다. 이러한 구성은 콤파운드 및 유전체층 재료들의 경화 온도가 더 높아짐으로 인하여 공정 중 칩 위치가 시프트되도록 하며, 상호 접속 패드들이 시프트될 것이며, 이는 생산량 및 성능 문제를 일으킬 것이다. 온도 사이클링 중 원래의 위치로 되돌리는 것은 어렵다(이것은 경화 온도가 Tg와 가깝거나/넘는다면 에폭시 수지 특성에 의해 유발된다). 이것은 종래 구조의 패키지는 대형 사이즈로 가공될 수 없다는 것을 의미하며 이는 더 높은 제조 비용을 유발시킨다.
나아가 몇몇 기술은 기판의 상부 표면 상에 직접 형성된 다이의 이용을 포함한다. 알려진 것처럼, 반도체 다이의 패드들은 하나의 영역 어레이 형태에서 재배선층(redistribution layer; RDL)을 포함하는 재배선 공정들을 통해 복수의 금속 패드들로 재배선될 것이다. 빌드업층은 패키지의 크기를 증가시킬 것이다. 그러므로 패키지의 두께는 증가된다. 이것은 칩 크기를 감소시키려는 요구와 충돌할 수 있다.
나아가 종래 기술은 "패널" 타입 패키지를 형성하기 위해 복잡한 공정을 거친다. 이것은 인캡슐레이션 및 몰드 재료의 주입을 위해 몰드 툴을 요한다. 콤파운드를 경화하는 열 이후의 뒤틀림으로 인하여 동일 레벨에서 다이의 표면 및 콤파운드를 제어하기가 쉽지 않으며 CMP 공정은 평탄하지 않은 표면을 폴리쉬하기 위해 요구될 수 있다. 그러므로 비용이 증가한다.
그러므로 본 발명은 상기한 문제점을 극복하고 또한 온도 사이클링의 더 나은 보드 레벨 신뢰성 테스트를 제공하기 위하여 양호한 CTE 성능 및 축소 크기를 갖는 팬아웃 웨이퍼 레벨 패키징(FO-WLP) 구조를 제공한다.
본 발명의 목적은 우수한 CTE 성능 및 축소 크기를 갖는 팬아웃 WLP를 제공하는 것이다.
본 발명의 추가적인 목적은 신뢰성을 향상시키고 디바이스 사이즈를 축소시키기 위하여 다이 수용 관통홀을 구비하는 기판을 갖는 팬아웃 WLP를 제공하는 것이다.
본 발명은 다이 수용 관통홀, 결합 관통홀 구조 및 제1 접점 패드를 갖는 기판; 상기 다이 수용 관통홀 내에 배치되는 다이; 상기 다이 아래 형성되고 상기 다이 및 상기 다이 수용 관통홀의 측벽 사이의 갭 내에 충진되는 서라운딩(surrounding) 재료; 상기 다이 및 상기 기판 상에 형성되는 유전체층; 상기 유 전체층 상에 형성되고 상기 제1 접점 패드에 결합되는 재배선층(re-distribution layer; RDL); 상기 RDL 위에 형성되는 보호층; 및 상기 기판의 하부 표면에 및 상기 결합 관통홀 구조 아래에 형성되는 제2 접점 패드를 포함하는 패키지의 구조를 개시한다.
상기 기판의 재료는 에폭시 타입 FR5, FR4, BT, 실리콘, PCB(인쇄 회로 기판) 재료, 유리 또는 세라믹을 포함한다. 택일적으로, 상기 기판의 재료는 합금 또는 금속을 포함한다; 상기 기판의 CTE(열팽창계수)는 약 16 내지 20의 CTE를 갖는 마더 보드(PCB)의 CTE에 가까운 것이 바람직하다. 상기 유전체층의 재료는 탄성 유전체층, 포토센시티브층, 실리콘 유전체 기반의 층, 실록산 폴리머(SINR)층, 폴리이미드(PI)층 또는 실리콘 수지층을 포함한다.
본 발명은 본 발명의 바람직한 실시예들과 첨부된 예시들을 가지고 더 상세히 설명될 것이다. 그럼에도 불구하고 본 발명의 바람직한 실시예들은 단지 예시를 위한 것이라는 것이 인식되어야 한다. 여기에 언급된 바람직한 실시예 외에도 본 발명은 명백히 설명된 것들에 부가하여 다른 넓은 범위의 실시예들로 실시될 수 있으며, 본 발명의 범위는 첨부하는 청구항에 구체화된 것처럼 명백히 제한되는 것은 아니다.
본 발명은 기판을 이용하는 팬아웃 WLP 구조를 개시하며 기판은 그 위에 형성된 기설정된 단자 접점 금속 패드들(3)과 기판(2) 안으로 미리 형성된 관통홀(4)을 갖는다. 다이는 기판의 다이 수용 관통홀 내에 배치되고 코어 페이스트 재료 상 에 부착되며, 예를 들어, 탄성 코어 페이스트 재료가 다이 에지와 기판의 다이 수용 관통홀의 측벽 사이 및/또는 다이 아래의 공간에 충진된다. 포토센시티브 재료가 다이 및 미리 형성된 기판(코어 페이스트 영역을 포함한다) 위에 코팅된다. 바람직하게는, 포토센시티브 재료는 탄성 재료로 형성된다.
도 1은 본 발명의 일 실시예에 따른 팬아웃 웨이퍼 레벨 패키지(FO-WLP)의 횡단면도를 도시한다. 도 1에 도시된 바와 같이 FO-WLP 구조는 단자 접점 금속 패드들(3)(유기 기판용)과 다이(6)를 수용하기 위해 안에 형성된 다이 수용 관통홀들(4)을 갖는 기판(2)을 포함한다. 관통홀(4)은 기판의 상부 표면으로부터 하부 표면으로 기판을 관통하여 형성된다. 관통홀(4)은 기판(2) 내에 미리 형성된다. 코어 재료(21)가 다이(6)의 하부 표면 아래에 코팅되며, 그럼으로써 다이(6)를 실링(sealing)한다. 코어 페이스트(21)는 또한 다이 에지(6)와 관통홀들(4)의 측벽들 사이의 공간에 재충진된다. 전도층(24)이 코어 재료(21)에 의한 실리콘 다이와 기판 사이의 더 나은 접착을 위하여 다이 수용 관통홀들(4)의 측벽 상에 코팅된다.
다이(6)는 기판(2) 상에 다이 수용 관통홀들(4) 내에 배치되어 다이 부착 재료(8)에 의해 고정된다. 알고 있듯이, 접점 패드들(본딩 패드들)(10)이 다이(6) 상에 형성된다. 포토센시티브층 또는 유전체층(12)이 다이(6) 및 기판의 상부 표면 위에 형성된다. 복수의 오프닝들이 리소그래피 공정 또는 노광 및 현상 공정을 통해 유전체층(12) 내에 형성된다. 복수의 오프닝들은 기판 상부 표면 상의 접점 패드들 또는 I/O 패드들(10) 및 제1 단자 접점 금속 패드들(3)에 각각 정렬된다. 또한 전도성 트레이스(14)로 언급되는 RDL(재배선층)(14)이 상기 층(12) 위에 형성된 금속층의 선택된 부분들을 (시드층들을) 제거함으로써 유전체층(12) 상에 형성되며, RDL(14)은 I/O 패드들(10) 및 제1 단자 접점 금속 패드들(3)을 통해 다이(6)와 전기적인 결합을 유지한다. 기판은 기판(2) 내에 형성된 결합 관통홀들(22)을 더 포함한다. 제1 단자 접점 금속 패드들(3)은 결합 관통홀들(22) 위에 형성된다. 전도성 재료가 (미리 형성된 기판)의 전기적 결합을 위하여 결합 관통홀들(22)로 재충진된다. 제2 단자 패드들(18)은 기판(2)의 하부 표면에 및 결합 관통홀들(22) 아래에 위치되며 기판의 제1 접점 금속 패드들(3)에 결합된다. 스크라이브 라인(28)은 각 유닛을 분리시키기 위해 패키지 유닛들 사이에 형성되며, 선택적으로 스크라이브 라인 위에 유전체층이 없을 수 있다. 보호층(26)은 RDL(14)을 커버하기 위해 이용된다. 멀티 빌드업층들(RDLs)은 상기한 단계들을 반복함으로써 가공되기가 쉽다.
유전체층(12) 및 코어 재료는 유전체층(12) 및 코어 재료들이 탄성 특성들을 가짐으로 인하여 온도 사이클링 중 다이(6)와 기판(2) 사이의 열적 기계적 응력을 흡수하는 버퍼 영역으로 기능한다. 상기한 구조는 LGA 타입 패키지를 구축한다.
택일적인 실시예가 도 2로 도시될 수 있으며, 전도성 볼들(20)이 제2 단자 패드들(18) 상에 형성된다. 이러한 형태는 BGA 타입으로 불린다. 다른 부분들은 도 1과 유사하므로 상세한 설명은 생략된다. 단자 패드들(18)은 이 경우에 BGA 구조 하에서 UBM(볼 금속 아래에서)으로서 기능한다. 복수의 접점 전도성 패드들(3)이 기판(2)의 상부 표면 상에 및 RDL(14)의 아래에 형성된다.
바람직하게는, 기판(2)의 재료는 형성된 관통홀들을 갖는 에폭시 타입 FR5, BT, PCB 또는 사전 에칭 회로를 갖는 Cu 금속과 같은 유기 기판이다. 바람직하게는, CTE는 마더 보드(PCB) 중 하나와 동일하다. 바람직하게는, 높은 유리전이온도(Tg)를 갖는 유기 기판은 에폭시 타입 FR5 또는 BT(비스말레이미드 트리아진) 타입 기판이다. Cu 금속(약 16의 CTE)이 또한 사용될 수 있다. 유리, 세라믹, 실리콘이 기판으로서 이용될 수 있다. 탄성 코어 페이스트는 실리콘 고무 탄성 재료들로 형성된다.
이것은 에폭시 타입 유기 기판(FR5/BT)의 CTE(X/Y 방향)가 약 16이며 툴로서 유리 재료들을 이용함으로써 칩 재배선을 위한 툴의 CTE는 약 5 내지 8이기 때문이다. FR5/BT는 몇 개의 고온 공정을 요하는 WLP 공정 중 패널 형태에서 다이 시프트를 일으킬 수 있는 온도 사이클링(이 온도가 유리전이온도(Tg)에 가까워지면) 이후 원래의 위치로 되돌아가기 어렵다.
기판은 웨이퍼 타입과 같은 라운드 타입이 될 수 있으며, 지름은 200, 300mm이상이 될 수 있다. 이는 패널 형태와 같은 직사각형 타입을 위해 이용될 수 있다. 기판(2)은 다이 수용 관통홀들(4)을 가지고 미리 형성된다. 스크라이브 라인(28)은 각 유닛을 분리시키기 위해 유닛들 사이에 형성된다. 도 3을 참조하면, 기판(2)은 복수의 미리 형성된 다이 수용 관통홀(4) 및 결합 관통홀들(22)을 포함하는 것이 도시된다. 전도성 재료는 (미리 형성된)결합 관통홀들로 재충진되며, 그럼으로써 결합 관통홀(22) 구조들을 구축한다.
본 발명의 일 실시예에 있어서, 유전체층(12)은 바람직하게 실록산 폴리머(SINR), 다우 코닝 WL5000 시리즈 및 그 조합을 포함하는 실리콘 유전체 기반의 재료들로 이루어진 탄성 유전체 재료이다. 또 다른 실시예에 있어서, 유전체층은 폴리이미드(PI) 또는 실리콘 수지를 포함하는 재료로 이루어진다. 바람직하게는 이는 단순한 공정을 위하여 포토센시티브층이다.
본 발명의 일 실시예에 있어서, 탄성 유전체층은 100(ppm/℃) 보다 큰 CTE, 약 40 퍼센트(바람직하게는 30 퍼센트- 50퍼센트) 연신률, 및 플라스틱과 고무 사이의 경도를 갖는 종류의 재료이다. 탄성 유전체층(18)의 두께는 온도 사이클링 테스트 중 RDL/유전체층 인터페이스에 축적된 응력에 달려 있다.
도 4는 패널 웨이퍼(재분포 다이들(6) 및 기판(2))을 운반하기 위한 유리 캐리어(glass carrier) 툴(40)을 도시한다. UV 경화 타입 재료와 같은 부착 재료들(42)이 툴(400)의 주변 영역에 형성된다. 하나의 경우에, 툴은 패널 폼의 형태를 가진 유리로 이루어질 수 있다. 다이 수용 관통홀들 구조는 기판의 에지에 형성되지 않을 것이다. 도 4의 아래 부분은 유리 캐리어 툴과 패널(다이들 및 기판)의 조합을 도시한다. 패널은 유리 캐리어로 부착될 것이며 공정 중 패널을 부착하여 홀딩할 것이다.
도 5는 다이 수용 관통홀들(4)을 갖는 기판의 상면도를 도시한다. 기판의 에지 영역(50)은 다이 수용 관통홀들을 갖지 않으며, 이는 WLP 공정 중 유리 캐리어를 부착하기 위해 이용된다. WLP 공정이 완료된 이후, 기판(2)은 유리 캐리어로부터 점선을 따라 절단될 것이며, 이것은 점선의 안쪽 영역은 패키지 싱귤레이션(singulation)을 위하여 절단 공정에 의해 가공될 것이라는 것을 의미한다.
도 6을 참조하면, CTE 문제와 관련되는 주요부들을 도시한다. 실리콘 다 이(CTE는 ~2.3이다)는 패키지 내에서 패키징된다. FR5 또는 BT 유기 에폭시 타입 재료(CTE ~16)는 기판으로 이용되며 그 CTE는 PCB 또는 마더 보드와 동일한 것이다. 다이와 기판 사이의 공간(갭)은 (다이와 에폭시 타입 FR5/BT 사이의) CTE 오매칭으로 인한 열적 기계적 응력을 흡수하기 위하여 충진 코어 재료(탄성 코어 페이스트가 바람직하다)로 충진된다. 나아가 유전체층(12)은 다이 패드들과 PCB 사이의 응력을 흡수하기 위하여 탄성 재료들을 포함한다. RDL 금속은 Cu/Au 재료들이며 CTE는 PCB 및 유기 기판과 동일한 약 16이며, 접점 범프의 UBM(18)은 기판의 단자 접점 금속 패드들(3) 상에 위치된다. PCB의 금속 랜드(land)는 Cu 혼합 금속이며, Cu의 CTE는 PCB 중 하나에 매칭하는 약 16이다. 상기한 설명으로부터 본 발명은 WLP에 대한 우수한 CTE(X/Y 방향에서의 완전한 매칭) 해결책을 제공할 수 있다.
명백하게, 빌드업층들(PCB 및 기판) 아래의 CTE 매칭 이슈는 본 발명의 형태에 의해 해결되며 이는 더 나은 신뢰성(보드 레벨 조건 상에서 기판 상의 단자 패드들(솔더 볼들/범프들)에 대한 X/Y 방향의 열적 응력이 없다)을 제공하며, 탄성 DL이 Z 방향 응력을 흡수하기 위해 이용된다. 칩 에지 및 기판의 관통홀들의 측벽 사이의 공간(갭)이 기계/열적 응력을 흡수하기 위하여 탄성 유전체 재료들을 충진하기 위해 사용될 수 있다.
본 발명의 일 실시예에 있어서, RDL(24)의 재료는 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함한다; RDL의 두께는 2㎛와 15㎛ 사이에 있다. Ti/Cu 합금은 시드 금속층과 같이 또한 스퍼터링 기술로 형성되며, Cu/Au 또는 Cu/Ni/Au 합금은 전기도금에 의해 형성된다; RDL을 형성하기 위하여 전기 도금 공정을 이용하는 것은 충분히 두꺼운 RDL을 만들 수 있으며 온도 사이클링 중 CTE 오매칭을 견디기에 더 나은 기계적 특성들을 만들 수 있다. 금속 패드들(20)은 Al 또는 Cu 또는 그 조합이 될 수 있다. 여기서 도시되지 않았지만 응력 분석에 따라 FO-WLP의 구조가 탄성 유전체층으로서 SINR 및 RDL로서 Cu를 이용한다면, RDL/유전체층 인터페이스에 축적된 응력은 감소된다.
도 1-2에 도시된 바와 같이, RDL들은 다이로부터 팬아웃하며 제2 단자 패드들(18)을 향해 하향으로 연통한다(communicate). 이는 종래 기술과 다르며, 다이(6)는 기판의 미리 형성된 다이 수용 관통홀 내에 수용되며, 그럼으로써 패키지의 두께를 감소시킨다. 종래 기술은 다이 패키지의 두께를 감소시키려는 규칙을 위반한다. 본 발명의 패키지는 종래 기술보다 더 얇아질 것이다. 나아가 기판은 패키징 전에 미리 준비된다. 다이 수용 관통홀(4)은 기설정된다. 따라서 수득률(throguput)은 더 증가될 것이다. 본 발명은 감소된 두께와 양호한 CTE 매칭 성능을 갖는 팬아웃 WLP를 개시한다.
본 발명은 기판(바람직하게는 유기 기판 FR4/FR5/BT)을 준비하는 단계를 포함하며, 접점 금속 패드들은 상부 표면 상에 형성되며 금속 결합 관통홀들은 하부 표면으로 형성된다. 관통홀은 다이 크기 플러스 > 100㎛/면 보다 큰 사이즈를 갖고 형성된다. 깊이는 다이스 두께와 같다.
RDL(트레이스 1, 선택적 공정)이 가공된 실리콘 웨이퍼 상에 형성되며 이것은 I/O 금속(본딩) 패드들의 피치가 포토 리소그래피 공정을 위하여 너무나 타이트하면 (작으면) 공정 중 생산량을 증가시킬 수 있다. 다음 단계는 원하는 두께로 백 래핑(back-lapping)함으로써 웨이퍼를 래핑하는 것이다. 웨이퍼는 다이스를 분리하기 위하여 다이싱 공정으로 도입된다.
이후 본 발명에 대한 공정은 그 위에 형성된 정렬 패턴을 가진 다이 재배선(정렬)툴 (바람직하게는 유리 재료)을 제공하는 단계를 포함한다. 그리고 나서, 패터닝된 글루들(patterned glues)이 툴 상에 프린트되고(다이스의 표면을 접착하기 위하여 사용된다), 원하는 피치로 툴 상에 원하는 다이들을 재배선시키기 위하여 플립칩 기능을 가진 피크 앤 플레이스 파인 정렬 시스템(pick and place fine alignment system)을 이용하는 단계가 뒤따른다. 패터닝된 글루들은 툴 상에 칩들(활성 표면 측면)을 부착할 것이다. 이어서, (다이 수용 관통홀들을 가진) 기판은 툴 상에 묶이며 다이와 상기 (FR5/BT) 기판의 관통홀들의 측벽들 및 다이 후면 사이의 공간(갭) 상에 탄성 코어 페이스트 재료를 프린팅하는 단계가 뒤따른다. 코어 페이스트와 기판의 표면을 동일 레벨로 유지하는 것이 바람직하다. 다음으로, 경화 공정이 UV 경화에 의하여 코어 페이스트 재료를 경화시키고 유리 캐리어를 본딩하기 위해 이용된다. 패널 접착재(bonder)는 기판 및 다이 후면으로 유리 캐리어를 접착하기 위해 접착하기 위해 이용된다. 진공 경화가 다음으로 수행되며, 패널 웨이퍼로부터 툴을 분리하는 단계가 뒤따른다.
다이가 기판(패널 베이스) 상에 재배선되면, 클린업 공정이 습식 및/또는 건식 클린에 의해 다이스 표면을 클린하기 위해 수행된다. 다음 단계는 패널의 표면 상에 유전체 재료들을 코팅하는 것이다. 이어서, 리소그래피 공정이 비아(via)(접점 금속 패드들) 및 Al 본딩 패드들 및/또는 스크라이브 라인(선택적)을 오픈하도 록 수행된다. 플라즈마 클린 단계가 이후 비어홀들 및 Al 본딩 패드들의 표면을 클린하기 위해 수행된다. 다음 단계는 시드 금속층들로서 Ti/Cu를 스퍼터링하는 것이며, 이후 포토 레지스터(PR)가 재배선된 금속층들(RDL)의 패턴들을 형성하기 위해 유전체층 및 시드 금속층들 상부에 코팅된다. 이후, 전기 도금이 RDL 금속으로서 Cu/Au 또는 Cu/Ni/Au를 형성하기 위해 처리되며, RDL 금속 트레이스를 형성하기 위해 PR 및 금속 습식 에칭을 스트립핑(stripping)하는 단계가 뒤따른다. 이어서, 다음 단계는 상부 유전체층을 코팅 또는 프린트하고, 및/또는 스크라이브 라인(선택적)을 오픈하는 것이다.
패널의 하부면 상에 볼 배치 또는 솔더 페이스트 프린팅 이후에 열 리플로우 공정이 (BGA 타입에 대하여) 볼 사이드 상에 리플로우하도록 수행된다. 금속층은 탑 마킹(top marking)을 형성하기 위하여 상부 유전체층 상에 형성된다. 테스팅이 수행된다. 패널 웨이퍼 레벨 최종 테스팅이 수직 프로브 카드(vertical probe card)를 이용하여 수행된다; 프로빙 패드들이 미리 형성된 접점 금속 패드들 상의 상부 유전체층을 오프닝함으로써 다이의 회로면 상에 형성될 수 있다. 테스팅 이후, 기판은 패키지를 개별 유닛들로 개별 분리(singular)하기 위하여 절단된다. 이후, 패키지들은 각각 트레이 또는 테이프 및 릴(reel) 상에 선택 및 배치된다(picked and placed).
본 발명의 이점들은: 공정이 패널 웨이퍼 타입을 형성하기 위해 간단하며 패널 표면의 거칠기를 제어하기가 쉽다. 패널(부착된 다이)의 두께는 조절되기 쉬우며 다이 시프트 문제는 유리 캐리어에 의하여 공정 중 제거될 것이다. 주입 몰드 툴은 생략되며 일탈되며(warp), CMP 폴리쉬(polish) 공정은 도입되지 않을 것이다. 패널 웨이퍼는 웨이퍼 레벨 패키징 공정에 의하여 가공되기가 쉽다.
기판은 미리 형성된 다이 수용 관통홀들과 결합 금속 관통홀들 및 단자 접점 금속 패드들(유기 기판에 대하여)을 갖고 미리 준비되며; 다이 수용 관통홀의 크기는 다이 사이즈 플러스 면당 약 > 100㎛와 동일하며; 이는 실리콘 다이와 기판(FR5/BT) 사이의 CTE 오매칭으로 인한 열적 응력을 흡수하기 위하여 탄성 코어 페이스트 재료들을 충진함으로써 응력 버퍼 해제 영역으로 이용될 수 있다. 패키징 수득률은 다이의 표면 상부에 간단한 빌드업층들을 적용함으로 인하여 증가될 것이다(제조 사이클 타임은 감소되었다). 단자 패드들은 다이스 활성 표면과 동일한 표면 상에 형성된다.
다이스 배치(placement) 공정은 현재 공정과 동일하다. 탄성 코어 페이스트(수지, 에폭시 콤파운드, 실리콘 고무 등)가 본 발명에서 열 응력 제거 버퍼를 위해 다이스 에지와 다이 수용 관통홀들의 측벽 사이의 공간에 재충진되고, 이후, 진공 열 경화가 적용된다. CTE 오매칭 문제는 패널 폼 공정 중 (실리콘 다이에 가까운 낮은 CTE를 갖는 유리 캐리어를 사용하여) 극복된다. 실리콘 유전체 재료(바람직하게는 SINR)만이 활성 표면 및 기판(바람직하게는 FR45 또는 BT)표면 상에 코팅된다. 접점 패드들이 유전체층(SINR)이 접촉하는 오픈을 오픈하기 위하여 포토센시티브 층이 됨으로 인하여 포토 마스크 공정만을 이용하여 오픈된다. 다이 부착 재료는 다이스의 후면 상에 프린트되며 기판은 다이들과 함께 접착된다. 패키지 및 보드 레벨 둘 다의 신뢰성은 더 향상되며, 특히 보드 레벨 온도 사이클링 테스트에 대하여는 더 좋아지며, 이는 기판과 PCB 마더 보드의 CTE가 일치함으로 인한 것이며, 그러므로, 어떠한 열적 기계적 응력도 솔더 범프들/볼들 상에 가해지지 않는다; 보드 테스트 시의 온도 사이클링 중의 이전의 실패 모드(솔더볼 크랙)는 두드러지지 않을 것이다. 비용은 낮아지고 공정은 단순하다. 멀티 칩 패키지를 형성하는 것 또한 쉽다.
본 발명의 바람직한 실시예들이 개시되었지만, 본 기술 분야의 통상의 지식을 가진 자들은 본 발명이 설명된 바람직한 실시예들로 제한되어서는 안된다는 것을 이해할 것이다. 오히려, 다음의 청구항에 의해 정해지는 것처럼 다양한 변화와 수정들이 본 발명의 정신 및 범위 내에서 이루어질 수 있다.
도 1은 본 발명에 따른 팬아웃 WLP 구조(LGA 타입)의 횡단면도를 도시한다.
도 2는 본 발명에 따른 팬아웃 WLP 구조(BGA 타입)의 횡단면도를 도시한다.
도 3은 본 발명에 따른 기판의 횡단면도를 도시한다.
도 4는 본 발명에 따른 기판과 유리 캐리어의 조합의 횡단면도를 도시한다.
도 5는 본 발명에 따른 기판의 상면도를 도시한다.
도 6은 본 발명에 따른 보드 레벨 온도 사이클링 테스트 시에 반도체 디바이스 패키지의 도면을 도시한다.

Claims (10)

  1. 다이 수용 관통홀, 결합 관통홀 구조 및 제1 접점 패드를 갖는 기판;
    상기 다이 수용 관통홀 내에 배치되는 다이;
    상기 다이 아래 형성되고 상기 다이 및 상기 다이 수용 관통홀의 측벽 사이의 갭 내에 충진되는 서라운딩(surrounding) 재료;
    상기 다이 및 상기 기판 상에 형성되는 유전체층;
    상기 유전체층 상에 형성되고 상기 다이의 본딩 패드들을 상기 제1 접점 패드에 결합하는 재배선층(re-distribution layer; RDL);
    상기 RDL 위에 형성되는 보호층; 및
    상기 기판의 하부 표면에 및 상기 결합 관통홀 구조 아래에 형성되는 제2 접점 패드를 포함하는 반도체 디바이스 패키지의 구조.
  2. 청구항 1에 있어서, 상기 제2 접점 패드에 결합되는 전도성 범프들을 더 포함하는 구조.
  3. 청구항 1에 있어서, 상기 RDL은 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하는 구조.
  4. 청구항 1에 있어서, 상기 기판의 재료는 에폭시 타입 FR5 또는 FR4를 포함하 는 구조.
  5. 청구항 1에 있어서, 상기 기판의 재료는 BT, 실리콘, PCB(인쇄 회로 기판) 재료, 유리 또는 세라믹을 포함하는 구조.
  6. 청구항 1에 있어서, 상기 기판의 재료는 합금 또는 금속을 포함하는 구조.
  7. 청구항 1에 있어서, 상기 서라운딩 재료는 탄성 코어 페이스트 재료를 포함하는 구조.
  8. 청구항 1에 있어서, 상기 다이 수용 관통홀의 측벽 상에 전도층을 더 포함하는 구조.
  9. 청구항 1에 있어서, 상기 유전체층은 탄성 유전체층, 포토센시티브층, 실리콘 유전체 기반의 층, 실록산 폴리머(SINR)층, 폴리이미드(PI)층 또는 실리콘 수지층을 포함하는 구조.
  10. 다이 수용 관통홀들, 결합 관통홀 구조 및 접점 금속 패드들을 갖는 기판을 제공하는 단계;
    다이 재배선 툴 상에 패터닝된 글루들을 프린팅하는 단계;
    피크 앤 플레이스 파인 정렬 시스템(pick and place fine alignment system)에 의하여 상기 다이 재배선 툴 상에서 원하는 다이스를 원하는 피치로 재배선하는 단계;
    상기 다이 재배선 툴에 상기 기판을 본딩하는 단계;
    상기 다이스 및 상기 관통홀의 측벽 및 상기 다이스의 후면 사이의 공간으로 탄성 코어 페이스트 재료를 재충진하는 단계;
    패널의 후면 상에 유리 캐리어를 본딩하는 단계;
    상기 재배선 툴을 분리하는 단계;
    상기 다이의 상기 활성 표면 및 상기 기판의 상부 표면 상에 유전체층을 코팅하는 단계;
    상기 다이스 및 기판의 접점 패드들을 노출시키기 위한 오프닝들을 형성하는 단계;
    상기 유전체층 위에 적어도 하나의 전도성 빌드업층을 형성하는 단계;
    상기 적어도 하나의 전도성 빌드업층 위에 접촉 구조를 형성하는 단계; 및
    상기 적어도 하나의 전도성 빌드업층 위에 보호층을 형성하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160039752A (ko) * 2014-10-01 2016-04-12 주식회사 네패스 반도체 패키지 및 그 제조방법
KR20180032914A (ko) * 2016-09-23 2018-04-02 삼성전기주식회사 팬-아웃 센서 패키지 및 이를 포함하는 카메라 모듈

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863088B2 (en) * 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
US8187920B2 (en) * 2009-02-20 2012-05-29 Texas Instruments Incorporated Integrated circuit micro-module
US7901984B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
TWI405302B (zh) * 2009-02-20 2013-08-11 Nat Semiconductor Corp 積體電路微模組
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US7843056B2 (en) * 2009-02-20 2010-11-30 National Semiconductor Corporation Integrated circuit micro-module
WO2010096213A2 (en) * 2009-02-20 2010-08-26 National Semiconductor Corporation Integrated circuit micro-module
US7842544B2 (en) * 2009-02-20 2010-11-30 National Semiconductor Corporation Integrated circuit micro-module
US7898068B2 (en) * 2009-02-20 2011-03-01 National Semiconductor Corporation Integrated circuit micro-module
US7901981B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8796561B1 (en) * 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8421212B2 (en) * 2010-09-22 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with active surface heat removal and method of manufacture thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8617927B1 (en) 2011-11-29 2013-12-31 Hrl Laboratories, Llc Method of mounting electronic chips
KR101831938B1 (ko) 2011-12-09 2018-02-23 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지
KR101999262B1 (ko) 2012-09-12 2019-07-12 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
CN103904061A (zh) * 2012-12-25 2014-07-02 欣兴电子股份有限公司 内埋式电子元件封装结构
CN103904062B (zh) * 2012-12-28 2017-04-26 欣兴电子股份有限公司 内埋式电子元件封装结构
US8803310B1 (en) * 2013-02-08 2014-08-12 Unimicron Technology Corp. Embedded electronic device package structure
US10079160B1 (en) * 2013-06-21 2018-09-18 Hrl Laboratories, Llc Surface mount package for semiconductor devices with embedded heat spreaders
CN104576575B (zh) * 2013-10-10 2017-12-19 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9177919B2 (en) * 2013-11-18 2015-11-03 Xintec Inc. Chip package and method for forming the same
US20150279814A1 (en) * 2014-04-01 2015-10-01 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded chips
US9240392B2 (en) * 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9385083B1 (en) 2015-05-22 2016-07-05 Hrl Laboratories, Llc Wafer-level die to package and die to die interconnects suspended over integrated heat sinks
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9899282B2 (en) * 2015-07-24 2018-02-20 Infineon Technologies Americas Corp. Robust high performance semiconductor package
US10026672B1 (en) 2015-10-21 2018-07-17 Hrl Laboratories, Llc Recursive metal embedded chip assembly
KR101681028B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
US10014268B2 (en) * 2016-03-01 2018-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor chip, semiconductor device and manufacturing process for manufacturing the same
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10121766B2 (en) 2016-06-30 2018-11-06 Micron Technology, Inc. Package-on-package semiconductor device assemblies including one or more windows and related methods and packages
US10535632B2 (en) * 2016-09-02 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method of manufacturing the same
US10068855B2 (en) * 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10950562B1 (en) 2018-11-30 2021-03-16 Hrl Laboratories, Llc Impedance-matched through-wafer transition using integrated heat-spreader technology
DE102018133344B4 (de) 2018-12-21 2024-04-04 Infineon Technologies Ag Halbleiterpanels, halbleitergehäuse, und verfahren zu ihrer herstellung
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
CN110061069A (zh) * 2019-04-30 2019-07-26 烟台艾睿光电科技有限公司 一种wlp器件封装产品
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN110310895A (zh) * 2019-07-31 2019-10-08 中国电子科技集团公司第五十八研究所 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构
CN110416091A (zh) * 2019-07-31 2019-11-05 中国电子科技集团公司第五十八研究所 一种硅基扇出型封装方法及结构
US11322428B2 (en) * 2019-12-02 2022-05-03 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
CN112331639B (zh) * 2020-09-28 2023-10-20 惠州市聚飞光电有限公司 用于制作led光源的基板及制作方法、led光源组件
US11557706B2 (en) * 2020-09-30 2023-01-17 Ford Global Technologies, Llc Additive manufacturing of electrical circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208478A (en) * 1990-04-13 1993-05-04 Grumman Aerospace Corp. Detector interface device
JPH08111587A (ja) * 1994-10-11 1996-04-30 Fujitsu Ltd 配線板構造及びその製造方法並びに半導体装置
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160039752A (ko) * 2014-10-01 2016-04-12 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101634067B1 (ko) * 2014-10-01 2016-06-30 주식회사 네패스 반도체 패키지 및 그 제조방법
US9653397B2 (en) 2014-10-01 2017-05-16 Nepes Co., Ltd. Semiconductor package and method of manufacturing the same
KR20180032914A (ko) * 2016-09-23 2018-04-02 삼성전기주식회사 팬-아웃 센서 패키지 및 이를 포함하는 카메라 모듈
US10431615B2 (en) 2016-09-23 2019-10-01 Samsung Electronics Co., Ltd. Fan-out sensor package and camera module including the same
US10580812B2 (en) 2016-09-23 2020-03-03 Samsung Electronics Co., Ltd. Fan-out sensor package and camera module including the same

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TWI357643B (en) 2012-02-01
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