KR20080089311A - Ｗｌｐ용 다이 수용 스루홀 및 양 표면 위에 이중 사이드빌드업층들을 갖는 반도체 디바이스 패키지 및 그 방법 - Google Patents

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KR20080089311A
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웬-쿤 양
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명은 적어도 하나의 다이 수용 스루홀들, 전도성 결합 스루홀들 구조 및 기판의 양면 상에 제1 접점 패드들을 갖는 기판을 포함하는 패키지 구조를 개시한다. 적어도 하나의 다이는 다이 수용 스루홀들 내에 배치된다. 제1 재료는 다이 아래 형성되며 제2 재료는 다이 아래 형성되어 다이와 다이 수용 스루홀의 측벽 사이의 갭에 충진된다. 유전체층들은 다이와 기판의 양표면 상에 형성된다. 재배선층들(RDL)이 양면 상에 형성되고 접점 패드들에 결합된다. 보호 베이스들은 RDL들 위에 형성된다.

Description

ＷＬＰ용 다이 수용 스루홀 및 양 표면 위에 이중 사이드 빌드업층들을 갖는 반도체 디바이스 패키지 및 그 방법{Semiconductor device package with die receiving through-hole and dual side build-up layers over both side-surfaces for WLP and method of the same}
본 발명은 웨이퍼 레벨 패키지(WLP) 구조에 관련되며, 더욱 상세하게는 신뢰성을 향상시키고 디바이스 크기를 감소시키기 위해 양 표면 위에 형성된 이중 빌드업층들을 갖는 팬아웃 웨이퍼 레벨 패키지에 관련된다.
반도체 디바이스 분야에 있어서, 계속적으로 디바이스 밀도는 증가되고 디바이스 크기는 감소되고 있다. 이러한 고밀도 디바이스들에서 패키징 또는 상호접속(interconnecting) 기술들에 대한 요구는 상기한 상황에 맞추기 위해 또한 증가되고 있다. 종래에는, 플립칩 부착 방법에 있어서, 솔더 범프들의 배열은 다이의 표면 상에 형성된다. 솔더 범프들의 형성은 원하는 패턴의 솔더 범프들을 생성하기 위하여 솔더 마스크를 통해 솔더 복합 재료를 이용하여 수행될 수 있다. 칩 패키지의 기능은 전력 분배(distribution), 신호 분배, 열 소산(heat dissipation), 보호 및 서포트 등을 포함한다. 반도체가 더 복잡해짐에 따라 전통적인 패키지 기술 예 를 들면, 리드 프레임 패키지, 플렉스 패키지, 리지드 패키지 기술은 칩 상에 고밀도 요소들을 갖는 더 작은 칩을 생성하는 것에 대한 요구를 충족시킬 수가 없다.
나아가 종래의 패키지 기술들은 웨이퍼 상의 다이스(dice)를 각각의 다이들(dies)로 분할하고 이후 다이 각각을 패키지하여야만 하기 때문에, 이들 기술들은 제조 공정에 대하여 시간 소모적이다. 칩 패키지 기술은 집적 회로들의 개발에 의해 매우 영향을 받기 때문에, 전자 제품의 크기에 대한 요구는 점점 더 커지고 있으며, 패키지 기술에 대해서도 마찬가지이다. 상기한 이유들로 인하여 패키지 기술의 경향은 오늘날 볼 그리드 어레이(BGA), 플립칩(FC-BGA), 칩 스케일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)를 향하고 있다. "웨이퍼 레벨 패키지"는 다른 공정 단계들 뿐만 아니라 전체 패키징 및 웨이퍼 상의 모든 상호접속들이 칩들(다이들(dies))로 싱귤레이션(다이싱)하기 전에 수행되는 것을 의미하는 것으로 이해되어야 한다. 일반적으로 모든 조립 공정들 또는 패키징 공정들의 완료 이후에 개별 반도체 패키지들이 복수의 반도체 다이들을 갖는 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 극도로 양호한 전기적 특성들을 갖고 결합된 극히 작은 디멘젼들(dimensions)을 갖는다.
WLP 기술은 진화된 패키징 기술이며, 이에 의하여 다이가 웨이퍼 상에서 제조되고 테스트되며, 이후 표면 마운트 라인에서 조립을 위하여 다이싱함으로써 개별 분리된다(singulated). 웨이퍼 레벨 패키지 기술은 단일 칩 또는 다이를 이용하지 않고 하나의 오브젝트로서 전체의 웨이퍼를 이용하며, 그러므로, 스크라이빙(scribing) 공정을 수행하기 전에 패키징 및 테스팅이 완료되었다. 나아가 WLP는 이러한 진화된 기술이어서 와이어 본딩, 다이 마운트 및 언더필 공정이 생략될 수 있다. WLP 기술을 이용함으로써, 비용 및 제조 시간이 감소될 수 있으며, WLP의 결과적인 구조는 다이와 동일하게 될 수 있다. 그러므로 이 기술은 전자 디바이스들의 소형화 요구들을 충족시킬 수 있다.
상기한 WLP 기술의 이점들에도 불구하고 몇 가지 문제점이 WLP 기술의 수용에 영향을 미치며 여전히 존재한다. 예를 들어, WLP 구조 및 마더 보트(PCB)의 재료들 사이의 열팽창계수(CTE) 차이(오매칭)는 구조의 기계적 불안정성에 대한 또 하나의 결정적인 요인이 된다. 미국특허 제6,271,469호에 의해 개시된 패키지 구조는 CTE 오매칭 문제를 겪는다. 이것은 종래기술이 몰딩 콤파운드에 의해 인캡슐레이트된 실리콘 다이를 이용하기 때문이다. 알려진 것처럼, 실리콘 재료의 CTE는 2.3이나 몰딩 콤파운드의 CTE는 약 40-80이다. 이 배열은 콤파운드 및 유전체층 재료들의 경화 온도가 더 높음으로 인하여 공정 중 칩 위치가 시프트되도록 하며, 상호 접속 패드들이 시프트되어 생산성 및 성능 문제를 야기한다. 온도 사이클링 중 원래의 위치로 되돌아오기는 어렵다(이것은 Tg에 가깝거나/높은 경화 온도라면 에폭시 수지 특성에 의해 야기된다). 이것은 종래 구조의 패키지가 대형 사이즈로 가공될 수 없다는 것을 의미하며 이것은 더 높은 제조 비용을 유발한다.
나아가, 몇가지 기술들은 기판의 상부 표면 상에 직접 형성된 다이의 이용을 포함한다. 알려진 것처럼, 반도체 다이의 패드들은 재배선층(redistribution layer; RDL)을 포함하는 재배선 공정들을 통해 영역 어레이 타입에서 복수의 금속 패드들로 재배선될 것이다. 빌드업층은 패키지의 사이즈를 증가시킬 것이다. 그러 므로 패키지의 두께가 증가된다. 이것은 칩의 크기를 감소시키려는 요구와 충돌할 것이다.
나아가 종래기술은 "패널" 타입 패키지를 형성하기 위해 복잡해진 공정을 거친다. 인캡슐레이션 및 몰드 재료의 주입을 위한 몰드툴을 요한다. 이것은 콤파운드를 열 경화한 이후 뒤틀림으로 인하여 동일 레벨로 다이의 표면 및 콤파운드를 제어하기 쉽지 않으며, CMP 공정이 평평하지 않은 표면을 연마하기 위해 요구될 수 있다. 그러므로 비용이 증가한다.
상기한 문제점을 극복하기 위하여 본 발명은 양호한 CTE 매칭 성능 및 축소 크기를 갖는 팬아웃(fan-out) 웨이퍼 레벨 패키징을 제공하며 또한 온도 사이클링의 보다 나은 보드 레벨 신뢰성 테스트를 제공한다.
본 발명의 목적은 뛰어난 CTE 매칭 성능 및 축소 크기를 갖는 팬아웃 WLP를 제공하는 것이다.
본 발명의 추가적인 목적은 신뢰성을 향상시키고 디바이스 크기를 감소시키기 위하여 다이 수용 스루홀들을 갖는 기판을 가진 팬아웃 WLP를 제공하는 것이다.
본 발명의 추가적인 목적은 팬아웃 트레이스들의 수를 증가시키기 위하여 이중 빌드업층들(상부면 및 하부면)을 갖는 팬아웃 WLP를 제공하는 것이다. 그러므로 본 발명의 패키지는 패드들의 피치 및 전도성 트레이스의 디멘젼을 재배선시키기 위해 이중 빌드업층들을 통해 열 소산 능력을 향상시킬 수 있다.
본 발명은 적어도 하나의 다이 수용 스루홀들, 전도성 결합 스루홀들 구조를 가지며, 상기 전도성 결합 스루홀들을 통해 기판의 상부 표면에서 제1 접점 패드들과 결합하고 기판의 하부 표면에서 제2 접점 패드들과 결합하는, 기판; 상기 다이 수용 스루홀들 내에 배치되는, 금속 패드들을 갖는 적어도 하나의 다이; 상기 다이 및 상기 다이와 상기 다이 수용 스루홀의 측벽 사이의 갭으로 충진된 제2(서라운딩) 재료 아래 형성되며, 그 하부 표면은 상기 기판과 동일 레벨을 유지하는 제1 재료; 상기 다이 및 상기 기판의 활성 표면 상부에 형성되며 상기 제1 접점 패드에 결합되는 제1 재배선층(RDL); 상기 기판의 하부 표면에 형성되며 상기 전도성 결합 스루홀 구조를 통해 상기 제1 접점 패드들에 결합되는 제2 접점 패드를 포함하는 반도체 디바이스 패키지 구조를 개시한다. 제2 재배선층은 상기 기판 및 상기 제1 및 제2(서라운딩) 재료 아래 형성되며 상기 제2 접점 패드를 단자 패드들에 연결시킨다.
상기 기판의 재료는 에폭시 타입 FR5, FR4, BT, 실리콘, PCB(인쇄회로기판) 재료, 유리 또는 세라믹을 포함한다. 택일적으로, 상기 기판의 재료는 합금 또는 금속을 포함한다; 상기 기판의 CTE(열팽창 계수)는 약 14-17의 CTE를 갖는 마더 보드(PCB)의 CTE에 가까운 것이 바람직하다. 상기 유전체층의 재료는 탄성 유전체층, 포토센시티브층, 실리콘 유전체 기반층, 실록산 폴리머(SINR)층, 폴리이미드(PI)층 또는 실리콘 수지층을 포함한다.
본 발명은 적어도 하나의 다이 수용 스루홀들, 전도성 결합 스루홀들 구조를 가지며 상기 전도성 결합 스루홀들을 통해 상기 기판의 상부 표면에서 제1 접점 패드들과 결합하고 하부 표면에서 제2 접점 패드들과 결합하는 기판을 제공하는 단계; 표면 상에 정렬 패턴을 갖는 다이 재배선툴 상에 패터닝된 글루들(patterned glues)을 형성(프린팅)하는 단계; 상기 다이 재배선툴의 상기 패터닝된 글루들 상에 상기 기판을 본딩하는 단계; 피크앤플레이스 미세 정렬 시스템에 의하여 원하는 피치로 상기 다이 재배선툴 상에 금속 패드들을 갖는 적어도 하나의 원하는 다이를 재배선하는 단계로 다이의 활성 표면은 패터닝된 글루들에 의하여 접착되며; 상기 다이의 후면 상에 제1 부착 재료를 충진하는 단계(이는 다이싱 소 전에 웨이퍼 폼으로 행해질 수 있다); 상기 다이 에지(측벽) 및 상기 기판의 상기 다이 수용 스루홀 사이의 공간으로 제2 부착(서라운딩) 재료를 충진하는 단계; 상기 패터닝된 글루들을 해제함으로써 상기 다이 재배선툴로부터 "패널 웨이퍼"(패널 웨이퍼 폼은 임베딩된 다이와 부착 재료들을 함께 갖는 기판을 의미한다)를 분리하는 단계; 상기 금속 패드들 및 상기 제1 접점 패드들을 결합하기 위해 제1 재배선층(빌드업층들)을 형성하는 단계; 빌드업층들의 상부 표면(기판의 상부 표면) 상에 보호 베이스를 부착하는 단계; 상기 기판의 제2 접점 패드들 및 기판의 상기 단자 패드들을 결합하기 위해 기판의 하부 표면 상에 제2 재배선층들을 형성하는 단계; UBM 구조를 형성하는 단계; 단자 패드들에 결합하는 솔더볼들/범프들을 형성하는 단계; 이후 싱귤레이션을 위하여 개별 다이로 절단하기 위해 테이프 상에 패키지 구조(패널 폼에)를 마운팅하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법을 제공한다. 싱귤레이션 전에 패널 웨이퍼 폼에서 최종 테스팅 및/또는 번인(burn- in)이 수행될 수 있다.
본 발명은 본 발명의 바람직한 실시예들과 예시들로 더 상세히 설명될 것이다. 그럼에도 불구하고, 본 발명의 바람직한 실시예들은 예시만을 위한 것이라는 것이 인식되어야 한다. 여기 언급된 바람직한 실시예 외에도 본 발명은 명백히 기재된 것에 부가하여 넓은 범위의 다른 실시예들로 실시될 수 있으며, 본 발명의 범위는 첨부하는 청구항에 밝힌 것처럼 명백히 제한되지 않는다.
본 발명은 위에 형성된 기설정의 단자 접점 금속 패드들(104) 및 기판(102) 내에 미리 형성된 다이 수용 스루홀들(106)-이는 기판의 상부 표면으로부터 하부 표면으로 관통할 것이다-을 갖는 기판을 이용하는 팬아웃 WLP 구조를 개시한다. 금속 패드들을 갖는 적어도 하나의 다이는 기판의 다이 수용 스루홀 내에 배치되며 다이를 둘러싸는 영역 내에 제2(코어 페이스트)재료에 의하여 부착되는데, 예를 들어, 탄성 코어 페이스트 재료는 다이 에지 및 기판 및/또는 다이 아래의 다이 수용 스루홀의 측벽 사이의 공간으로 충진되며, 다이 아래의 제1 재료는 다이싱 소(dicing saw) 전에 실리콘 웨이퍼 폼으로 미리 제조될 수 있으며, 예를 들어 부착 테이프가 다이싱 소 공정 중 마운트될 수 있거나 또는 도금 금속 공정이 웨이퍼 후면에 형성될 수 있으며, 이것은 또한 제1 및 제2 재료 모두에 대해 동일한 재료를 사용할 수 있다. 포토센시티브 유전체 재료가 다이 및 미리 형성된 기판(코어 페이스트 영역을 포함한다) 위에 코팅되며, 그 하부 표면에 포토센시티브 유전체 재료를 형성한다. 바람직하게 포토센시티브 유전체 재료의 재료는 CTE 오매칭 문제 로 인한 열적 응력을 극복하기 위해 탄성 재료로 형성된다.
도 1a, 1b 및 1c는 본 발명의 일 실시예에 따른 팬아웃 웨이퍼 레벨 패키지(FO-WLP)의 횡단면도를 도시한다. 도 1a, 1b 및 1c에 도시된 바와 같이, FO-WLP의 구조는 (유기 기판에 대하여) 제1 접점 전도성 패드들(104) 및 다이(108)를 수용하기 위해 그 안에 형성된 다이 수용 스루홀들(106)을 포함한다. 다이 수용 스루홀들(106)은 기판을 관통하여 기판의 상부 표면으로부터 하부 표면으로 형성된다. 스루홀(106)은 기판(102) 내에 미리 형성된다. 제1 재료(110)는 다이(108)의 하부 표면 아래 프린트/코팅/디스펜싱되며, 그럼으로써 다이(108)를 실링한다. 제2 재료(코어 페이스트)재료(111)는 다이 에지(108) 및 스루홀들(106)의 측벽들 사이의 공간(갭) 내에 재충진되며, 이는 몇가지 어플리케이션을 위하여 다이 아래의 재료와 갭 내의 재료 사이에 다른 재료들을 사용할 수도 있다. 전도(금속)층(112)이 코어 페이스트와 기판 사이의 접착을 향상하기 위해 선택적 공정으로서 다이 수용 스루홀들(106)의 측벽 상에 코팅된다.
다이(108)는 다이 수용 스루홀들(106) 및 제2 재료(111) 내 및 제1 재료(110) 상에 배치된다. 아는 바와 같이, 접점 패드들(본딩 패드들)(114)은 활성 표면 지점의 다이(108) 상에 형성된다. 포토센시티브층 또는 유전체층(116)은 다이(108) 및 기판(102)의 상부 표면 위에 형성된다. 복수의 오프닝들이 리소그래피 공정 또는 노광 및 현상 공정을 통해 유전체층(116) 내에 형성된다. 복수의 오프닝들이 기판(102)의 상부 표면 상의 접점 패드들(또는 I/O 패드들)(114) 및 제1 단자 접점 전도성 패드들(104)에 각각 정렬된다. 또한 전도성 트레이스(118)로 언급되는 RDL(redistribution layer: 재배선층)(118)은 유전체층(116) 위에 형성된 금속층의 선택된 부분들을 제거함으로써 유전체층(116) 상에 형성되며, 여기서 RDL(118)은 I/O 패드들(114) 및 제1 단자 접점 전도성 패드들(104)을 통해 다이(108)와 전기적 결합을 유지한다. 보호 베이스(층)(126)이 RDL(118)을 덮도록 이용되며, 상기 공정 단계는 빌드업층들 공정이다. 기판(102)은 그 안에 형성된 전도성 결합 스루홀들(120)을 더 포함한다. 이는 기판(102)을 제조하는 동안 수행되었다. 제1 단자 접점 금속 패드들(104)은 전도성 결합 스루홀들(120) 위에 형성된다. 전도성 재료는 전기 결합을 위해 결합 스루홀들(120)로 재충진된다. 스크라이브 라인(124)은 선택적으로 각 유닛을 분리시키기 위해 패키지 유닛들 사이에 형성되며, 스크라이브 라인 위에는 유전체층이 없다.
제2 단자 접점 전도성 패드들(122)은 기판(102)의 하부 표면 및 전도성 결합 스루홀들(120) 아래에 위치되며 기판(102)의 제1 단자 접점 전도성 패드들(104)에 연결된다. 포토센시티브층 또는 유전체층(128)은 제2 단자 접점 전도성 패드들(122) 위 및 제1 재료(110) 및 기판(102)의 하부 표면에 형성된다. 접지(grounding) 및 열 소산(heat dissipation)을 위해 다이의 후면을 결합할 필요가 있다면 다이(다이 후면) 아래 제1 재료들(110)을 오픈하기 위해 레이저가 이용될 수 있다. 복수의 오프닝들이 리소그래피 공정 또는 노광 및 현상 공정을 통해 유전체층(128) 내에 형성된다. 복수의 오프닝들은 접점 비어를 형성하기 위해 각각 기판(102)의 하부 표면 상의 제2 단자 접점 전도성 패드들(122)에 정렬된다. RDL(전도성 트레이스)(130)가 유전체층(128) 위에 형성된 금속층의 선택된 부분들을 제거 함으로써 유전체층(128) 상에 형성된다. 마지막으로, 보호층(132)이 RDL(130)을 덮도록 형성되며 복수의 오프닝들이 UBM(Under Ball Metal)(134)을 형성하도록 보호층(132) 상에 형성된다. 전도성 볼들(136)이 UBM(134) 상에 형성된다.
유전체층(116, 126)과 제1 재료(110) 및 제2 재료(111)는 유전체층들이 탄성 특성으로 가짐으로 인하여 온도 사이클링 중 다이(108) 및 기판(102) 사이의 열적 기계적 응력을 흡수하는 버퍼 영역으로서 기능한다. 부가적으로, 유전체층들(128, 132)은 열적 기계적 응력을 흡수하는 것에 조력한다. 상기한 구조는 BGA 타입 패키지를 구축한다.
바람직하게, 기판(102)의 재료는 에폭시 타입 FR5, BT와 같은 유기 기판, 형성된 스루홀들을 갖는 PCB 또는 사전 에칭 회로(pre etching circuit)를 갖는 Cu 금속 패널이다. 바람직하게 CTE는 마더 보드(PCB) 중 하나와 동일하다. 바람직하게 높은 유리 전이 온도(Tg)를 갖는 유기 기판은 에폭시 타입 FR5 또는 BT(비스말레이미드 트리아진) 타입 기판이다. Cu 금속(약 16의 CTE)이 또한 이용될 수 있다. 유리, 세라믹, 실리콘이 기판으로서 이용될 수 있다. 탄성 코어 페이스트는 실리콘 고무 탄성 재료들로 형성된다.
이는 에폭시 타입 유기 기판(FR5/BT)의 열팽창계수(CTE)(X/Y방향)는 약 16이며 Z방향 CTE는 약 60이라는 것 때문이며, 칩 재배선을 위한 툴의 CTE는 기판의 CTE와 가깝게 선택될 수 있으며, 따라서 코어 페이스트 재료들의 온도 경화 중 다이 시프트 문제를 감소시킬 수 있다. FR5/BT는 몇 개의 고온 공정 예를 들어, 유전체층들의 경화 온도 및 코어 페이스트 경화 등을 요하는 WLP 공정 중 패널폼(panel form)에서의 다이 시프트(die shift)를 야기하는 CTE 오매칭을 갖는 재료들을 사용한다면, 온도 사이클링(이 온도는 유리 전이 온도 Tg에 가깝다) 이후 원래의 위치로 되돌아 오기 어렵다.
기판은 웨이퍼 타입과 같은 라운드형일 수 있으며, 직경은 200, 300mm 또는 그 이상일 수 있다. 이것은 패널폼과 같은 장방형 타입을 위해 이용될 수 있다. 기판(102)은 다이 수용 스루홀들(106)을 갖고 미리 형성된다. 스크라이브 라인(124)은 각 유닛을 분리하기 위해 유닛들 사이에 형성된다. 도 2를 참조하면, 기판(102)은 복수의 미리 형성된 다이 수용 스루홀(106) 및 결합 스루홀들(120)을 포함한다는 것을 나타낸다. 전도성 재료는 결합 스루홀들(120) 내로 재충진되며, 그럼으로써 결합 스루홀 구조들을 구축한다.
본 발명의 일 실시예에 있어서, 유전체층들(116, 128, 132)은 바람직하게 실록산 폴리머(SINR), 다우 코닝 WL5000 시리즈 및 그 조합을 포함하는 실리콘 유전체 기반 재료들에 의하여 만들어지는 탄성 유전체 재료이다. 또 다른 실시예에 있어서, 유전체층들은 폴리이미드(PI) 또는 실리콘 수지를 포함하는 재료로 이루어진다. 바람직하게 이들은 간단한 공정을 위하여 포토센시티브층이다.
본 발명의 일 실시예에 있어서, 탄성 유전체층은 100(ppm/℃)보다 큰 CTE, 약 40퍼센트(바람직하게 30퍼센트-50퍼센트)인 연신률 및 플라스틱과 고무 사이의 재료 경도를 갖는 종류의 재료이다. 탄성 유전체층의 두께는 온도 사이클링 테스트 중 RDL/유전체층 인터페이스에 축적된 응력에 따라 달라진다.
도 3은 BT/FR5 캐리어(이는 유리, 실리콘, 세라믹 또는 금속/합금일 수 있 다)용 툴(300) 및 기판(102)을 도시한다. UV 경화 타입 재료와 같은 부착 재료들(302)은 툴(300)의 주변 영역에 형성된다. 하나의 경우에, 툴은 패널 폼의 형태를 가진 BT/FR5로 만들어질 수 있다. 결합 스루홀들 구조들은 기판의 에지에 형성되지 않을 것이다. 도 3의 하부는 툴(300)과 기판(102)의 결합을 도시한다. 패널은 BT/FR5 캐리어로 부착될 것이며, 이는 공정 중 패널을 접착하여 홀딩할 것이다. 캐리어의 두께는 약 400㎛ 내지 600㎛가 될 수 있다.
도 4는 다이 수용 스루홀들을 갖는 기판(102)의 상면도를 도시한다. 기판(102)의 에지 영역(400)은 다이 수용 스루홀들(106)을 갖지 않으며, 이는 WLP 공정 중 BT/FR5 캐리어를 접착하기 위해 이용된다. WLP 공정이 완료된 이후, 기판(102)은 글래스 캐리어로부터 점선을 따라 절단되거나, 패널과 캐리어를 분리하기 위해 부착 재료들이 절단될 것이며, 이는 점선의 내부 영역은 패키지 싱귤레이션을 위한 절단 공정에 의하여 가공될 것이라는 것을 의미한다.
도 5를 참조하면, CTE 문제와 연관되는 주요 부분들이 도시된다. 실리콘 다이(108)(CTE는 ~2.3이다)는 패키지 내에서 패키지된다. FR5 또는 BT 유기 에폭시 타입 재료(CTE는 ~16)가 기판(102)으로 이용되며 그 CTE는 PCB 또는 마더 보드(502)와 동일하다. 다이(108) 및 기판(102) 사이의 공간(갭)은 (다이와 에폭시 타입 FR5/BT 사이의) CTE 오매칭으로 인한 열적 기계적 응력을 흡수하기 위하여 충진 재료(탄성 코어 페이스트가 바람직하다)로 충진된다. 나아가 유전체층들(116)은 다이 I/O 패드들 및 PCB(502) 사이의 응력을 흡수하기 위하여 탄성 재료들을 포함한다. RDL 금속은 Cu/Au 재료들이며 CTE는 PCB(502) 및 유기 기판과 동일한 약 16 이며, 접점 범프들(136)의 UBM(134)은 기판(102)의 단자 접점 금속 패드들(104)(그들 중 몇 개) 아래 위치된다. PCB(502)의 금속 랜드의 재료는 Cu 혼합 금속이며, Cu의 CTE는 PCB 중 하나에 매칭하는 약 16이다. 상기한 설명으로부터 본 발명은 FO-WLP에 대한 뛰어난 CTE(X/Y방향으로 완전히 매칭하는) 솔루션을 제공할 수 있다.
도 6은 복수 칩 패키지 구조 어플리케이션의 일 실시예를 도시하며, 도 7은 패시브 구성요소들 및/또는 솔더링 범프들을 갖는 플립칩 또는 표면의 상부에 표면 마운트되고 제1 RDL에 전기적 결합하는 솔더링 범프들을 가진 CSP에 대한 또 다른 실시예를 도시하는데, 이것은 SIP(system in package)에 대한 어플리케이션이 된다.
명백하게, 빌드업층들(PCB 및 기판) 아래의 CTE 매칭 문제는 본 발명의 구조에 의해 해결되며 이는 더 나은 신뢰성(보드 레벨 조건 상에서 기판 상에 단자 패드들(솔더 볼들/범프들)에 대하여 X/Y 방향으로 어떠한 열적 응력도 없음)을 제공하며 탄성 유전체층들이 Z방향 응력을 흡수하기 위해 이용된다. 칩(108) 에지와 기판(102)의 스루홀들(120)의 측벽 사이의 공간(갭)은 기계적/열적 응력을 흡수하기 위해 탄성 유전체 물질들을 충진하기 위해 이용될 수 있다.
본 발명의 일 실시예에서, RDL의 재료는 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함한다. RDL의 두께는 2㎛ 및 15㎛ 범위이다. Ti/Cu 합금이 시드 금속층들로서 또한 스퍼터링 테크닉에 의하여 형성되며, Cu/Au 또는 Cu/Ni/Au 합금이 전기도금에 의하여 형성된다. RDL을 형성하기 위하여 전기 도금 공정을 이용하는 것은 온도 사이클링 중 CTE 오매칭을 견디기에 충분히 두꺼운 RDL 및 더 나은 기계적 특성들을 만들 수 있다. 금속 패드들은 Al 또는 Cu 또는 그 조합이 될 수 있다. FO-WLP 구조가 탄성 유전체층으로서 SINR을, RDL로서 Cu를 이용한다면, (여기에 도시되지 않은) 응력 분석에 따르면, RDL/유전체층 인터페이스에 축적된 응력은 감소된다.
도 1a, 1b, 1c 및 2에 도시된 바와 같이, RDL들은 다이(108)로부터 팬아웃하며 제2 단자 패드들(122) 및 UBM(134)을 향하여 하향으로 소통한다. 이는 종래 기술과 다르며, 다이(108)는 기판(102)의 미리 형성된 다이 수용 스루홀(106) 내에 수용되고 그럼으로써 패키지의 두께를 감소시킨다. 종래기술은 다이 패키지 두께를 감소시키려는 규칙을 위반한다. 본 발명의 패키지는 종래 기술보다 더 얇아질 것이다. 나아가 기판은 패키지 전에 미리 준비된다. 스루홀(106)은 기설정된다. 따라서 수득율은 더 증가될 것이다. 본 발명은 감소된 두께와 양호한 CTE 성능을 가진 팬 아웃 WLP를 개시한다.
본 발명은 기판(바람직하게 유기 기판 FR4/FR5/BT)을 준비하는 단계를 포함하며, 접점 금속 패드들은 결합 스루홀을 통해 상부 및 저부 표면 상에 형성된다. 다이 수용 스루홀은 다이 크기 플러스 > 약 100㎛/면 보다 큰 크기를 가지고 형성된다. 깊이는 다이스 두께와 동일하다(또는 약 25㎛ 더 두껍다).
다음 단계는 원하는 두께로 웨이퍼를 백래핑(back-lapping)함으로써 래핑하는 것이다. 웨이퍼는 다이스를 분리하기 위해 다이싱 공정으로 도입된다.
이후, 본 발명의 공정은 위에 정렬 패턴이 형성된 다이 재배선(정렬)툴을 제 공하는 단계를 포함한다. 이후 패터닝된 글루들은 (다이스의 표면을 접착하기 위해 사용되는)툴 상에 프린트되며 원하는 피치로 툴 상에 원하는 다이들을 재배선시키기 위하여 플립칩 기능을 가진 피크앤플레이스 미세 정렬 시스템(pick and place fine alignment system)을 이용하는 단계가 뒤따른다. 패터닝된 글루들은 툴 상에 칩들(활성 표면)을 접착할 것이다. 이어서, (다이 수용 스루홀들을 가진)기판이 툴 상에 본딩되며 다이와 (FR5/BT) 기판 및 다이 후면의 스루홀들의 측벽들 사이의 공간(갭) 상에 탄성 코어 페이스트 재료를 프린팅하는 단계가 뒤따른다. 코어 페이스트 및 기판의 표면을 동일 레벨로 유지하는 것이 바람직하다. 다음으로, 경화 공정이 코어 페이스트 재료를 경화하고 UV 또는 열 경화에 의하여 캐리어를 본딩하기 위해 이용된다. 패널 본더는 기판 및 다이 후면 상으로 캐리어를 본딩하기 위해 이용된다. 진공 본딩이 수행되며, 패널 웨이퍼로부터 툴을 분리하는 단계가 뒤따른다.
다이가 기판(패널 베이스) 상에 재배선되면, 이후 클린업 공정이 습식 및/또는 건식 클린에 의하여 다이스 표면을 클린하기 위해 수행된다. 다음 단계는 패널의 표면 상에 유전체 재료들을 코팅하는 것이다. 이어서, 리소그래피 공정이 비어(접점 금속 패드들), Al 본딩 패드들 및/또는 스크라이브 라인(선택적)을 오픈시키기 위하여 수행된다. 이후 플라즈마 클린 단계가 비어홀들의 표면 및 Al 본딩 패드들을 클린하기 위해 수행된다. 다음 단계는 시드 금속층들로서 Ti/Cu를 스퍼터링하는 것이며, 이후 포토 레지스터(PR)가 재배선된 금속층들(RDL)의 패턴들을 형성하기 위해 유전체층 및 시드금속층들 위에 코팅된다. 이후 전기 도금이 RDL 금속으로 서 Cu/Au 또는 Cu/Ni/Au를 형성하기 위해 처리되며, PR을 스트립핑(stripping)하고 RDL 금속 트레이스를 형성하기 위해 습식 에칭을 수행한다. 이어서, 다음 단계는 상부 유전체층을 코팅 또는 프린트하고 접점 금속 비어(최종 테스팅에 대하여 선택적)를 오픈시키거나 또는 스크라이브 라인(선택적)을 오픈하는 것이다. 시드층, PR, E-도금 또는 스트립/에칭과 같이 멀티 RDL층들 및 유전체층을 형성하기 위한 공정들을 반복할 수 있다.
이후 캐리어(300)를 패널의 후표면으로부터 분리한 이후 패널의 앞표면 상에 캐리어(300)를 본딩하는 것이다. 클린업 공정이 습식 및/또는 건식 클린에 의하여 패널의 후면을 클린하고 선택적으로 (필요하다면) 다이의 후면을 레이저 오픈하기 위해 수행된다. 다음 단계는 유전체층을 형성하기 위하여 패널의 후표면 상에 유전체 재료들을 코팅하는 것이다. 이어서, 리소그래피 공정이 비어(접점 금속 패드들) 및/또는 다이 후면의 일부를 오픈하기 위하여 수행된다. 다음 단계는 유전체층 상에 시드 금속층들로서 Ti/Cu를 스퍼터링하는 것이며 이후 포토 레지스터(PR)이 재배선된 금속층들(RDL)의 패턴들을 형성하기 위하여 유전체층 및 시드 금속층들 위에 코팅된다. 이후 전기 도금이 RDL 금속으로서 Cu/Au 또는 Cu/Ni/Au를 형성하기 위해 처리되며 RDL 금속 트레이스를 형성하기 위해 PR을 스트립핑하고 금속 습식 에칭하는 단계가 뒤따른다. 이어서 다음 단계는 상부 유전체층을 코팅 또는 프린트하고 UBM을 형성하기 위하여 접점 금속 패드들을 오픈하는 것이다.
볼 배치 또는 솔더 페이스트 프린팅 이후, (BGA 타입에 대하여) 열 리플로우 공정이 볼 면 상에 리플로우하도록 수행된다. 테스팅이 수행된다. 패널 웨이퍼 레 벨 최종 테스팅이 솔더볼들 또는 범프들에 접촉하기 위하여 수직 또는 에폭시 프로브 카드를 이용하여 수행된다. 테스팅 이후 기판은 개별 유닛들로 패키지를 개별분리하기(singular) 위해 절단된다. 이후 패키지들은 각각 트레이 또는 테이프 및 릴 상에서 피크 앤 플레이스된다.
본 발명의 이점들은 다음과 같다. 공정은 패널 웨이퍼 타입을 형성하기 위해 간단하며 패널 표면의 거칠기를 제어하기 쉽다. 패널의 두께는 제어되기 쉬우며 다이 시프트 문제는 공정 중 일소될 것이다. 주입 몰드 툴이 생략되며 CMP 연마 공정은 도입되지 않을 것이며, 어떠한 뒤틀림도 공정에서 일어나지 않는다. 패널 웨이퍼는 웨이퍼 레벨 패키징 공정에 의하여 가공되기 쉽다. 빌드업층들(PCB 및 기판) 아래서의 CTE 매칭은 보드 상에서 X/Y 방향으로 어떠한 열적 응력도 초래하지 않으며, Z 방향으로부터의 응력을 흡수하기 위해 탄성 유전체층들을 이용함으로써 보다 나은 신뢰성을 갖는다. 단일의 재료가 싱귤레이션 중 절단된다.
기판은 미리 형성된 스루홀들, 상호 접속 스루홀들 및 단자 접점 금속 패드들(유기 기판용)을 갖고 미리 준비된다. 다이 수용 스루홀의 크기는 다이 크기 플러스 > 면당 약 100㎛와 같다. 이것은 실리콘 다이와 기판(FR5/BT) 사이의 CTE 차이로 인한 열적 응력을 흡수하기 위하여 탄성 유전체 재료들을 충진함으로써 응력 버퍼 해제 영역으로 이용될 수 있으며, 부가적으로 이는 CTE 오매칭으로 인한 기계적 또는 열적 응력을 흡수하기 위하여 다이 에지 및 기판의 측벽 사이의 갭에 탄성 유전체 재료들을 충진할 수 있다. 패키징 수득률은 다이의 상부 표면 및 저면 상에 간단한 빌드업 층들을 적용함으로 인하여 증가될 것이다(제조 사이클 타임은 감소 되었다). 단자 패드들은 다이스 활성 표면의 대향면 상에 형성된다.
다이스 적용 공정은 현재 공정과 동일하다. 탄성 코어 페이스트(수지, 에폭시 콤파운드, 실리콘 고무 등)는 본 발명에서 열적 응력 해제 버퍼를 위하여 다이스 에지 및 스루홀들의 측벽 사이의 공간으로 재충진되며, 이후 진공 열 경화가 적용된다. CTE 오매칭 문제는 패널폼 공정 중 (기판과 동일한 CTE를 갖는 BT/FR5 캐리어를 이용하여) 극복된다. 다이와 기판 사이의 깊이는 약 25㎛이며, 유전체층 및 RDL은 패널의 상부 및 하부 표면 상에 형성된다. 단지 실리콘 유전체 재료(바람직하게 SINR)만이 활성 표면 및 기판(바람직하게 FR4/5 또는 BT) 표면 상에 코팅된다. 접점 패드들은 유전체층(SINR)이 접촉하는 오픈을 오픈하기 위하여 포토센시티브층임으로 인하여 포토 마스크 공정만을 이용함으로써 오픈된다. 다이와 기판은 캐리어로 함께 본딩된다. 패키지 및 보드 레벨 양자에 대한 신뢰성은 더 좋아지며, 특히 보드 레벨 온도 사이클링 테스트에 대하여 그러하며, 이것은 기판과 PCB 마더 보드의 CTE가 동일한 것에 기인하며, 따라서, 어떠한 열적 기계적 응력도 솔더 범프들/볼들 상에 가해지지 않는다. 그리고 보호층을 갖는 패키지의 두께는 극도로 얇은 200㎛ 미만이다. 비용은 낮아지고 공정은 단순해진다. 또한 멀티칩 패키지를 형성하기가 쉽다.
본 발명의 바람직한 실시예들이 기술되었지만, 본 발명은 기술된 바람직한 실시예들로 제한되어서는 안된다는 것을 당업자들은 이해할 것이다. 오히려 다양한 변경들 및 수정들이 다음의 청구항에 의하여 정해지는 것처럼 본 발명의 정신 및 범위 내에서 이루어질 수 있다.
도 1a, 1b, 1c는 본 발명에 따른 팬아웃 WLP 구조의 횡단면도를 도시한다.
도 2는 본 발명에 따른 기판의 횡단면도를 도시한다.
도 3은 본 발명에 따른 기판 및 글래스 캐리어 조합의 횡단면도를 도시한다.
도 4는 본 발명에 따른 기판의 상면도를 도시한다.
도 5는 본 발명에 따른 보드 레벨 온도 사이클링 테스트 시의 반도체 디바이스 패키지 도면을 도시한다.
도 6은 본 발명에 따라 멀티칩을 갖는 팬아웃 WLP 구조의 횡단면도를 도시한다.
도 7은 본 발명에 따라 상부 표면 상에 멀티칩, 패시브 구성요소들 및 플립칩 패키지를 갖는 팬아웃 WLP 구조의 횡단면도를 도시한다.

Claims (8)

  1. 적어도 하나의 다이 수용 스루홀들, 전도성 결합 스루홀들 구조를 가지며, 상기 전도성 결합 스루홀들은 기판의 상부 표면에서 제1 접점 패드들과 결합하고 기판의 하부 표면에서 제2 접점 패드들과 결합하는, 기판;
    상기 다이 수용 스루홀들 내에 배치되는, 금속 패드들을 갖는 적어도 하나의 다이;
    다이스 및 상기 기판 위에 형성되며 상기 다이의 상기 금속 패드들을 상기 제1 접점 패드에 결합시키는 적어도 하나의 제1 재배선층들(RDL); 및
    제1 재료 및 상기 기판 아래 형성되며 상기 제2 접점 패드들을 단자 패드들에 결합시키는 적어도 하나의 제2 재배선층들을 포함하는 반도체 디바이스 패키지 구조.
  2. 청구항 1에 있어서,
    상기 다이 및 상기 기판 상에 형성된 오프닝 비어를 갖는 제1 유전체층 및 상기 제1 재료 및 상기 기판의 하부 표면에 형성된 제2 유전체층을 더 포함하며,
    상기 제1 RDL은 상기 제1 유전체층 상에 형성되며 상기 제2 RDL은 상기 제2 유전체층 상에 형성되고, 상기 제1 유전체층 또는 상기 제2 유전체층은 탄성 유전체층, 포토센시티브층, 실리콘 유전체 기반층, 실록산 폴리머(SINR)층, 폴리이미드(PI)층 또는 실리콘 수지층을 포함하는 구조.
  3. 청구항 1에 있어서,
    실리콘 다이스의 후면의 일부를 노출시키기 위하여 상기 다이스 아래의 상기 제1 재료의 오프닝 홀을 더 포함하며, 상기 제2 재배선층들은 상기 오프닝 홀에 결합하는 구조.
  4. 청구항 1에 있어서,
    상기 제1 RDL 또는 상기 제2 RDL 위에 형성된 보호 베이스; 및
    상기 단자 패드들에 결합된 전도성 범프들 구조를 더 포함하며,
    상기 단자 패드들은 UBM(under bump metallurgy) 구조를 포함하며; 상기 기판의 재료는 에폭시 타입 FR5, FR4, BT, 실리콘, PCB(인쇄회로기판) 재료, 유리 또는 세라믹, 합금 또는 금속을 포함하며; 상기 제2 (서라운딩) 재료는 탄성 코어 페이스트 재료를 포함하며; 상기 제1 RDL 또는 상기 제2 RDL의 재료는 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하는 구조.
  5. 청구항 1에 있어서,
    상기 적어도 하나의 다이는 반도체 칩들, 패시브(passive) 구성요소들 및 전기 디바이스를 포함하며; 복수의 패시브 구성요소들 및/또는 복수의 플립칩 패키지 또는 상기 제1 RDL 위에 형성된 솔더 범프들을 가진 CSP를 더 포함하며, 상기 제1 RDL에 연결되는 구조.
  6. 적어도 하나의 다이 수용 스루홀들, 전도성 결합 스루홀들 구조 및 기판의 양면 상에 접점 금속 패드들을 가지며 상기 전도성 결합 스루홀들을 통해 결합하는 기판을 제공하는 단계;
    표면 상에 정렬 패턴을 갖는 다이 재배선툴 상에 패터닝된 글루들을 프린팅하는 단계;
    상기 패터닝된 글루들을 이용하여 상기 다이 재배선툴 상에 상기 기판을 본딩하는 단계;
    피크앤플레이스 미세 정렬 시스템에 의하여 원하는 피치로 상기 패터닝된 글루들에 의하여 접착된 활성 표면을 가진 상기 다이 재배선툴 상에 적어도 하나의 원하는 다이스를 재배선하는 단계;
    상기 다이스 및 상기 기판의 상기 스루홀의 측벽 및 상기 다이스의 후면 사이의 공간으로 탄성 코어 페이스트(서라운딩) 재료를 재충진하는 단계;
    상기 패터닝된 글루들을 해제함으로써 상기 다이 재배선툴로부터 임베딩된 상기 다이스 내부를 가진 상기 기판을 분리하는 단계;
    임베딩된 다이스 내부를 가진 상기 기판의 상부 표면 및 하부 표면에 전도성 빌드업층들을 형성하는 단계; 및
    상기 전도성 빌드업층들 위에 접촉 구조를 형성하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법.
  7. 청구항 6에 있어서,
    상기 유전체층은 탄성 유전체층, 포토센시티브층, 실리콘 유전체 기반 재료층, 폴리이미드(PI)층 또는 실리콘 수지층을 포함하며; 상기 실리콘 유전체 기반 재료는 실록산 폴리머(SINR), 다우 코닝 WL5000 시리즈 또는 그 조합을 포함하며; 상기 기판의 재료는 에폭시 타입 FR5, FR4, BT, 실리콘, PCB 재료, 유리, 세라믹, 합금 또는 금속을 포함하며; 상기 적어도 하나의 전도성 빌드업층은 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하는 방법.
  8. 청구항 6에 있어서,
    하부 표면에 상기 빌드업층들을 형성하기 전에 실리콘 다이스의 일부분을 노출시키기 위하여 다이스 아래의 코어 페이스트(서라운딩)재료 상에 오픈 홀을 형성하는 단계를 더 포함하는 방법.
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SG (1) SG146596A1 (ko)
TW (1) TWI352413B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017039306A1 (ko) * 2015-09-04 2017-03-09 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101879933B1 (ko) * 2016-05-13 2018-07-19 전자부품연구원 반도체 패키지 및 그 제조방법
KR101870164B1 (ko) * 2016-11-28 2018-07-19 주식회사 네패스 칩 패키지 및 이의 제조방법

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142740B2 (en) 2003-07-04 2015-09-22 Epistar Corporation Optoelectronic element and manufacturing method thereof
US10686106B2 (en) 2003-07-04 2020-06-16 Epistar Corporation Optoelectronic element
JP5177625B2 (ja) 2006-07-11 2013-04-03 独立行政法人産業技術総合研究所 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法
TW200935572A (en) * 2008-02-01 2009-08-16 Yu-Nung Shen Semiconductor chip packaging body and its packaging method
US8350377B2 (en) * 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
US8106504B2 (en) * 2008-09-25 2012-01-31 King Dragon International Inc. Stacking package structure with chip embedded inside and die having through silicon via and method of the same
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
TWI394249B (zh) * 2008-11-04 2013-04-21 Unimicron Technology Corp 封裝基板結構及其製法
US8252665B2 (en) 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
US10283443B2 (en) 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
US9941195B2 (en) 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
TWI409923B (zh) * 2009-12-02 2013-09-21 King Dragon Internat Inc 具有晶粒埋入式以及雙面覆蓋重增層之基板結構及其方法
US8310050B2 (en) 2010-02-10 2012-11-13 Wei-Ming Chen Electronic device package and fabrication method thereof
US9177926B2 (en) 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US9576919B2 (en) 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US10373870B2 (en) 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US8535978B2 (en) 2011-12-30 2013-09-17 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US8799845B2 (en) 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US8922021B2 (en) 2011-12-30 2014-12-30 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US20120314390A1 (en) * 2010-03-03 2012-12-13 Mutual-Tek Industries Co., Ltd. Multilayer circuit board
CN102194715A (zh) * 2010-03-16 2011-09-21 南亚电路板股份有限公司 封装基板模块及其条状封装基板
CN102244064B (zh) * 2010-05-12 2015-07-22 矽品精密工业股份有限公司 条状封装基板及其排版结构
US8508028B2 (en) * 2010-07-16 2013-08-13 Yu-Lung Huang Chip package and method for forming the same
WO2013102146A1 (en) 2011-12-30 2013-07-04 Deca Technologies, Inc. Die up fully molded fan-out wafer level packaging
US10050004B2 (en) 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
US9613830B2 (en) 2011-12-30 2017-04-04 Deca Technologies Inc. Fully molded peripheral package on package device
US10672624B2 (en) 2011-12-30 2020-06-02 Deca Technologies Inc. Method of making fully molded peripheral package on package device
US9831170B2 (en) 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US20130186676A1 (en) * 2012-01-20 2013-07-25 Futurewei Technologies, Inc. Methods and Apparatus for a Substrate Core Layer
KR101335378B1 (ko) * 2012-04-12 2013-12-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US8664656B1 (en) 2012-10-04 2014-03-04 Apple Inc. Devices and methods for embedding semiconductors in printed circuit boards
CN104793026B (zh) * 2014-01-20 2018-09-28 旺矽科技股份有限公司 应用于探针测试装置的支撑结构及其制作方法
US20150279814A1 (en) * 2014-04-01 2015-10-01 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded chips
US9040316B1 (en) 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
CN105845639B (zh) * 2015-01-16 2019-03-19 恒劲科技股份有限公司 电子封装结构及导电结构
DE102015107742A1 (de) * 2015-05-18 2016-11-24 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauteils und optoelektronisches Bauteil
KR102411998B1 (ko) * 2015-06-25 2022-06-22 삼성전기주식회사 회로 기판 및 그 제조방법
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
TWI565025B (zh) * 2015-10-22 2017-01-01 力成科技股份有限公司 半導體封裝體及其製作方法
DE102016114883B4 (de) 2015-11-04 2023-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer-Basierte Halbleiterstruktur mit Hohlraum
US9953892B2 (en) 2015-11-04 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer based-semiconductor structure with cavity
US9576933B1 (en) * 2016-01-06 2017-02-21 Inotera Memories, Inc. Fan-out wafer level packaging and manufacturing method thereof
KR102015335B1 (ko) * 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
US10573601B2 (en) 2016-09-19 2020-02-25 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10157803B2 (en) 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
KR102055594B1 (ko) * 2017-07-04 2019-12-16 삼성전자주식회사 팬-아웃 반도체 패키지
KR101963293B1 (ko) 2017-11-01 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10211141B1 (en) 2017-11-17 2019-02-19 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US20190295968A1 (en) * 2018-03-23 2019-09-26 Analog Devices Global Unlimited Company Semiconductor packages
US11101176B2 (en) 2018-06-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating redistribution circuit structure
KR102582422B1 (ko) 2018-06-29 2023-09-25 삼성전자주식회사 재배선층을 갖는 반도체 패키지
KR102170383B1 (ko) * 2018-12-27 2020-10-27 주식회사 오킨스전자 플립칩 자기 센서 패키지 및 그 제조 방법
TWI718011B (zh) * 2019-02-26 2021-02-01 日商長瀨產業股份有限公司 嵌入式半導體封裝及其方法
US11056453B2 (en) 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
US11133283B2 (en) * 2019-09-17 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017039306A1 (ko) * 2015-09-04 2017-03-09 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101879933B1 (ko) * 2016-05-13 2018-07-19 전자부품연구원 반도체 패키지 및 그 제조방법
KR101870164B1 (ko) * 2016-11-28 2018-07-19 주식회사 네패스 칩 패키지 및 이의 제조방법

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