KR102411998B1 - 회로 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 코어층과, 상기 코어층의 제1 및 제2 면에 각각 배치되며, 각각 도전성 패턴과 도전성 비아를 구비한 제1 및 제2 빌드업층과, 상기 제1 및 제2 빌드업층의 표면에 배치된 외부층을 포함하며, 상기 제1 및 제2 빌드업층 중 적어도 하나의 빌드업층은 캐비티가 구비된 감광성 절연층을 포함하며, 상기 캐비티에 도금물질로 이루어진 방열체가 배치된 것을 특징으로 하는 회로 기판을 제공할 수 있다.

Description

회로 기판 및 그 제조방법{CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 기판에 관한 것이다.
회로 기판은 복수 개의 칩(multi chip)이 부착되는 SiP(system in package)나 모듈 패키지(module package)와 같이, 다양한 형태의 전자소자 패키지를 위한 회로 기판으로 사용될 수 있다. 이러한 전자소자 패키지용 회로기판은 전자소자에서 방출되는 열을 효과적으로 해소하기 위해서 높은 방열(thermal dissipation) 특성이 요구된다. 이러한 방열 특성은 전자소자 패키지의 동작 신뢰성과 같은 제품의 성능에 크게 영향을 미칠 수 있다.
본 발명의 여러 과제 중 하나는 방열특성이 향상된 회로 기판 및 그 제조방법을 제공하는데 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 코어층과, 상기 코어층의 제1 및 제2 면에 각각 배치되며, 각각 도전성 패턴과 도전성 비아를 구비한 제1 및 제2 빌드업층과, 상기 제1 및 제2 빌드업층의 표면에 배치된 외부층을 포함하며, 상기 제1 및 제2 빌드업층 중 적어도 하나의 빌드업층은 캐비티가 구비된 감광성 절연층을 포함하며, 상기 캐비티에 도전 물질로 충전되어 이루어진 방열체가 배치된 것을 특징으로 하는 회로 기판을 제공할 수 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 코어층을 마련하는 단계와, 상기 코어층의 제1 및 제2 면에 각각 구비한 적어도 하나의 제1 및 제2 빌드업층을 형성하는 단계와, 상기 제1 및 제2 빌드업층의 표면에 외부층을 형성하는 단계를 포함하며, 상기 제1 및 제2 빌드업층 중 적어도 하나를 형성하는 단계는, 감광성 절연층을 형성하는 단계와, 노광 및 현상 공정을 이용하여 상기 감광성 절연층에 홀과 캐비티를 형성하는 단계와, 상기 홀과 상기 캐비티 각각에 도전 물질을 충전하여 도전성 비아와 방열체를 형성하는 단계와, 상기 감광성 절연층의 표면에 도전성 패턴을 형성하는 단계를 포함하는 회로 기판 제조방법을 제공할 수 있다.
본 발명의 여러 효과 중 하나는 감광성 절연물질을 이용하여 방열체를 제공함으로써 회로 기판의 우수한 방열 특성을 용이하게 보장할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 회로 기판이 적용된 전자 기기의 일례를 개략적으로 나타내는 사시도이다.
도2는 본 발명의 일 실시예에 따른 회로 기판을 채용한 반도체 패키지를 나타내는 단면도이다.
도3은 도2에 도시된 회로 기판의 일부 영역(방열체 주위영역)을 확대한 도면이다.
도4a 내지 도4f는 도2에 도시된 회로 기판의 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도5a 내지 도5d는 도4d에 도시된 단계의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도6 내지 도8은 각각 본 발명의 일 실시예에 따른 회로 기판을 나타내는 단면도이다.
도9는 본 발명의 일 실시예에 따른 회로 기판(코어리스 기판)을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예의 특징이 서로 조합될 수 있다. 일 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 반대되거나 모순되는 설명이 없는 한, 다른 실시예의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
전자 기기
본 발명의 여러 실시예에 따른 회로 기판은 다양한 전자 기기들에 적용될 수 있다. 예를 들면, 모바일 폰(mobile phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 및 이들 외에도 통상의 기술자에게 잘 알려진 다양한 전자 기기 등에 적용될 수 있다.
도1은 본 발명의 일 실시예에 따른 회로 기판이 적용된 전자 기기의 일례를 개략적으로 나타내는 사시도이다.
도1을 참조하면, 본 개시의 회로 기판은 전자 기기(1) 내의 다양한 전자 부품(20)을 실장 또는 내장하기 위한 메인 회로 기판(10)으로 사용될 수 있다. 이와 달리, 상기 회로 기판은 이보다 작은 사이즈를 갖는 반도체 패키지와 같은 전자 부품(20)의 베이스 기판(미도시)으로도 사용될 수도 있다. 이에 한정되지 않으며, 모바일 기기뿐만 아니라 다른 전자 기기에서 본 개시의 회로 기판은 다양한 형태로 적용될 수 있다.
반도체 패키지 및 회로 기판
도2는 본 발명의 일 실시예에 따른 회로 기판을 채용한 반도체 패키지를 나타내는 단면도이다.
도2에 도시된 반도체 패키지(180)는, 회로 기판(100)과 상기 회로 기판(100) 상에 탑재된 전자 소자(150)을 포함한다.
상기 전자 소자(150)는 애플리케이션 프로세서(AP) 칩과 같은 반도체 칩일 수 있다. 상기 회로 기판(100)은 코어층(110)과, 상기 코어층(110)의 상면 및 하면에 각각 배치된 3개의 제1 빌드업층(121a,122a,123a) 및 3개의 제2 빌드업층(121b,122b,123b)을 포함할 수 있다. 본 명세서에서, 회로 기판(100)에 사용되는 코어층(110)과 제1 및 제2 빌드업층(121a,122a,123a,121b,122b,123b)을 포함한 구조를 편의상 "기판 적층체"라고 할 수 있다.
본 실시예에서, 상기 코어층(110)은 상면 및 하면에 배치된 도전성 패턴(P0)과 그 상하면을 관통하는 도전성 비아(V0)를 포함한 내층 회로를 가질 수 있다. 상기 코어층(110)은 상기 회로 기판(100)의 휨을 방지하기 위해 강성이 높은 재료를 사용할 수 있다. 예를 들어, 상기 코어층(110)은 프리 프레그(prepreg)와 같이, 보강재가 함침된 절연성 수지이거나, 글래스 또는 금속(예, 인바(Invar))일 수 있다.
상기 제1 빌드업층(121a,122a,123a)과 상기 제2 빌드업층(121b,122b,123b)은 각각 상기 코어층(110)의 상면 및 하면에 순차적으로 배치될 수 있다. 상기 제1 빌드업층(121a,122a,123a)의 외층회로는 각 레벨에 위치한 도전성 패턴(P1a,P2a,P3a)과 도전성 비아(V1a,V2a,V3a)로 구성되며, 상기 제2 빌드업층(121b,122b,123b)의 외층회로는 각 레벨에 위치한 도전성 패턴(P1b,P2b,P3b)과 도전성 비아(V1b,V2b,V3b)으로 구성될 수 있습니다.
본 실시예에서, 상기 제1 빌드업층(121a,122a,123a)과 상기 제2 빌드업층(121b,122b,123b)은 감광성 절연물질로 이루어질 수 있다. 상기 도전성 비아(V1a,V2a,V3a,V1b,V2b,V3b)는 상기 감광성 절연물질을 도포한 후에 선택적 노광과 현상공정을 이용하여 홀을 형성하고, 상기 홀에 도전 물질(예, 도금)을 충전함으로써 제조될 수 있다.
상기 코어층(110)에 접한 제1 빌드업층(121a)은 캐비티(C)를 포함하며, 상기 캐비티(C)에는 도전 물질로 이루어진 방열체(130)가 배치될 수 있다. 상기 방열체(130)는 상기 캐비티(C)의 내부 공간을 도전 물질로 충전시킨 형태로 제공될 수 있다.
상기 방열체(130)는 발열원인 전자소자(150)가 탑재된 영역에 위치할 수 있다. 구체적으로, 도2에 도시된 바와 같이, 상기 전자소자(150) 중 열이 집중적으로 발생되는 "핫스폿(hot spot, HS)영역"와 대응되는 영역에 제공될 수 있다.
상기 회로 기판(110)은 다른 빌드업층(122a,123a,121b,122b,123b)과 상기 코어층(110)에 각각 형성된 열방출용 비아(Vh)이 형성될 수 있다. 상기 열방출용 비아(Vh)는 상기 방열체(130)에 직접 또는 간접적으로 연결되어 상기 회로 기판(100)의 상면과 하면까지 연결될 수 있다. 이로써, 상기 방열체(130)는 열방출용 비아(v)와 함께 상기 회로 기판(100)의 수직방향으로 열방출 경로를 제공할 수 있다. 여기서, 상기 열방출용 비아(Vh)가 상기 방열체(130)와 "간접적"으로 연결되었다는 의미는 다른 열방출용 비아(Vh)를 경유하여 연결된 것을 의미한다.
본 실시예에서, 상기 방열체(130)는 일 빌드업층(121a)에만 제공된 형태로 예시되어 있으나, 이에 한정되지 않고 다른 빌드업층에도 함께 적용될 수 있다(도6 내지 도8 참조).
본 실시예에서 채용된 캐비티(C)는 상기 홀을 형성하는 공정과 유사하게, 선택적 노광 및 현상을 이용하여 형성될 수 있다. 상기 방열체(130)는 도전 물질의 충전공정을 이용하여 형성될 수 있다. 본 실시예에서, 캐비티(C) 및 방열체(130)의 형성과정은 다른 공정과 결합되어 용이하게 구현될 수 있다. 상기 캐비티(C)의 형성공정은 상기 제1 빌드업층(121a)의 도전성 비아(V1a)를 위한 홀 형성공정과 함께 수행될 수 있으며, 상기 방열체(130)의 형성공정도 상기 제1 빌드업층(121a)의 도전성 비아(V1a)를 위한 도전물질 충전공정과 함께 수행될 수 있다(도5a 내지 도5d 참조).
상기 방열체(130)는 구리(Cu)와 같은 열전도율이 우수한 도전 물질일 수 있다. 상기 방열체(130)의 도전 물질은 상기 도전성 비아(V1a)와 동일한 도전 물질일 수 있다. 예를 들어, 상기 도전성 비아(V1a)는, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd) 또는 그 조합을 함유한 도전 물질을 포함할 수 있다.
다른 빌드업층의 도전성 비아(V2a,V3a,V1b,V2b,V3b)도 동일하거나 유사한 도전 물질로 형성될 수 있다. 상기 도전성 패턴(P1a,P2a,P3a,P1b,P2b,P3b)은 도전성 비아(V1a,V2a,V3a,V1b,V2b,V3b)를 형성하는 도전 물질 충전공정과 함께 형성될 수 있으나, 이와 달리, 해당 빌드업층의 표면에 별도의 동박과 같은 금속박을 적용한 후에 패터닝하는 공정으로 형성될 수도 있다.
본 실시예에서 빌드업층으로 사용가능한 감광성 절연물질은, 감광성 조성물과 절연성 수지를 포함할 수 있다. 예를 들어, 상기 감광성 조성물은 광 감응성 모노머와 광 개시제를 포함할 수 있다. 상기 감광성 조성물은 자외선(UV)에 반응하는 조성물일 수 있다. 예를 들어, 상기 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다.
본 실시예에서, 상기 제1 및 제2 빌드업층(121a,122a,123a,121b,122b,123b)은 모두 감광성 절연물질로 형성한 것으로 설명하였으나, 캐비티가 위치하는 빌드업층(121a) 또는 일부 빌드업층만을 감광성 절연물질로 형성하고, 다른 빌드업층은 감광성 조성물이 함유되지 않은 절연성 수지를 사용하여 형성될 수도 있다.
상기 회로 기판(100)은 외부층(140)을 포함한다. 상기 외부층(140)은 기판 적층체의 표면에 형성될 수 있다. 구체적으로, 상기 외부층(140)은 바깥쪽에 위치한 제1 및 제2 빌드업층(123a,123b)의 표면과 기판 적층체의 측면에도 배치될 수 있다. 상기 외부층(140)은 솔더 레지스트(solder resist)층일 수 있다. 상기 외부층(140)은 각각 제1 및 제2 빌드업층(123a,123b)에 위치한 도전성 패턴(P3a,P3b) 중 전자 소자(150)와 연결될 영역을 노출하는 복수의 개구(o)를 갖는다.
탑재된 전자소자(150)는 신호연결용 솔더볼(b1)을 통해 회로 기판(100) 내의 회로와 전기적으로 연결될 수 있다. 본 실시예에서, 열방출용 솔더볼(b2)은 탑재된 전자 소자(150)를 열방출용 비아(Vh)와 방열체(130)에 연결시킴으로써 전자 소자(150)로부터 발생된 열을 효과적으로 방출시킬 수 있다. 특정 실시예에서, 상기 열방출용 솔더볼(b2)도 내부 회로 구성에 따라 신호를 전달하기 위한 범프기능도 함께 가질 수 있다.
도3은 도2에 도시된 회로 기판의 일부 영역(방열체 주위영역의 "Ⅰ")을 확대한 도면이다. 방열체(130) 및 비아(V1a)를 위한 충전 공정은 전해 도금과 같은 도금공정을 이용한 예를 나타낸다.
도3에 도시된 바와 같이, 본 실시예에 채용된 방열체(130)는 상기 캐비티(C)의 내부 표면(즉, 바닥면과 측벽)에 형성된 금속 시드층(sd)을 포함할 수 있다. 상기 금속 시드층(sd)은 상기 방열체(130)를 위한 도금물질을 형성하기 위한 시드로서 제공될 수 있다. 즉, 상기 방열체(130)는 상기 금속 시드층(sd)을 이용하여 도금물질로 형성될 수 있다. 예를 들어, 금속 시드층(sd)은 Cu, Au, Ni, Pd, In, Ti, Sn 또는 그 조합을 포함할 수 있다.
이러한 금속 시드층(sd)은 동일 레벨의 빌드업층(121a)의 홀(H1)의 내부 표면에도 유사하게 형성될 수 있다. 이와 유사하게, 코어층(110)과 다른 레벨의 빌드업층(122a)의 도전성 비아(V0,V2a)가 형성될 내부면에도 금속 시드층(sd)이 적용될 수도 있다.
회로 기판 제조방법
도4a 내지 도4f는 도2에 도시된 회로 기판의 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도4a에 도시된 바와 같이, 제1 면(110A) 및 제2 면(110B)을 갖는 코어층(110)을 마련한다.
본 실시예에 채용된 코어층(110)은 제1 및 제2 면(110A,110B)에 동박(112)이 형성된 동박 적층판(CCL)일 수 있다. 상기 코어층(110)은 프리 프레그(prepreg)와 같이, 보강재가 함침된 절연성 수지일 수 있다. 상기 보강재로는 글래스 파이버 또는 금속 물질일 수 있으며, 상기 절연성 수지로는 BT(Bismaleimide Triazine) 또는 에폭시와 같은 수지일 수 있다.
이에 한정되지 않으며, 상기 코어층(110)은 글래스 또는 금속(예, 인바(Invar))일 수 있다. 상기 코어층(110)이 금속과 같은 도전 물질일 경우에는, 회로가 형성될 표면은 절연성 물질로 도포될 수 있다.
도4b에 도시된 바와 같이, 상기 코어층(110)에 도전성 비아(V0)와 도전성 패턴(P0)으로 이루어진 내층 회로를 형성할 수 있다.
본 공정에서, 제1 및 제2 면(110A,110B)을 관통하는 도전성 비아(V0)를 형성할 수 있다. 구체적으로, 상기 도전성 비아(V0)는 상기 코어층(110)을 관통하는 홀을 형성하고 그 홀 내부에 도금공정을 적용함으로써 형성될 수 있다. 이러한 관통홀은 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성할 수 있다. 여기서 상기 레이저 드릴은 CO2 레이저 또는 YAG 레이저 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 면(110A,110B)에 도전성 패턴(P0)을 형성할 수 있다. 본 실시예에서는, 동박(112)을 에칭 레지스트 패턴을 이용하여 선택적으로 제거함으로써 원하는 도전성 패턴(P0)을 얻을 수 있다. 다른 면(110A,110B)에 배치된 도전성 패턴(P0)은 상기 도전성 비아(V0)에 의해 서로 전기적으로 연결시킬 수 있다. 일부 도전성 비아는 후속 공정에서 방열체와 연결되어 열방출용 비아로서 역할할 수 있다.
도4c에 도시된 바와 같이, 상기 코어층(110)의 제1 및 제2 면(110A,110B)에 각각 제1 및 제2 빌드업층을 위한 감광성 절연층(121a',121b')을 형성할 수 있다.
상기 감광성 절연층(121a',121b')은 감광성 조성물과 절연성 수지를 포함한 감광성 절연수지로 이루어질 수 있다. 예를 들어, 상기 감광성 조성물은 광 감응성 모노머와 광 개시제를 포함할 수 있다. 상기 감광성 조성물은 자외선(UV)광에 반응하는 물질일 수 있다. 또한, 상기 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다.
특정 예에서, 상기 광 감응성 모노머는 아크릴레이트(Acrylate) 수지일 수 있으며, 상기 절연성 수지는 나프탈렌계 에폭시 수지 및 고무 변성형 에폭시 수지를 포함한 복합 에폭시 수지일 수 있다.
상기 감광성 절연수지는 경화제 및 경화 촉진제를 더 포함할 수 있다. 예를 들어, 상기 경화제는 페놀 노볼락, 비스페놀 노볼락 또는 그 혼합물 일 수 있다. 상기 경화촉진제는 이미다졸계 화합물이며, 2메틸이미다졸, 1-(2-시아노에틸)-2-아르키르이미다졸, 2-페니르이미다졸 또는 그 혼합물일 수 있다. 필요에 따라, 상기 감광성 절연물질은 무기 충전제를 더 포함할 수 있다. 예를 들어, 상기 무기 충전제는 그래파이트(graphite), 카본 블랙, 실리카, 클레이(clay) 또는 그 혼합물일 수 있다.
상기 감광성 절연층(121a',121b')은 다양한 공정으로 형성될 수 있다. 예를 들어, 감광성 절연수지로 이루어진 미경화(또는 반경화) 필름으로 미리 제조한 후에, 상기 필름을 라미네이터(laminator)를 이용하여 상기 코어층(110)의 양면에 압착시킴으로써 상기 감광성 절연층(121a',121b')을 제공할 수 있다. 마스크(M)를 이용하여 노광 및 현상공정을 적용하여 상기 감광성 절연층(121a',121b')에 캐비티와 홀을 형성할 수 있다. 종래의 펀칭(punching) 또는 블레이드(blade)를 이용하는 기계적 공정을 대신하여 감광성 절연수지를 이용한 공정으로 용이하게 캐비티와 바아를 위한 홀들을 형성할 수 있다.
이어, 도4d에 도시된 바와 같이, 캐비티와 홀에 도전 물질을 충전시켜 상기 방열체(130)와 도전성 비아(V1a,V1b)를 형성하고, 제1 및 제2 빌드업층(121a,121b)의 표면에 도전성 패턴(P1a,P1b)을 형성할 수 있다.
본 공정에서, 상기 제1 및 제2 빌드업층(121a,121b)은 캐비티와 홀을 형성하기 위한 노광 및 현상공정 후에 감광성 절연층(121a',121b')을 경화시킴으로써 얻어질 수 있다. 본 공정과 같이, 방열체(130)를 위한 캐비티와 도전성 비아(V1a)를 위한 홀 형성공정은 동시에 수행될 수 있다. 또한, 상기 방열체(130)의 충전 공정은 상기 도전성 비아(V1a,V1b)를 위한 충전공정과 함께 수행될 수 있다. 따라서, 상기 방열체(130)의 도전 물질은 상기 도전성 비아(V1a)와 동일한 도전 물질일 수 있다. 본 충전 공정은 전해 도금, 무전해 도금, 스크린 인쇄(screen printing), 스퍼터링(suppering), 증발법(evaporation), 잉크젯팅, 디스펜싱 공정을 이용하여 구현될 수 있다.
이와 같이, 방열체(130)의 형성공정은 복잡한 공정의 추가 없이 동일한 레벨의 빌드업층(121a)의 도전성 비아(V1a) 형성 공정과 함께 용이하게 구현될 수 있다.
상기 도전성 패턴(P1a,P1b)의 형성공정은 다양한 공정으로 형성될 수 있다.
드라이 필름 패턴을 이용한 성막공정을 통해 형성될 수 있다. 성막공정으로는 CVD(chemical vapor deposition), 스퍼터링(sputtering)과 같은 PVD(Physical Vapor Deposition), 서브트랙티브(Subtractive)법, 무전해 동도금 또는 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi-Additive Process)와 같은 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다. 이와 달리, 상기 제1 및 제2 빌드업층(121a,121b)의 표면에 동박을 제공하고, 에칭 레지스트 패턴을 이용하여 동박을 선택적으로 제거함으로써 원하는 도전성 패턴(P1a,P1b)을 형성할 수 있다.
다음으로, 도4e에 도시된 바와 같이, 각각 도전성 비아(Va2,Vb2)와 도전성 패턴(Pa2,Pb2)을 구비한 제1 및 제2 빌드업층(122a,122b)을 추가적으로 형성할 수 있다.
상기 제1 및 제2 빌드업층(122a,122b)도 역시 감광성 절연수지로 이루어질 수 있으나, 방열체(130)가 형성되지 않은 빌드업층은 필요에 따라 통상적인 절연수지로 형성될 수 있다. 예를 들어, 상기 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 상기 도전성 비아(Va2,Vb2)와 상기 도전성 패턴(Pa2,Pb2)은 다른 레벨의 빌드업층의 비아 및 패턴 형성공정과 유사한 공정으로 형성될 수 있다. 본 공정에서 상기 방열체(130)와 중첩되는 영역에 열방출용 도전성 비아(Vh)를 형성할 수 있다. 상기 열방출용 비아(Vh)는 상기 방열체(130)에 직간접적으로 연결됨으로써 최종 회로 기판(100)에서 외부 표면까지의 연결된 열방출 경로를 제공할 수 있다.
이어, 도4f에 도시된 바와 같이, 상기 제1 및 제2 빌드업층(122a,122b)의 표면에 복수의 개구(o)를 갖는 외부층(140)을 형성할 수 있다.
상기 외부층의 개구(o)는 상기 도전 패턴의 일부 영역을 노출시켜 외부 회로(예, 전자 소자)와 연결된 솔더링 영역을 제공할 수 있다. 상기 외부층(140)은 솔더 레지스트로 이루어질 수 있다. 예를 들어, 미경화(예, 액상)된 솔더 레지스트용 필름을 상기 제1 및 제2 빌드업층(122a,122b)의 표면에 압착시킨 후에 경화시키는 공정으로 수행될 수 있다. 에치 레지스트 패턴을 이용하여 개구(o)를 형성할 수 있다. 특정 예에서, 상기 솔더 레지스트용 절연수지도 감광성 절연수지를 사용하고, 노광 및 현상 공정을 이용하여 개구(o)를 형성할 수도 있다.
이러한 공정을 통해서, 방열체(130)를 구비한 회로 기판(100)을 제조할 수 있으며, 감광성 절연수지를 이용한 빌드업 과정에서 충전하는 방식으로 방열체(130)를 용이하게 구현할 수 있다.
본 실시예에서, 도4d에서 설명된 도전 물질의 충전공정은 도금공정을 이용하여 구현될 수 있다. 본 도금공정의 구체적인 예는 도5a 내지 도5d에 예시되어 있다. 도5a 내지 도5d는 방열체(130)가 구비되는 제1 빌드업층(121a) 부분을 확대한 도면으로 이해될 수 있다.
캐비티(C)와 홀(H1)을 위한 마스크(M)를 이용하여 노광 공정을 적용하고(도4 참조), 이어 현상공정을 통해서 감광성 절연층(121a')에 캐비티와 홀을 형성하고, 도5a에 도시된 바와 같이, 상기 감광성 절연층(121a')을 경화시켜 캐비티(C)와 홀(H1)을 갖는 제1 빌드업층(121a)을 형성할 수 있다. 필요에 따라, 캐비티(C)와 홀(H1)의 내부 표면들을 개질하기 위해서 디스미어(desmear) 처리 또는 플라즈마 처리를 수행할 수 있다.
다음으로, 도5b에 도시된 바와 같이, 캐비티(C)와 홀(H1)의 내부 표면들에 금속 시드층(sd)을 형성할 수 있다. 상기 금속 시드층(sd)은 Cu, Au, Ni, Pd, In, Ti, Sn 또는 그 조합을 포함할 수 있다.
이어, 도5c에 도시된 바와 같이, 금속 시드층(sd) 상에 도금층(130',V1')을 형성할 수 있다. 전해 도금 공정을 이용하여 캐비티(C) 및 홀(H1)에 도금층(130',V1')을 충전할 수 있다. 상기 도금층(130',V1')은 Cu, Au, Ag, Ni, Sn 또는 그 조합을 포함할 수 있다. 캐비티(C)의 체적은 홀(H1)의 체적보다 크므로, 동일한 도금공정을 적용할 경우에 캐비티(C)가 모두 충전되기 위해서 홀(H1)이 과도금이 발생될 수 있다.
다음으로, 도5d에 도시된 바와 같이, 도금층(30',V1')의 과도금된 부분을 제거하고 그 표면을 평탄화시킬 수 있다. 그 결과, 상기 제1 빌드업층(121a)의 표면과 실질적인 공면을 갖도록 방열체(130)와 도전성 비아(V1a)를 형성할 수 있다. 본평탄화 공정은 에천트를 이용한 에치다운(etch-down)공정에 의해 수행될 수 있다.
이어, 추가적인 빌드업층 형성공정(도4e 참조)과 외부층 형성공정(도4f 참조)을 적용하여 원하는 회로 기판(100)을 제조할 수 있다.
본 발명에 따른 회로 기판은 다양한 예로 변경되어 구현될 수 있다. 예를 들어, 상기 방열체는 다수의 개로 형성될 수 있으며, 그 배열도 다양한 형태로 구현될 수 있다.
도6 내지 도8은 각각 본 발명의 일 실시예에 따른 회로 기판을 나타내는 단면도이다.
도6을 참조하면, 상기 회로 기판(100')은 도2에 설명된 회로기판(100)과 유사하게, 코어층(110)과, 상기 코어층(110)의 상면 및 하면에 각각 배치된 3개의 제1 빌드업층(121a,122a,123a) 및 3개의 제2 빌드업층(121b,122b,123b)을 포함할 수 있다.
앞선 실시예와 달리, 본 실시예에 따른 회로 기판(100)은 상기 코어층에 인접한 제1 및 제2 빌드업층(121a,121b)의 중첩된 영역에 제1 및 제2 방열체(130a,130b)가 배치될 수 있다. 상기 코어층(110)을 기준으로 양측에 대칭적으로 배열될 수 있다. 즉, 제1 및 제2 방열체(130a,130b)는 서로 중첩되는 위치에 동일한 수와 크기로 형성될 수 있다.
상기 제1 및 제2 빌드업층(121a,121b)은 감광성 절연수지로 형성하고, 앞서 설명한 바와 같이 노광과 현상을 통해서 캐비티와 홀을 형성한 후에 도금과 같은 충전공정으로 형성될 수 있다. 상기 제1 및 제2 방열체(130a,130b)는 적층방향으로 연속적으로 배치되므로, 도2에 도시된 회로 기판보다 우수한 방열 특성으로 기대할 수 있다.
도7을 참조하면, 본 실시예에 따른 회로 기판(100")은 중첩되는 위치에 4개의 방열체(131a,132a,131b,132b)를 포함할 수 있다. 구체적으로, 외곽에 위치한 빌드업층(123a,123b)을 제외하고, 제1 빌드업층(121a,122a)과 제2 빌드업층(121b,122b)에 각각 방열체(131a,132a,131b,132b)가 배치될 수 있다. 이러한 방열체(131a,132a,131b,132b)도 역시 감광성 절연수지를 이용한 빌드업 공정에서 동일한 레벨의 도전성 비아와 함께 형성될 수 있다.
도8에 도시된 회로 기판(100"')은 2개의 방열체(131,132)를 포함하되, 도6 및 도7에 따른 회로 기판(100',100")과 달리 코어층(110)을 기준으로 방열체(130)가 비대칭으로 배열될 수 있다. 본 실시예에서는 2개의 제1 빌드업층(121a,121b)에만 방열체(131,132)가 배치된 형태를 가질 수 있다.
본 실시예와 같이 비대칭적인 방열체(131,132) 배열은 기판의 워피지(warpage) 문제를 완화시키는데 기여할 수 있다. 구체적으로 설명하면, 상기 회로 기판의 전체 영역에 따라 열팽창계수가 다른 요소(도전성 비아, 도전성 패턴)가 불균일하게 분포할 수 있으며, 이러한 분포로 인한 워피지 문제가 심각할 수 있다. 예를 들어, 코어층을 기준으로 하여, 도전성 패턴과 도전성 비아가 일측에 상대적으로 많이 배치될 경우에 열팽창계수가 높은 도전물질로 인해 반대방향으로 구부려질 수 있다. 열팽창계수가 높은 도전 물질(예, Cu)이 적게 분포한 영역에 방열체가 분포하도록 비대칭구조로 설계함으로써 워피지 문제를 완화시킬 수 있다.
예를 들어, 상기 제1 및 제2 빌드업층 각각의 전체 체적에 대해 상기 방열체을 제외한 상기 도전성 패턴과 상기 도전성 비아가 점유하는 도전체의 체적의 비율을 "도전체 체적 분율"이라 할 때에, 상기 제1 및 제2 빌드업층 각각의 도전체 체적분율은 서로 상이할 수 있다. 이 경우에, 이러한 체적비율의 차이가 감소하도록 상기 제1 및 제2 빌드업층에 속하는 방열체를 비대칭적으로 배치할 수 있다. 예를 들어, 상기 방열체를 도전체의 체적분율이 작은 측의 빌드업층(제1 빌드업층 또는 제2 빌드업층)에만 배치하거나 더 많은 수 및/또는 더 큰 크기의 방열체를 배치할 수 있다. 또한, 동일한 수와 크기의 방열체일지라도 코어층 기준으로 다른 레벨에 배치함으로써 워피지 문제를 완화시킬 수도 있다.
도9는 본 발명의 일 실시예로서, 코어층을 생략한 코어리스(coreless) 회로 기판에 적용된 예를 나타낸다.
도9를 참조하면, 본 실시예에 따른 회로 기판(300)은, 순차적으로 적층된 제1 및 제2 빌드업층(321,322)을 포함한다. 본 실시예에서, 코어층 없이 빌드업층의 적층체를 편의상 "빌드업 적층체"라고도 할 수 있다.
상기 제1 빌드업층(321)은 상면 및 하면에 각각 배치된 도전성 패턴(P0,P1)과 그 상하면을 관통하는 도전성 비아(V1)를 포함할 수 있다. 상기 제2 빌드업층(322)은 상기 제1 빌드업층(321)에 배치되며, 도전성 패턴(P2)과 도전성 비아(V2)를 포함할 수 있다.
본 실시예에서, 상기 제1 빌드업층(321)과 상기 제2 빌드업층(322)은 감광성 절연물질로 이루어질 수 있다. 상기 도전성 비아(V1,V2)는 상기 감광성 절연물질을 도포한 후에 선택적 노광과 현상공정을 이용하여 홀을 형성하고, 상기 홀에 도전 물질(예, 도금)을 충전함으로써 제조될 수 있다. 상기 제2 빌드업층(322)은 캐비티를 포함하며, 상기 캐비티에는 도전 물질로 이루어진 방열체(330)가 배치될 수 있다. 상기 방열체(330)는 상기 캐비티의 내부 공간을 도전 물질로 충전시킨 형태로 제공될 수 있다. 이러한 도전물질의 충전공정은 도금공정에 의해 수행될 수 있다
상기 방열체(330)는 발열원인 전자소자(미도시)가 탑재된 영역에 위치할 수 있다. 외부층(340)은 상기 방열체(330)의 상면의 주된 영역(E)이 노출시켜 효과적인 열방출을 도모할 수 있다. 상기 제1 빌드업층(321)은 방열체(330)에 연결된 열방출용 비아(Vh)을 구비할 수 있다. 상기 열방출용 비아(Vh)는 상기 방열체(330)에 연결되어 상기 회로 기판(300)의 하면까지 연장되는 열방출 경로를 제공할 수 있다.
본 실시예에서, 상기 방열체(330)는 일 빌드업층(322)에만 제공된 형태로 예시되어 있으나, 다른 빌드업층에도 함께 적용될 수 있으며, 빌드업층도 3개 이상의 다층구조를 가질 수도 있다.
100, 100', 100", 300: 회로 기판
110: 코어층
121a,122a,123a: 제1 빌드업층
121b,122b,123b: 제2 빌드업층
130,330: 방열체
140,340: 외부층
150: 전자 소자
C: 캐비티
P0, P1a,P2a,P3a, P1b,P2b,P3b: 도전성 패턴
V0,V1a,V2a,V3a, V1b,V2b,V3b: 도전성 비아

Claims (14)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 갖는 코어층;
    상기 코어층의 제1 및 제2 면에 각각 배치되며, 각각 도전성 패턴과 도전성 비아를 구비한 제1 및 제2 빌드업층; 및
    상기 제1 및 제2 빌드업층의 표면에 배치된 외부층; 을 포함하며,
    상기 제1 및 제2 빌드업층은 각각 복수의 제1 및 제2 빌드업층을 포함하며,
    상기 제1 및 제2 빌드업층 중 적어도 하나의 빌드업층은 캐비티가 구비된 감광성 절연층을 포함하며, 상기 캐비티에 도전 물질을 충전하여 이루어진 방열체가 배치되며,
    상기 코어층, 및 상기 제1 및 제2 빌드업층 중 상기 방열체가 배치된 빌드업층과 인접한 빌드업층, 중 적어도 하나에, 동일한 층에서 상기 방열체와 각각 연결되며 상기 방열체와 각각 적어도 일부가 오버랩되는 복수의 열방출용 비아가 배치되는 회로 기판.
  2. 제1항에 있어서,
    상기 방열체의 도전 물질은 상기 감광성 절연층에 구비된 도전성 비아의 도전 물질과 동일한 것을 특징으로 하는 회로 기판.
  3. 제2항에 있어서,
    상기 도전 물질은 상기 캐비티의 내부 표면에 배치된 금속 시드층과 상기 금속 시드층 상에 배치된 도금층을 포함하는 것을 특징으로 하는 회로 기판.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 적어도 하나의 빌드업층은 서로 인접한 2개 이상의 빌드업층을 포함하며, 상기 서로 인접한 2개 이상의 빌드업층에 배치된 방열체들은 상기 빌드업층의 적층방향으로 중복되도록 위치하는 것을 특징으로 하는 회로 기판.
  7. 제1항에 있어서,
    상기 제1 및 제2 빌드업층은 각각 상기 방열체가 배치된 상기 적어도 하나의 빌드업층을 포함하는 것을 특징으로 하는 회로 기판.
  8. 제7항에 있어서,
    상기 제1 및 제2 빌드업층에 각각 속하는 상기 적어도 하나의 빌드업층은 상기 코어층을 기준으로 동일한 레벨에 위치하는 것을 특징으로 하는 회로 기판.
  9. 제7항에 있어서,
    상기 제1 및 제2 빌드업층에 각각 속하는 상기 적어도 하나의 빌드업층에 배치된 방열체들은 상기 빌드업층의 적층방향으로 중복되도록 위치하는 것을 특징으로 하는 회로 기판.
  10. 제7항에 있어서,
    상기 제1 및 제2 빌드업층에 각각 속하는 상기 적어도 하나의 빌드업층은 서로 다른 수로 배치된 것을 특징으로 하는 회로 기판.
  11. 제1항에 있어서,
    상기 제1 및 제2 빌드업층 각각의 전체 체적에 대해 상기 방열체를 제외한 상기 도전성 패턴과 상기 도전성 비아가 점유하는 체적의 비율을 도전체 체적분율이라 할 때에, 상기 제1 및 제2 빌드업층 각각의 도전체 체적분율은 서로 상이하며,
    상기 제1 및 제2 빌드업층의 도전체 체적분율의 차이가 감소되도록 상기 방열체는 상기 코어층을 기준으로 비대칭적으로 배치되는 것을 특징으로 하는 회로 기판.
  12. 서로 반대에 위치한 제1 면 및 제2 면을 갖는 코어층을 마련하는 단계;
    상기 코어층의 제1 및 제2 면에 각각 구비한 복수의 제1 및 제2 빌드업층을 형성하는 단계; 및
    상기 제1 및 제2 빌드업층의 표면에 외부층을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 빌드업층 중 적어도 하나를 형성하는 단계는,
    감광성 절연층을 형성하는 단계와, 노광 및 현상 공정을 이용하여 상기 감광성 절연층에 홀과 캐비티를 형성하는 단계와, 상기 홀과 상기 캐비티 각각에 도전 물질을 충전하여 도전성 비아와 방열체를 형성하는 단계와, 상기 감광성 절연층의 표면에 도전성 패턴을 형성하는 단계를 포함하며,
    상기 코어층을 마련하는 단계 및 상기 제1 및 제2 빌드업층 중 적어도 하나를 형성하는 단계 중 적어도 하나의 단계는,
    상기 코어층, 및 상기 제1 및 제2 빌드업층 중 상기 방열체가 형성된 빌드업층과 인접한 빌드업층, 중 적어도 하나에, 동일한 층에서 상기 방열체와 각각 연결되며 상기 방열체와 각각 적어도 일부가 오버랩되는 복수의 열방출용 비아를 형성하는 단계를 포함하는 회로 기판 제조방법.
  13. 제12항에 있어서,
    상기 도전성 비아와 방열체를 형성하는 단계는,
    상기 홀의 내부 표면과 상기 캐비티의 내부 표면에 금속 시드층을 형성하는 단계와, 상기 금속 시드층 상에 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 회로 기판 제조방법.
  14. 제13항에 있어서,
    상기 도전성 패턴을 형성하는 단계 전에, 상기 홀 및 상기 캐비티에 제공된 도금층을 평탄화시키는 단계를 더 포함하는 회로 기판 제조방법.
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