TWI721616B - 半導體裝置、電路板結構及其製作方法 - Google Patents

半導體裝置、電路板結構及其製作方法 Download PDF

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劉重希
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Abstract

一種電路板結構包括第一核心層、第一建構層及第二建 構層。第一核心層具有第一表面及與第一表面相對的第二表面，其中第一核心層包括核心介電材料層及嵌入核心介電材料層內的至少一個圖案化導電板，核心介電材料層包含第一子介電材料及第二子介電材料，且在第一子介電材料與第二子介電材料之間存在至少一個界面。第一建構層設置在第一核心層的第一表面上，且第二建構層設置在第一核心層的第二表面上。更公開一種包括電路板結構的半導體裝置以及製作電路板結構的方法。通過具有導電板嵌入核心介電層中的電路板結構，可實現良好的散熱性能。

Description

半導體裝置、電路板結構及其製作方法
本發明實施例是有關於一種半導體裝置、電路板結構及其製作方法。
半導體裝置用於例如個人電腦、手機、數碼相機及其他電子設備等各種電子應用中。就用於積體電路元件或半導體晶片的封裝來說，一個或多個晶片封裝一般結合到電路載體(例如，系統板、印刷電路板等)以用於與其他外部裝置或電子元件進行電性連接。
近來，高性能計算(high-performance computing，HPC)已變得更普及且廣泛用於高級網路及伺服器應用中，特別是需要高資料速率的人工智慧(artificial intelligence，AI)相關產品，從而增加頻寬並降低延遲。然而，隨著包括HPC元件封裝的封裝大小越來越大，電路載體的翹曲控制及散熱已成為更具挑戰性的問題。
本發明實施例的一種電路板結構包括第一核心層、第一建構層及第二建構層。第一核心層具有第一表面及與第一表面相對的第二表面，其中第一核心層包括核心介電材料層及嵌入核心介電材料層內的至少一個圖案化導電板，核心介電材料層包含第一子介電材料及第二子介電材料，且在第一子介電材料與第二子介電材料之間存在至少一個界面。第一建構層設置在第一核心層的第一表面上，且第二建構層設置在第一核心層的第二表面上。
本發明實施例的一種半導體裝置包括電路板結構及半導體封裝。電路板結構包括第一核心層、多個第一導電圖案、多個第一介電層、多個第二導電圖案及多個第二介電層。第一核心層具有第一表面及與第一表面相對的第二表面，其中第一核心層包括核心介電材料層、嵌入核心介電材料內的至少一個圖案化導電板以及塗布在核心介電材料層的表面之上且位於第一核心層的第一表面及第二表面處的核心導電層，其中圖案化導電板具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數。所述多個第一導電圖案及多個第一介電層交替地堆疊在第一核心層的第一表面之上。所述多個第二導電圖案及多個第二介電層交替地堆疊在第一核心層的所述第二表面之上。半導體封裝堆疊在電路板結構上且電性連接到電路板結構。
本發明實施例的一種製作電路板結構的方法包括以下步驟。形成具有第一表面及與第一表面相對的第二表面的第一核心層。形成所述第一核心層包括以下步驟。對導電板進行圖案化以 形成具有多個孔隙的第一圖案化導電板，其中第一圖案化導電板具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數。形成核心介電材料層，所述核心介電材料層覆蓋第一圖案化導電板且填充到所述第一圖案化導電板的所述孔隙內。在第一核心層的第一表面之上形成第一建構層。在第一核心層的第二表面之上形成第二建構層。
10、20、30、40、50、60:半導體裝置
102A、202A、302A:第一子介電材料
102B、202B、302B:第二子介電材料
102C:第三子介電材料
104A、104B、204A、204B、304A、304B:核心導電層
105A、105B:導電蓋
106A:第一導電圖案/導電圖案
106B:第一介電層/介電層
108A:第二導電圖案/導電圖案
108B:第二介電層/介電層
110:圖案化罩幕層
112、114:導電端子
AF:黏合膜
AP:孔隙
BL1:第一建構層/建構層
BL2:第二建構層/建構層
CBS:電路板結構
CDL:核心介電材料層
CL1:第一核心層/核心層
CL1-S1:第一表面
CL1-S2:第二表面
CL2:第二核心層/核心層
CL2-BS:底表面
CL2-TS、CL3-TS:頂表面
CL3:第三核心層/核心層
COL:導電層
D1:節距
IF、IF3:界面
IF1、IF1a:第一界面/界面
IF2、IF1b:第二界面/界面
MP:導電板
MP’、MP1a’、MP1b’:圖案化導電板
MP1’:第一圖案化導電板/圖案化導電板
MP2’:第二圖案化導電板/圖案化導電板
MP3’:第三圖案化導電板/圖案化導電板
PK1:半導體封裝
T1、T1a、T1b、T2:厚度
TH:鍍覆通孔
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的臨界尺寸(critical dimension)。
圖1A到圖1I是根據本公開一些示例性實施例的製作半導體裝置的方法中的各種階段的示意性剖視圖。
圖2是根據本公開一些示例性實施例的半導體裝置的示意性剖視圖。
圖3A到圖3D是根據本公開一些其他示例性實施例的製作半導體裝置的方法中的各種階段的示意性剖視圖。
圖4A到圖4C是根據本公開一些其他示例性實施例的製作半導體裝置的方法中的各種階段的示意性剖視圖。
圖5是根據本公開一些示例性實施例的半導體裝置的示意性 剖視圖。
圖6是根據本公開一些示例性實施例的半導體裝置的示意性剖視圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，以下說明中將第二特徵形成於第一特徵之上或第一特徵上可包括其中第二特徵及第一特徵被形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有附加特徵、進而使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，且不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“位於...之下(beneath)”、“位於...下方(below)”、“下部的(lower)”、“位於...上(on)”、“位於...之上(over)”、“上覆的(overlying)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可被另外取向(旋轉90度或處於其他 取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1A到圖1I是根據本公開一些示例性實施例的製作半導體裝置的方法中的各種階段的示意性剖視圖。參照圖1A，提供導電板MP(或金屬板)。在一些實施例中，導電板MP的材料選自由以下組成的群組：鎳-鐵合金42(含42%的鎳及58%的鐵的合金；42Ni-58Fe)、鎳-鐵合金52(含50.5%的鎳及48.5%的鐵的合金；50.5Ni-48.5Fe)及科瓦(Kovar，含29%的鎳、17%的鈷及54%的鐵的鎳-鈷鐵合金；29Ni-17Co-54Fe)。在某些實施例中，由於較低的熱膨脹係數(coefficient of thermal expansion，CTE)，導電板MP的材料是鎳-鐵合金42。在一些實施例中，導電板MP是具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數的材料。在一些實施例中，導電板MP是具有介於16W/mK到100W/mk範圍內的熱導率的材料。在某些實施例中，導電板MP的厚度介於10μm到3000μm範圍內。然而，本公開並非僅限於此，且導電板MP的厚度可基於產品要求進行調整。
參照圖1B，在下一步驟中，對導電板MP進行圖案化以形成具有多個孔隙AP(或穿孔)的圖案化導電板MP’。在一些實施例中，孔隙AP穿透導電板MP。在某些實施例中，執行機械鑽孔、打孔或化學蝕刻(例如使用FeCl3)製程以形成穿透導電板MP的孔隙AP。在機械鑽孔、打孔或化學蝕刻製程之後，形成孔隙AP且孔隙AP在圖案化導電板MP’上排列成陣列。然而，本公開並非僅限於此，且在一些替代實施例中，孔隙AP基於實際設計 要求隨機地排列在圖案化導電板MP’上。形成在圖案化導電板MP’上的孔隙AP的數目並非僅限於此，且此可基於產品要求進行調整。
參照圖1C，在形成圖案化導電板MP’之後，執行形成核心介電材料層的方法。在示例性實施例中，在圖案化導電板MP’的兩個相對的側上提供第一子介電材料102A及第二子介電材料102B。第一子介電材料102A上塗布有核心導電層104A，且第二子介電材料102B上塗布有核心導電層104B。在一些實施例中，圖案化導電板MP’佈置在第一子介電材料102A與第二子介電材料102B之間無核心導電層104A及104B的一側上。然後，將第一子介電材料102A、圖案化導電板MP’及第二子介電材料102B層壓在一起以形成核心介電材料層CDL，如圖1D所示。在一些實施例中，核心介電材料層CDL是由第一子介電材料102A及第二子介電材料102B構成，且在第一子介電材料102A與第二子介電材料102B之間存在界面IF。舉例來說，界面IF是第一介電材料102A接觸第二子介電材料102B之處。
在一些實施例中，第一子介電材料102及第二子介電材料102B的材料包括玻璃纖維、預浸體(其包括環氧樹脂、樹脂及/或玻璃纖維)、樹脂塗布的銅(resin coated copper，RCC)、聚醯亞胺、感光成像介電質(photo image dielectric，PID)等。然而，本公開並非僅限於此，且也可使用其他介電材料。在一些實施例中，核心導電層104A及104B的材料可包括銅、金、鎢、鋁、銀、 其組合及/或類似材料。在某些實施例中，使用任何合適的方法(例如，化學氣相沉積(chemical vapor deposition，CVD)濺射、印刷、鍍覆等)在第一子介電材料102A及第二子介電材料102B的表面上沉積導電材料，以分別形成核心導電層104A及104B。
如圖1C及圖1D所示，核心介電材料層CDL是通過使圖案化導電板MP’嵌入其中而形成。換句話說，核心介電材料層CDL(或第一子介電材料102A及第二子介電材料102B)被形成為填充到圖案化導電板MP’的孔隙AP中。在示例性實施例中，圖案化導電板MP’的孔隙AP中的每一者的節距D1介於100μm到500μm範圍內。在某些實施例中，節距D1介於150μm到450μm範圍內。此外，在一些實施例中，核心介電材料層CDL的厚度介於60μm到4000μm範圍內。在某些實施例中，圖案化導電板MP’的厚度T1對核心介電材料層CDL的厚度T2的比率介於1：1.3到1：6範圍內。藉由將核心介電材料層CDL及圖案化導電板MP’控制成處於此種厚度比率範圍內，可實現電路板結構的良好散熱及翹曲控制。參照圖1E，在層壓製程之後，形成穿透核心介電材料層CDL的多個鍍覆通孔TH(plated through hole)。在一些實施例中，鍍覆通孔TH可穿過圖案化導電板MP’的孔隙AP中的每一者，且提供與核心導電層104A及核心導電層104B的電性連接。換句話說，鍍覆通孔TH提供位於核心介電材料層CDL的兩個相對的側上的電路之間的電路徑。在一些實施例中，鍍覆通孔TH可通過利用例如機械鑽孔或雷射鑽孔、蝕刻或其他合適的移除技術首先在預定位 置處形成穿孔(圖中未示出)來形成。可執行除膠渣處理以移除穿孔中剩餘的殘餘物。隨後，可以用導電材料將穿孔鍍覆(例如，通過無電鍍覆/電化學鍍來鍍銅)到預定厚度，從而提供鍍覆通孔TH。然後，可以絕緣材料或導電材料填充鍍覆通孔TH。在一些實施例中，絕緣材料包括阻焊材料(solder mask material)、通孔封堵材料(via plugging material)、環氧樹脂等。在某些實施例中，填充在鍍覆通孔TH中的導電材料可相同於用於鍍覆通孔的材料。在此階段，實現了由核心介電材料層CDL、圖案化導電板MP’、鍍覆通孔TH、核心導電層104A及104B構成的第一核心層CL1。
參照圖1F，在下一步驟中，在核心導電層104A及104B之上形成且在鍍覆通孔TH之上形成導電材料(圖中未示出)。舉例來說，通過鍍覆在核心導電層104A及104B上形成導電材料(例如，通過無電鍍覆/電化學鍍覆進行鍍銅)。在一些實施例中，可將導電材料及核心導電層104A及104B一起圖案化以形成分別位於核心導電層104A及104B之上的導電蓋105A及105B。在某些實施例中，可使用合適的微影及蝕刻製程或者任何合適的移除技術來移除導電材料的部分以及核心導電層104A及104B的部分，以對應地在第一核心層CL1的第一表面CL1-S1及第二表面CL1-S2上界定圖案。換句話說，對位於第一核心層CL1的第一表面CL1-S1及第二表面CL1-S2上的核心導電層104A及104B進行圖案化以暴露出核心介電材料層CDL之下的部分。相似地，也對位於核心 導電層104A及104B上的導電蓋105A及105B進行圖案化以暴露出核心介電材料層CDL之下的部分。在一些實施例中，微影製程可包括：分別在導電材料以及核心導電層104A及104B之上形成光阻(圖中未示出)，對具有開口的光阻進行圖案化並接著移除光阻，所述開口對應地暴露出導電材料以及核心導電層104A及104B中的每一者的預定區。隨後，可執行可能以單一蝕刻步驟或多個步驟進行的減性蝕刻製程(subtractive etching process)，以形成圖案化核心導電層104A及104B以及導電蓋105A及105B。
參照圖1G，在對核心導電層104A及104B進行圖案化從而形成導電蓋105A及105B之後，在第一核心層CL1的第一表面CL1-S1之上形成第一建構層BL1，且在第一核心層CL2的第二表面CL1-S2之上形成第二建構層BL2。在示例性實施例中，形成第一建構層BL1可包括：在第一核心層CL1的第一表面CL1-S1之上依序形成交替堆疊的多個第一導電圖案106A及多個第一介電層106B。相似地，形成第二建構層BL2可包括：在第一核心層CL1的第二表面CL1-S2之上依序形成交替堆疊的多個第二導電圖案108A及多個第二介電層108B。儘管對於第一建構層BL1及第二建構層BL2中的每一者示出了導電圖案的四個層及介電層的四個層，然而本公開的範圍並非僅限於此。在其他實施例中，導電圖案(106A/108A)的數目及介電層(106B/108B)的數目可基於設計要求進行調整。在一些示例性實施例中，對於導電圖案及介電層來說，第一建構層BL1及第二建構層BL2的總層數總計為28 個層到36個層。換句話說，可存在導電圖案(106A/108A)的28個層到36個層以及介電層(106B/108B)的28個層到36個層。在某些實施例中，第一建構層BL1中的層數等於第二建構層BL2中的層數。
在所示實施例中，第一建構層BL1及第二建構層BL2電性連接到鍍覆通孔TH。舉例來說，第一導電圖案106A及第二導電圖案108A可藉由核心導電層104A及104B以及導電蓋105A及105B電性連接到鍍覆通孔TH。在一些實施例中，圖案化導電板MP’藉由核心介電材料層CDL與其他元件隔離。換句話說，核心導電層104A及104B以及導電圖案(106A/108A)與圖案化導電板MP’電隔離。
在示例性實施例中，介電層(106B/108B)的材料可為聚醯亞胺、聚苯並惡唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)、例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、其組合等，其可利用微影製程(photolithography process)及/或蝕刻製程(etching process)來圖案化。在一些實施例中，藉由例如旋轉塗布(spin-on coating)、化學氣相沉積(CVD)、等離子體增強型化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)等合適的製作技術來形成介電層(106B/108B)。本公開並非僅限於此。
在一些實施例中，導電圖案(106A/108A)的材料可由藉由電鍍或沉積形成的導電材料(例如，鋁、鈦、銅、鎳、鎢、及/或其合金)來製成，其可利用微影製程及蝕刻製程來圖案化。在一些實施例中，導電圖案(106A/108A)可為圖案化銅層或其他合適的圖案化金屬層。在本說明通篇中，用語“銅”旨在包括實質上純的元素銅、含有不可避免的雜質的銅以及含有少量元素(例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等)的銅合金。
參照圖1H，在形成第一建構層BL1及第二建構層BL2之後，視需要分別在第一建構層BL1及第二建構層BL2的最外介電層(106B/108B)之上形成圖案化罩幕層110。舉例來說，圖案化罩幕層110包括多個開口，所述多個開口暴露出最外介電層(106B/108B)的至少一部分。在一些實施例中，圖案化罩幕層110是由聚合材料或其他合適的絕緣材料製成。在一些實施例中，圖案化罩幕層110可由具有二氧化矽、硫酸鋇及環氧樹脂的化學組成的材料及/或類似材料形成。舉例來說，可對充當焊接罩幕的圖案化罩幕層110的材料進行選擇以耐受隨後將設置在開口內的熔融導電材料(例如，焊料、金屬及/或金屬合金)的溫度。至此，實現了具有第一核心層CL1以及分別位於第一核心層CL1的兩個表面上的兩個建構層(BL1/BL2)的電路板結構CBS。
參照圖1I，在形成電路板結構CBS之後，在第一建構層BL1之上的圖案化罩幕層110的開口中設置多個導電端子112，且 在第二建構層BL2之上的圖案化罩幕層110的開口中設置多個導電端子114。隨後，可在電路板結構CBS上堆疊半導體封裝PK1，以藉由導電端子114電性連接到電路板結構CBS。如此一來，製作出在電路板結構CBS上堆疊有半導體封裝PK1的半導體裝置10。
在一些實施例中，半導體封裝PK1可包括系統晶片(System-On-Chip，SoC)、晶圓上晶片(Chip-On-Wafer，CoW)封裝、整合扇出型(Integrated-Fan-Out，InFO)封裝、基板上晶圓上晶片(Chip-On-Wafer-On-Substrate，CoWoS)封裝、其他三維積體電路(three-dimensional integrated circuit，3DIC)封裝及/或類似封裝。舉例來說，半導體封裝PK1可包括各種裝置，例如形成在其中的處理器、電阻器、電容器、電晶體、二極體、熔絲裝置、記憶體、分立的電子裝置、電源耦合裝置或電源系統、散熱裝置及/或類似裝置。在一些實施例中，導電端子112及導電端子114可為球格陣列(ball grid array，BGA)連接件、焊球、金屬柱及/或類似元件。在某些實施例中，導電端子112可用於安裝到附加電子元件(例如，電路載體、系統板、主機板等)上。在示例性實施例中，由於電路板結構CBS包括嵌入核心介電材料層CDL中的圖案化導電板MP’，因此由於圖案化導電板MP’的高熱導率，可實現良好的散熱性能。此外，藉由使用圖案化導電板MP’，可減少系統板翹曲，且由於電路板結構CBS的熱膨脹係數(CTE)減小，可實現良好的板共面性。
圖2是根據本公開一些示例性實施例的半導體裝置的示意性剖視圖。圖2所示半導體裝置20相似於圖1I所示半導體裝置10，因此使用相同的元件標號來於表示相同及相似的部件，且此處將省略其詳細說明。半導體裝置10與半導體裝置20之間的差異是在核心導電層104A及104B的設計方面。舉例來說，在圖1I所示實施例中，圖案化導電板MP’藉由核心介電材料層CDL與其他元件隔離。然而，在圖2所示實施例中，核心導電層104A及104B可進一步電性連接到圖案化導電板MP’。換句話說，第一建構層BL1及第二建構層BL2的導電圖案(106A/108A)也可藉由核心導電層104A及104B以及導電蓋105A及105B電性連接到圖案化導電板MP’。如此一來，電路板結構CBS的散熱性能可得到進一步改善。
圖3A到圖3D是根據本公開一些其他示例性實施例的製作半導體裝置的方法中的各種階段的示意性剖視圖。圖3A到圖3D所示實施例相似於圖1A到圖1I所示實施例，因此使用相同的元件標號來於表示相同及相似的部件，且此處將省略其詳細說明。在以上實施例中，核心介電材料層CDL被形成為具有一個圖案化導電板MP’嵌入其中。然而，本公開並非僅限於此。在本實施例中，在核心介電材料層中嵌入了兩個圖案化導電板。
參照圖3A，提供第一圖案化導電板MP1’及第二圖案化導電板MP2’。製作第一圖案化導電板MP1’及第二圖案化導電板MP2’的方法相似於上述製作圖案化導電板MP’的方法。舉例來 說，藉由對導電板(圖中未示出)進行圖案化以形成多個孔隙AP來形成第一圖案化導電板MP1’及第二圖案化導電板MP2’二者。在示例性實施例中，在第一圖案化導電板MP1’與第二圖案化導電板MP2’之間提供第三子介電材料102C。在第二圖案化導電板MP2’之上與第三子介電材料102C所在之處相對的一側上提供第一子介電材料102A，且在第一圖案化導電板MP1’之上與第三子介電材料102C所在之處相對的一側上提供第二子介電材料102B。第一子介電材料102A上塗布有核心導電層104A，且第二子介電材料102B上塗布有核心導電層104B，其中第三子介電材料102C無導電塗層。然後，將第一子介電材料102A、第二圖案化導電板MP2’、第三子介電材料102C、第一圖案化導電板MP1’及第二子介電材料102B層壓在一起以形成核心介電材料層CDL，如圖3B所示。
在一些實施例中，核心介電材料層CDL是由第一子介電材料102A、第二子介電材料102B及第三子介電材料102C構成，其中在第一子介電材料102A與第三子介電材料102C之間存在第一界面IF1，且在第二子介電材料102B與第三子介電材料102C之間存在第二界面IF2。在一些實施例中，第一界面IF1還存在於(或位於)第一子介電材料102A與第二子介電材料102B之間，且第二界面IF2還存在於(或位於)第一子介電材料102A與第二子介電材料102B之間。在某些實施例中，第一界面IF1是第一子介電材料102A接觸第三子介電材料102C之處，且第二界面IF2 是第二子介電材料102A接觸第三子介電材料102C之處。
如圖3B所示，兩個圖案化導電板(MP1’及MP2’)嵌入核心介電材料層CDL內。在一些實施例中，所述兩個圖案化導電板(MP1’及MP2’)彼此分離。換句話說，第一圖案化導電板MP1’不實體上接觸第二圖案化導電板MP2’。此外，在示例性實施例中，第一圖案化導電板MP1’具有T1a的厚度，第二圖案化導電板MP2’具有T1b的厚度，其中厚度T1a實質上等於厚度T1b。然而，本公開並非僅限於此，且厚度T1a可不同於厚度T1b。在一些實施例中，核心介電材料層CDL的厚度為T2，其中核心介電材料層CDL的厚度T2對圖案化導電板(MP1’及MP2’)的厚度(T1a+T1b)的比率介於1：1.3到1：6範圍內。如此一來，可實現電路板結構的良好散熱及翹曲控制。
參照圖3C，在下一步驟中，形成穿透核心介電材料層CDL的多個鍍覆通孔TH。在一些實施例中，鍍覆通孔TH可穿過第一圖案化導電板MP1’及第二圖案化導電板MP2’的孔隙AP中的每一者，且電性連接到核心導電層104A及核心導電層104B。隨後，在核心導電層104A及104B之上形成且在鍍覆通孔TH之上形成導電材料(圖中未示出)，然後對導電材料進行圖案化以形成分別位於核心導電層104A及104B之上的導電蓋105A及105B。對位於第一核心層CL1的第一表面CL1-S1及第二表面CL1-S2上的核心導電層104A及104B進行圖案化以暴露出核心介電材料層CDL之下的部分。舉例來說，可藉由上述微影製程及減性蝕刻製程對 核心導電層104A及104B進行圖案化。
參照圖3D，在形成有兩個圖案化導電板(MP1’及MP2’)嵌入核心介電材料層CDL中的第一核心層CL1之後，可執行用於形成第一建構層BL1、第二建構層BL2、導電端子112及114的相同製程以及在電路板結構CBS上堆疊半導體封裝PK1的相同步驟，以製作根據本公開另一示例性實施例的半導體裝置30。在示例性實施例中，所述兩個圖案化導電板(MP1’及MP2’)藉由核心介電材料層CDL與其他元件隔離。然而，本公開並非僅限於此。在一些其他實施例中，核心導電層104A及104B可分別進一步電性連接到所述兩個圖案化導電板(MP1’及MP2’)。
圖4A到圖4C是根據本公開一些其他示例性實施例的製作半導體裝置的方法中的各種階段的示意性剖視圖。圖4A到圖4C所示實施例相似於圖1A到圖1I所示實施例，因此使用相同的元件標號來於表示相同及相似的部件，且此處將省略其詳細說明。圖4A到圖4C所示實施例與圖1A到圖1I所示實施例之間的差異是在電路板結構CBS中的核心層的數目方面。
參照圖4A，為了形成第一核心層CL1，以與針對圖1D所示結構闡述的相同方式形成第一圖案化導電板MP1’，第一圖案化導電板MP1’嵌入核心介電材料層CDL中且具有塗布在其上的核心導電層104A、104B。舉例來說，第一核心層CL1的核心介電材料層CDL是由第一子介電材料102A、第二子介電材料102B構成，其中在第一子介電材料102A與第二子介電材料102B之間存 在界面IF1。以相似的方式，為了形成第二核心層CL2，以與針對圖1D所示結構闡述的相同方式形成第二圖案化導電板MP2’，第二圖案化導電板MP2’嵌入核心介電材料層CDL中且具有塗布在其上的核心導電層204A、204B。舉例來說，第二核心層CL2的核心介電材料層CDL是由第一子介電材料202A、第二子介電材料202B構成，其中在第一子介電材料202A與第二子介電材料202B之間存在界面IF2。
在示例性實施例中，第一核心層CL1具有第一表面CL1-S1及與第一表面CL1-S1相對的第二表面CL1-S2。相似地，第二核心層CL2具有頂表面CL2-TS及與頂表面CL2-TS相對的底表面CL2-BS。在一些實施例中，第二核心層CL2的底表面CL2-BS藉由黏合膜AF貼合到第一核心層CL1的第二表面CL1-S2。舉例來說，第二核心層CL2的核心導電層204B藉由黏合膜AF貼合到第一核心層CL1的核心導電層104A。此外，分別在第一核心層CL1的第一表面CL1-S1之上以及在第二核心層CL2的頂表面CL2-TS之上形成上面塗布有導電層COL的附加黏合膜AF。在一些實施例中，用於黏合膜AF的材料包括羧酸酯、碳酸酯或有機過氧化物，然而本公開並非僅限於此。在替代實施例中，黏合膜AF可為適用於將第二核心層CL2貼合到第一核心層CL1的任何材料。
參照圖4B，在隨後的步驟中，形成多個鍍覆通孔TH以穿透第一核心層CL1及第二核心層CL2。舉例來說，鍍覆通孔TH 可穿過第一圖案化導電板MP1’及第二圖案化導電板MP2’的孔隙AP(如圖1C中所界定)中的每一者，且電性連接到核心導電層104B及核心導電層204B。此外，鍍覆通孔TH被形成為穿透第一核心層CL1及第二核心層CL2的核心介電材料層CDL，且穿透所有黏合膜AF。隨後，在導電層COL之上形成且在鍍覆通孔TH之上形成導電材料(圖中未示出)，然後對導電材料進行圖案化以形成分別位於導電層COL之上的導電蓋105A及105B。對導電層COL進行圖案化以暴露出黏合膜AF之下的部分。舉例來說，可藉由上述微影製程及減性蝕刻製程對導電層COL進行圖案化。
參照圖4C，在形成第一核心層CL1、第二核心層CL2及黏合膜AF之後，可執行用於形成第一建構層BL1、第二建構層BL2、導電端子112及114的相同製程以及在電路板結構CBS上堆疊半導體封裝PK1的相同步驟，以製作根據本公開另一示例性實施例的半導體裝置40。在示例性實施例中，第一核心層CL1及第二核心層CL2的圖案化導電板(MP1’及MP2’)分別藉由核心介電材料層CDL與其他元件隔離。然而，本公開並非僅限於此。在一些其他實施例中，核心導電層204A可進一步電性連接到第二圖案化導電板MP2’，而核心導電層104B可進一步電性連接到第一圖案化導電板MP1’以改善散熱。
圖5是根據本公開一些示例性實施例的半導體裝置的示意性剖視圖。圖5所示實施例相似於圖4A到圖4C所示實施例，因此使用相同的元件標號來於表示相同及相似的部件，且此處將 省略其詳細說明。圖5所示實施例與圖4A到圖4C所示實施例之間的差異是在電路板結構CBS中的核心層的數目方面。
參照圖5，為了形成第一核心層CL1，以與針對圖1D所示結構闡述的相同方式形成第一圖案化導電板MP1’，第一圖案化導電板MP1’嵌入核心介電材料層CDL中且具有塗布在其上的核心導電層104A、104B。以相似的方式，為了形成第二核心層CL2，以與針對圖1D所示結構闡述的相同方式形成第二圖案化導電板MP2’，第二圖案化導電板MP2’嵌入核心介電材料層CDL中且具有塗布在其上的核心導電層204A、204B。相似地，為了形成第三核心層CL3，以與針對圖1D所示結構闡述的相同方式形成第三圖案化導電板MP3’，第三圖案化導電板MP3’嵌入核心介電材料層CDL中且具有塗布在其上的核心導電層304A、304B。舉例來說，第三核心層CL3的核心介電材料層CDL是由第一子介電材料302A、第二子介電材料302B構成，其中在第一子介電材料302A與第二子介電材料302B之間存在界面IF3。在示例性實施例中，第二核心層CL2的底表面CL2-BS藉由黏合膜AF貼合到第一核心層CL1的第二表面CL1-S2。此外，第三核心層CL3的頂表面CL3-TS藉由黏合膜AF貼合到第一核心層CL1的第一表面CL1-S1。此外，分別在第二核心層CL2之上以及在第三核心層CL3之上形成上面塗布有導電層COL的附加黏合膜AF。
隨後，形成多個鍍覆通孔TH以穿透第一核心層CL1、第二核心層CL2、第三核心層CL3及黏合膜AF。即，鍍覆通孔TH 可穿過第一圖案化導電板MP1’、第二圖案化導電板MP2’及第三圖案化導電板MP3’的孔隙AP中的每一者，且穿過黏合膜AF並電性連接到位於相對的側上的導電層COL。在形成第一核心層CL1、第二核心層CL2及第三核心層CL3之後，可執行用於形成導電蓋105A及105B、第一建構層BL1、第二建構層BL2、導電端子112及114的相同製程以及在電路板結構CBS上堆疊半導體封裝PK1的相同步驟，以製作根據本公開另一示例性實施例的半導體裝置50。在示例性實施例中，第一核心層CL1、第二核心層CL2及第三核心層CL3的圖案化導電板(MP1’、MP2’及MP3’)分別藉由核心介電材料層CDL與其他元件隔離。然而，本公開並非僅限於此。在一些其他實施例中，核心導電層204A可進一步電性連接到第二圖案化導電板MP2’，且核心導電層304B可進一步電性連接到第三圖案化導電板MP3’以改善散熱。此外，核心導電層104A或104B可視需要連接到第一圖案化導電板MP1’以改善散熱。
圖6是根據本公開一些示例性實施例的半導體裝置的示意性剖視圖。圖6所示實施例相似於圖5所示實施例，因此使用相同的元件標號來於表示相同及相似的部件，且此處將省略其詳細說明。圖6所示實施例與圖5所示實施例之間的差異是在電路板結構CBS中的核心層的設計方面。在圖5所示實施例中，核心層(CL1、CL2及CL3)中的每一者具有一個導電板嵌入核心介電材料中。然而，本公開並非僅限於此。在圖6所示實施例中，第 一核心層CL1具有兩個圖案化導電板(MP1a’及MP1b’)嵌入核心介電材料層CDL中。此外，第一核心層CL1的核心介電材料層CDL是由第一子介電材料102A、第二子介電材料102B及第三子介電材料102C構成，其中在第一子介電材料102A與第三子介電材料之間存在第一界面IF1a，且在第二子介電材料與第三子介電材料之間存在第二界面IF1b。
在一些實施例中，第一界面IF1a還存在於(或位於)第一子介電材料102A與第二子介電材料102B之間，且第二界面IF1b還存在於(或位於)第一子介電材料102A與第二子介電材料102B之間。在某些實施例中，第一界面IF1a是第一子介電材料102A接觸第三子介電材料102C之處，且第二界面IF1b是第二子介電材料102A接觸第三子介電材料102C之處。
製作有兩個圖案化導電板(MP1a’及MP1b’)嵌入的第一核心層CL1的方法相似於在圖3A到圖3C中闡述的方法。在示例性實施例中，三個核心層(CL1、CL2及CL3)可使用上述黏合膜AF貼合到彼此。隨後，可形成穿透核心層(CL1、CL2及CL3)以及黏合膜AF的多個鍍覆通孔TH。然後可執行用於形成導電蓋105A及105B、第一建構層BL1、第二建構層BL2、導電端子112及114的相同製程以及在電路板結構CBS上堆疊半導體封裝PK1的相同步驟，以製作根據本公開另一示例性實施例的半導體裝置60。
在以上實施例中，應注意，核心層的數目及嵌入核心層 內的導電板的數目不受特別限制，且此可基於產品要求進行調整。通過設計具有至少一個導電板嵌入核心介電層中的電路板結構，可實現良好的散熱性能。良好的散熱性質是由圖案化導電板的高熱導率帶來的。此外，通過使用具有指定熱膨脹係數(CTE)的圖案化導電板，由於CTE失配引起的應力及翹曲可顯著減少。如此一來，可實現理想的系統板翹曲及板共面性。
根據本公開的一些實施例，提供一種包括第一核心層、第一建構層及第二建構層的電路板結構。第一核心層具有第一表面及與第一表面相對的第二表面，其中第一核心層包括核心介電材料層及嵌入核心介電材料層內的至少一個圖案化導電板，核心介電材料層包含第一子介電材料及第二子介電材料，且在第一子介電材料與第二子介電材料之間存在至少一個界面。第一建構層設置在第一核心層的第一表面上，且第二建構層設置在第一核心層的第二表面上。
在一些實施例中，所述第二核心層包括嵌入所述核心介電材料層內的兩個圖案化導電板，且所述兩個圖案化導電板彼此物理分離。在一些實施例中，所述的電路板結構更包括具有頂表面及與所述頂表面相對的底表面的第三核心層，其中所述第三核心層包括核心介電材料層及嵌入所述核心介電材料層內的至少一個圖案化導電板，且所述第三核心層的所述頂表面通過黏合膜貼合到所述第一核心層的所述第一表面。
根據本公開的另一實施例，提供一種包括電路板結構及 半導體封裝的半導體裝置。電路板結構包括第一核心層、多個第一導電圖案、多個第一介電層、多個第二導電圖案及多個第二介電層。第一核心層具有第一表面及與所述第一表面相對的第二表面，其中所述第一核心層包括核心介電材料層、嵌入所述核心介電材料層內的至少一個圖案化導電板以及塗布在所述核心介電材料層的表面之上且位於所述第一核心層的所述第一表面及所述第二表面處的核心導電層，其中所述圖案化導電板具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數。所述多個第一導電圖案及所述多個第一介電層交替地堆疊在所述第一核心層的所述第一表面之上。所述多個第二導電圖案及所述多個第二介電層交替地堆疊在所述第一核心層的所述第二表面之上。所述半導體封裝堆疊在所述電路板結構上且電性連接到所述電路板結構。
在一些實施例中，所述至少一個圖案化導電板的材料選自由鎳-鐵合金42、鎳-鐵合金52及鎳-鈷鐵合金組成的群組。在一些實施例中，所述電路板結構更包括多個鍍覆通孔，所述多個鍍覆通孔穿透所述第一核心層並電性連接到位於所述第一核心層的所述第一表面及所述第二表面處的所述核心導電層。在一些實施例中，所述的半導體裝置更包括具有頂表面及與所述頂表面相對的底表面的第二核心層，其中所述第二核心層包括核心介電材料層、嵌入所述核心介電材料層內的至少一個圖案化導電板及塗布在所述核心介電材料層的表面之上且位於所述第二核心層的所述頂表面及所述底表面處的核心導電層，且所述第二核心層的所述 底表面通過黏合膜貼合到所述第一核心層的所述第二表面。在一些實施例中，所述的半導體裝置更包括具有頂表面及與所述頂表面相對的底表面的第三核心層，其中所述第三核心層包括核心介電材料層、嵌入所述核心介電材料層內的至少一個圖案化導電板及塗布在所述核心介電材料層的表面之上且位於所述第三核心層的所述頂表面及所述底表面處的核心導電層，且所述第三核心層的所述頂表面通過黏合膜貼合到所述第一核心層的所述第一表面。
根據本公開的又一實施例，闡述一種製作電路板結構的方法。所述方法包括以下步驟。形成具有第一表面及與所述第一表面相對的第二表面的第一核心層。所述第一核心層是通過以下步驟來形成。提供導電板。對所述導電板進行圖案化以形成具有多個孔隙的第一圖案化導電板，其中所述第一圖案化導電板具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數。形成核心介電材料層，所述核心介電材料層覆蓋所述第一圖案化導電板且填充到所述第一圖案化導電板的所述孔隙內。在所述第一核心層的所述第一表面之上形成第一建構層。在所述第一核心層的所述第二表面之上形成第二建構層。
在一些實施例中，形成所述第一核心層更包括：對第二導電板進行圖案化以形成具有多個孔隙的第二圖案化導電板，其中所述核心介電材料層被形成為進一步覆蓋所述第二圖案化導電板並填充到所述第二圖案化導電板的所述孔隙中。在一些實施例 中，形成所述核心介電材料層包括：提供第一子介電材料、第二子介電材料及第三子介電材料，其中所述第三子介電材料被放置在所述第一圖案化導電板與所述第二圖案化導電板之間，所述第一子介電材料被放置在所述第二圖案化導電板之上與所述第三子介電材料所在之處相對的一側上，且所述第二子介電材料被放置在所述第一圖案化導電板之上與所述第三子介電材料所在之處相對的一側上；將所述第一子介電材料、所述第二圖案化導電板、所述第三子介電材料、所述第一圖案化導電板及所述第二子介電材料層壓在一起以形成有所述第一圖案化導電板及所述第二圖案化導電板嵌入的所述核心介電材料層，其中在所述第一子介電材料與所述第三子介電材料之間存在第一界面，且在所述第二子介電材料與所述第三子介電材料之間存在第二界面。在一些實施例中，製作電路板結構的方法，更包括：形成具有頂表面及與所述頂表面相對的底表面的第二核心層，其中形成所述第二核心層包括：對導電板進行圖案化以形成具有多個孔隙的第二圖案化導電板；以及形成核心介電材料層，所述核心介電材料層覆蓋所述第二圖案化導電板且填充到所述第二圖案化導電板的所述孔隙內；通過黏合膜將所述第二核心層的所述底表面貼合到所述第一核心層的所述第二表面，且其中所述第一建構層形成在所述第一核心層的所述第一表面之上，且所述第二建構層形成在所述第二核心層的所述頂表面之上。在一些實施例中，製作電路板結構的方法，更包括：形成穿透所述第一圖案化導電板的所述孔隙的多個鍍覆 通孔，其中所述鍍覆通孔被形成為電性連接到所述第一建構層及所述第二建構層。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
10:半導體裝置
102A:第一子介電材料
102B:第二子介電材料
104A、104B:核心導電層
105A、105B:導電蓋
106A:第一導電圖案/導電圖案
106B:第一介電層/介電層
108A:第二導電圖案/導電圖案
108B:第二介電層/介電層
110:圖案化罩幕層
112、114:導電端子
BL1:第一建構層/建構層
BL2:第二建構層/建構層
CBS:電路板結構
CDL:核心介電材料層
CL1:第一核心層/核心層
CL1-S1:第一表面
CL1-S2:第二表面
IF:界面
MP’:圖案化導電板
PK1:半導體封裝
TH:鍍覆通孔

Claims (6)

  1. 一種電路板結構，包括：第一核心層，具有第一表面及與所述第一表面相對的第二表面，其中所述第一核心層包括核心介電材料層及嵌入所述核心介電材料層內的至少一個圖案化導電板，所述核心介電材料層包含第一子介電材料及第二子介電材料，且在所述第一子介電材料與所述第二子介電材料之間存在至少一個界面，且所述至少一個圖案化導電板的材料選自由鎳-鐵合金42、鎳-鐵合金52及鎳-鈷鐵合金組成的群組；第二核心層，具有頂表面及與所述頂表面相對的底表面，其中所述第二核心層包括核心介電材料層及嵌入所述核心介電材料層內的至少一個圖案化導電板，且所述第二核心層的所述底表面通過黏合膜貼合到所述第一核心層的所述第二表面；第一建構層，包括多個第一導電圖案設置在所述第一核心層的所述第一表面上；以及第二建構層，包括多個第二導電圖案設置在所述第二核心層的所述頂表面上，其中所述第一核心層的所述至少一個圖案化導電板藉由所述核心介電材料層與所述第一建構層以及所述第二建構層電性隔離。
  2. 如申請專利範圍第1項所述的電路板結構，其中所述第一核心層包括嵌入所述核心介電材料層內的兩個圖案化導電板， 所述兩個圖案化導電板彼此物理分離，且其中所述核心介電材料層還包含位於所述第一子介電材料與所述第二子介電材料之間的第三子介電材料，並且在所述第一子介電材料與所述第三子介電材料之間存在第一界面，且在所述第二子介電材料與所述第三子介電材料之間存在第二界面。
  3. 一種半導體裝置，包括：電路板結構，包括：第一核心層，具有第一表面及與所述第一表面相對的第二表面，其中所述第一核心層包括核心介電材料層、嵌入所述核心介電材料層內的至少一個圖案化導電板以及塗布在所述核心介電材料層的表面之上且位於所述第一核心層的所述第一表面及所述第二表面處的核心導電層，其中所述圖案化導電板的材料選自為具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數的鎳-鐵合金42、鎳-鐵合金52及鎳-鈷鐵合金組成的群組，且所述核心導電層的材料不同於所述第一圖案化導電板的材料；多個第一導電圖案及多個第一介電層，交替地堆疊在所述第一核心層的所述第一表面之上；以及多個第二導電圖案及多個第二介電層，交替地堆疊在所述第一核心層的所述第二表面之上；以及半導體封裝，堆疊在所述電路板結構上且電性連接到所述電路板結構。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述第一核心層包括嵌入所述核心介電材料層內的兩個圖案化導電板，且所述兩個圖案化導電板彼此物理分離。
  5. 一種製作電路板結構的方法，其特徵在於，包括：形成具有第一表面及與所述第一表面相對的第二表面的第一核心層，其中形成所述第一核心層包括：對導電板進行圖案化以形成具有多個孔隙的第一圖案化導電板，其中所述第一圖案化導電板具有介於3ppm/K到11ppm/K範圍內的熱膨脹係數，且其材料選自由鎳-鐵合金42、鎳-鐵合金52及鎳-鈷鐵合金組成的群組；形成核心介電材料層，所述核心介電材料層覆蓋所述第一圖案化導電板且填充到所述第一圖案化導電板的所述孔隙內；以及在所述核心介電材料層的表面之上形成核心導電層，其中所述核心導電層位於所述第一核心層的所述第一表面及所述第二表面上，且所述核心導電層的材料不同於所述第一圖案化導電板的材料；在所述第一核心層的所述第一表面之上形成第一建構層；以及在所述第一核心層的所述第二表面之上形成第二建構層。
  6. 如申請專利範圍第5項所述的製作電路板結構的方法，其中，形成所述核心介電材料層包括： 在所述第一圖案化導電板的兩個相對的側上提供第一子介電材料及第二子介電材料，以及將所述第一子介電材料、所述第一圖案化導電板及所述第二子介電材料層壓在一起以形成有所述第一圖案化導電板嵌入於其中的所述核心介電材料層，其中在所述第一子介電材料與所述第二子介電材料之間存在界面。
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