KR20230015213A

KR20230015213A - 회로기판 및 이를 포함하는 패키지 기판

Info

Publication number: KR20230015213A
Application number: KR1020210096679A
Authority: KR
Inventors: 이기한; 김상일; 라세웅
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-07-22
Filing date: 2021-07-22
Publication date: 2023-01-31
Also published as: CN117917195A; WO2023003435A1

Abstract

실시 예의 회로 기판은 제1 절연층; 상기 제1 절연층 위에 배치되는 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 위에 배치되는 제1 보호층을 포함하고, 상기 제1 회로 패턴층은 제1 패드를 포함하고, 상기 제1 보호층은, 상기 제1 절연층 위에 배치된 제1 부분과, 상기 제1 부분 위에 배치되고, 상기 제1 부분의 상면의 일부 및 상기 제1 패드의 상면을 노출하는 개구부를 가지는 제2 부분을 포함하고, 상기 제2 부분의 측벽에는 내측 방향으로 함몰된 패임부가 형성된다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.

이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 솔더 레지스트(SR)가 구비된다.

통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다

한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.

상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.

또한 NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.

그러나, 상기 SMD 타입의 경우, 메인 보드에 반도체 패키지가 결합된 후, 솔더볼의 결합력에 대한 솔더볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 상기 오프닝 영역(SRO)을 통해 노출된 패드로부터 상기 솔더 볼이 분리되는 문제점이 있다. 또한, NSMD 타입의 경우, 솔더 볼이 배치되는 패드가 기판으로부터 분리되는 문제점이 있다. 이에 따라, 종래에는 하나의 회로 기판에 SMD 타입과 NSMD 타입을 적절히 조합하여 적용하고 있다.

그러나, 종래의 SMD 타입과 NSMD 타입의 오프닝 영역(SRO)을 포함하는 회로 기판의 경우, 솔더 레지스트층을 노광하는 과정에서, 상기 솔더 레지스트층의 노광 영역의 하부 영역까지 충분히 광이 전달되지 못하고, 이에 따라 상기 노광 영역의 하부 영역이 충분히 경화되지 못하는 문제가 있다. 그리고, 상기 노광 영역의 하부 영역이 충분히 경화되지 못한 상태에서 현상 공정을 진행하는 경우, 상기 노광 영역의 하부 영역이 함께 제거되는 언더컷(undercut)이 발생하는 문제가 있다. 나아가, 상기 솔더 레지스트층의 두께가 증가할수록 상기 언더컷의 폭은 더욱 커지며, 이에 따른 회로 기판의 신뢰성이 저하되는 문제가 있다.

실시 예에서는 솔더 레지스트의 오픈 영역에서의 언더컷에 대응하는 패임부의 수평 거리를 최소화할 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 솔더 레지스트의 언더컷에 대응하는 패임부의 수평 거리를 최소화하여, 회로 패턴 사이에 배치되는 솔더 레지스트의 폭을 줄일 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 회로 기판의 최상측에 배치되는 회로 패턴들 사이의 간격을 줄일 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 위에 배치되는 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 위에 배치되는 제1 보호층을 포함하고, 상기 제1 회로 패턴층은 제1 패드를 포함하고, 상기 제1 보호층은, 상기 제1 절연층 위에 배치된 제1 부분과, 상기 제1 부분 위에 배치되고, 상기 제1 부분의 상면의 일부 및 상기 제1 패드의 상면을 노출하는 개구부를 가지는 제2 부분을 포함하고, 상기 제2 부분의 측벽에는 내측 방향으로 함몰된 패임부가 형성된다.

또한, 상기 제2 부분의 측벽의 최외측단으로부터 상기 패임부의 최내측단까지의 수평 거리는 13㎛ 이하이다.

또한, 상기 제1 보호층의 제1 부분의 두께는, 상기 제1 패드의 두께보다 작다.

또한, 상기 제1 보호층의 제1 부분의 두께는, 상기 제1 패드의 두께의 40% 내지 98%의 범위를 만족한다.

또한, 상기 개구부의 폭은, 상기 제1 패드의 폭보다 크고, 상기 패임부는, 상기 개구부를 통해 노출된 상기 제1 부분의 상면 및 상기 제1 부분의 상면과 연결되는 상기 제2 부분의 개구부의 측벽 사이의 단차 부분에 형성된다.

또한, 상기 제1 보호층의 제1 부분의 상면은 상기 제1 패드의 상면보다 낮게 위치하고, 상기 제1 보호층의 제2 부분의 상면은 상기 제1 패드의 상면보다 높게 위치한다.

또한, 상기 제1 회로 패턴층은, 상기 제1 패드와 인접하게 배치되고, 상기 제1 보호층의 상기 제2 부분에 의해 덮이는 트레이스를 포함하고, 상기 트레이스의 측면과 상기 제2 부분의 측벽의 최외측단 사이의 최단 수평 거리는 1㎛ 내지 30㎛ 사이의 범위를 만족한다.

한편, 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 위에 배치되는 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 위에 배치되는 제1 보호층을 포함하고, 상기 제1 회로 패턴층은 제1 패드 및 상기 제1 패드와 인접한 인접 패턴을 포함하고, 상기 제1 보호층은, 상기 제1 패드와 상기 인접 패턴 사이에 배치되는 제1 영역의 제1 부분과, 상기 제1 영역의 제1 부분 위에 상기 인접 패턴을 덮으며 배치되고, 상기 제1 영역의 제1 부분의 상면의 일부 및 상기 제1 패드의 상면을 노출하는 제1 개구부를 가지는 제1 영역의 제2 부분을 포함하고, 상기 제1 영역의 제2 부분은 상기 제1 개구부에 대응하는 제1 측벽을 포함하고, 상기 인접 패턴의 측면으로부터 상기 제1 측벽 사이의 최단 수평 거리는 30㎛ 이하이다.

또한, 상기 인접 패턴은, 상기 제1 패드와 인접하게 배치된 트레이스이다.

또한, 상기 제2 부분의 제1 측벽에는 내측 방향으로 함몰된 패임부가 형성되고, 상기 제2 부분의 제1 측벽의 최외측단으로부터 상기 패임부의 최내측단까지의 수평 거리는 13㎛ 이하이다.

또한, 상기 인접 패턴은, 상기 제1 패드와 인접하게 배치된 제3 패드이다.

또한, 상기 제2 부분은 상기 제3 패드의 상면의 일부를 노출하는 제2 개구부를 더 포함한다.

또한, 상기 제2 부분의 제1 측벽에는 내측 방향으로 함몰된 제1 패임부가 형성된다.

또한, 상기 제2 부분은 상기 제2 개구부에 대응하는 제2 측벽을 포함하고, 상기 제2 부분의 측벽에는 내측 방향으로 함몰되는 제2 패임부가 형성된다.

또한, 상기 제2 부분은, 상기 제3 패드의 상면의 일부를 노출하는 제2 개구부를 포함하고, 상기 제2 부분의 제1 측벽에는 내측 방향으로 함몰된 제1 패임부가 형성되고, 상기 제2 부분은 상기 제2 개구부에 대응하는 제2 측벽을 포함하며, 상기 제2 부분의 제2 측벽에는 내측 방향으로 함몰되는 제2 패임부가 형성되고, 상기 제1 패임부의 최내측단으로부터 상기 제1 측벽의 최외측단까지의 수평거리는 상기 제2 패임부의 최내측단으로부터 상기 제2 측벽의 최외측단까지의 수평거리보다 크다.

또한, 상기 제1 패임부의 최내측단으로부터 상기 제1 측벽의 최외측단까지의 수평거리는, 13㎛ 이하이다.

또한, 상기 제1 회로 패턴층은, 제2-1 패드 및 제2-2 패드를 포함하고, 상기 제1 보호층은, 상기 제2-1 패드와 상기 제2-2 패드 사이의 영역 중 상기 제1 회로 패턴층이 배치되지 않은 영역에 배치되는 제2 영역의 제1 부분과, 상기 제2 영역의 제1 부분 위에 배치되고, 상기 제2 영역의 제1 부분의 상면의 일부를 노출하는 제2 영역의 제2 부분을 포함하고, 상기 제2 영역의 제2 부분의 폭은 40㎛ 이하이다.

또한, 상기 제1 영역의 제1 부분의 두께는, 상기 제1 패드의 두께의 40% 내지 98%의 범위를 만족한다.

한편, 실시 예에 따른 패키지 기판은 회로 기판과, 상기 회로 기판의 제1 회로 패턴층 상에 배치된 접속부; 상기 접속부 상에 실장된 칩; 및 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 회로 기판에 형성된 적어도 하나의 패임부 내에는, 상기 접속부 및 상기 몰딩층 중 적어도 하나가 배치된다.

또한, 상기 칩은 폭 방향으로 상호 이격되거나, 상하 방향으로 배치되는 제1 칩 및 제2 칩을 포함한다.

실시 예에 따른 회로 기판은 제1 보호층을 포함한다. 상기 제1 보호층은 단차를 가지는 제1 부분 및 제2 부분을 포함한다. 그리고, 실시 예에서, 상기 제1 보호층에 형성되는 개구부는 상기 제1 부분을 제외한 제2 부분만을 선택적으로 제거하는 것에 의해 형성될 수 있다. 이때, 상기 제1 보호층의 제1 부분의 두께는 상기 개구부를 통해 노출되는 제1 회로 패턴층의 두께보다 작다. 이에 따라, 상기 제1 보호층의 제2 부분에 형성된 개구부는 상기 제1 회로 패턴층의 측면의 일부 및 상기 제1 회로 패턴층의 상면을 노출할 수 있다. 이에 따라 실시 예에서는 상기 개구부의 깊이가, 제1 보호층의 전체 두께에 대응하는 깊이를 가지는 것이 아니라, 상기 제2 부분의 두께에 대응하는 깊이를 가진다. 이에 따라, 실시 예에서는 비교 예 대비, 상기 개구부의 측벽에 형성되는 언더컷에 대응하는 패임부의 수평 거리를 현저히 줄일 수 있다. 이에 따라, 실시 예에서는 상기 패임부의 수평 거리를 줄임에 따라, 회로 기판의 전기적 신뢰성 또는 물리적 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 패임부의 수평 거리가 증가함에 따라 상기 패임부 사이로 솔더 볼의 일부가 침투할 수 있고, 이를 토대로 이웃하는 회로 패턴들 사이가 연결됨에 따른 쇼트 문제가 발생할 수 있다. 예를 들어, 상기 패임부의 수평 거리가 증가함에 따라 상기 제1 보호층과 절연층 사이의 접촉 면적이 감소하고, 이에 따라 상기 제1 보호층과 상기 절연층 사이의 접합력이 감소할 수 있다. 이에 반하여, 실시 예에서는 상기 패임부의 수평 거리를 줄임에 따라 상기 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있으며, 나아가 상기 접합력 감소와 같은 물리적 신뢰성 문제를 해결할 수 있다.

또한, 실시 예에서는 상기 제1 보호층의 제1 부분의 두께가 상기 제1 회로 패턴층의 40% 내지 98%의 범위를 가지도록 한다. 이에 따라 실시 예에서는 상기 제2 부분에 형성되는 개구부를 통해 상기 제1 회로 패턴층의 상면이 안정적으로 노출될 수 있도록 하면서, 상기 패임부의 수평 거리를 획기적으로 감소시킬 수 있다.

또한, 실시 예에서는 상기 패임부의 수평 거리를 줄임에 따라 상기 제1 회로 패턴층의 패드들 사이 또는 패드와 트레이스 사이 또는 트레이스들 사이의 간격을 줄일 수 있다. 구체적으로, 상기 제1 회로 패턴층의 패드들 사이 또는 패드와 트레이스 사이 또는 트레이스들 사이의 간격은 상기 전기적 신뢰성 문제를 해결하기 위해, 상기 패임부의 수평 거리가 반영되어 결정된다. 이때, 실시 예에서는 상기 패임부의 수평 거리를 감소함에 따라, 상기 패임부의 수평 거리에 의해 결정되는 상기 제1 회로 패턴층의 패드들 사이 또는 패드와 트레이스 사이 또는 트레이스들 사이의 간격을 획기적으로 줄일 수 있다.

도 1a는 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1b는 도 1a의 제1 보호층의 제1 영역의 확대도이다.
도 1c는 도 1b의 제1 보호층의 제1 영역에서의 불량을 설명하기 위한 도면이다.
도 1d는 도 1a의 제1 보호층의 제2 영역의 확대도이다.
도 1e는 도 1d의 제1 보호층의 제2 영역에서의 불량을 설명하기 위한 도면이다.
도 2a는 실시 예에 따른 회로 기판의 단면도이다.
도 2b는 도 2a의 회로 기판을 상측에서 바라본 평면도이다.
도 3a는 실시 예에 따른 솔더 레지스트층의 노광 및 경화 공정을 설명하기 위한 도면이다.
도 3b는 솔더 레지스트층의 두께에 따른 패임부의 수평 거리를 설명하기 위한 도면이다.
도 3c는 솔더 레지스트층의 현상 깊이에 따른 패임부의 수평 거리를 설명하기 위한 도면이다.
도 4a는 제1 절연물질로 구성된 솔더 레지스트층에서의 패임부의 수평 거리에 대한 실험 결과를 나타낸 도면이다.
도 4b는 제1 절연물질과 다른 제2 절연물질로 구성된 솔더 레지스트층에서의 패임부의 수평 거리에 대한 실험 결과를 설명하기 위한 도면이다.
도 5a는 도 2a의 제1 보호층의 제1 영역에서 제1-1 영역을 나타낸 도면이다.
도 5b는 도 5a에 대응하는 회로 기판의 SAM 사진을 나타낸 도면이다.
도 6a는 도 2a의 제1 보호층의 제1 영역에서 제1-2 영역을 나타낸 도면이다.
도 6b는 도 6a에 대응하는 회로 기판의 SAM 사진을 나타낸 도면이다.
도 7a는 도 2a의 제1 보호층의 제2 영역을 나타낸 도면이다.
도 7b는 도 7a에 대응하는 회로 기판의 SAM 사진을 나타낸 도면이다.
도 8a 내지 도 8j는 도 2a의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 9는 제1 실시 예에 패키지 기판을 나타낸 도면이다.
도 10은 제2 실시 예에 패키지 기판을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

- 비교 예 -

실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.

도 1a는 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 1b는 도 1a의 제1 보호층의 제1 영역의 확대도이며, 도 1c는 도 1b의 제1 보호층의 제1 영역에서의 불량을 설명하기 위한 도면이고, 도 1d는 도 1a의 제1 보호층의 제2 영역의 확대도이며, 도 1e는 도 1d의 제1 보호층의 제2 영역에서의 불량을 설명하기 위한 도면이다.

도 1a를 참조하면, 비교 예에 따른 회로 기판은, 절연층, 회로 패턴, 비아, 및 보호층을 포함한다.

절연층은 코어층(1), 제1 절연층(5) 및 제2 절연층(8)을 포함한다. 비교 예의 회로 기판은 코어층(1)을 중심으로, 이의 상부 및 하부에 제1 절연층(5) 및 제2 절연층(8)이 대칭 구조를 가지고 배치된다. 코어층(1)은 프리프레그를 포함하는 CCL(Clad Copper Laminate)이거나, 인터포져에서 사용되는 실리콘, 글라스, 및 세라믹과 같은 재료를 포함한다.

제1 절연층(5) 및 제2 절연층(8)은 상기 코어층(1)의 상면 및 하면에 각각 배치된다. 상기 제1 절연층(5) 및 제2 절연층(8)은 프리프레그를 포함한다. 예를 들어, 제1 절연층(5) 및 제2 절연층(8)은 수지 및 상기 수지 내에 강화 섬유를 포함한다.

제1 회로 패턴(2)은 제1 절연층(5)의 하면에 배치된다. 또한, 상기 제1 회로 패턴(2)은 코어층(1)의 상면에 배치된다. 상기 제1 회로 패턴(2)은 상기 코어층(1)의 상면 위로 돌출 배치되고, 이에 따라 측면 및 상면이 상기 제1 절연층(5)에 의해 덮인다.

제2 회로 패턴(7)은 제1 절연층(5)의 상면에 배치된다. 상기 제2 회로 패턴(7)은 상기 제1 절연층(5)의 상면 위로 돌출되어 배치된다.

제3 회로 패턴(3)은 제2 절연층(8)의 상면에 배치된다. 또한, 상기 제3 회로 패턴(3)은 제2 절연층(8)의 하면에 배치된다.

제4 회로 패턴(10)은 제2 절연층(8)의 하면에 배치된다. 상기 제4 회로 패턴(10)은 제2 절연층(8)의 하면 아래로 돌출되어 배치된다.

이때, 비교 예의 회로 기판에서, 제1 절연층(5)은 다층 구조에서, 제1 최외측 또는 최상측에 배치된 절연층이고, 제2 절연층(8)은 제2 최외측 또는 최하측에 배치된 절연층이다.

상기 제1 회로 패턴(2), 제2 회로 패턴(7), 제3 회로 패턴(3) 및 제4 회로 패턴(10)은 각각 패드 및 트레이스를 포함한다. 상기 패드는 비아와 연결되거나, 칩이 실장되거나, 외부기판의 메인보드와 연결되는 접착부(미도시)가 배치되는 부분이다. 상기 트레이스는 상기 패드로부터 길게 연장되는 신호 라인이다.

비아는 각각의 절연층을 관통하며 배치된다. 예를 들어, 제1 비아(6)는 제1 절연층(5)을 관통하며 배치된다. 제1 비아(6)는 일단이 제1 회로 패턴(2)과 연결되고, 타단이 제2 회로 패턴(7)과 연결된다. 예를 들어, 제2 비아(4)는 코어층(1)을 관통하며 배치된다. 예를 들어, 제3 비아(9)는 제2 절연층(8)을 관통하며 배치된다. 예를 들어, 제3 비아(9)는 일단이 제3 회로 패턴(3)과 연결되고, 타단이 제4 회로 패턴(10)과 연결된다.

제1 보호층(11) 및 제2 보호층(12)은 상기 제1 절연층(5)의 상면 및 상기 제2 절연층(8)의 하면에 각각 배치된다. 상기 제1 보호층(11) 및 제2 보호층(12)은 각각 제2 회로 패턴(7) 및 제4 회로 패턴(1)의 표면을 노출하는 개구부를 가진다. 상기 제1 보호층(11) 및 상기 제2 보호층(12)은 솔더 레지스트이다.

이때, 비교 예의 회로 기판에서, 제1 및 제2 최외측에 배치된 회로 패턴 중 하나는 칩이 실장되는 실장부를 포함하고, 다른 하나는 외부 기판의 메인 보드와 연결되는 단자부를 포함한다.

예를 들어, 비교 예에서, 제1 최외측에 배치된 제2 회로 패턴(7)은 칩이 실장되는 실장 패드를 포함하고, 제2 최외측에 배치된 제4 회로 패턴(10)은 외부 기판의 메인 보드가 연결되는 단자 패드를 포함한다.

예를 들어, 제2 회로 패턴(7)은 복수의 패드 및 트레이스를 포함한다. 상기 복수의 패드는 칩이 실장되는 실장 패드일 수 있고, 별도의 상부 기판과 연결되는 코어 패드일 수 있다. 구체적으로, 상기 제2 회로 패턴(7)은 제1 패드(7-1), 제2 패드(7-2) 및 트레이스(7-3)를 포함한다.

그리고, 상기 제1 보호층(11)은 상기 제1 절연층(5)의 상면에서, 상기 제2 회로 패턴(7)의 트레이스(7-3)의 상면을 덮으며 배치된다. 그리고, 상기 제1 보호층(11)은 상기 제2 회로 패턴(7)의 제1 패드(7-1) 및 제2 패드(7-2)의 상면을 노출하는 개구부를 가진다.

이때, 상기 제1 보호층(11)은 배치 위치에 따라 복수의 영역으로 구분될 수 있다.

도 1b를 참조하면, 상기 제1 보호층(11)은 제1 영역(11-1)을 포함한다.

예를 들어, 상기 제1 보호층(11)은 제2-1 패드(7-21)와 제2-2 패드(7-22) 사이에 배치되는 제1 영역(11-1)을 포함한다. 그리고, 상기 제1 보호층(11)의 제1 영역(11-1)은 제2-1 패드(7-21)와 제2-2 패드(7-22)의 상면을 노출하는 NSMD 타입의 개구부(SOR1)가 포함된 영역이다. 그리고, 상기 제1 보호층(11)의 제1 영역(11-1)은 제2-1 패드(7-21)와 제2-2 패드(7-22) 사이에 배치된 제2 회로 패턴(7, 예를 들어 트레이스나 패드)이 존재하지 않는 영역을 의미한다.

이때, 상기 제1 보호층(11)의 제1 영역(11-1)의 개구부(SOR1)는 상기 제2 패드(7-2)의 폭보다 크다. 이에 따라, 상기 제1 보호층(11)의 제1 영역(11-1)은 상기 제2 패드(7-2)로부터 일정 간격 이격된 위치에 배치된다.

여기에서, 상기 제2 회로 패턴(7)의 두께(t1)는 10㎛ 내지 35㎛이다. 그리고, 상기 제1 보호층(11)의 제1 영역(11-1)의 두께(t2)는 상기 제2 회로 패턴(7)의 두께(t1)보다 크다. 구체적으로, 상기 제1 보호층(11)의 제1 영역(11-1)의 두께(t2)는 상기 제2 회로 패턴(7)의 두께(t1) 대비 10㎛ 내지 30㎛ 정도 크다. 예를 들어, 상기 제1 보호층(11)의 제1 영역(11-1)의 두께(t2)는 20㎛ 내지 65㎛이다.

이때, 비교 예에서의 상기 제1 보호층(11)의 제1 영역(11-1)에는 패임부가 형성된다.

구체적으로, 상기 제2-1 패드(7-21)와 인접한 상기 제1 보호층(11)의 제1 영역(11-1)의 제1 측벽(11-11)에는 제1 패임부(u1)가 형성된다. 그리고, 상기 제2-2 패드(7-22)와 인접한 상기 제1 보호층(11)의 제1 영역(11-1)의 제2 측벽(11-12)에는 제2 패임부(u2)가 형성된다.

이때, 비교 예에서는 상기 제1 보호층(11)의 제1 영역(11-1)의 개구부(SOR1)의 깊이는, 상기 제1 보호층(11)의 상기 제1 영역(11-1)의 두께(t2)에 대응된다. 그리고, 비교 예에서는 상기 제1 영역(11-1)의 하부 영역의 노광 및 경화가 완전히 이루어지지 못하고, 이에 따라 상기 제1 영역(11-1)의 제1 측벽(11-11) 및 제2 측벽(11-12)에는 상기 제1 패임부(u1) 및 제2 패임부(u2)가 형성된다.

여기에서, 상기 비교 예에서의 상기 제1 패임부(u1) 및 상기 제2 패임부(u2)의 수평 거리(w1)는 최소 40㎛ 이상을 가진다. 여기에서, 상기 제1 패임부(u1)의 수평 거리(w1)는 상기 제1 영역(11-1)의 제1 측벽(11-11)의 최외측단으로부터 상기 제1 패임부(u1)의 최내측단까지의 수평 거리를 의미할 수 있다. 그리고, 상기 제2 패임부(u2)의 수평 거리(w1)는 상기 제1 영역(11-1)의 제2 측벽(11-12)의 최외측단으로부터 상기 제2 패임부(u2)의 최내측단까지의 수평 거리를 의미할 수 있다.

그리고, 비교 예에서는 상기 제1 패임부(u1) 및 상기 제2 패임부(u2)의 수평 거리(w1)를 고려하여, 상기 제1 영역(11-1)의 폭(w2)이 최소 90㎛ 이상을 가진다.

그리고, 상기 제1 보호층(11)의 제1 영역(11-1)의 제1 측벽(11-11)과 상기 제2-1 패드(7-21) 사이의 이격 간격(w3) 및 상기 제2 측벽(11-12)과 상기 제2-2 패드(7-22) 사이의 이격 간격(w3)은 최소 15㎛ 이상을 가진다.

이에 따라, 비교 예에서는, 상기 제1 보호층(11)의 제1 영역(11-1)에 대응하는 위치에서, 상기 제2-1 패드(7-21)와 상기 제2-2 패드(7-22) 사이의 이격 간격(w4)은 최소 120㎛ 이상을 가지게 된다.

이때, 비교 예에서, 상기 제2-1 패드(7-21)와 상기 제2-2 패드(7-22) 사이의 이격 간격을 줄이기 위해, 상기 제1 보호층(11)의 제1 영역(11-1)의 폭을 줄였다.

예를 들어, 도 1c에서와 같이, 비교 예에서는 상기 제1 보호층(11)의 제1 영역(11-1a)이 90㎛보다 작은 폭(w2-1)을 가지도록 하여, 상기 제2-1 패드(7-21)와 상기 제2-2 패드(7-22) 사이의 이격 간격을 줄였다. 그러나, 상기 제1 영역(11-1a)의 폭(w2-1)이 90㎛보다 작은 폭을 가지는 경우, 상기 제1 영역(11-1a)의 하부에는, 상기 개구부(SOR1)를 형성하는 과정에서, 상기 제1 패임부(u1)와 상기 제2 패임부(u2)가 서로 연통하는 연통부(CR1)가 형성된다.

이에 따라, 비교 예에서는, 상기 제2-1 패드(7-21) 및 제2-2 패드(7-22) 상에 솔더 볼(13)을 배치한 후, 상기 솔더 볼(13)을 리플로우하는 공정에서, 상기 솔더 볼(13)의 일부(13-1)가 상기 연통부(CR1)로 침투함에 따른 회로 쇼트가 발생하는 문제가 있다. 예를 들어, 비교 예에서는 제2-1 패드(7-21) 상에 배치되는 솔더 볼(13)의 일부(13-1)가 상기 연통부(CR1)로 침투하여 상기 제2-2 패드(7-22)와 접촉하고, 이에 따라 상호 전기적으로 분리되어야 하는 제2-1 패드(7-21)와 제2-2 회로 패턴(7)가 서로 연결됨에 따른 쇼트가 발생하는 문제가 있다.

한편, 도 1d에 도시된 바와 같이, 상기 제1 보호층(11)은 제2 패드(7-2)와 트레이스(7-3) 사이에 배치되는 제2 영역(11-2)을 포함한다.

상기 제1 보호층(11)의 제2 영역(11-2)은 제2 패드(7-2)의 상면을 노출하는 NSMD 타입의 개구부(SOR2)를 포함하면서, 상기 제2 패드(72-2)와 인접한 제2 회로 패턴(7, 예를 들어 트레이스(7-3))를 덮는 영역일 수 있다.

그리고, 상기 제2 패드(7-2)와 인접한 상기 제2 영역(11-2)의 제1 측벽(11-21)에는 패임부(u3)가 형성된다. 그리고, 상기 패임부(u3)의 수평 거리 (w1)는 최소 40㎛ 이상을 가진다.

또한, 비교 예에서는 상기 패임부(u3)의 수평 거리 (w1)를 고려하여, 상기 제2 영역(11-2)의 제1 측벽(11-21)과 상기 제2 영역(11-2)에 의해 덮이는 트레이스(7-3)의 에지(7-31) 사이의 폭(w5)은 최소 45㎛ 이상을 가진다.

이에 따라, 비교 예에서는, 상기 제1 보호층(11)의 제2 영역(11-2)에 대응하는 위치에서, 상기 제2 패드(7-2)와 상기 트레이스(7-3) 사이의 이격 간격(w6)은 최소 60㎛ 이상을 가지게 된다.

이때, 비교 예에서, 상기 제2 패드(7-2)와 상기 트레이스(7-3) 사이의 이격 간격을 줄이기 위해, 상기 폭(w5)을 줄였다.

예를 들어, 도 1e에서와 같이, 비교 예에서는 상기 제2 영역(11-2)의 제1 측벽(11-21)과 상기 제2 영역(11-2)에 의해 덮이는 트레이스(7-3)의 에지(7-31) 사이가 45㎛보다 작은 폭(w5-1)을 가지도록 하여, 상기 제2 패드(7-2)와 상기 트레이스(7-3) 사이의 이격 간격(w6-1)을 줄였다. 그러나, 상기 폭(w5-1)이 45㎛보다 작은 폭을 가지는 경우, 상기 제2 영역(11-2)의 개구부(SOR2)를 형성하는 과정에서 생기는 패임부(u3)에 의해 상기 트레이스(7-3)의 에지가 노출되는 문제가 발생하낟.

그리고, 비교 예에서는, 상기 제2 패드(7-2) 상에 솔더 볼(14)을 배치한 후, 상기 솔더 볼(14)을 리플로우하는 공정에서, 상기 솔더 볼(14)의 일부(14-1)가 상기 패임부(u3)로 침투하고, 그에 따라 상기 패임부(u3)를 통해 노출된 트레이스(7-3)의 측면과 접촉함에 따른 쇼트가 발생하는 문제가 있다.

또한, 상기 제1 보호층(11)의 제3 영역(11-3)은 제1 패드(7-1) 상에 배치되고, 상기 제1 패드(7-1)의 상면을 노출하는 SMD 타입의 개구부가 포함된 영역일 수 있다. 상기 제1 보호층(11)의 상기 제3 영역(11-3)에서 제1 패드(7-1)의 상면의 중앙 영역을 노출하면서, 상기 제1 패드(7-1)의 상면의 가장자리 영역을 보호하는 기능을 한다.

상기와 같이, 비교 예에서는 상기 제1 보호층(11)에 형성되는 개구부의 깊이는, 상기 제1 보호층(11)의 두께(t2)에 대응하며, 이에 따라 상기 제1 보호층(11)의 상기 개구부의 측벽에 40㎛ 이상의 수평 거리를 가진 패임부가 발생한다. 상기 수평 거리는 개구부의 측벽의 최외측단으로부터 상기 패임부의 최내측단까지의 수평 거리를 의미한다. 그리고, 비교 예에서는 상기 패임부의 수평 거리를 고려하여 제2 회로 패턴(7)의 디자인이 설계됨에 따라, 상기 제2 회로 패턴(7)을 구성하는 패드들 사이 또는 트레이스들 사이 또는 패드와 트레이스 사이의 이격 간격이 증가하는 문제가 있다. 이에 따라, 비교 예에서는 회로 집적도가 떨어지며, 이에 따른 회로 기판의 수평 방향으로의 전체 부피가 증가하는 문제가 있다.

또한, 최근 전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 연구되고 있으며, 이에 따라 회로 패턴의 미세화가 요구되고 있다. 그러나, 비교 예의 회로 기판을 이용한 패키지 기판의 경우, 상기 제2 회로 패턴(7)의 이격 간격을 줄이는데 한계가 있다. 또한, 최근 들어 애플리케이션 프로세서(AP: Application Processor)에서 처리되는 기능들의 증가에 따라, 이를 하나의 칩으로 구현하기 어려워지고 있다. 그러나, 비교 예에서 제공되는 회로 기판을 이용해서는 제한된 공간 내에, 서로 다른 기능을 하는 2개의 애플리케이션 프로세서(AP)를 실장하는데 어려움이 있다.

실시 예는 이러한 비교 예의 문제점을 해결하기 위한 것으로, 솔더 레지스트의 측벽에 형성되는 언더컷에 대응한 패임부의 수평 거리를 최소화할 수 있도록 한다. 나아가, 실시 예에서는 상기 패임부의 수평 거리를 최소화함에 따라, 회로 패턴들 사이의 이격 간격을 줄일 수 있도록 한다. 나아가, 실시 예에서는 상기 회로 패턴들 사이의 이격 간격을 줄임에 따라, 하나의 회로 기판에 복수의 칩의 실장이 가능하도록 한다. 예를 들어, 실시 예에서는 하나의 회로 기판에 서로 다른 기능을 하는 복수의 프로세서 칩이나, 메모리 칩을 모두 실장할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

- 실시 예 -

도 2a는 실시 예에 따른 회로 기판의 단면도이고, 도 2b는 도 2a의 회로 기판을 상측에서 바라본 평면도이다.

우선, 도 2a 및 도 2b를 참조하여, 실시 예에 따른 회로 기판의 전체적인 구조에 대해 설명하기로 한다. 다만, 도 2b에서, 제1 회로 패턴층(120)의 트레이스(124)의 상면의 전체가 노출되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 실질적으로 제1 회로 패턴층(120)의 트레이스(124)는 제1 보호층(190)의 제2 부분(190b)에 의해 덮이게 된다.

도 2a 및 도 2b를 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 및 보호층을 포함한다.

절연층(110)은 복수의 층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가질 수도 있을 것이다.

예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 다층 구조의 회로 기판에서 내측에 배치된 내측 절연층일 수 있다. 제3 절연층(113)은 다층 구조에서 제2 최외측에 배치된 제2 최외측 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 최하측에 배치된 절연층일 수 있다. 그리고, 상기 내측 절연층은 1층으로 구성되는 것으로 도시하였으나, 이와 다르게 2층 이상으로 구성될 수 있을 것이다.

절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(111)의 제1면 또는 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면 또는 하면과 제2 절연층(112)의 제1면 또는 상면 사이에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제2면 또는 하면과 제3 절연층(113)의 제1면 또는 상면 사이에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴층(150)이 배치될 수 있다. 상기 제1 회로 패턴층(120)은 회로 기판의 제1 최외측 또는 제1 최외곽 또는 최상측에 배치된 회로 패턴층일 수 있다. 그리고, 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 회로 기판의 내측에 배치된 내측 회로 패턴층일 수 있다. 또한, 제4 회로 패턴층(150)은 회로 기판의 제2 최외측 또는 제2 최외곽 또는 최하측에 배치된 회로 패턴층일 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

한편, 상기 제1 내지 제4 회로 패턴층(120, 130, 140, 150) 각각은 트레이스 및 패드를 포함한다.

트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.

상기 절연층(110)에는 비아가 형성될 수 있다. 상기 비아는 상기 절연층(110)을 관통하며 형성되고, 이에 따라 서로 다른 층에 배치된 회로 패턴층 사이를 전기적으로 연결할 수 있다.

예를 들어, 상기 제1 절연층(111)에는 제1 비아(160)가 형성될 수 있다. 상기 제1 비아(160)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다.

예를 들어, 상기 제2 절연층(112)에는 제2 비아(170)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 이때, 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 비아(170)는 모래시계 형상을 가질 수 있다.

예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제3 회로 패턴층(140)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.

상기와 같은 비아(160, 170, 180)은 각각의 절연층 내에 형성된 비아 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.

상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(160, 170, 180)를 형성할 수 있다. 상기 비아(160, 170, 180)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 상기 제1 절연층(111)의 제1면 또는 상면 상에는 제1 보호층(190)이 배치될 수 있다. 상기 제1 보호층(190)은 솔더 레지스트를 포함할 수 있다. 상기 제1 보호층(190)은 상기 제1 회로 패턴층(190)의 표면을 노출하는 개구부(SOR)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(190)은 상기 제1 회로 패턴층(120)의 패드(121, 122, 123)를 노출하는 개구부(SOR)를 포함할 수 있다.

이에 대응하게, 상기 제3 절연층(113)의 제2면 상에는 제2 보호층(195)이 배치될 수 있다. 상기 제2 보호층(195)은 솔더 레지스트를 포함할 수 있다. 상기 제2 보호층(195)은 상기 제4 회로 패턴층(150)의 패드(미도시)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다.

이때, 상기 제1 보호층(190)은 단차 구조를 가질 수 있다. 예를 들어, 상기 제1 보호층(190)은 상기 제1 절연층(111)의 상면에 배치되는 제1 부분(190a)과, 상기 제1 부분(190a) 상에 배치되는 제2 부분(190b)을 포함할 수 있다.

상기 제1 보호층(190)의 제1 부분(190a)은 상기 제1 절연층(111)의 상면과 접촉할 수 있다. 또한, 상기 제1 보호층(190)의 제1 부분(190a)은 상기 제1 회로 패턴층(120)의 측면의 일부와 접촉할 수 있다. 한편, 상기 제1 보호층(190)의 제1 부분(190a)은 상기 제1 회로 패턴층(120)의 측면의 적어도 일부를 노출할 수 있다.

구체적으로, 상기 제1 보호층(190)의 제1 부분(190a)의 두께는 상기 제1 회로 패턴층(120)의 두께보다 작을 수 있다. 예를 들어, 상기 제1 보호층(190)의 상기 제1 부분(190a)의 상면은 상기 제1 회로 패턴층(120)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 제1 보호층(190)의 제1 부분(190a)은 상기 제1 회로 패턴층(120)의 측면의 하부 영역을 덮으면서, 상기 제1 회로 패턴층(120)의 측면의 상부 영역을 노출할 수 있다.

상기 제1 보호층(190)의 제2 부분(190b)은 상기 제1 보호층(190)의 제1 부분(190a) 및 상기 제1 회로 패턴층(120)의 일부의 상면에 배치될 수 있다. 또한, 상기 제1 보호층(190)의 제2 부분(190b)은 상기 제1 회로 패턴층(120)의 다른 일부의 상면을 노출하는 개구부(SOR)를 포함할 수 있다. 이때, 상기 제1 보호층(190)의 제2 부분(190b)의 개구부(SOR)의 폭은 상기 개구부(SOR)를 통해 노출되는 제1 회로 패턴층(120)의 제1 패드(121)의 폭보다 클 수 있다. 이에 따라, 상기 제1 보호층(190)의 상기 제2 부분(190b)의 개구부(SOR)은 상기 제1 패드(121)와 인접한 상기 제1 보호층(190)의 제1 부분(190a)의 상면 및 상기 제1 패드(121)의 측면의 상부 영역을 노출할 수 있다.

이때, 실시 예에서의 상기 제1 보호층(190)에 형성되는 개구부(SOR)의 깊이는, 상기 제1 보호층(190)의 두께보다 작을 수 있다. 예를 들어, 상기 제1 보호층(190)의 개구부(SOR)는 상기 제1 보호층(190)의 전체 두께에서 상기 제1 부분(190a)의 두께를 제외한, 상기 제2 부분(190b)의 두께만큼의 깊이를 가진다. 따라서, 실시 예에서는 상기 제1 보호층(190)의 상기 제1 부분(190a)을 제외한 상기 제2 부분(190b)에만 상기 개구부(SOR)를 형성함에 따라, 비교 예 대비 상기 제1 보호층(190)에 형성되는 언더컷에 대응하는 패임부의 수평 거리를 줄일 수 있도록 한다. 상기 패임부의 수평 거리가 줄어드는 이유에 대해서는 하기에서 설명하기로 한다.

한편, 상기 제1 보호층(190)은 제1 영역(191), 제2 영역(192) 및 제3 영역(193)을 포함할 수 있다.

상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 회로 패턴층(120)의 제1 패드(121)의 상면을 노출하는 개구부가 형성된 영역일 수 있다. 또한, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121)와 인접하게 상기 제1 회로 패턴층(120)의 일부가 배치된 영역일 수 있다. 예를 들어, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121) 및 상기 제1 패드(121)와 인접하게 배치된 인접 패턴이 존재하는 영역일 수 있다. 상기 인접 패턴은 제1 회로 패턴층(120)의 트레이스(124) 및 제3 패드(123) 중 어느 하나일 수 있다. 이에 따라, 상기 제1 보호층(190)의 상기 제1 영역(191)은 상기 제1 패드(121)와 인접하게 트레이스(124)가 배치된 영역에 형성될 수 있다. 예를 들어, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121) 및 상기 제1 패드(121)와 인접하게 제3 패드(123)가 배치된 영역에 형성될 수 있다. 그리고, 상기 제1 보호층(190)의 상기 제1 영역(191)의 제2 부분(190b)은 상기 트레이스(124) 또는 상기 제3 패드(121)의 상면을 덮으면서, 상기 제1 패드(121)를 노출하는 개구부를 포함할 수 있다.

상기 제1 보호 층(190)의 제2 영역(192)은 상기 제1 회로 패턴층(120)의 제2 패드(122)의 상면을 노출하는 개구부가 형성된 영역일 수 있다. 또한, 상기 제1 보호층(190)의 제2 영역(192)은 서로 인접한 복수의 제2 패드(122)의 상면을 노출하면서, 상기 복수의 제2 패드(122) 사이에 다른 제1 회로 패턴층(120)이 배치되지 않은 영역일 수 있다.

상기 제1 보호층(190)의 제3 영역(193)은 상기 제1 회로 패턴층(120)의 제3 패드(123)의 상면을 노출하는 개구부가 형성된 영역일 수 있다. 예를 들어, 상기 제1 보호층(190)의 제3 영역(193)은 상기 제3 패드(123)의 폭보다 작은 개구부를 포함하는 영역일 수 있다. 예를 들어, 상기 제1 보호층(190)의 제3 영역(193)은 상기 제3 패드(123)의 상면의 중앙 영역을 노출하면서, 상기 제3 패드(123)의 상면의 가장자리 영역을 덮는 영역일 수 있다.

상기 제1 보호층(190)의 제1 영역(191), 제2 영역(192) 및 제3 영역(193)에 대해서는 하기에서 더욱 상세히 설명하기로 한다.

한편, 실시 예에서는 상기 제1 보호층(190)이 단차를 가지는 제1 부분(190a)과 제2 부분(190b)을 포함하도록 한다. 그리고, 실시 예에서의 제1 보호층(190)에는 상기 제2 부분(190b)의 측벽에 언더컷에 대응하는 패임부가 형성된다. 이때, 비교 예에서는 실질적으로 상기 제1 보호층의 제1 부분의 측벽에 패임부가 형성되었다. 이에 따라, 비교 예에서는 상기 제1 보호층에 형성되는 패임부가 최소 40㎛ 이상의 수평 거리를 가진다. 이에 반하여, 실시 예에서는 상기 제1 보호층(190)에 개구부를 형성할 때, 상기 개구부가 상기 제1 보호층(190)의 전체 두께에서, 상기 제2 부분(190b)의 두께에 대응하는 깊이를 가지도록 한다. 이에 따라, 실시 예에서의 패임부의 수평 거리는 비교 예의 패임부의 수평 거리의 35% 이하 수준을 가지도록 한다. 예를 들어, 실시 예에서의 패임부의 수평 거리는 비교 예의 패임부의 수평 거리의 25% 이하 수준을 가지도록 한다. 예를 들어, 실시 예에서의 패임부의 수평 거리는 비교 예의 패임부의 수평 거리의 15% 이하 수준을 가지도록 한다. 예를 들어, 실시 예에서의 패임부의 수평 거리는 비교 예의 패임부의 수평 거리의 5% 이하 수준을 가지도록 한다.

구체적으로, 실시 예에서의 제1 보호층(190)의 제2 부분(190b)에는 패임부가 형성된다. 그리고, 실시 예에서의 상기 패임부의 수평 거리는 0㎛를 초과하면서 13㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 패임부의 수평 거리는 0㎛를 초과하면서 10㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 패임부의 수평 거리는, 0㎛를 초과하면서 6㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 패임부의 수평 거리는 0㎛를 초과하면서 2㎛ 이하 일 수 있다.

여기에서, 수평은 실시 예의 회로 기판에서 제1 회로 패턴층(120)이 연장되는 평면과 평행한 면을 의미할 수 있다. 이에 따라 상기 수평 거리는 상기 제1 회로 패턴층(120)이 연장되는 평면과 평행한 면 방향으로의 거리를 의미할 수 있다. 예를 들어, 상기 수평 거리는 상기 제1 회로 패턴층(120)의 폭 방향에 대응하는 제1 방향으로의 거리를 의미할 수 있다. 예를 들어, 상기 수평 거리는 상기 제1 회로 패턴층(120)의 길이 방향에 대응하는 제2 방향으로의 거리를 의미할 수 있다. 예를 들어, 상기 수평 거리는 상기 제1 회로 패턴층(120)의 폭 방향과 길이 방향 사이의 대각 방향에 대응하는 제3 방향으로의 거리를 의미할 수 있다.

이하에서는, 비교 예 대비 실시 예에서의 패임부의 수평 거리가 감소할 수 있는 이유와, 상기 제1 보호층(190)의 각각의 영역의 형상 및 패임부의 수평 거리에 대해 설명하기로 한다.

도 3a는 실시 예에 따른 솔더 레지스트층의 노광 및 경화 공정을 설명하기 위한 도면이고, 도 3b는 솔더 레지스트층의 두께에 따른 패임부의 수평 거리를 설명하기 위한 도면이며, 도 3c는 솔더 레지스트층의 현상 깊이에 따른 패임부의 수평 거리를 설명하기 위한 도면이다.

도 3a를 참조하면, 제1 보호층(190)을 형성하기 위해서는 제1 절연층(111) 상에, 솔더 레지스트층(190L)을 형성하고, 상기 솔더 레지스트층(190L)에서 개구부(SOR)가 형성될 영역(190L2)을 제외한 나머지 영역(190L1)을 노광하는 공정을 진행한다. 이때, 솔더 레지스트층(190L)은 스크린 인쇄법, 롤러 코팅법(Roller Coating), 커튼 코팅법(Curtain Coating), 스프레이 코팅법(Spray Coating) 및 솔더 레지스트 필름 적층(lamination) 방법 등에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 스크린 인쇄법의 경우, 제판을 이용하여 솔더 레지스트 패턴을 직접 인쇄하는 방법으로, 이 경우는 노광과 현상은 필요하지 않으며, 곧바로 경화를 실시할 수 있다. 롤러 코팅법의 경우는 스크린 인쇄법에 사용되는 것보다 점도가 낮은 광경화성 수지를 고무 등의 재질의 롤러에 얇게 발라 기판에 코팅할 수 있다. 다만, 이 방법은 기판에 따라 코팅되는 솔더 레지스트층의 두께를 조절하기 어렵고, 균일한 코팅층을 만들기 어려울 수 있다. 커튼 코팅법의 경우는 롤러 코팅에 사용되는 것보다 더 점도가 낮은 광경화성 수지를 사용하며, 광경화성 수지를 슬릿(slit, 미도시)을 통하여 내보내면서 슬릿 하부에 기판을 통과시키면서 솔더 레지스트층을 코팅하는 방법이다. 이 방법은 매우 균일한 코팅 품질을 얻을 수 있으며, 기판의 크기에 제한 없이 적용할 수 있다. 스프레이 코팅법은 광경화성 수지 잉크를 분무하여 코팅하는 방법으로, 솔더 레지스트층의 두께를 조절하기 쉬운 장점이 있을 수 있다.

한편, 상기 노광 공정은, 상기 개구부(SOR)가 형성될 영역(190L2) 상에 마스크(미도시)를 형성하여 자외선과 같은 광이 투과되지 않도록 하고, 그에 따라 상기 나머지 영역(190L1)에 자외선 등의 광을 조사하는 것에 의해 진행될 수 있다.

이때, 상기 나머지 영역(190L1)에 균일한 광을 조사한다 하더라도, 상기 나머지 영역(190L1)의 두께 방향으로 상기 광이 조사되는 양이 다르고, 이에 따라 상기 나머지 영역(190L1)의 두께 방향으로의 노광 정도가 달라지게 된다.

예를 들어, 상기 노광이 진행되는 상기 나머지 영역(190L1)은, 두께 방향을 기준으로, 상기 솔더 레지스트층(190L)의 상면과 인접한 상부 영역(190L1T), 상기 솔더 레지스트층(190L)의 하면과 인접한 하부 영역(190L1B), 그리고 상기 상부 영역(190L1T)과 하부 영역(190L1B) 사이의 중간 영역(190L1C)으로 나뉠 수 있다.

그리고, 상기 솔더 레지스트층(190L)의 상면에서 광을 조사하는 경우, 상기 상부 영역(190L1T)에 조사되는 광의 양과, 상기 중간 영역(190L1C)에 조사되는 광의 양과, 상기 하부 영역(190L1B)에 조사되는 광의 양이 다르다. 구체적으로, 상기 조사되는 광의 양은 상기 상부 영역(190L1T)에서 하부 영역(190L1B)으로 갈수록 감소하게 된다.

이에 따라, 상기 노광 공정에 의해, 상기 솔더 레지스트층(190L)의 상부 영역(190L1T)의 노광 정도를 100%라 했을 때, 상기 중간 영역(190L1C)의 노광 정도는 상기 상부 영역(190L1T)의 노광 정도보다 작은 90% 정도의 수준을 가지며, 상기 하부 영역(190L1B)의 노광 정도는 상기 중간 영역(190L1C)의 노광 정도보다 작은 80% 이하의 수준을 가진다.

그리고, 상기와 같은 노광 공정 후에, 상기 노광된 상기 나머지 영역(190L1)에 대한 경화 공정을 진행할 수 있다. 이때, 상기 각각의 영역에서의 노광 정도가 서로 다름에 따라, 경화 정도도 다르게 나타난다. 예를 들어, 상기 솔더 레지스트층(190L)의 상부 영역(190L1T)의 경화도를 100%라 했을 때, 상기 중간 영역(190L1C)의 경화도는 상기 상부 영역(190L1T)의 경화도보다 작은 90% 정도의 수준을 가지며, 상기 하부 영역(190L1B)의 경화도는 상기 중간 영역(190L1C)의 경화도보다 작은 80% 이하의 수준을 가진다.

이에 따라, 상기 경화 공정이 진행된 후, 상기 경화가 이루어지지 않은 상기 개구부(SOR)가 형성될 영역(190L2)에 대한 현상을 진행하는 경우, 상기 경화가 완전히 이루어지지 않은 하부 영역(190L1B)도 함께 현상이 진행되어 에칭되며, 이에 따른 언더컷과 같은 패임부가 형성되게 된다.

또한, 최근 들어 상기 제1 회로 패턴층(120)을 안정적으로 보호하기 위해 상기 형성되는 솔더 레지스트층(190L)의 두께가 점점 증가하고 있는 추세이다. 이에 따라, 상기 솔더 레지스트층(190L)의 두께가 증가할수록 상기 하부 영역(190L1B)의 경화도가 감소하게 되며, 이에 따라 상기 하부 영역(190L1B)에 형성되는 패임부의 수평 거리는 점점 커지고 있다.

구체적으로, 도 3b를 참조하면, 상기 패임부의 수평 거리는 상기 솔더 레지스트층(190L)의 두께에 비례하여 증가할 수 있다. 도 3b의 I는 최상측 절연층을 의미하고, S1, S2, S3는 상기 최상측 절연층에 형성되는 솔더 레지스트층을 의미한다.

예를 들어, 도 3b의 (a)에 도시된 바와 같이, 제1 두께(Ta)를 가지는 솔더 레지스트층(S1)에 제1 깊이(Ta)를 가지는 개구부를 형성하는 경우, 패임부는 a 수평 거리(Wa)를 가질 수 있다.

그리고, 도 3b의 (b)에 도시된 바와 같이, 상기 제1 두께(Ta)보다 큰 제2 두께(Tb)를 가지는 솔더 레지스트층(S2)에 상기 제1 깊이(Ta)보다 큰 제2 깊이(Tb)의 개구부를 형성하는 경우, 패임부는 상기 a 수평 거리보다 큰 b 수평 거리(Wb)를 가지게 된다.

또한, 도 3b의 (c)에 도시된 바와 같이, 상기 제2 두께(Tb)보다 큰 제3 두께(Tc)를 가지는 솔더 레지스트층(S3)에 상기 제2 깊이(Tb)보다 큰 제3 깊이(Tc)의 개구부를 형성하는 경우, 패임부는 상기 a 및 b 수평 거리보다 큰 c 수평 거리 (Wc)를 가지게 된다.

도 3b에서와 같이, 솔더 레지스트층의 두께에 대응하는 깊이를 가지도록 개구부를 형성하는 경우, 상기 패임부의 수평 거리는 상기 솔더 레지스트층의 두께에 비례하여 증가하는 것을 알 수 있다.

또한, 도 3c를 참조하면, 상기 패임부의 수평 거리는 상기 솔더 레지스트층(190L)에 형성되는 개구부의 깊이에 비례하여 두께에 비례하여 증가할 수 있다.

예를 들어, 도 3c의 (a)에 도시된 바와 같이, 제4 두께(Td)를 가지는 솔더 레지스트층에 제1 잔존 영역(Td-1)을 남기고 개구부를 형성하는 경우, 패임부는 d 수평 거리(Wd)를 가질 수 있다.

그리고, 도 3c의 (b)에 도시된 바와 같이, 상기 제4 두께(Td)를 가지는 솔더 레지스트층에 상기 제1 잔존 영역(Td-1)보다 얇은 제2 잔존 영역(Td-2)을 남기고 개구부를 형성하는 경우, 패임부는 상기 d 수평 거리 (Wd)보다 큰 e 수평 거리(We)를 가지게 된다.

그리고, 도 3c의 (c)에 도시된 바와 같이, 상기 제4 두께(Td)를 가지는 솔더 레지스트층에 상기 제1 및 제2 잔존 영역(Td-1, Td-2)보다 얇은 제3 잔존 영역(Td-3)을 남기고 개구부를 형성하는 경우, 패임부는 상기 d 수평 거리(Wd) 및 e 수평 거리(We)보다 큰 f 수평 거리(Wf)를 가지게 된다.

도 3c에서와 같이, 솔더 레지스트층의 일부를 제거하여 개구부를 형성하는 경우, 상기 솔더 레지스트층에서 제거되지 않는 잔존 영역의 두께에 반비례하여 상기 패임부의 수평 거리가 감소하는 것을 알 수 있다.

이에 따라, 실시 예에서는, 상기 설명한 바와 같이, 제1 보호층(190)의 전체 두께에 대응하게 개구부(SOR)를 형성하는 것이 아니라, 상기 제1 보호층(190)의 제1 부분(190a)을 제외한 제2 부분(190b)에 대해서만 상기 개구부(SOR)를 형성하도록 하여, 비교 예 대비 상기 제2 부분(190b)에 형성되는 패임부의 수평 거리를 줄일 수 있다.

이하에서는 실시 예에 따른 제1 보호층의 형성한 경우에서의 패임부의 수평 거리의 실험 결과를 설명하기로 한다.

도 4a는 제1 절연물질로 구성된 솔더 레지스트층에서의 패임부의 수평 거리에 대한 실험 결과를 나타낸 도면이고, 도 4b는 제1 절연물질과 다른 제2 절연물질로 구성된 솔더 레지스트층에서의 패임부의 수평 거리에 대한 실험 결과를 설명하기 위한 도면이다.

이때, 상기 제1 절연 물질과 제2 절연 물질은 솔더 레지스트층을 구성하는 물질일 수 있고, 이는 서로 다를 수 있다. 예를 들어, 상기 제1 절연 물질과 제2 절연 물질이 서로 다르다는 것은 솔더 레지스트층에 포함되는 필러의 종류 또는 필러의 함량이 서로 다르다는 것을 의미할 수 있으나, 이에 한정되는 것은 아니다.

우선, 도 4a의 (A)는 제1 패드의 폭이 제1-1 폭을 가지고, 상기 제1-1 폭보다 큰 제1-2 폭(예를 들어, 80㎛)을 가지는 개구부를 포함한 제1 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제1-1 폭과 상기 제1-2 폭의 차이 값은 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제1-2 폭을 가지는 개구부를 형성한 경우에서, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

도 4a의 (B)는 제1 패드의 폭이 상기 제1-1 폭보다 큰 제2-1 폭을 가지고, 상기 제2-1폭보다 큰 제2-2 폭(예를 들어, 95㎛)을 가지는 개구부를 포함한 제1 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제2-1 폭과 상기 제2-2 폭의 차이 값은 상기 도 4a의 (A)와 동일한 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제2-2 폭을 가지는 개구부를 형성한 경우에서의, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

도 4a의 (C)는 제1 패드의 폭이 상기 제2-1 폭보다 큰 제3-1폭을 가지고, 상기 제3-1폭보다 큰 제3-2 폭(예를 들어, 100㎛)을 가지는 개구부를 포함한 제1 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제3-1 폭과 상기 제3-2 폭의 차이 값은 도 4a의 (A) 및 (B)에서와 동일한 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제1-2 폭을 가지는 개구부를 형성한 경우에서, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

도 4a의 (D)는 제1 패드의 폭이 제3-1 폭보다 큰 제4-1 폭을 가지고, 상기 제4-1폭보다 큰 제4-2 폭(예를 들어, 110㎛)을 가지는 개구부를 포함한 제1 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제4-1 폭과 상기 제4-2 폭의 차이 값은 도 4a의 (A) 내지 (C)에서와 동일한 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제1-2 폭을 가지는 개구부를 형성한 경우에서의, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

그리고, 도 4a의 (A)의 경우, 패임부의 최소 수평 거리는 0.57㎛임을 확인할 수 있고, 최대 수평 거리는 1.82㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 1.40㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

또한, 도 4a의 (B)의 경우, 패임부의 최소 수평 거리는 0.62㎛임을 확인할 수 있고, 최대 수평 거리는 2.25㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 1.37㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

도 4a의 (C)의 경우, 패임부의 최소 수평 거리는 0.10㎛임을 확인할 수 있고, 최대 수평 거리는 2.22㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 1.05㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

도 4a의 (D)의 경우, 패임부의 최소 수평 거리는 0.68㎛임을 확인할 수 있고, 최대 수평 거리는 2.44㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 1.44㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

한편, 도 4b의 (A)는 제1 패드의 폭이 제1-1 폭을 가지고, 상기 제1-1 폭보다 큰 제1-2 폭(예를 들어, 80㎛)을 가지는 개구부를 포함한 제2 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제1-1 폭과 상기 제1-2 폭의 차이 값은 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제1-2 폭을 가지는 개구부를 형성한 경우에서, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

도 4b의 (B)는 제1 패드의 폭이 상기 제1-1 폭보다 큰 제2-1 폭을 가지고, 상기 제2-1폭보다 큰 제2-2 폭(예를 들어, 95㎛)을 가지는 개구부를 포함한 제2 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제2-1 폭과 상기 제2-2 폭의 차이 값은 상기 도 4b의 (A)와 동일한 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제2-2 폭을 가지는 개구부를 형성한 경우에서의, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

도 4b의 (C)는 제1 패드의 폭이 상기 제2-1 폭보다 큰 제3-1폭을 가지고, 상기 제3-1폭보다 큰 제3-2 폭(예를 들어, 100㎛)을 가지는 개구부를 포함한 제2 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제3-1 폭과 상기 제3-2 폭의 차이 값은 도 4b의 (A) 및 (B)에서와 동일한 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제1-2 폭을 가지는 개구부를 형성한 경우에서, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

도 4b의 (D)는 제1 패드의 폭이 제3-1 폭보다 큰 제4-1 폭을 가지고, 상기 제4-1폭보다 큰 제4-2 폭(예를 들어, 110㎛)을 가지는 개구부를 포함한 제2 절연 물질의 제1 보호층의 패임부를 나타낸 것이다. 이때, 상기 제4-1 폭과 상기 제4-2 폭의 차이 값은 도 4b의 (A) 내지 (C)에서와 동일한 'A'일 수 있다. 그리고, 상기와 같은 조건에서 제1 보호층에서, 제1 부분을 제외한 제2 부분만을 현상하여 상기 제1-2 폭을 가지는 개구부를 형성한 경우에서의, 상기 제2 부분에 형성된 패임부의 수평 거리를 살펴보았다.

그리고, 도 4b의 (A)의 경우, 패임부의 최소 수평 거리는 4.40㎛임을 확인할 수 있고, 최대 수평 거리는 5.83㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 4.61㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

또한, 도 4b의 (B)의 경우, 패임부의 최소 수평 거리는 3.35㎛임을 확인할 수 있고, 최대 수평 거리는 5.50㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 4.74㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

도 4b의 (C)의 경우, 패임부의 최소 수평 거리는 4.11㎛임을 확인할 수 있고, 최대 수평 거리는 6.07㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 5.07㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

도 4b의 (D)의 경우, 패임부의 최소 수평 거리는 4.11㎛임을 확인할 수 있고, 최대 수평 거리는 6.12㎛임을 확인할 수 있었으며, 이에 따른 패임부의 평균 수평 거리는 5.36㎛으로 비교 예 대비 현저히 감소한 것을 확인할 수 있었다.

구체적으로, 실시 예에서는 제1 보호층(190)의 제1 부분(190a)을 제외한 제2 부분(190b)만을 개방하여, 제1 회로 패턴층(120)의 패드를 노출하는 개구부를 형성함에 따라, 비교 예 대비 패임부의 수평 거리를 현저히 줄일 수 있다.

이하에서는, 실시 예의 제1 보호층의 영역별 구조에 대해 설명하기로 한다.

도 5a는 도 2a의 제1 보호층의 제1 영역의 제1-1 영역을 나타낸 도면이고, 도 5b는 도 5a에 대응하는 회로 기판의 SAM 사진을 나타낸 도면이다. 도 5a는 도 2b의 L1 라인 방향으로의 단면도이다.

도 5a 및 도 5b의 설명에 앞서, 실시 예의 제1 보호층(190)의 제1 영역(191)은 제1 부분(191-1a, 191-2a)과, 제2 부분(191-1b, 191-2b)를 포함한다.

예를 들어, 제1 보호층(190)의 제1 영역(191)은 제1 패드(121)를 기준으로, 상기 제1 패드(121)의 일측에서의 제1 부분(191-1a)과, 상기 제1 패드(121)의 타측에서의 제1 부분(191-2a)을 포함할 수 있다. 그리고, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121)의 일측에서의 제1 부분(191-1a) 상의 제2 부분(191-1b)과, 상기 제1 패드(121)의 타측에서의 제1 부분(191-2a) 상의 제2 부분(191-2b)을 포함할 수 있다.

이하에서는 이의 설명의 편의를 위해, 상기 제1 패드(121)를 기준으로, 이의 일측의 제1 영역(191)을 제1-1 영역(191-1)이라 하고, 이의 타측의 제1 영역(191)을 제1-2 영역(191-2)이라 한다.

도 5a 및 도 5b를 참조하면, 제1 보호층(190)의 제1 영역(191)은 상기 제1 회로 패턴층(120)의 제1 패드(121)의 상면을 노출하는 제1 개구부(SOR1)가 형성된 영역일 수 있다. 또한, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121)와 인접하게 상기 제1 회로 패턴층(120)의 일부(예를 들어, 인접 패턴)가 배치된 영역일 수 있다.

상기 인접 패턴은 제1 회로 패턴층(120)의 트레이스(124) 및 제3 패드(123) 중 어느 하나일 수 있다. 이에 따라, 상기 제1 보호층(190)의 상기 제1 영역(191)은 상기 제1 패드(121)와 인접하게 트레이스(124)가 배치된 영역 또는 제3 패드(123)가 배치된 영역일 수 있다.

이에 따라, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121)와 상기 트레이스(124) 사이의 제1-1 영역(191-1)과, 상기 제1 패드(121)와 상기 제3 패드(123) 사이의 제1-2 영역(191-2)을 포함할 수 있다. 그리고, 도 5a는 상기 제1 영역(191)의 일부인 제1-1 영역(191-1)을 나타낸 것일 수 있다.

그리고, 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)은 상기 제1 회로 패턴층(120)의 제1 패드(121)와 상기 트레이스(124) 사이에 배치되는 제1-1 부분(191-1a)을 포함한다. 상기 제1-1 부분(191-1a)은 상기 제1 보호층(190)의 제1 영역(191)의 제1 부분이라고도 할 수 있다.

또한, 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)은 상기 제1-1 영역(191-1)의 제1-1 부분(191-1a) 상에 상기 트레이스(124)를 덮으며 배치되고, 상기 제1 패드(121)의 상면을 노출하는 개구부(SOR)를 가지는 제1-2 부분(191-1b)을 포함할 수 있다. 상기 제1-2 부분(191-1b)은 상기 제1 보호층(190)의 제1 영역(191)의 제2 부분이라고도 할 수 있다.

이때, 상기 제1 회로 패턴층(120)의 상기 제1 패드(121)의 두께(T1)는 10㎛ 내지 35㎛일 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 상기 제1 패드(121)의 두께(T1)는 12㎛ 내지 30㎛일 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 상기 제1 패드(121)의 두께(T1)는 15㎛ 내지 25㎛일 수 있다. 상기 제1 회로 패턴층(120)의 상기 제1 패드(121)의 두께(T1)가 10㎛보다 작으면, 상기 제1 패드(121)의 저항이 증가하고, 이에 따른 신호 손실이 증가할 수 있다. 상기 제1 회로 패턴층(120)의 상기 제1 패드(121)의 두께(T1)가 35㎛보다 크면, 상기 제1 패드(121)의 미세화가 어렵고, 이에 따라 회로 기판의 집적도가 낮아져, 전체 부피가 증가할 수 있다.

한편, 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)의 두께(T2)는 상기 제1 패드(121)의 두께(T1)의 110% 내지 200%일 수 있다. 예를 들어, 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)의 두께(T2)는 상기 제1 패드(121)의 두께(T1)의 120% 내지 190%일 수 있다. 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)의 두께(T2)는 상기 제1 패드(121)의 두께(T1)의 130% 내지 180%일 수 있다.

상기 제1 보호층(190)의 상기 제1-1 영역(191-1)의 두께(T2)가 상기 제1 패드(121)의 두께(T1)의 110%보다 작으면, 상기 제1 보호층(190)에 의해 상기 트레이스(124)가 안정적으로 보호되지 못하는 문제가 발생할 수 있다. 또한, 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)의 두께(T2)가 상기 제1 패드(121)의 두께(T1)의 200%보다 크면, 회로 기판의 전체 두께가 증가할 수 있다. 또한, 상기 제1 보호층(190)의 상기 제1-1 영역(191-1)의 두께(T2)가 상기 제1 패드(121)의 두께(T1)의 200%보다 크면, 이에 따른 상기 제1-2 부분(191-1b)의 두께(T4)가 증가하고, 이에 따라 상기 제1-2 부분(191-1b)의 측벽(191-1bs)에 형성되는 패임부(UC, Undercut)의 수평 거리(W1)가 증가할 수 있다.

상기 제1-1 영역(191-1)에서의 제1-1 부분(191-1a)의 두께(T3)는 상기 제1 패드(121)의 두께(T1)보다 작을 수 있다. 또한, 상기 제1-2 부분(191-1b)의 두께(T4)는 상기 제1 보호층(190)의 제1-1 영역(191-1)의 두께(T2)에서 상기 제1-1 부분(191-1a)의 두께(T3)를 뺀 두께(T4)일 수 있다. 그리고, 상기 제1-2 부분(191-1b)에 형성된 개구부(SOR1)의 깊이는 상기 제1-2 부분(191-1b)의 두께(T4)에 대응할 수 있다.

이때, 상기 제1-1 부분(191-1a)의 두께(T3)는 상기 제1 패드(121)의 두께(T1)의 40% 내지 98%의 범위를 가질 수 있다. 예를 들어, 상기 제1-1 부분(191-1a)의 두께(T3)는 상기 제1 패드(121)의 두께(T1)의 45% 내지 95%의 범위를 가질 수 있다. 예를 들어, 상기 제1-1 부분(191-1a)의 두께(T3)는 상기 제1 패드(121)의 두께(T1)의 50% 내지 90%의 범위를 가질 수 있다.

이때, 상기 제1-1 부분(191-1a)의 상면은, 평면이 아닌 곡면 또는 경사진 경사면을 가질 수 있다. 그리고, 상기 제1-1 부분(191-1a)의 상면이 평면 또는 경사면을 가지는 경우, 상기 제1-1 부분(191-1a)의 두께(T3)는 상기 제1-1 부분(191-1a)의 평균 두께를 의미할 수 있다.

상기 제1-1 부분(191-1a)의 두께(T3)가 상기 제1 패드(121)의 두께(T1)의 40%보다 작으면, 이에 대응하게 상기 제1-2 부분(191-1b)의 두께(T4) 및 개구부(SOR1)의 깊이가 증가하고, 이에 따라 상기 제1-2 부분(191-1b)의 측벽(191-1bs)에 형성되는 패임부(UC)의 수평 거리가 증가할 수 있다. 또한, 상기 제1-1 영역(191-1)의 제1-1 부분(191-1a)의 두께(T3)가 상기 제1 패드(121)의 두께(T1)의 98%보다 크면, 상기 개구부(SOR1)를 형성하는 공정에서의 공정편차로 인해, 상기 제1-1 부분(191-1a)이 상기 제1 패드(121)의 상면을 덮는 문제가 발생할 수 있고, 이에 따른 상기 제1 패드(121)의 상면이 완전히 노출되지 않음에 따른 회로 단선 문제가 발생할 수 있다.

상기 제1 보호층(190)의 제1-1 부분(191-1a)은 상기 제1 절연층(111)의 상면과 접촉할 수 있다. 또한, 상기 제1 보호층(190)의 제1-1 부분(191-1a)은 상기 제1 패드(121)의 측면의 일부 및 상기 트레이스(124)의 측면의 일부를 덮을 수 있다. 또한, 상기 제1 보호층(190)의 제1-1 부분(191-1a)은 상기 제1 패드(121)의 측면의 나머지 일부 및 상기 트레이스(124)의 측면의 나머지 일부를 노출할 수 있다.

상기 제1 보호층(190)의 상기 제1-2 부분(191-1b)은 상기 제1 패드(121)와 일정 간격(W3) 이격된 위치에서, 상기 제1-1 부분(191-1a) 및 상기 트레이스(124) 상에 배치될 수 있다. 예를 들어, 상기 제1-2 부분(191-1b)의 측벽(191-1bs)은, 상기 제1 패드(121)로부터 상기 간격(W3)만큼 이격될 수 있다. 이에 따라, 제1 보호층(190)의 제1-1 부분(191-1a)의 상면 중 상기 제1 패드(121)와 인접한 상면은 상기 간격(W3)에 대응하게 노출될 수 있다.

한편, 상기 제1-2 부분(191-1b)의 측벽(191-1bs)에는 패임부(UC)가 형성될 수 있다. 예를 들어, 상기 패임부(UC)는 상기 제1-1 부분(191-1a)의 상면 및 상기 제1-1 부분(191-1a)의 상면과 연결되는 상기 제1-2 부분(191-1b)의 측벽(191-1bs) 사이에 형성될 수 있다. 예를 들어, 상기 패임부(UC)는 상기 제1-1 부분(191-1a)과 상기 제1-2 부분(191-1b)의 측벽(191-1bs) 사이이 단차 부분에 형성될 수 있다.

상기 패임부(UC)의 폭은 0보다 큰 값을 값을 가질 수 있다. 이때, 실시 예에서는 상기 제1 보호층(190)의 전체 두께가 아닌, 상기 제1-1 부분(191-1a)을 제외한 상기 제1-2 부분(191-1b)에 대해서만 현상에 따른 에칭을 진행하는 것에 의해, 상기 패임부(UC)의 수평 거리(W1)를 줄일 수 있다. 상기 패임부(UC)의 수평 거리 (W1)는 상기 패임부(UC)의 최내측단으로부터 상기 제1-2 부분(191-1b)의 측벽(191-1bs)의 최외측단까지의 수평 거리를 의미할 수 있다.

상기 패임부(UC)의 수평 거리(W1)는 13㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 패임부(UC)의 수평 거리 (W1)는 10㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 패임부(UC)의 수평 거리 (W1)는 6㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 패임부(UC)의 수평 거리 (W1)는 2㎛ 이하일 수 있다.

이에 따라, 실시 예에서의 상기 제1-2 부분(191-1b)은 상기 트레이스(124)의 최외측단(124-1)과 상기 측벽(191-1bs) 사이의 폭(W2)을 비교 예 대비 줄일 수 있다.

예를 들어, 비교 예에서는 상기 패임부의 수평 거리가 최소 40㎛ 이상을 가졌으며, 이에 따라 상기 트레이스의 최외측단과 상기 측벽 사이의 폭이 최소 45㎛ 이상을 가져야 했다.

이에 반하여, 실시 예에서는 상기 제1 보호층(190)의 제1-1 영역(191-1)의 개구부(SOR1)가 상기 제1-2 부분(191-1b)만을 개방하여 형성되도록 하여, 상기 패임부(UC)의 수평 거리(W1)는 비교 예 대비 현저하게 감소시킬 수 있다. 이에 따라, 실시 예에서는 상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 1㎛ 내지 30㎛ 사이의 범위(예를 들어, 1㎛를 초과하면서, 30㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 2㎛ 내지 25㎛ 사이의 범위(예를 들어, 2㎛ 이상이면서, 25㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 3㎛ 내지 20㎛ 사이의 범위(예를 들어, 3㎛ 이상이면서, 20㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 5㎛ 내지 18㎛ 사이의 범위(예를 들어, 5㎛ 이상이면서, 18㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 7㎛ 내지 16㎛ 사이의 범위(예를 들어, 7㎛ 이상이면서, 16㎛ 이하)를 가질 수 있다.

상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 1㎛ 이하이면, 상기 패임부에 의해 상기 트레이스(124)의 최외측단의 일부가 노출될 수 있고, 이에 따른 회로 쇼트와 같은 전기적인 신뢰성 문제가 발생할 수 있다. 또한, 상기 트레이스(124)의 최외측단(124-1)과 상기 제1-2 부분(191-1b)의 개구부의 측벽(191-1bs)의 최외측단 사이의 최단 거리의 폭(W2)이 30㎛를 초과하면, 이에 대응하게 제1 패드와 트레이스 사이의 이격 간격이 증가하고, 이에 따른 회로 기판의 회로 집적도가 감소하고, 회로 기판의 수평 방향으로의 폭이 증가할 수 있다.

이에 따라, 실시 예에서는 상기 제1 패드(121)와 상기 트레이스(124)의 최단 거리의 이격 간격(W4)을 비교 예 대비 현저하게 줄일 수 있다. 예를 들어, 상기 제1-2 부분(191-1b)의 측벽(191-1bs)과 상기 제1 패드(121) 사이의 이격 간격(W3)이 비교 예와 동일한 15㎛ 수준을 가진다고 하더라도, 상기 제1 패드(121)와 상기 트레이스(124)의 최단 거리의 이격 간격(W4)을 45㎛ 이하, 나아가 30㎛ 이하, 더 나아가, 27㎛ 이하, 더 나아가 22㎛ 이하, 더 나아가 18㎛ 이하로 줄일 수 있다.

이에 따라, 실시 예에서는 회로 기판의 평면적이 비교 예와 동일한 수준을 가진다고 할 경우, 상기 회로 기판에 배치되는 회로 패턴층의 집적도를 높일 수 있으며, 이에 따라 비교 예 대비 더 많은 회로 패턴을 배치할 수 있는 효과가 있다. 또한, 실시 예에서는 비교 예와 동일한 수의 회로 패턴을 포함하는 경우, 상기와 같은 제1 보호층(190)의 구조로 인해, 회로 패턴층의 간격을 줄일 수 있고, 이에 따라 회로 기판의 수평 방향으로의 폭을 줄일 수 있다.

도 6a는 도 2a의 제1 보호층의 제1 영역에서 제1-2 영역을 나타낸 도면이고, 도 6b는 도 6a에 대응하는 회로 기판의 SAM 사진을 나타낸 도면이다. 도 6a는 도 2b의 L2 라인 방향으로의 단면도이다.

도 6a 및 도 6b를 참조하면, 제1 보호층(190)의 제1 영역(191)은 상기 제1 회로 패턴층(120)의 제1 패드(121)의 상면을 노출하는 제1 개구부(SOR1)가 형성된 영역일 수 있다. 또한, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121)와 인접하게 상기 제1 회로 패턴층(120)의 일부가 배치된 영역일 수 있다. 예를 들어, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121) 및 상기 제1 패드(121)와 인접하게 제1 회로 패턴층(120)의 트레이스(124)가 배치된 영역일 수 있다. 예를 들어, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121) 및 상기 제1 영역(191)와 인접하게 제3 패드(123)가 배치된 영역일 수 있다.

이에 따라, 상기 제1 보호층(190)의 제1 영역(191)은 상기 제1 패드(121)와 상기 트레이스(124) 사이의 제1-1 영역(191-1)과, 상기 제1 패드(121)와 상기 제3 패드(123) 사이의 제1-2 영역(191-2)을 포함할 수 있다. 그리고, 도 6a는 상기 제1 영역(191)에서의 제1-2 영역(191-2)을 나타낸 것일 수 있다.

그리고, 상기 제1 보호층(190)의 상기 제1-2 영역(191-2)은 상기 제1 회로 패턴층(120)의 제1 패드(121)와 상기 제3 패드(123) 사이에 배치되는 상기 제2-1 부분(191-2a)을 포함한다. 상기 2-1 부분(191-2a)은 제1 보호층(190)의 제1 영역(191)의 제1 부분이라고도 할 수 있다.

또한, 상기 제1 보호층(190)의 상기 제1-2 영역(191-2)은 상기 제2-1 부분(191-2a) 상에 상기 제3 패드(123)의 상면의 일부를 덮으며 배치되고, 상기 제1 패드(121)의 상면을 노출하는 제1 개구부(SOR1) 및 상기 제3 패드(123)의 상면을 노출하는 제2 개구부(SOR2)를 포함하는 상기 제2-2 부분(191-2b)을 포함할 수 있다. 상기 제2-2 부분(191-2b)은 상기 제2-1 부분(191-2a) 상에 배치되는 제1 보호층(190)의 제1 영역(191)의 제2 부분이라고도 할 수 있다.

여기에서, 상기 제3 패드(123)의 두께(T1), 상기 제1 보호층(190)의 제1-2 영역(191-2)의 두께(T2), 상기 제2-1 부분(191-2a)의 두께(T3), 및 상기 제2-2 부분(191-2b)는 상기 제1-1 영역(191-1)에서 이미 설명하였으므로, 이에 대한 상세한 설명은 생략한다.

한편, 상기 제2-2 부분(191-2b)은 상기 제1 개구부(SOR1)에 대응하는 제1 측벽(191-2bs1) 및 상기 제2 개구부(SOR2)에 대응하는 제2 측벽(191-2bs2)을 포함한다.

그리고, 상기 제1 측벽(191-2bs1)에는 제1 패임부(UC1)가 형성되고, 상기 제2 측벽(191-2bs2)에는 제2 패임부(UC2)가 형성될 수 있다.

이때, 상기 제1 패임부(UC1)의 수평 거리(W1)는 13㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 제1 패임부(UC1)의 수평 거리(W1)는 10㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 제1 패임부(UC1)의 수평 거리(W1)는 6㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 제1 패임부(UC1)의 수평 거리(W1)는 2㎛ 이하일 수 있다.

이에 따라, 실시 예에서의 제2-2 부분(191-2b)은 상기 제3 패드(123)의 최외측단(123-1)과 상기 제1 측벽(191-2bs1) 사이의 폭(W2)을 비교 예 대비 줄일 수 있다.

예를 들어, 실시 예에서는 상기 제1 보호층(190)의 제1-2 영역(191-2)의 제1 개구부(SOR1)가 상기 제2-2 부분(191-2b)만을 개방하여 형성되도록 하여, 상기 제1 패임부(UC1)의 수평 거리(W1)는 비교 예 대비 현저하게 감소시킬 수 있다. 이에 따라, 실시 예에서는 상기 제2-2 부분(191-2b)의 제1 측벽(191-2bs1)의 최외측단과 상기 제3 패드(123)의 최외측단(123-1) 사이의 최단 거리의 폭(W2)이 1㎛ 내지 30㎛ 사이의 범위(예를 들어, 1㎛를 초과하면서, 30㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 제2-2 부분(191-2b)의 제1 측벽(191-2bs1)의 최외측단과 상기 제3 패드(123)의 최외측단(123-1) 사이의 최단 거리의 폭(W2)이 2㎛ 내지 25㎛ 사이의 범위(예를 들어, 2㎛ 이상이면서, 25㎛ 이하)를 가질 수 있다. 예를 들어, 상기 제2-2 부분(191-2b)의 제1 측벽(191-2bs1)의 최외측단과 상기 제3 패드(123)의 최외측단(123-1) 사이의 최단 거리의 폭(W2)이 3㎛ 내지 20㎛ 사이의 범위(예를 들어, 3㎛ 이상이면서, 20㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 제2-2 부분(191-2b)의 제1 측벽(191-2bs1)의 최외측단과 상기 제3 패드(123)의 최외측단(123-1) 사이의 최단 거리의 폭(W2)이 5㎛ 내지 18㎛ 사이의 범위(예를 들어, 5㎛ 이상이면서, 18㎛ 이하)를 가질 수 있다. 예를 들어, 실시 예에서는 상기 제2-2 부분(191-2b)의 제1 측벽(191-2bs1)의 최외측단과 상기 제3 패드(123)의 최외측단(123-1) 사이의 최단 거리의 폭(W2)이 7㎛ 내지 16㎛ 사이의 범위(예를 들어, 7㎛ 이상이면서, 16㎛ 이하)를 가질 수 있다.

이에 따라, 실시 예에서는 상기 제1 패드(121)와 상기 제3 패드(123) 사이의최단 거리의 이격 간격(W4)을 비교 예 대비 현저하게 줄일 수 있다. 예를 들어, 상기 제2-2 부분(191-2b)의 제1 측벽(191-2bs1)과 상기 제1 패드(121) 사이의 이격 간격(W3)이 비교 예와 동일한 15㎛ 수준을 가진다고 하더라도, 상기 제1 패드(121)와 상기 제3 패드(123) 사이의 최단 거리의 이격 간격(W4)을 45㎛ 이하, 나아가 30㎛ 이하, 더 나아가, 27㎛ 이하, 더 나아가 22㎛ 이하, 더 나아가 18㎛ 이하로 줄일 수 있다.

한편, 상기 제2-2 부분(191-2b)의 제2 측벽(191-2bs2)에는 제2 패임부(UC2)가 형성될 수 있다.

이때, 상기 제2 패임부(UC2)가 형성되는 위치는, 상기 제1 패임부(UC1)가 형성되는 위치보다 높다. 즉, 상기 제1 패임부(UC1)는 상기 제3 패드(123)의 상면보다 낮은 높이에서 형성되는 반면에, 상기 제2 패임부(UC2)는 상기 제3 패드(123)의 상면과 동일한 높이 또는 높은 높이에서 형성된다. 이에 따라, 상기 제2 패임부(UC2)의 수평 거리(W1-1)는 상기 제1 패임부(UC1)의 수평 거리보다 작을 수 있다.

도 7a는 도 2a의 제1 보호층의 제2 영역을 나타낸 도면이고, 도 7b는 도 7a에 대응하는 회로 기판의 SAM 사진을 나타낸 도면이다. 도 7a는 도 2b의 L3 라인 방향으로의 단면도이다.

도 7a 및 도 7b를 참조하면, 상기 제1 보호층(190)의 제2 영역(192)은 상기 제1 회로 패턴층(120)의 제2 패드(122)의 상면을 노출하는 개구부가 형성된 영역일 수 있다. 예를 들어, 상기 제1 보호층(190)의 제2 영역(192)은 복수의 제2 패드(122) 사이에 배치될 수 있다. 예를 들어, 상기 제1 보호층(190)의 제2 영역(192)은 상기 복수의 제2 패드(122) 사이의 영역 중 제1 회로 패턴층(120)이 배치되지 않은 영역일 수 있다. 상기 제1 보호층(190)의 상기 제2 영역(192)은 상기 복수의 제2 패드(122) 사이의 영역을 구획하는 댐 기능을 할 수 있다.

예를 들어, 상기 제1 보호층(190)의 상기 제2 영역(192)은 제2-1 패드(122-1) 및 제2-2 패드(122-2) 사이에 배치될 수 있다.

상기 제1 보호층(190)의 제2 영역(192)은 상기 제2-1 패드(121)와 상기 제2-2 패드(122-2) 사이의 상기 제1 절연층(111)의 상면에 배치되는 제2 영역(192)의 제1 부분(192-1)을 포함한다.

그리고, 상기 제2 영역(192)은 상기 제2 영역(192)의 제1 부분(192-1)의 상에 배치되는 제2 영역(192)의 제2 부분(192-2)을 포함할 수 있다. 상기 제2 영역(192)의 제2 부분(192-2)의 폭은 상기 제2 영역(192)의 제1 부분(192-1)의 폭보다 작을 수 있다. 이에 따라, 상기 제2 영역(192)의 제1 부분(192-1)의 상면의 일부는 노출될 수 있다.

상기 제2 영역(192)의 제1 부분(192-1)의 일측단은 상기 제2-1 패드(122-1)의 측면과 접촉할 수 있다. 또한, 상기 제2 영역(192)의 제1 부분(192-1)의 타측단은 상기 제2-2 패드(122-2)의 측면과 접촉할 수 있다.

상기 제2 영역(192)의 제1 부분(192-1)의 두께(T3)는 상기 제2-1 패드(122-1) 및 제2-2 패드(122-2)의 두께(T1)의 40% 내지 98%의 범위를 가질 수 있다. 예를 들어, 상기 제2 영역(192)의 제1 부분(192-1)의 두께(T3)는 상기 제2-1 패드(122-1) 및 제2-2 패드(122-2)의 두께(T1)의 45% 내지 95%의 범위를 가질 수 있다. 예를 들어, 상기 제2 영역(192)의 제1 부분(192-1)의 두께(T3)는 상기 제2-1 패드(122-1) 및 제2-2 패드(122-2)의 두께(T1)의 50% 내지 90%의 범위를 가질 수 있다.

이때, 상기 제2 영역(192)의 제1 부분(192-1)의 상면은, 평면이 아닌 곡면 또는 경사진 경사면을 가질 수 있다. 그리고, 상기 제2 영역(192)의 제1 부분(192-1)의 상면이 평면 또는 경사면을 가지는 경우, 상기 제2 영역(192)의 제1 부분(192-1)의 두께(T3)는 상기 제2 영역(192)의 제1 부분(192-1)의 평균 두께를 의미할 수 있다.

상기 제2 영역(192)의 제1 부분(192-1)의 두께(T3)가 상기 제2-1 패드(122-1) 및 제2-2 패드(122-2)의 두께(T1)의 40%보다 작으면, 상기 제2 영역(192)의 제2 부분(192-2)의 측벽에 형성되는 패임부의 수평 거리가 증가할 수 있다. 상기 제2 영역(192)의 제1 부분(192-1)의 두께(T3)가 상기 제2-1 패드(122-1) 및 제2-2 패드(122-2)의 두께(T1)의 98%보다 크면, 상기 개구부를 형성하는 공정에서의 공정편차로 인해, 상기 제2-1 패드(122-1) 및 상기 제2-2 패드(122-2)의 상면이 완전히 노출되지 않음에 따른 회로 단선 문제가 발생할 수 있다.

상기 제2 영역(192)의 제2 부분(192-2)은, 상기 제2-1 패드(122-1)의 상면 및 상기 제2-1 패드(122-1)의 측면의 일부를 노출하는 개구부에 대응하는 제1 측벽(192-21)을 포함한다.

또한, 상기 제2 영역(192)의 제2 부분(192-2)은 상기 제2-2 패드(122-2)의 상면 및 상기 제2-2 패드(122-2)의 측면의 일부를 노출하는 개구부에 대응하는 제2 측벽(192-22)을 포함한다.

그리고, 상기 제2 영역(192)의 제2 부분(192-2)의 제1 측벽(192-21)에는 제1 패임부(U1)가 형성되고, 제2 측벽(192-22)에는 제2 패임부(U2)가 형성될 수 있다.

이때, 상기 제1 패임부(U1) 및 상기 제2 패임부(U2)의 수평 거리(W1)는 13㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 상기 제1 패임부(U1) 및 상기 제2 패임부(U2)의 수평 거리(W1)는 10㎛ 이하일 수 있다. 예를 들어, 상기 제1 패임부(U1) 및 상기 제2 패임부(U2)의 수평 거리(W1)는 6㎛ 이하일 수 있다. 예를 들어, 상기 제1 패임부(U1) 및 상기 제2 패임부(U2)의 수평 거리(W1)는 2㎛ 이하일 수 있다.

이에 따라, 실시 예에서의 상기 제2 영역(192)의 제2 부분(192-2)의 폭(W5)을 비교 예 대비 줄일 수 있다.

예를 들어, 실시 예에서는 상기 제1 보호층(190)의 제2 영역(192)의 개구부가 상기 제2 부분(192-2)만을 개방하여 형성되도록 하여, 상기 제1 패임부(U1) 및 제2 패임부(U2)의 수평 거리를 비교 예 대비 줄일 수 있다.

예를 들어, 비교 예에서는 상기 제2 영역에서의 제1 보호층의 폭이 90㎛ 이상을 가졌다. 이에 반하여, 실시 예에서의 제1 보호층(190)의 제2 영역(192)의 제2 부분(192-2)의 폭(W5)은 40㎛ 이하일 수 있다. 실시 예에서의 제1 보호층(190)의 제2 영역(192)의 제2 부분(192-2)의 폭(W5)은 30㎛ 이하일 수 있다. 실시 예에서의 제1 보호층(190)의 제2 영역(192)의 제2 부분(192-2)의 폭(W5)은 20㎛ 이하일 수 있다. 실시 예에서의 제1 보호층(190)의 제2 영역(192)의 제2 부분(192-2)의 폭(W5)은 10㎛ 이하일 수 있다. 실시 예에서의 제1 보호층(190)의 제2 영역(192)의 제2 부분(192-2)의 폭(W5)은 5㎛ 이하일 수 있다.

이에 따라, 실시 예에서는 상기 제2-1 패드(122-1)와 제2-2 패드(122-2) 사이의 이격 간격(W6)을 비교 예 대비 현저하게 줄일 수 있다. 예를 들어, 상기 제2 영역(192)의 제2 부분(192-2)의 제1 측벽(192-21)과 제2-1 패드(122-1) 사이의 이격 간격(W3) 및 상기 제2 측벽(192-22)과 제2-2 패드(122-2) 사이의 이격 간격(W3)이 비교 예와 동일한 15㎛ 수준을 가진다고 하더라도, 상기 제2-1 패드(122-1) 및 제2-2 패드(122-2) 사이의 최단 거리의 이격 간격(W6)을 70㎛ 이하, 나아가 60㎛ 이하, 더 나아가, 50㎛ 이하, 더 나아가 35㎛ 이하로 줄일 수 있다.

상기와 같이, 실시 예에 따른 회로 기판은 제1 보호층을 포함한다. 상기 제1 보호층은 단차를 가지는 제1 부분 및 제2 부분을 포함한다. 그리고, 실시 예에서, 상기 제1 보호층에 형성되는 개구부는 상기 제1 부분을 제외한 제2 부분만을 선택적으로 제거하는 것에 의해 형성될 수 있다. 이때, 상기 제1 보호층의 제1 부분의 두께는 상기 개구부를 통해 노출되는 제1 회로 패턴층의 두께보다 작다. 이에 따라, 상기 제1 보호층의 제2 부분에 형성된 개구부는 상기 제1 회로 패턴층의 측면의 일부 및 상기 제1 회로 패턴층의 상면을 노출할 수 있다. 이에 따라 실시 예에서는 상기 개구부의 깊이가, 제1 보호층의 전체 두께에 대응하는 깊이를 가지는 것이 아니라, 상기 제2 부분의 두께에 대응하는 깊이를 가진다. 이에 따라, 실시 예에서는 비교 예 대비, 상기 개구부의 측벽에 형성되는 언더컷에 대응하는 패임부의 수평 거리를 현저히 줄일 수 있다. 이에 따라, 실시 예에서는 상기 패임부의 수평 거리를 줄임에 따라, 회로 기판의 전기적 신뢰성 또는 물리적 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 패임부의 수평 거리가 증가함에 따라 상기 패임부 사이로 솔더 볼의 일부가 침투할 수 있고, 이를 토대로 이웃하는 회로 패턴들 사이가 연결됨에 따른 쇼트 문제가 발생할 수 있다. 예를 들어, 상기 패임부의 수평 거리가 증가함에 따라 상기 제1 보호층과 절연층 사이의 접촉 면적이 감소하고, 이에 따라 상기 제1 보호층과 상기 절연층 사이의 접합력이 감소할 수 있다. 이에 반하여, 실시 예에서는 상기 패임부의 수평 거리를 줄임에 따라 상기 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있으며, 나아가 상기 접합력 감소와 같은 물리적 신뢰성 문제를 해결할 수 있다.

이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 8a 내지 도 8j는 도 2a의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.

도 8a를 참조하면, 실시 예에서는 제2 절연층(112)을 준비한다. 상기 제2 절연층(112)은 코어층일 수 있다. 이에 따라, 상기 제2 절연층(112)은 CCL(Copper Clad Laminate)일 수 있다. 그리고, 실시 예에서는 상기 제2 절연층(112)을 관통하는 제2 비아 홀(VH2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112)은 일정 두께 이상을 가지는 코어층이며, 이에 따라 상기 제2 비아 홀(VH2)의 형성 공정은 상기 제2 절연층(112)의 상측에서 상기 제2 비아 홀(VH2)의 제1 파트를 형성하는 제1 공정과, 상기 제2 절연층(112)의 하측에서 상기 제2 비아 홀(VH2)의 상기 제1 파트와 연결되는 제2 파트를 형성하는 제2 공정을 포함할 수 있다. 이에 따라, 상기 제2 비아 홀(VH2)은 상기 제1 파트 및 상기 제2 파트의 조합에 따른 모래시계 형상을 가질 수 있다. 한편, 도 8a에서는 도시하지 않았지만, 제2 절연층(112)의 상면 및 하면에는 각각 동박층(미도시)이 적층될 수 있다.

다음으로, 실시 예에서는 상기 제2 절연층(112)의 제2 비아 홀(VH2)을 채우는 제2 비아(170)와, 상기 제2 절연층(112)의 상면에 배치되는 제2 회로 패턴층(130) 및 상기 제2 절연층(112)의 하면에 배치되는 제3 회로 패턴층(140)을 형성하는 공정을 진행할 수 있다.

이를 위해, 도 8b에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 상면 및 하면에 각각 상기 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)이 형성될 영역을 노출하는 개구부를 가진 드라이 필름(DF1)을 형성할 수 있다.

그리고, 실시 예에서는 도 8c에 도시된 바와 같이, 상기 제2 비아 홀(VH2) 및 상기 드라이 필름(DF1)의 개구부를 채우는 도금을 진행하여, 제2 비아(170), 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)을 형성할 수 있다. 이때, 상기 도금은 상기 제2 절연층(112) 또는 상기 동박층(미도시) 상에 무전해 도금을 진행하여 화학동도금층(미도시)을 형성한 후, 상기 화학동도금층을 시드층으로 하여 진행될 수 있다.

다음으로, 도 8d에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 제1면 또는 상면에 제1 절연층(111)을 적층하고, 상기 제2 절연층(112)의 제2면 또는 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.

이때, 상기 제1 절연층(111) 및 제3 절연층(113)은 프리프레그일 수 있으며, 이와 다르게 RCC일 수 있다.

또한, 도면 상에는 도시하지 않았지만, 상기 제1 절연층(111)의 제1면 및 상기 제3 절연층(113)의 제2면에는 각각 동박층(미도시)이 형성될 수 있다.

다음으로, 실시 예에서는 상기 제1 절연층(111) 및 제3 절연층(113)에 비아 홀(VH1, VH3)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 8f에 도시된 바와 같이, 실시 예에서는 도금을 진행하여 상기 비아 홀(VH1, VH3)을 채우는 제1 비아(160) 및 제3 비아(180)와, 상기 제1 절연층(111)의 상면에 제1 회로 패턴층(120)과, 상기 제3 절연층(113)의 하면에 제4 회로 패턴층(150)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 8g에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면에 제1 솔더 레지스트층(190L)을 형성하고, 상기 제3 절연층(113)의 하면에 제2 솔더 레지스트층(195L)을 형성하는 공정을 진행할 수 있다. 이때, 제1 솔더 레지스트층(190L) 및 제2 솔더 레지스트층(195L)은 상기 제1 절연층(111)의 상부 및 상기 제3 절연층(113)의 하부에 전체적으로 형성될 수 있다.

다음으로, 도 8h에 도시된 바와 같이, 실시 예에서는 상기 제1 솔더 레지스트층(190L) 및 제2 솔더 레지스트층(195L)을 각각 노광하는 공정을 진행할 수 있다.

예를 들어, 실시 예에서는 제1 솔더 레지스트층(190L)에서, 개구부가 형성될 영역(190L1)을 제외한 나머지 영역(190L2)을 노광하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제2 솔더 레지스트층(195L)에서, 개구부가 형성될 영역(195L1)을 제외한 나머지 영역(195L2)을 노광하는 공정을 진행할 수 있다.

이후, 실시 예에서는 상기 노광 공정에 따라, 노광이 진행된 상기 나머지 영역(190L2, 195L2)을 경화하는 공정을 진행할 수 있다. 다만, 상기 경화 공정은 별도로 진행되지 않고 상기 노광 공정과 함께 진행될 수도 있을 것이다.

다음으로, 실시 예에서는 도 8i에 도시된 바와 같이, 상기 경화가 진행된 영역(190L2, 195L2)을 제외한 미경화된 영역(190L1, 195L1)을 현상하여 개구부를 형성하는 공정을 진행할 수 있다.

이때, 실시 예에서는 상기 개구부의 형성을 위해, 미경화된 영역(190L1, 195L1)을 씨닝(thinning)하여, 상기 미경화된 영역(190L1, 195L1)의 두께를 줄이는 공정을 진행할 수 있다. 이때, 상기 씨닝(thinning)은 상기 노광되지 않은 영역에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 진행될 수 있다.

이에 따라, 실시 예에서는 상기 씨닝(thinning) 공정에서, 상기 제1 솔더 레지스트층(190L)의 미경화된 영역(190L1)의 두께를 제어하는 것에 의해, 상기 미경화된 영역(190L1)의 전체를 제거하지 않고, 일부만을 제거할 수 있다.

이에 따라, 상기 제1 솔더 레지스트층(190L)은 제1 회로 패턴층(120)보다 작은 두께를 가지는 제1 부분(190a)과, 상기 제1 부분(190a) 상에 개구부(SOR)를 가지는 제2 부분(190b)으로 구분될 수 있다. 구체적으로, 실시 예에서는 도 5a, 도 6a 및 도 7a에 도시된 제1 영역(191) 및 제2 영역(192)에 대응하는 형상을 가지도록 상기 씨닝(thinning) 공정을 진행할 수 있다.

이후, 실시 예에서는 상기 미경화된 영역(190L1)된 영역 중 상기 씨닝(thinning) 공정에서 제거되지 않은 영역(190N, 명확하게는 상기 개구부(SOR)를 통해 노출된 제1 부분(190a))을 경화하는 공정을 진행할 수 있다.

그리고, 실시 예에서는 상기와 같은 공정을 통해 제1 보호층(190) 및 제2 보호층(195)이 형성될 수 있다.

도 9는 제1 실시 예에 패키지 기판을 나타낸 도면이다.

제1 실시 예의 패키지 기판은 도 2a의 회로 기판 상에 적어도 1개의 칩이 실장된 구조를 가질 수 있다.

예를 들어, 패키지 기판은 회로 기판의 제1 최외측에 배치된 제1 회로 패턴층(120)의 패드(121, 122, 123) 상에 배치된 접속부(210)를 포함할 수 있다.

상기 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 접속부(210)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.

이와 다르게, 상기 접속부(210)는 육면체 형상을 가질 수 있다. 예를 들어, 접속부(210)의 단면은 사각형 형상을 포함할 수 있다. 상기 접속부(210)의 단면은 직사각형 또는 정사각형을 포함할 수 있다.

한편, 상기 접속부(210)는 상기 회로 기판의 제1 보호층(190)에 형성된 패임부의 적어도 일부를 채울 수 있다. 예를 들어, 상기 접속부(210)는 리플로우 공정에서, 적어도 일부가 상기 제1 보호층(190)에 형성된 패임부 내로 침투할 수 있다.

실시 예의 패키지 기판은 상기 접속부(210)에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.

이때, 상기 칩(220)의 하면에는 단자(225)가 포함될 수 있고, 상기 단자(225)는 상기 접속부(210)를 통해 상기 회로 기판의 제1 회로 패턴층(120)의 패드(121, 122, 123)과 전기적으로 연결될 수 있다.

한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(220)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.

그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.

한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.

바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.

상기 패키지 기판은 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.

한편, 회로 기판의 보호층(190)에는 적어도 하나의 패임부(UC)가 형성된다. 그리고, 제1 실시 예에서의 상기 패임부(UC)는 접속부(210) 또는 몰딩층(230)에 의해 채워질 수 있다.

예를 들어, 도 9의 제1 확대도에서와 같이, 상기 패임부(UC)는 접속부(210)에 의해 채워질 수 있다. 즉, 상기 접속부(210) 상에 칩(220)을 실장하는 과정에서 상기 접속부(210)의 리플로우 공정이 진행될 수 있다. 그리고, 상기 리플로우 공정에서 상기 접속부(210)의 퍼짐이 발생할 수 있고, 이에 따라 상기 접속부(210)에 의해 상기 패임부(UC)가 채워질 수 있다.

예를 들어, 도 9의 제2 확대도에서와 같이, 상기 접속부(210)의 리플로우 과정에서 상기 접속부(210)는 상기 패임부(UC)까지 퍼지지 않을 수 있다. 이때, 상기 패임부(UC)는 상기 몰딩층(230)에 의해 채워질 수 있다.

이때, 상기 몰딩층(230)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.

한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 솔더 볼(240)을 포함할 수 있다. 상기 솔더 볼(240)은 상기 패키지 기판과 외부 기판(예를 들어, 외부 장치의 메인 보드) 사이의 접합을 위한 것일 수 있다.

도 10은 제2 실시 예에 패키지 기판을 나타낸 도면이다.

도 10의 제2 실시 예에 따른 패키지 기판은 도 9와 실질적으로 동일하며, 몰딩층(230) 내에 필렛층(250)이 추가로 배치되는 것에 차이가 있을 수 있다.

상기 필렛층(250)은 회로 기판 상에 상기 접속부(210), 및 칩(220)의 단자(225)를 둘러싸며 형성될 수 있다. 상기 필렛층(250)은 상기 칩(220)의 실장 이후에, 상기 회로 기판과 상기 칩(220) 사이의 공간으로 이물질(예를 들어, 수분 등)이 침투하는 것을 방지하기 위해 추가로 형성될 수 있다.

그리고, 상기 필렛층(250)을 포함하는 경우, 상기 도 10의 제1 및 제2 확대도에서와 같이, 상기 회로 기판의 보호층의 패임부(UC)는 상기 접속부(210)에 의해 채워질 수 있고, 이와 다르게 상기 필렛층(250)으로 채워질 수도 있을 것이다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;
상기 제1 절연층 위에 배치되는 제1 회로 패턴층; 및
상기 제1 절연층 및 상기 제1 회로 패턴층 위에 배치되는 제1 보호층을 포함하고,
상기 제1 회로 패턴층은 제1 패드를 포함하고,
상기 제1 보호층은,
상기 제1 절연층 위에 배치된 제1 부분과,
상기 제1 부분 위에 배치되고, 상기 제1 부분의 상면의 일부 및 상기 제1 패드의 상면을 노출하는 개구부를 가지는 제2 부분을 포함하고,
상기 제2 부분의 측벽에는 내측 방향으로 함몰된 패임부가 형성된, 회로 기판.
제1항에 있어서,
상기 제2 부분의 측벽의 최외측단으로부터 상기 패임부의 최내측단까지의 수평 거리는 13㎛ 이하인, 회로 기판.
제1항에 있어서,
상기 제1 보호층의 제1 부분의 두께는,
상기 제1 패드의 두께보다 작은, 회로 기판.
제3항에 있어서,
상기 제1 보호층의 제1 부분의 두께는,
상기 제1 패드의 두께의 40% 내지 98%의 범위를 만족하는, 회로 기판.
제1항에 있어서,
상기 개구부의 폭은, 상기 제1 패드의 폭보다 크고,
상기 패임부는,
상기 개구부를 통해 노출된 상기 제1 부분의 상면 및 상기 제1 부분의 상면과 연결되는 상기 제2 부분의 개구부의 측벽 사이의 단차 부분에 형성되는, 회로 기판.
제1항에 있어서,
상기 제1 보호층의 제1 부분의 상면은 상기 제1 패드의 상면보다 낮게 위치하고,
상기 제1 보호층의 제2 부분의 상면은 상기 제1 패드의 상면보다 높게 위치하는, 회로 기판.
제1항에 있어서,
상기 제1 회로 패턴층은, 상기 제1 패드와 인접하게 배치되고, 상기 제1 보호층의 상기 제2 부분에 의해 덮이는 트레이스를 포함하고,
상기 트레이스의 측면과 상기 제2 부분의 측벽의 최외측단 사이의 최단 수평 거리는 1㎛ 내지 30㎛ 사이의 범위를 만족하는, 회로 기판.
제1 절연층;
상기 제1 절연층 위에 배치되는 제1 회로 패턴층; 및
상기 제1 절연층 및 상기 제1 회로 패턴층 위에 배치되는 제1 보호층을 포함하고,
상기 제1 회로 패턴층은 제1 패드 및 상기 제1 패드와 인접한 인접 패턴을 포함하고,
상기 제1 보호층은,
상기 제1 패드와 상기 인접 패턴 사이에 배치되는 제1 영역의 제1 부분과,
상기 제1 영역의 제1 부분 위에 상기 인접 패턴을 덮으며 배치되고, 상기 제1 영역의 제1 부분의 상면의 일부 및 상기 제1 패드의 상면을 노출하는 제1 개구부를 가지는 제1 영역의 제2 부분을 포함하고,
상기 제1 영역의 제2 부분은 상기 제1 개구부에 대응하는 제1 측벽을 포함하고,
상기 인접 패턴의 측면으로부터 상기 제1 측벽 사이의 최단 수평 거리는 30㎛ 이하인, 회로 기판.
제8항에 있어서,
상기 인접 패턴은, 상기 제1 패드와 인접하게 배치된 트레이스인, 회로 기판.
제9항에 있어서,
상기 제2 부분의 제1 측벽에는 내측 방향으로 함몰된 패임부가 형성되고,
상기 제2 부분의 제1 측벽의 최외측단으로부터 상기 패임부의 최내측단까지의 수평 거리는 13㎛ 이하인, 회로 기판.
제8항에 있어서,
상기 인접 패턴은, 상기 제1 패드와 인접하게 배치된 제3 패드인, 회로 기판.
제11항에 있어서,
상기 제2 부분은 상기 제3 패드의 상면의 일부를 노출하는 제2 개구부를 더 포함하는, 회로 기판.
제11항에 있어서,
상기 제2 부분의 제1 측벽에는 내측 방향으로 함몰된 제1 패임부가 형성되는, 회로 기판.
제12항에 있어서,
상기 제2 부분은 상기 제2 개구부에 대응하는 제2 측벽을 포함하고,
상기 제2 부분의 측벽에는 내측 방향으로 함몰되는 제2 패임부가 형성되는, 회로 기판.
제11항에 있어서,
상기 제2 부분은, 상기 제3 패드의 상면의 일부를 노출하는 제2 개구부를 포함하고,
상기 제2 부분의 제1 측벽에는 내측 방향으로 함몰된 제1 패임부가 형성되고,
상기 제2 부분은 상기 제2 개구부에 대응하는 제2 측벽을 포함하며,
상기 제2 부분의 제2 측벽에는 내측 방향으로 함몰되는 제2 패임부가 형성되고,
상기 제1 패임부의 최내측단으로부터 상기 제1 측벽의 최외측단까지의 수평거리는,
상기 제2 패임부의 최내측단으로부터 상기 제2 측벽의 최외측단까지의 수평거리보다 큰, 회로 기판.
제15항에 있어서,
상기 제1 패임부의 최내측단으로부터 상기 제1 측벽의 최외측단까지의 수평거리는, 13㎛ 이하인, 회로 기판.
제8항에 있어서,
상기 제1 회로 패턴층은, 제2-1 패드 및 제2-2 패드를 포함하고,
상기 제1 보호층은,
상기 제2-1 패드와 상기 제2-2 패드 사이의 영역 중 상기 제1 회로 패턴층이 배치되지 않은 영역에 배치되는 제2 영역의 제1 부분과,
상기 제2 영역의 제1 부분 위에 배치되고, 상기 제2 영역의 제1 부분의 상면의 일부를 노출하는 제2 영역의 제2 부분을 포함하고,
상기 제2 영역의 제2 부분의 폭은 40㎛ 이하인, 회로 기판.
제8항에 있어서,
상기 제1 영역의 제1 부분의 두께는,
상기 제1 패드의 두께의 40% 내지 98%의 범위를 만족하는, 회로 기판.
제1항 내지 제18항 중 어느 한 항에 기재된 회로 기판;
상기 회로 기판의 제1 회로 패턴층 상에 배치된 접속부;
상기 접속부 상에 실장된 칩; 및
상기 칩을 몰딩하는 몰딩층을 포함하고,
상기 회로 기판에 형성된 적어도 하나의 패임부 내에는,
상기 접속부 및 상기 몰딩층 중 적어도 하나가 배치되는,
패키지 기판.
제19항에 있어서,
상기 칩은 폭 방향으로 상호 이격되거나, 상하 방향으로 배치되는 제1 칩 및 제2 칩을 포함하는, 패키지 기판.