KR20200074718A

KR20200074718A - 인쇄회로기판

Info

Publication number: KR20200074718A
Application number: KR1020180163424A
Authority: KR
Inventors: 지윤제; 김태성; 김병찬
Original assignee: 삼성전기주식회사
Priority date: 2018-12-17
Filing date: 2018-12-17
Publication date: 2020-06-25
Also published as: TW202025872A; TWI801600B; JP2020098898A; JP7283027B2

Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 복수의 소자실장부를 구비하는 인쇄회로기판에 있어서, 복수의 절연층과 제1 회로를 포함하는 제1 적층체; 상기 제1 적층체에 형성되고, 상기 제1 적층체의 상면으로 개방된 캐비티; 및 상기 캐비티 내에 적층된 복수의 수지층과 제2 회로를 포함하는 제2 적층체를 포함하고, 상기 제1 회로는 상기 캐비티에 의하여 노출되는 접속패드를 포함하고, 상기 제2 적층체는 최하층에 위치하는 상기 수지층을 관통하여, 상기 접속패드에 접촉되는 접속비아를 포함하고, 상기 제2 회로는 복수의 소자실장부와 전기적으로 연결된다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것이다.

컴퓨터 산업이 발달함에 따라 더 높은 성능을 가지고 더 낮은 비용으로 생산할 수 있는 집적회로(다이, die)에 대한 기술이 발달하고 있다. 이에 따라, 다수의 다이(die)를 포함하는 패키지 기판에 대한 기술도 개발되고 있다.

미국등록공고 제8754514호

본 발명의 일 측면에 따르면, 복수의 소자실장부를 구비하는 인쇄회로기판에 있어서, 복수의 절연층과 제1 회로를 포함하는 제1 적층체; 상기 제1 적층체에 형성되고, 상기 제1 적층체의 상면으로 개방된 캐비티; 및 상기 캐비티 내에 적층된 복수의 수지층과 제2 회로를 포함하는 제2 적층체를 포함하고, 상기 제1 회로는 상기 캐비티에 의하여 노출되는 접속패드를 포함하고, 상기 제2 적층체는 최하층에 위치하는 상기 수지층을 관통하여, 상기 접속패드에 접촉되는 접속비아를 포함하고, 상기 제2 회로는 복수의 소자실장부와 전기적으로 연결되는 인쇄회로기판이 제공된다.

상기 제2 회로의 일부는 상기 복수의 소자실장부를 서로 전기적으로 연결할 수 있고, 상기 제2 회로의 일부는 어느 한 상기 소자실장부와 상기 접속비아를 전기적으로 연결할 수 있다.

상기 수지층은 감광성 수지를 포함할 수 있고, 상기 수지층 두께는 상기 절연층 두께보다 작을 수 있다.

상기 제1 회로의 회로 폭은 상기 제2 회로의 회로 폭보다 클 수 있다.

상기 제1 적층체의 최상층에 위치하는 상기 제1 회로는 최상층에 위치한 상기 절연층의 상면에 매립될 수 있고, 상기 제1 적층체의 최상층에 위치하는 상기 제1 회로는 최상층에 위치한 상기 절연층보다 돌출될 수 있다.

상기 제2 적층체의 상면은 상기 제1 적층체의 상면 높이 이하에 위치할 수 있다.

상기 제1 적층체의 상면과 상기 제2 적층체의 상면에 형성되는 제2의 수지층을 더 포함할 수 있다. 최상층에 위치한 상기 절연층에는 비아홀이 형성되고, 상기 비아홀 내에는 비아가 형성되고, 상기 제2의 수지층은 상기 비아를 둘러싸도록 상기 비아홀 내부를 충전할 수 있다.

상기 제2의 수지층 상에 적층되는 솔더레지스트층을 더 포함할 수 있다. 상기 제2의 수지층 상에 형성되어 상기 제2 회로와 전기적으로 연결되는 제3 회로를 더 포함할 수 있다.

상기 제1 적층체와 상기 제2 적층체 상에 적층되는 솔더레지스트층을 더 포함할 수 있다. 상기 솔더레지스트층을 관통하는 상기 소자실장부를 제공하는 금속포스트를 더 포함할 수 있다. 상기 금속포스트는, 상기 솔더레지스트층을 관통하는 포스트비아; 및 상기 솔더레지스트층보다 돌출되게 상기 포스트비아 상에 형성되는 포스트패드를 포함할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판을 포함하는 패키지를 나타낸 도면.
도 3은 본 발명의 제2 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 4는 본 발명의 제3 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 5는 본 발명의 제4 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 6은 본 발명의 제5 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 7은 본 발명의 제5 실시예에 따른 인쇄회로기판을 포함하는 패키지를 나타낸 도면.
도 8은 본 발명의 제6 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 9는 본 발명의 제7 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 10 및 도 11은 본 발명의 일 실시예에 따른 패키지의 제조 방법을 나타낸 도면.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 패키지의 제조 방법을 나타낸 도면.

본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.

이하, 인쇄회로기판의 다양한 실시예를 구분하여 설명하지만, 어느 한 실시예에 대한 설명이 다른 실시예에도 적용될 수 있음을 배제하지 않는다. 어느 한 실시예에 대한 설명은, 양립 불가한 관계가 아니라면 다른 실시예에도 적용될 수 있다.

인쇄회로기판

제1 실시예

도 1은 본 발명의 제1 실시예에 따른 인쇄회로기판을 나타낸 도면이고, 도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판을 포함하는 패키지를 나타낸 도면이다.

본 발명의 실시예에 따른 인쇄회로기판은, 복수의 전자소자가 실장될 수 있도록, 복수의 소자실장부를 제공할 수 있다. 소자실장부는 전자소자가 결합되는 영역으로서, 복수의 실장패드를 포함할 수 있다. 여기서, 전자소자는 능동소자, 수동소자, 집적회로 등 다양하게 선택될 수 있으며, 칩(chip), 다이(die) 등을 포함할 수 있다.

본 발명의 실시예에 따른 인쇄회로기판을 설명함에 있어서, 인쇄회로기판이 제1 소자실장부(M1)와 제2 소자실장부(M2)를 구비하는 것을 기준으로 설명하지만, 소자실장부가 3개 이상일 수 있음을 배제하지 않는다.

제1 소자실장부(M1)와 제2 소자실장부(M2)는 서로 이격되게 구획되며, 각각의 소자실장부는 서로 다른 복수의 실장패드를 포함할 수 있다. 제1 소자실장부(M1)에는 제1 전자소자(E1)가 실장되고, 제2 소자실장부(M2)에는 제2 전자소자(E2)가 실장되며, 제1 전자소자(E1)와 제2 전자소자(E2) 각각은, 능동소자, 수동소자, 집적회로 등에서 선택될 수 있다. 예를 들어, 제1 전자소자(E1)는 HBM, 제2 전자소자(E2)는 GPU일 수 있으나, 제한되지 않는다.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 인쇄회로기판은, 제1 적층체(100), 캐비티(120), 제2 적층체(200)를 포함할 수 있다.

제1 적층체(100)는 복수의 절연층(110)이 상하로 적층되어 형성된다. 절연층(110)은 유기물 또는 무기물의 절연물질로 이루어지는 층이며, 수지를 포함할 수 있다. 절연층(110)의 수지는 열경화성 또는 열가소성일 수 있고, 구체적으로, 에폭시(epoxy) 수지, 이미다졸(imidazole) 수지, 폴리이미드(polyimide) 수지, BT(Bismaleimide Triazine) 수지, 불소계 수지 중 적어도 하나를 포함할 수 있으나, 제한되는 것은 아니다.

절연층(110)은 내부에 유리 섬유와 같은 섬유 보강재를 포함할 수 있으며, 이러한 구체적인 절연층(110)으로 프리프레그(Prepreg)가 사용될 수 있다. 또한, 절연층(110)은 유기필러 또는 무기필러의 필러를 함유할 수 있다. 절연층(110)에 함유되는 무기필러는 실리카일 수 있다.

서로 동일하거나 다른 재질의 복수의 절연층(110)이 켜켜이 적층되어 제1 적층체(100)를 구성할 수 있다. 도 1에는 두 개의 절연층(110)이 도시되어 있으나, 절연층(110)의 개수는 설계 등에 따라 변경될 수 있다.

제1 적층체(100)에는 회로가 형성될 수 있고, 제1 적층체(100)에 형성된 회로를 제1 회로(C1)라 칭하기로 한다. 제1 회로(C1)는 금속으로 형성될 수 있고, 제1 회로(C1)의 금속은 구리, 은, 니켈, 팔라듐, 백금, 금, 알루미늄 중 적어도 하나를 포함할 수 있다.

제1 회로(C1)는 각 절연층(110)의 일면에 형성될 수 있다. 절연층(110)이 두 개인 경우, 제1 회로(C1)는 세 층으로 형성될 수 있다. 서로 다른 층에 위치하는 제1 회로(C1)는 비아(제1 비아(V1))를 통해 전기적으로 연결될 수 있다. 도 1을 참조하면, 제1 회로(C1) 중, 소자실장면에 가장 가까이 위치하는 최외층 제1 회로(C1’)는 최외층 절연층(110) 상면에 매립되어, 최외층 제1 회로(C1’)에서 상면을 제외한 나머지 면들이 최외층 절연층(110)으로 커버될 수 있다.

제1 회로(C1)는 복수의 회로선을 포함할 수 있다. 각각의 회로선 단부에는 패드가 마련될 수 있다. 이러한 패드는 제1 비아(V1) 등의 비아와 연결될 수 있다. 한편, 제1 회로(C1) 중, 소자실장면에 가장 가까이 위치하는 최외층 제1 회로(C1’)는 전자소자 실장을 위한 실장패드를 포함하여 소자실장부를 제공할 수 있다.

제1 적층체(100)에는 캐비티(120)가 형성될 수 있다. 캐비티(120)는 제1 적층체(100) 내에 형성되고, 상부로 개방된다. 단, 캐비티(120)의 하부는 개방되지 않으므로, 캐비티(120)는 제1 적층체(100)의 두께 일부만 관통한다. 도 1에 도시된 바와 같이, 캐비티(120)의 깊이는 제1 적층체(100)의 절연층(110) N개의 두께와 일치할 수 있다. 또한, 캐비티(120)의 저면은 두 절연층(110) 간 경계면에 위치할 수 있다.

캐비티(120)에 의하여, 제1 회로(C1) 중 일부가 노출될 수 있다. 복수의 절연층(110) 중 캐비티(120)와 접하고 있는 절연층(110)에 위치한 제1 회로(C1)가 캐비티(120)에 의해 노출될 수 있고, 상기 제1 회로(C1)의 단부에 마련된 패드가 노출될 수 있다. 캐비티(120)에 의해 노출된 제1 회로(C1)의 패드를 접속패드(300)라 할 수 있다. 다르게 말하면, 캐비티(120)에 의하여 제1 회로(C1)의 접속패드(300)가 노출되고, 상기 접속패드(300)는 캐비티(120) 하측에 위치하는 제1 회로(C1)의 패드이다.

제2 적층체(200)는 캐비티(120) 내에 형성되며, 복수의 수지층(210)이 상하로 적층되어 형성될 수 있다. 복수의 수지층(210)은 캐비티(120) 내에 순차적으로 적층될 수 있다.

수지층(210)은 수지를 포함하며, 구체적으로, 에폭시(epoxy) 수지, 이미다졸(imidazole) 수지, 폴리이미드(polyimide) 수지, 액정폴리머(LCP), BT(Bismaleimide Triazine) 수지, 불소계 수지 중 적어도 하나를 포함할 수 있으나, 제한되는 것은 아니다.

수지층(210)은 감광성 수지를 포함할 수 있다. 이 경우, 수지층(210)은 광에 반응할 수 있고, 포토리소그래피(photolithography) 공정으로 가공될 수 있다. 감광성 수지를 포함하는 수지층(210)은 PID(photo imageable dielectric)일 수 있다. 또한, 감광성 수지는 포지티브 타입(positive type) 또는 네거티브 타입(negative type)일 수 있다.

포지티브 타입의 수지층(210)의 경우, 노광 공정에서, 빛을 받은 부분의 광중합체 폴리머 결합이 끊어진다. 이후, 현상 공정을 수행하면, 빛을 받아 광중합체 폴리머 결합이 끊어진 부분이 제거가 된다.

네거티브 타입의 수지층(210)의 경우, 노광 공정에서, 빛을 받은 부분이 광중합 반응을 일으켜 단일구조에서 사슬구조의 3차원 망상 구조가 되며, 현상 공정을 수행하면, 빛을 받지 않은 부분이 제거가 된다.

감광성 수지를 포함하는 수지층(210)에 의하면, 포토리소그래피 공정으로 회로 및 비아 형성 공정이 가능해지므로, 미세 패턴 가공이 용이해질 수 있다.

수지층(210)의 두께는 절연층(110)의 두께보다 작을 수 있다. 즉, 복수의 수지층(210) 중 한 개의 두께는 복수의 절연층(110) 중 한 개의 두께보다 작을 수 있다. 이에 의하면, 캐비티(120)의 깊이가 절연층(110) 한 개의 두께와 동일한 경우에, 상기 캐비티(120) 내에 복수의 수지층(210)이 형성될 수 있다.

수지층(210)의 최상면, 즉, 제2 적층체(200)의 상면은, 제1 적층체(100)의 상면과 동일 평면 상에 위치할 수 있다.

제2 적층체(200)에는 회로가 형성될 수 있고, 제2 적층체(200)에 형성된 회로를 제2 회로(C2)라 칭하기로 한다. 제2 회로(C2)는 금속으로 형성될 수 있고, 제2 회로(C2)의 금속은 구리, 은, 니켈, 팔라듐, 백금, 금, 알루미늄 중 적어도 하나를 포함할 수 있다.

제2 회로(C2)는 각 수지층(210)의 일면(상면)에 형성될 수 있다. 소자실장면에 가장 가까이 위치하는 최외층(최상층) 제2 회로(C2’)는 최외층(최상층) 수지층(210)에 매립되고, 소자실장면에 가장 가까이 위치하는 최외층 제2 회로(C2’)의 상면은, 소자실장면에 가장 가까이 위치하는 최외층 제1 회로(C1’)의 상면과 동일 평면 상에 위치할 수 있다.

서로 다른 층에 위치한 제2 회로(C2)는 비아(제2 비아(V2))를 통해 서로 연결될 수 있다. 한편, 제2 적층체(200)에는 최하층 수지층(211)을 관통하여 상술한 접속패드(300)에 접촉되는 접속비아(400)가 형성될 수 있다. 즉, 접속비아(400)는 접속패드(300)와 제2 회로(C2)를 전기적으로 연결할 수 있다.

본 발명은 제1 적층체(100)의 캐비티(120) 내에 수지층(210)이 직접 형성된다는 점에 특징이 있다. 즉, 제1 적층체(100)의 캐비티(120) 내에 복수의 수지층(210)이 순차적으로 적층되어 제2 적층체(200)가 형성되며, 이는 제2 적층체(200)가 별도로 제조된 뒤에 캐비티(120)에 삽입되어 제1 적층체(100)에 부착되는 구조와 구별된다.

또한, 접속비아(400)가 접속패드(300)에 접촉되게 캐비티(120) 저면에 형성되어, 접속비아(400)에 의해 제1 적층체(100)와 제2 적층체(200)의 전기적 연결이 이루어질 수 있다. 따라서, 제1 적층체(100)와 제2 적층체(200)의 연결을 위한 솔더링 작업이나, 접착제 사용이 불필요하다.

제1 회로(C1)의 회로 폭은 제2 회로(C2)의 회로 폭보다 클 수 있다. 제1 회로(C1)의 회로 두께는 제2 회로(C2)의 회로 두께보다 클 수 있다. 제1 회로(C1)보다 제2 회로(C2)가 미세 피치를 가질 수 있다. 제1 회로(C1)의 회로 밀도보다 제2 회로(C2)의 회로 밀도가 클 수 있다.

제1 회로(C1) 및 제2 회로(C2)는 SAP공정(Semi-Additive Process), M-SAP공정(Modified Semi-Additive Process) 또는 텐팅(tenting) 공정 등의 기판 공정으로 형성될 수 있다. 여기서, 제2 회로(C2)는 SAP공정으로 형성되고, 제1 회로(C1)는 텐팅 공정 등으로 형성될 수 있으나, 제한되는 것은 아니다.

제1 비아(V1)의 크기는 제2 비아(V2)의 크기보다 크고, 제1 비아(V1)의 피치는 제2 비아(V2)의 피치보다 클 수 있다. 또한, 접속비아(400)는 제2 비아(V2)와 동일한 규모를 가질 수 있다.

제2 회로(C2)는 복수의 회로선을 포함할 수 있다. 각각의 회로선 단부에는 패드가 마련될 수 있다. 이러한 패드는 제2 비아(V2)와 연결될 수 있다. 한편, 제2 회로(C2) 중, 소자실장면에 가장 가까이 위치하는 최외층 제2 회로(C2’)는 전자소자 실장을 위한 실장패드를 포함하여 소자실장부를 제공할 수 있다.

복수의 소자실장부 각각은 제1 적층체(100)와 제2 적층체(200) 모두에 걸쳐 형성된다. 즉, 제1 소자실장부(M1)는 제1 적층체(100)와 제2 적층체(200) 상에 마련되고, 제2 소자실장부(M2) 역시 제1 적층체(100)와 제2 적층체(200) 상에 마련된다. 제2 적층체(200) 상면은 복수의 소자실장부를 제공하기 위해 복수로 구획될 수 있다.

도 2(a)를 참조하면, 제1 소자실장부(M1) 상에 제1 전자소자(E1)가 실장되고, 제2 소자실장부(M2) 상에 제2 전자소자(E2)가 실장된다. 제1 전자소자(E1)는 제1 적층체(100)와 제2 적층체(200) 모두에 걸쳐 위치하며, 제2 전자소자(E2) 역시, 제1 적층체(100)와 제2 적층체(200) 모두에 걸쳐 위치한다.

제1 전자소자(E1)는 전극단자(T1)를 포함하고, 상기 전극단자(T1)는 인쇄회로기판의 제1 소자실장부(M1)의 실장패드와 저융점금속부재(LM)으로 결합될 수 있다. 제1 전자소자(E1)와 인쇄회로기판의 사이는 언더필 재료(F)로 충전될 수 있다. 제2 전자소자(E2)는 전극단자(T2)를 포함하고, 상기 전극단자(T2)는 인쇄회로기판의 제2 소자실장부(M2)의 실장패드와 저융점금속부재(LM)으로 결합될 수 있다. 제2 전자소자(E2)와 인쇄회로기판의 사이는 언더필 재료(F)로 충전될 수 있다.

상술한 바와 같이, 제2 회로(C2)는 복수의 회로선을 포함할 수 있다. 제2 회로(C2)는 접속비아(400)와 전기적으로 연결된 회로선을 포함할 수 있다. 또한, 제2 회로(C2)는 접속비아(400)와 전기적으로 절연되고, 복수의 소자실장부를 전기적으로 연결하는 회로선을 포함할 수 있다. 이 경우, 제2 회로(C2)는 다양한 신호전달경로를 제공할 수 있다(도 2(a)의 화살표 참고).

도 2(b)는 제2 회로(C2)의 특정 신호전달경로를 제공하는 회로선을 도시하고 있다. 도 2(b)를 참조하면, 제2 회로(C2)는, i)제1 소자실장부(M1)와 제1 회로(C1)를 연결하는 회로선(미도시), ii)제2 소자실장부(M2)와 제2 회로(C2)를 연결하는 회로선(C23), iii)제1 소자실장부(M1)와 제2 소자실장부(M2)를 연결하는 회로선(C21, C22)를 포함할 수 있다. i와 ii의 경우, 상기 회로선은 접속비아(400)와 전기적으로 연결되며, iii의 경우 접속비아(400)와 전기적으로 절연될 수 있다.

여기서, 제1 소자실장부(M1)와 제2 소자실장부(M2)를 연결하는 회로선(C21, C22)은 브릿지(bridge) 회로로서, 제1 전자소자(E1)와 제2 전자소자(E2)의 전기적 연결(이를, 다이 간 인터커넥션(die to die interconnection)라 부를 수 있음)을 담당할 수 있다. 브릿지 회로는 복수로 형성될 수 있고, 제2 비아(V2)를 경유하여 두 전자소자(E1, E2)를 연결할 수 있다.

요컨대, 제2 회로(C2)의 일부는 복수의 소자실장부 중 적어도 두 개를 전기적으로 연결할 수 있고, 제2 회로(C2)의 다른 일부는 어느 한 소자실장부와 접속비아(400)를 전기적으로 연결할 수 있다.

제1 적층체(100)의 상면, 그리고 제2 적층체(200)의 상면에는 솔더레지스트층(500)이 적층될 수 있다. 솔더레지스트층(500)에는 개구가 형성되어, 개구를 통해, 최외층 회로(C1', C2')가 노출될 수 있다. 특히, 개구를 통해 최외층 회로(C1', C2')의 패드가 노출되고, 노출된 패드는 실장패드로 기능할 수 있다. 한편, 솔더레지스트층(500)은 제1 적층체(100)의 하면에도 적층될 수 있다.

제2 실시예

도 3은 본 발명의 제2 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 3을 참조하면, 제2 실시예에 따른 인쇄회로기판에서는, 최외층(최상층)에 위치하는 제2 회로(C2’)는 수지층(210)보다 돌출된다. 여기서, 최외층(최상층)에 위치하는 제2 회로(C2’)는 제1 적층체(100)보다 돌출된다. 이는 제1 실시예에서 최외층(최상층)에 위치하는 제2 회로(C2’)가 수지층(210)에 매립되어 제1 적층체(100)보다 돌출되지 않는 것과 구별될 수 있다.

제3 실시예

도 4는 본 발명의 제3 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 4를 참조하면, 제3 실시예에 따른 인쇄회로기판에서는, 제2 적층체(200)의 상면은 제1 적층체(100)의 상면보다 아래에 (낮게) 위치한다. 이에 의하면, 수지층(210)은 캐비티(120) 전체를 충전하지 않으며, 솔더레지스트층(500)이 캐비티(120) 내부를 일부 충전할 수 있다. 본 실시예는 캐비티(120)가 제2 적층체(200)로 완전히 메워진 제1 실시예와 구별될 수 있다. 한편, 최외층(최상층)에 위치하는 제2 회로(C2’)는 수지층(210)보다 돌출되지만, 제1 적층체(100)보다 돌출되지는 않는다.

제4 실시예

도 5는 본 발명의 제4 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 5를 참조하면, 제4 실시예에 따른 인쇄회로기판은, 제1 적층체(100), 캐비티(120), 제2 적층체(200)를 포함하고, 제2의 수지층(220)을 더 포함할 수 있다.

제2의 수지층(220)은 제2 적층체(200) 상에 적층되도록 캐비티(120) 내부를 충전하고, 제1 적층체(100)의 상면까지 연장 형성될 수 있다. 제2의 수지층(220)은 제2 적층체(200)의 수지층(210)과 동일한 재료로 형성될 수 있고, 제2의 수지층(220)은 감광성 수지를 포함할 수 있다.

도 5(a)를 참조하면, 제2 적층체(200)의 최외층 제2 회로(C2’) 상에 제2의 수지층(220)을 관통하는 비아(제3 비아(V3))가 형성되고, 제2의 수지층(220) 상에 제3 회로(C3)가 형성된다. 여기서, 제3 회로(C3)의 패드는 실장패드로 기능할 수 있다. 상기 제3 회로(C3)는 제2 회로(C2)와 동일한 스펙(spec)을 가질 수 있다.

또한, 도 5(a)에 도시된 바와 같이, 솔더레지스트층(500)은 제2의 수지층(220) 상에 적층되고, 솔더레지스트층(500)의 개구는 제2의 수지층(220)을 관통할 수 있다. 솔더레지스트층(500)과 제2의 수지층(220)이 모두 감광성 수지를 포함하는 경우, 솔더레지스트층(500)의 개구는 포토리소그래피 공정으로 형성될 수 있다.

도 5(b)를 참조하면, 제1 적층체(100)의 최외층 절연층(110)에 위치한 비아홀(VH) 내에 제1 비아(V1’)가 형성될 수 있다. 즉, 상기 제1 비아(V1’)는 최외층 제1 회로(C1’) 하에 형성된다. 여기서, 제2의 수지층(220)은 제1 비아(V1’)를 둘러싸도록 비아홀(VH) 내부를 충전할 수 있다.

최외층 제1 회로(C1’)는 제2의 수지층(220) 상에 형성되고, 실장패드를 제공할 수 있다.

또한, 제2 적층체(200)의 최외층 제2 회로(C2’) 상에 제2의 수지층(220)을 관통하는 비아(제3 비아(V3))가 형성되고, 제2의 수지층(220) 상에 제3 회로(C3)가 형성된다. 여기서, 제3 회로(C3)의 패드는 실장패드로 기능할 수 있다.

도 5와 같이, 제2의 수지층(220)이 이용되면, 제1 적층체(100)와 제2 적층체(200)의 밀착력이 우수해질 수 있다.

제5 실시예

도 6은 본 발명의 제5 실시예에 따른 인쇄회로기판을 나타낸 도면이다. 또한, 도 7은 도 6의 인쇄회로기판을 이용한 패키지를 나타낸 도면이다.

도 6을 참조하면, 제5 실시예에 따른 인쇄회로기판은, 제1 적층체(100), 캐비티(120), 제2 적층체(200)를 포함하고, 금속포스트(post)(600)를 더 포함할 수 있다.

금속포스트(600)는 솔더레지스트층(500)을 관통하여 형성될 수 있고, 실장패드를 제공할 수 있다. 금속포스트(600)는 솔더레지스트층(500)보다 돌출되기 때문에, 인쇄회로기판과 전자소자와의 거리가 좁아지고, 전자소자의 실장을 위한 저융점금속부재(LM)의 높이가 줄어들 수 있다(도 7 참고).

금속포스트(600)는 포스트비아(610)와 포스트패드(620)를 포함할 수 있다. 포스트비아(610)는 솔더레지스트층(500)을 관통하여 최외층 제1 회로(C1’), 최외층 제2 회로(C2’) 또는 제3 회로(C3) 상에 형성될 수 있다. 포스트패드(620)는 솔더레지스트층(500)보다 돌출되어 실장패드를 제공한다.

한편, 도 6(a)는 도 3를 참조하여 설명한 인쇄회로기판에 금속포스트(600)를 추가한 것이고, 도 6(b)는 도 4를 참조하여 설명한 인쇄회로기판에 금속포스트(600)를 추가한 것이다. 또한, 도 6(c)는 도 5(b)를 참조하여 설명한 인쇄회로기판에 금속포스트(600)를 추가한 것이다. 한편, 도 7은 도 6(a)의 인쇄회로기판을 이용한 패키지를 도시하고 있다.

제6 실시예

도 8은 본 발명의 제6 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 8을 참조하면, 본 발명의 제6 실시예에 따른 인쇄회로기판은, 제1 적층체(100), 캐비티(120), 제2 적층체(200)를 포함할 수 있다.

제1 회로(C1)는 각 절연층(110)의 일면에 형성될 수 있다. 서로 다른 층에 위치하는 제1 회로(C1)는 비아(제1 비아(V1))를 통해 전기적으로 연결될 수 있다. 도 8을 참조하면, 제1 회로(C1) 중, 소자실장면에 가장 가까이 위치하는 최상층 제1 회로(C1’)는 최상층 절연층(110)보다 돌출되고, 소자실장면에 가장 멀리 위치하는 최하층 제1 회로(C1”)는 최하층 절연층(110) 하면에 매립되어, 최하층 제1 회로(C1”)에서 하면을 제외한 나머지 면들이 최하층 절연층(110)으로 커버될 수 있다.

제1 적층체(100)에는 캐비티(120)가 형성될 수 있다. 캐비티(120)는 제1 적층체(100) 내에 형성되고, 상부로 개방된다. 단, 캐비티(120)의 하부는 개방되지 않으므로, 캐비티(120)는 제1 적층체(100)의 두께 일부만 관통한다. 도 1에 도시된 바와 같이, 캐비티(120)의 깊이는 제1 적층체(100)의 절연층(110) N개의 두께 이상일 수 있고, 캐비티(120)의 저면은 두 절연층(110) 간의 경계면과 동일 평면 상에 위치하지 않을 수 있다.

수지층(210)의 두께는 절연층(110)의 두께보다 작을 수 있다. 즉, 복수의 수지층(210) 중 한 개의 두께는 복수의 절연층(110) 중 한 개의 두께보다 작을 수 있다.

제2 회로(C2)는 각 수지층(210)의 일면(상면)에 형성될 수 있다. 소자실장면에 가장 가까이 위치하는 최외층(최상층) 제2 회로(C2’)는 최외층(최상층) 수지층(210)보다 돌출되고, 소자실장면에 가장 가까이 위치하는 최외층 제2 회로(C2’)의 상면은, 소자실장면에 가장 가까이 위치하는 최외층 제1 회로(C1’)의 상면과 동일 평면 상에 위치할 수 있다. 다만, 도 8의 도시와 달리, 최외층 제2 회로(C2’)의 두께가 최외층 제1 회로(C1’)의 두께보다 작을 수 있다. 이 경우, 두 최외층 회로(C1', C2')의 상면은 동일 평면 상에 위치하지 않는다.

제1 소자실장부(M1) 상에 제1 전자소자(E1)가 실장되고, 제2 소자실장부(M2) 상에 제2 전자소자(E2)가 실장된다. 제1 전자소자(E1)는 제1 적층체(100)와 제2 적층체(200) 모두에 걸쳐 위치하며, 제2 전자소자(E2) 역시, 제1 적층체(100)와 제2 적층체(200) 모두에 걸쳐 위치한다.

상술한 바와 같이, 제2 회로(C2)는 복수의 회로선을 포함할 수 있다. 제2 회로(C2)는 접속비아(400)와 전기적으로 연결된 회로선을 포함할 수 있다. 또한, 제2 회로(C2)는 접속비아(400)와 전기적으로 절연되고, 복수의 소자실장부를 전기적으로 연결하는 회로선을 포함할 수 있다. 이 경우, 제2 회로(C2)는 다양한 신호전달경로를 제공할 수 있다.

제2 회로(C2)는, i)제1 소자실장부(M1)와 제1 회로(C1)를 연결하는 회로선, ii)제2 소자실장부(M2)와 제2 회로(C2)를 연결하는 회로선, iii)제1 소자실장부(M1)와 제2 소자실장부(M2)를 연결하는 회로선을 포함할 수 있다. i와 ii의 경우, 상기 회로선은 접속비아(400)와 전기적으로 연결되며, iii의 경우 접속비아(400)와 전기적으로 절연될 수 있다.

제1 적층체(100)의 상면, 그리고 제2 적층체(200)의 상면에는 솔더레지스트층(500)이 적층될 수 있다. 솔더레지스트층(500)에는 개구가 형성되어, 개구를 통해, 최외층 회로(C1', C2')가 노출될 수 있다. 특히, 개구를 통해 최외층 회로(C1', C2')의 패드가 노출되고, 노출된 패드는 실장패드로 기능할 수 있다. 한편, 솔더레지스트층(500)은 제1 적층체(100)의 하면에도 적층되어 최하층 제1 회로(C1”)를 커버할 수 있다.

제7 실시예

도 9는 본 발명의 제7 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 9를 참조하면, 제7 실시예에 따른 인쇄회로기판은, 제1 적층체(100), 캐비티(120), 제2 적층체(200)를 포함하고, 제2의 수지층(220) 및/또는 금속포스트(600)를 더 포함할 수 있다.

제1 적층체(100)의 최외층 절연층(110)에 위치한 비아홀(VH) 내에 제1 비아(V1’)가 형성될 수 있다. 즉, 상기 제1 비아(V1’)는 최외층 제1 회로(C1’) 하에 형성된다. 여기서, 제2의 수지층(220)은 제1 비아(V1’)를 둘러싸도록 비아홀(VH) 내부를 충전할 수 있다.

최외층 제1 회로(C1’)는 제2의 수지층(220) 상에 형성될 수 있다. 제2 적층체(200)의 최외층 제2 회로(C2’) 상에 제2의 수지층(220)을 관통하는 비아(제3 비아(V3))가 형성되고, 제2의 수지층(220) 상에 제3 회로(C3)가 형성된다.

솔더레지스트층(500)은 제2의 수지층(220) 상에 적층되고, 제1 적층체(100)의 하면에도 적층될 수 있다.

금속포스트(600)는 솔더레지스트층(500)을 관통하여 형성될 수 있고, 실장패드를 제공할 수 있다. 금속포스트(600)는 솔더레지스트층(500)보다 돌출되기 때문에, 인쇄회로기판과 전자소자와의 거리가 좁아지고, 전자소자의 실장을 위한 저융점금속부재(LM)의 높이가 줄어들 수 있다.

인쇄회로기판 제조 방법

도 10 및 도 11은 본 발명의 일 실시예에 따른 인쇄회로기판과 이를 포함하는 패키지의 제조 방법을 나타낸 도면이다. 도 10 및 도 11은 도 3에 도시된 인쇄회로기판을 제조하는 방법을 도시하고 있으나, 상기 제조 방법은 다른 인쇄회로기판을 제조하는 방법에도 적용될 수 있다.

도 10(a)를 참조하면, 복수의 절연층(110)이 상하로 적층되고, 제1 회로(C1)가 형성되어 제1 적층체(100)가 마련된다. 도시되지는 않았으나, 캐리어를 이용하여 제1 적층체(100)를 형성할 수 있다. 즉, 캐리어 상에 복수의 절연층(110)을 순차적층하면서 각 층의 일면마다 제1 회로(C1)를 형성한 후, 캐리어를 제거하면 제1 적층체(100)가 마련된다. 여기서, a면은 캐리어 부착면이며, 캐리어 부착면 측에 있는 제1 회로(C1)는 매립형 회로가 될 수 있다. 또한, 여기서, a면이 소자실장면이 된다.

도 10(b)를 참조하면, 제1 적층체(100)에 캐비티(120)가 형성된다. 캐비티(120)는 레이저 가공을 통해 형성될 수 있다. 캐비티(120)에 의해 제1 회로(C1)의 일부가 노출될 수 있고, 특히, 제1 회로(C1)의 패드가 노출될 수 있으며, 노출된 패드는 접속패드(300)가 된다.

도 10(c) 및 도 10(d)를 참조하면 캐비티(120) 내에 복수의 수지층(210)을 상하로 적층하고, 제2 회로(C2)를 형성함으로써, 제2 적층체(200)를 형성한다. 먼저, 도 10(c)에 도시된 바와 같이, 최하층 수지층(211)을 캐비티(120) 저면에 형성한다. 수지층(210)은 스프레이 공법으로 형성될 수 있다. 도 10(d)에 도시된 바와 같이, 최하층 수지층(211)을 가공하여 비아홀을 형성하고, 비아홀을 도금하여 접속비아(400), 그리고 제2 회로(C2)를 형성한다. 수지층(210)이 감광성 수지를 포함하는 경우, 비아홀은 포토리소그래피 공법으로 형성될 수 있다. 접속비아(400)는, 캐비티(120)에 의해 노출된 접속패드(300)에 직접 접촉되게 형성된다.

도 11(a)를 참조하면, 상술한 도 10(c) 및 도 10(d) 과정을 반복함으로써 제2 적층체(200)가 마련될 수 있다. 여기서, 형성된 제1 적층체(100)와 제2 적층체(200)는 도 3에서 도시한 인쇄회로기판과 동일한 형태이지만, 도 1 내지 도 5에 도시된 모든 인쇄회로기판으로 대체될 수 있다.

도 11(b)를 참조하면, 솔더레지스트층(500)이 형성되고, 솔더레지스트층(500)에 개구가 형성됨으로써, 최외층 회로(C1' C2')의 패드가 노출된다. 노출된 패드는 실장패드로 기능할 수 있다.

도 11(c)를 참조하면, 노출된 실장패드 상에 저융점금속부재(LM)가 위치하고, 상기 저융점금속부재(LM)에 제1 전자소자(E1)의 전극단자(T1)와 제2 전자소자(E2)의 전극단자(T2)가 결합될 수 있다. 제1 전자소자(E1)와 제2 전자소자(E2) 하부는 언더필 재료(F)로 채워질 수 있다.

제1 전자소자(E1)는 제1 적층체(100)의 제1 회로(C1)와 전기적으로 연결됨과 동시에, 제2 적층체(200)의 제2 회로(C2)와도 전기적으로 연결된다. 마찬가지로, 제2 전자소자(E2)는 제1 적층체(100)의 제1 회로(C1)와 전기적으로 연결됨과 동시에, 제2 적층체(200)의 제2 회로(C2)와도 전기적으로 연결된다. 특히, 제2 회로(C2) 중 제1 소자실장부(M1)와 제2 소자실장부(M2)를 연결하는 브릿지 회로는, 제1 전자소자(E1)와 제2 전자소자(E2)를 연결한다.

도 12 및 도 13은 본 발명의 다른 실시예에 따른 패키지의 제조 방법을 나타낸 도면이다. 도 12 및 도 13은 도 9에 도시된 인쇄회로기판을 제조하는 방법을 도시한다.

도 12(a) 및 도 12(b)를 참조하면, 복수의 절연층(110)이 상하로 적층되고, 제1 회로(C1)가 형성되어 제1 적층체(100)가 마련된다. 도시되지는 않았으나, 캐리어를 이용하여 제1 적층체(100)를 형성할 수 있다. 즉, 캐리어 상에 복수의 절연층(110)을 순차적층하면서 각 층의 일면마다 제1 회로(C1)를 형성한 후, 캐리어를 제거하면 제1 적층체(100)가 마련된다. 여기서, b면은 캐리어 부착면이며, 캐리어 부착면 측에 있는 제1 회로(C1)는 매립형 회로가 될 수 있다. 또한, 여기서, b면이 소자실장면의 반대면이 된다.

도 12(c)를 참조하면, 제1 적층체(100)에 캐비티(120)가 형성된다. 캐비티(120)는 레이저 가공을 통해 형성될 수 있다. 캐비티(120)에 의해 제1 회로(C1)의 일부가 노출될 수 있고, 특히, 제1 회로(C1)의 패드가 노출될 수 있으며, 노출된 패드는 접속패드(300)가 된다. 한편, 최외층 절연층(110)에 비아홀(VH)이 형성된다. 비아홀(VH)은 레이저 가공을 통해 형성될 수 있다.

도 12(d)를 참조하면, 캐비티(120) 내에 제2 적층체(200)가 형성되는데, 제2 적층체(200)를 형성하는 방법은 도 10(c) 및 도 10(d)을 참조하여 설명한 것과 동일하다.

도 12(e)를 참조하면, 제2 적층체(200) 상에 제2의 수지층(220)이 형성된다. 제2의 수지층(220)은 제1 적층체(100)의 상면에도 형성되며, 비아홀(VH) 내부를 충전한다.

도 13(a)를 참조하면, 제2의 수지층(220)에 비아홀(VH')이 형성된다. 절연층(110)의 비아홀(VH) 내부에 제2의 수지층(220)의 비아홀(VH')이 형성되어, 제1 회로(C1)의 패드를 노출시킬 수 있다. 또한, 제2의 수지층(220)의 비아홀(VH')은 최외층 제2 회로(C2’)의 패드를 노출시킬 수 있다.

도 13(b)를 참조하면, 최외층에 위치하는 제1 비아(V1’)와 최외층 제1 회로(C1’)가 형성되며, 동시에 제3 비아(V3) 및 제3 회로(C3)가 형성된다. 이들은 모두 도금으로 형성될 수 있다.

도 13(c)를 참조하면, 솔더레지스트층(500)이 제2의 수지층(220) 상에 적층되고, 제1 적층체(100)의 하면에 적층된다. 또한, 금속포스트(600)가 형성된다. 여기서, 솔더레지스트층(500)에 개구를 형성한 후 개구를 도금하여 포스트비아(610)가 형성될 수 있고, 상기 개구를 과도금하여 포스트패드(620)가 형성될 수 있다. 포스트패드(620)는 솔더레지스트층(500)보다 돌출되며, 실장패드로 기능한다.

도 13(d)를 참조하면, 금속포스트(600) 상에 저융점금속부재(LM)가 위치하고, 상기 저융점금속부재(LM)에 제1 전자소자(E1)의 전극단자(T1)와 제2 전자소자(E2)의 전극단자(T2)가 결합될 수 있다. 제1 전자소자(E1)와 제2 전자소자(E2) 하부는 언더필 재료(F)로 채워질 수 있다.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

100: 제1 적층체
110: 절연층
120: 캐비티
200: 제2 적층체
210: 수지층
220: 제2의 수지층
300: 접속패드
400: 접속비아
C1: 제1 회로
C2: 제2 회로
500: 솔더레지스트층
600: 금속포스트
610: 포스트비아
620: 포스트패드
M1: 제1 소자실장부
M2: 제2 소자실장부

Claims

복수의 소자실장부를 구비하는 인쇄회로기판에 있어서,
복수의 절연층과 제1 회로를 포함하는 제1 적층체;
상기 제1 적층체에 형성되고, 상기 제1 적층체의 상면으로 개방된 캐비티; 및
상기 캐비티 내에 적층된 복수의 수지층과 제2 회로를 포함하는 제2 적층체를 포함하고,
상기 제1 회로는 상기 캐비티에 의하여 노출되는 접속패드를 포함하고,
상기 제2 적층체는 최하층에 위치하는 상기 수지층을 관통하여, 상기 접속패드에 접촉되는 접속비아를 포함하고,
상기 제2 회로는 복수의 소자실장부와 전기적으로 연결되는 인쇄회로기판.
제1항에 있어서,
상기 제2 회로의 일부는 상기 복수의 소자실장부를 서로 전기적으로 연결하는 인쇄회로기판.
제1항에 있어서,
상기 제2 회로의 일부는 어느 한 상기 소자실장부와 상기 접속비아를 전기적으로 연결하는 인쇄회로기판.
제1항에 있어서,
상기 수지층은 감광성 수지를 포함하는 인쇄회로기판.
제1항에 있어서,
상기 수지층 두께는 상기 절연층 두께보다 작은 인쇄회로기판.
제1항에 있어서,
상기 제1 회로의 회로 폭은 상기 제2 회로의 회로 폭보다 큰 인쇄회로기판.
제1항에 있어서,
상기 제1 적층체의 최상층에 위치하는 상기 제1 회로는 최상층에 위치한 상기 절연층의 상면에 매립된 인쇄회로기판.
제1항에 있어서,
상기 제1 적층체의 최상층에 위치하는 상기 제1 회로는 최상층에 위치한 상기 절연층보다 돌출된 인쇄회로기판.
제1항에 있어서,
상기 제2 적층체의 상면은 상기 제1 적층체의 상면 높이 이하에 위치하는 인쇄회로기판.
제1항에 있어서,
상기 제1 적층체의 상면과 상기 제2 적층체의 상면에 형성되는 제2의 수지층을 더 포함하는 인쇄회로기판.
제10항에 있어서,
최상층에 위치한 상기 절연층에는 비아홀이 형성되고,
상기 비아홀 내에는 비아가 형성되고,
상기 제2의 수지층은 상기 비아를 둘러싸도록 상기 비아홀 내부를 충전하는 인쇄회로기판.
제10항에 있어서,
상기 제2의 수지층 상에 적층되는 솔더레지스트층을 더 포함하는 인쇄회로기판.
제10항에 있어서,
상기 제2의 수지층 상에 형성되어 상기 제2 회로와 전기적으로 연결되는 제3 회로를 더 포함하는 인쇄회로기판.
제1항에 있어서,
상기 제1 적층체와 상기 제2 적층체 상에 적층되는 솔더레지스트층을 더 포함하는 인쇄회로기판.
제14항에 있어서,
상기 솔더레지스트층을 관통하는 상기 소자실장부를 제공하는 금속포스트를 더 포함하는 인쇄회로기판.
제15항에 있어서,
상기 금속포스트는,
상기 솔더레지스트층을 관통하는 포스트비아; 및
상기 솔더레지스트층보다 돌출되게 상기 포스트비아 상에 형성되는 포스트패드를 포함하는 인쇄회로기판.