KR20220075112A - 브릿지 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법 - Google Patents

브릿지 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 인쇄회로기판은 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판; 상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판; 상기 캐비티를 채우며 동시에 상기 제1 및 제2 기판을 덮도록 배치되는 패시베이션층, 상기 패시베이션층은 상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시킴; 및 상기 패시베이션층 상에 배치되어, 상기 부분적으로 노출된 제1 및 제2 기판의 상기 회로 패턴층을 서로 전기적으로 연결하는 전도성 브릿지 패턴을 포함한다.

Description

브릿지 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법{Printed circuit board with bridge pattern and method of manufacturing the same}
본 출원은 인쇄회로기판(PCB) 및 이의 제조 방법에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 디지털 네트워크의 고도화에 의해, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 정보 단말 기기가 고성능 및 고기능화되고 있으며, 다양한 기능이 하나의 기기에 융합되어 복합화되고 있다.
이와 같이, 전자 기기가 소형화되고 고기능화됨에 따라 상기 전자 기기 내부에 배치되는 인쇄회로기판도 소형화할 것이 요청되고 있다. 일 예로서, 상기 전자 기기 내 연산 및 제어 동작을 수행하는 소자 칩의 선폭 및 피치 사이즈가 감소함에 따라, 상기 소자 칩이 실장되는 인쇄회로기판의 회로 패턴의 선폭 및 피치 사이즈도 감소할 것을 요청받고 있다. 즉, 소형화된 소자 칩과 효과적으로 전기 신호를 교환할 수 있는, 보다 작은 최소 선폭을 가지는 회로 패턴층을 구비하는 인쇄회로기판에 대한 수요가 증가하고 있다.
본 출원이 해결하고자 하는 과제는 소형화된 소자 칩과 전기 신호를 효과적으로 교환할 수 있는 보다 작은 최소 선폭의 미세 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법을 제공하는 것이다.
일 측면에 따르는 인쇄회로기판은 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판; 상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판; 상기 캐비티를 채우며 동시에 상기 제1 및 제2 기판을 덮도록 배치되는 패시베이션층, 상기 패시베이션층은 상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시킴; 및 상기 패시베이션층 상에 배치되어, 상기 부분적으로 노출된 제1 및 제2 기판의 상기 회로 패턴층을 서로 전기적으로 연결하는 전도성 브릿지 패턴을 포함한다.
일 실시 예에 있어서, 상기 제2 기판과 전기적으로 접속되고, 상기 전도성 브릿지 패턴을 통해 상기 제1 기판과 전기적으로 연결되는 소자 칩을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 제1 기판은 코어 절연층; 상기 코어 절연층의 상면 및 하면에 각각 배치되는 상부 내층 회로 패턴 및 하부 내층 회로 패턴; 상기 코어 절연층의 상기 상면 및 상기 하면 상에서 상기 상부 내층 회로 패턴 및 상기 하부 내층 회로 패턴을 각각 덮는 상부 층간 절연층 및 하부 층간 절연층; 및 상기 상부 층간 절연층 및 상기 하부 층간 절연층 상에 각각 배치되는 상부 외층 회로 패턴 및 하부 외층 회로 패턴을 포함할 수 있다. 이 때, 상기 캐비티는 상기 상부 층간 절연층 및 상기 코어 절연층을 관통하여 상기 하부 층간 절연층을 노출시키며, 상기 상부 외층 회로 패턴은 상기 전도성 브릿지 패턴과 접속하도록 구성되는 제1 브릿지 접속 패드를 구비할 수 있다.
일 실시 예에 있어서, 상기 제2 기판은 무기 재질의 기판 몸체를 포함하며, 상기 무기 재질의 기판 몸체는 유리, 석영(quartz), 실리콘, 실리콘 산화물, 게르마늄, 및 Ⅲ-Ⅴ 화합물 반도체 중 적어도 하나를 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 기판의 상기 회로 패턴층은 소자 칩과 접속하도록 구성되며 상기 제2 기판의 상면 상의 중앙부에 배치되는 칩 접속 패드; 상기 전도성 브릿지 패턴과 접속하도록 구성되며 상기 제2 기판의 상면 상의 에지부에 배치되는 제2 브릿지 접속 패드; 및 상기 칩 접속 패드와 상기 제2 브릿지 접속 패드를 연결하는 제2 기판 배선을 구비할 수 있다. 이때, 상기 제2 기판의 상기 상면 상에서 상기 칩 접속 패드의 높이는 상기 제2 브릿지 접속 패드의 높이보다 낮을 수 있다.
일 실시 예에 있어서, 상기 칩 접속 패드는 상기 제2 기판의 상면 상에서 상기 제2 브릿지 접속 패드보다 표면적이 작을 수 있다.
일 실시 예에 있어서, 상기 전도성 브릿지 패턴은 도금 물질, 솔더 물질, 및 전도성 페이스트 물질로 이루어지는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
일 실시 예에 있어서, 상기 패시베이션층은 에폭시 또는 광감응성 물질을 포함할 수 있다.
일 실시 예에 있어서, 상기 제1 기판의 상기 제1 최소 선폭은 10 μm 이상이며, 상기 제2 기판의 상기 제2 최소 선폭은 5 μm 이하일 수 있다.
본 출원의 다른 측면에 따르는 인쇄회로기판의 제조 방법이 개시된다. 상기 제조 방법은 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판을 준비하는 단계; 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판을 준비하는 단계; 상기 제2 기판을 상기 제1 기판의 캐비티 내부에 배치하는 단계; 상기 캐비티를 채우며 동시에 상기 제1 및 제2 기판을 덮는 패시베이션층을 형성하는 단계; 상기 패시베이션층을 패터닝하여, 상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시키는 단계; 및 상기 패시베이션층 상에서 상기 부분적으로 노출된 제1 및 제2 기판의 상기 회로 패턴층을 서로 전기적으로 연결하는 전도성 브릿지 패턴을 형성하는 단계를 포함한다.
일 실시 예에 있어서, 소자 칩을 준비하고, 상기 소자 칩을 접속 구조체를 이용하여 상기 제2 기판의 상기 회로 패턴층에 접합하는 단계를 더 포함할 수 있다.
일 실시 예에 있어서, 상기 제1 기판을 준비하는 단계는 코어 절연층의 상면 및 하면에 각각 상부 내층 회로 패턴 및 하부 내층 회로 패턴을 형성하는 단계; 상기 코어 절연층의 상기 상면 및 상기 하면 상에서 상기 상부 내층 회로 패턴 및 상기 하부 내층 회로 패턴을 각각 덮는 상부 층간 절연층 및 하부 층간 절연층을 형성하는 단계; 상기 상부 층간 절연층 및 상기 하부 층간 절연층 상에 각각 상부 외층 회로 패턴 및 하부 외층 회로 패턴을 형성하는 단계; 및 상기 상부 층간 절연층 및 상기 코어 절연층을 관통하여 상기 하부 층간 절연층을 노출시키는 캐비티를 형성하는 단계를 포함할 수 있다. 이때, 상기 상부 외층 회로 패턴은 상기 전도성 브릿지 패턴과 접속하도록 구성되는 브릿지 접속 패드를 구비할 수 있다.
일 실시 예에 있어서, 상기 제2 기판을 준비하는 단계는 무기 재질의 기판 몸체를 제공하는 단계; 및 상기 기판 몸체의 상면에 전도층을 형성하는 단계를 형성하는 단계를 포함할 수 있다. 상기 전도층을 형성하는 단계는 화학기상증착법, 물리기상증착법, 원자층 증착법, 및 도금법 중 적어도 하나를 적용할 수 있다.
일 실시 예에 있어서, 상기 전도층을 형성하는 단계는 상기 기판 몸체의 상면 중앙부에 소자 칩과 접속을 위한 제1 접속 패드를 형성하는 단계; 상기 기판 몸체의 상면 에지부에 상기 전도성 브릿지 패턴과의 접속을 위한 제2 접속 패드를 형성하는 단계; 및 상기 기판 몸체의 상면 상에 상기 제1 접속 패드와 상기 제2 접속 패드를 연결하는 기판 배선을 형성하는 단계를 포함할 수 있다. 이때, 상기 기판 몸체의 상면 상에서 상기 제1 접속 패드의 높이는 상기 제2 접속 패드의 높이보다 낮도록 형성될 수 있다. 또한, 상기 제1 접속 패드는 상기 기판 몸체 상에서 상기 제2 접속 패드보다 표면적이 작을 수 있다.
일 실시 예에 있어서, 상기 패시베이션층을 형성하는 단계는 에폭시 물질로 상기 제2 기판을 매립시키고, 상기 제1 기판의 상면 및 하면을 상기 에폭시 물질로 덮는 단계를 포함할 수 있다.
일 실시 예에 있어서, 상기 패시베이션층을 형성하는 단계는 광감응성 물질로 상기 제2 기판을 매립시키고, 상기 제1 기판의 상면 및 하면을 상기 광감응성 물질로 덮는 단계를 포함할 수 있다.
일 실시 예에 있어서, 상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시키는 단계는 상기 제1 기판의 상기 회로 패턴층 중 상기 전도성 브릿지 패턴과 접속하는 접속 패드의 상면의 적어도 일부분을 노출시키는 단계; 상기 제2 기판의 상기 회로 패턴층 중 상기 전도성 브릿지 패턴과 접속하는 접속 패드의 상면의 적어도 일부분을 노출시키는 단계; 및 상기 제2 기판 상에 배치되어 소자 칩과 접속하는 접속 패드의 상면 및 측면을 노출시키는 단계를 포함할 수 있다.
일 실시 예에 있어서, 상기 전도성 브릿지 패턴을 형성하는 단계는 도금법을 적용하여, 상기 제1 및 제2 기판의 상기 접속 패드를 서로 연결하는 도금 패턴층을 형성하는 단계를 포함할 수 있다.
일 실시 예에 있어서, 상기 전도성 브릿지 패턴을 형성하는 단계는 솔더 물질 또는 전도성 페이스트 물질을 이용하는 도포법을 적용하여, 상기 제1 및 제2 기판의 상기 접속 패드를 서로 연결하는 전도성 패턴층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판이 제공된다. 또한, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판이 제공된다. 상기 제2 기판을 상기 제1 기판의 상기 캐비티 내에 배치시키고, 전도성 브릿지 패턴을 이용하여 상기 제1 및 제2 기판의 상기 회로 패턴층을 서로 전기적으로 연결시킨다. 그 결과, 서로 다른 최소 선폭을 가지는 제1 및 제2 기판을 포함하는 인쇄회로기판을 제공할 수 있다.
상술한 인쇄회로기판 상에 미세 선폭의 회로 패턴층을 구비하는 소자 칩이 실장될 때, 상기 소자 칩은 상기 제2 최소 선폭의 회로 패턴층을 구비하는 상기 제2 기판과 접속하도록 배치된다. 상기 소자 칩은 상기 전도성 브릿지 패턴을 경유하여 상기 제1 기판에 전기적으로 연결될 수 있다. 이를 통해, 상기 미세 선폭의 회로 패턴층을 가지는 소자 칩을 상대적으로 큰 선폭의 회로 패턴층을 가지는 상기 제1 기판에 안정적으로 연결할 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 2는 본 출원의 다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 3은 도 2에 도시된 인쇄회로기판의 제1 기판, 제2 기판 및 소자 칩의 배치를 개략적으로 나타내는 모식도이다.
도 4 내지 도 10은 본 출원의 실시 예들에 따르는 인쇄회로기판의 제조 방법을 개략적으로 설명하는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 사용되는, 기판 또는 소자 칩의 '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 따라서, 기판 또는 소자 칩의 측면을 제외한 두 면 중 어느 한 면을 '상면' 또는 '하면'으로 지칭할 수 있으며, 이에 대응하여 나머지 한 면을 '하면' 또는 '상면'으로 지칭할 수 있다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 1을 참조하면 인쇄회로기판(1)은 캐비티(10h)을 구비하는 제1 기판(10), 캐비티(10h) 내부에 배치되는 제2 기판(20), 및 제1 기판(10)과 제2 기판(20)의 회로 패턴층을 서로 전기적으로 연결시키는 전도성 브릿지 패턴(160)을 포함한다.
일 실시 예에 있어서, 제1 기판(10)은 구리 도금층과 유기(organic) 재질의 절연층을 포함하는 인쇄회로기판의 구성을 가지며, 제2 기판(20)은 무기(inorganic) 재질의 기판 몸체에 반도체 집적 공정을 통해 형성되는 전도층을 포함하는 기판 구성을 가질 수 있다. 상기 무기 재질은 세라믹 재질 또는 반도체 재질일 수 있다. 상기 기판 몸체는 일 예로서, 유리, 석영(quartz), 실리콘, 실리콘 산화물, 게르마늄, 및 Ⅲ-Ⅴ족 화합물 반도체 중 적어도 하나를 포함할 수 있다. 상기 Ⅲ-Ⅴ족 화합물 반도체는 일 예로서, 갈륨비소(GaAs), 알루미늄갈륨비소(AlGaAs) 또는 질화갈륨(GaN)을 포함할 수 있다. 상기 반도체 집적 공정은, 일 예로서, 화학기상증착법, 물리기상증착법, 원자층 증착법, 도금법 등과 같은 증착 방법을 포함할 수 있다. 또한, 상기 반도체 집적 공정은, 일 예로서, 광감응성 레지스트 박막의 형성 방법, 상기 광감응성 레지스트 박막의 노광 및 현상을 통한 마스크 패턴층의 형성 방법, 및 상기 마스크 패턴층을 이용하는 전도층 또는 절연층의 식각 방법을 포함할 수 있다.
상기 반도체 집적 공정을 이용하여, 제2 기판(20)은 제1 기판(10)의 회로 패턴층보다 작은 최소 선폭의 회로 패턴층을 구비할 수 있다. 일 예로서, 제2 기판(20)은 5 μm 이하의 최소 선폭을 가지는 회로 패턴층을 구비할 수 있다. 보다 구체적으로, 제2 기판(20)은 1 μm 이하의 최소 선폭을 가지는 회로 패턴층을 구비할 수 있다. 반면에, 제1 기판(10)은 일 예로서, 10 μm 이상의 최소 선폭을 가지는 회로 패턴층을 구비할 수 있다.
도 1을 참조하면, 제1 기판(10)이 제공된다. 제1 기판(10)은 코어 절연층(110), 및 코어 절연층(110)의 상면 및 하면에 각각 배치되는 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 구비할 수 있다. 코어 절연층(110)은 일 예로서, 에폭시 또는 프리프레그(PPG)를 포함할 수 있다. 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)은 일 예로서, 구리 패턴층일 수 있다.
제1 기판(10)은 코어 절연층(110)의 상기 상면 및 상기 하면 상에서 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 각각 덮는 상부 층간 절연층(130a) 및 하부 층간 절연층(130b)을 포함할 수 있다. 상부 층간 절연층(130a) 및 하부 층간 절연층(130b)은 일 예로서, 에폭시 또는 프리프레그(PPG)를 포함할 수 있다. 일 예로서, 상부 층간 절연층(130a) 및 하부 층간 절연층(130b)은 절연 필름을 포함할 수 있다. 상기 절연 필름은 일 예로서, ABF(Ajimoto Build-up Film)일 수 있다.
제1 기판(10)은 상부 층간 절연층(130a) 및 하부 층간 절연층(130b) 상에 각각 배치되는 상부 외층 회로 패턴(140a) 및 하부 외층 회로 패턴(140b)을 포함할 수 있다.
상부 외층 회로 패턴(140a)는 일 예로서, 제1 상부 접속 패드(140a-P1), 제2 상부 접속 패드(140a-P2), 및 상부 외층 배선(140a-P3)을 포함할 수 있다.
제1 상부 접속 패드(140a-P1)는 상부 층간 절연층(130a) 상에서 상부 패시베이션층(150a)에 의해 노출되는 상부 외층 회로 패턴(140a)의 일부분일 수 있다. 제1 상부 접속 패드(140a-P1)은 외부의 소자 칩, 외부 패키지, 또는 외부 시스템을 제1 기판(10)과 전기적으로 접속시키기 위한 패드로 기능할 수 있다. 제1 상부 접속 패드(140a-P1)는 제1 비아(180a) 또는 제2 비아(180b)를 통해, 상부 내층 회로 패턴(120a), 하부 내층 회로 패턴(120b), 및 하부 외층 회로 패턴(140b)과 전기적으로 연결될 수 있다. 또한, 제1 상부 접속 패드(140a-P1)은 상부 외층 배선(140a-P3)과 전기적으로 연결될 수 있다.
제2 상부 접속 패드(140a-P2)는 제2 기판(20)과의 전기적 접속을 위해 제공될 수 있다. 이하에서, 구체적으로 설명하는 바와 같이, 제2 상부 접속 패드(140a-P2)는 전도성 브릿지 패턴(160)과 접속하는 제1 브릿지 접속 패드로 기능할 수 있다. 제2 상부 접속 패드(140a-P2)는 상부 외층 배선(140a-P3)을 통해, 제1 상부 접속 패드(140a-P1)와 전기적으로 연결될 수 있다.
상부 외층 배선(140a-P3)은 상부 층간 절연층(130a) 상에 배치되는 회로 배선일 수 있다. 일 예로서, 상부 외층 배선(140a-P3)은 제1 상부 접속 패드(140a-P1)과 제2 상부 접속 패드(140a-P2)를 전기적으로 연결시킬 수 있다.
도 1을 다시 참조하면, 하부 층간 절연층(130b) 상에 배치되는 하부 외층 회로 패턴(140b)은 하부 접속 패드(140b-P1) 및 하부 외층 배선(140-P2)을 포함할 수 있다. 하부 접속 패드(140b-P1)는 하부 층간 절연층(130b) 상에서 하부 패시베이션층(150b)에 의해 노출되는 하부 외층 회로 패턴(140a)의 일부분일 수 있다. 하부 접속 패드(140b-P1)는 외부 시스템과의 전기적 접속을 위한 패드로 기능할 수 있다. 또한, 하부 접속 패드(140b-P1)는 제1 비아(180a)를 통해, 하부 내층 회로 패턴(120b), 상부 내층 회로 패턴(120a), 및 상부 외층 회로 패턴(140a)과 전기적으로 연결될 수 있다.
도 1을 다시 참조하면, 제1 기판(10)의 내부에 복수의 비아들(180a, 180b, 180c)이 배치될 수 있다. 복수의 비아들(180a, 180b, 180c) 중 제1 비아(180a)는 관통 비아일 수 있다. 제1 비아(180a)는 제1 상부 접속 패드(140a-P1), 상부 내층 회로 패턴(120a), 하부 내층 회로 패턴(120b), 및 하부 접속 패드(140b-P1)을 전기적으로 연결할 수 있다. 복수의 비아들(180a, 180b, 180c) 중 제2 비아(180b)는 제1 상부 접속 패드(140a-P1), 상부 내층 회로 패턴(120a), 및 하부 내층 회로 패턴(120b)을 전기적으로 연결할 수 있다. 복수의 비아들(180a, 180b, 180c) 중 제3 비아(180c) 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 전기적으로 연결할 수 있다.
도 1을 다시 참조하면, 제1 기판(10)은 캐비티(10h)를 구비할 수 있다. 캐비티(10h)는 상부 층간 절연층(130a)의 표면으로부터, 상부 층간 절연층(130a) 및 코어 절연층(110)을 관통하여 하부 층간 절연층(130b)을 노출시키도록 형성될 수 있다. 캐비티(10h) 내에는 제2 기판(20)이 배치될 수 있다. 제2 기판(20)은 접착층(230)에 의해 하부 층간 절연층(130b)과 접착될 수 있다.
제2 기판(20)은 기판 몸체(210), 및 기판 몸체(210)의 상면(210S) 상에 배치되는 회로 패턴층(220)을 포함할 수 있다.
기판 몸체(210)는 무기(inorganic) 재질로 이루어질 수 있다. 일 예로서, 기판 몸체(210)는 세라믹 또는 반도체 재질로 이루어질 수 있다. 기판 몸체(210)는 유리, 석영, 실리콘(Si), 게르마늄(Ge), Ⅲ-Ⅴ족 화합물 반도체 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 화합물 반도체는 일 예로서, 갈륨비소(GaAs), 알루미늄갈륨비소(AlGaAs) 또는 질화갈륨(GaN)을 포함할 수 있다.
회로 패턴층(220)은 전도성 물질을 포함할 수 있다. 회로 패턴층(220)은 구리, 알루미늄, 니켈, 크롬 등의 금속을 포함할 수 있다. 회로 패턴층(220)은 제1 접속 패드(220P1), 제2 접속 패드(220P2) 및 기판 배선(220P1)을 포함할 수 있다.
제1 접속 패드(220P1)는 소자 칩과의 접속을 위한 칩 접속 패드로 기능할 수 있다. 제1 접속 패드(220P1)는 외부로 노출되도록 배치될 수 있다. 제1 접속 패드(220P1)는 기판 몸체(210)의 상면(210S) 상의 중앙부에 배치될 수 있다. 제1 접속 패드(220P1)는 전도성 물질을 포함할 수 있다. 제1 접속 패드(220P1)는 구리, 알루미늄, 니켈, 크롬 등의 금속을 포함할 수 있다.
제2 접속 패드(220P2)는 기판 몸체(210)의 상면(210S) 상의 에지부에 배치될 수 있다. 제2 접속 패드(220P2)는 전도성 브릿지 패턴(160)과 접속하도록 구성될 수 있다. 제2 접속 패드(220P2)는 제1 기판(10)의 제1 브릿지 접속 패드 (즉, 제2 상부 접속 패드)(140a-P2)에 대응하는 제2 브릿지 접속 패드로 기능할 수 있다. 제2 접속 패드(220P2)는 전도성 물질을 포함할 수 있다. 제2 접속 패드(220P2)는 구리, 알루미늄, 니켈, 크롬 등의 금속을 포함할 수 있다.
기판 배선(220P3)은 기판 몸체(210)의 상면(210S) 상에서 배치되는 회로 배선일 수 있다. 일 예로서, 기판 배선(220P3)은 제1 접속 패드(220P1)과 제2 접속 패드(220P2)를 전기적으로 연결시킬 수 있다. 기판 배선(220P3)은 일 예로서, 5 μm 이하의 최소 선폭을 가질 수 있다.
일 실시 예에 있어서, 기판 몸체(210)의 상면(210S) 상에서 칩 접속 패드로 기능하는 제1 접속 패드(220P1)의 높이(h1)는 제2 브릿지 접속 패드로 기능하는 제2 접속 패드(220P2)의 높이(h2)보다 낮을 수 있다. 또한, 제1 접속 패드(220P1)는 기판 몸체(210)의 상면(210S) 상에서 제2 접속 패드(220P2)보다 표면적이 작을 수 있다.
일 실시 예에 있어서, 기판 몸체(210)의 상면(210S) 상에서 제2 접속 패드(220P2)의 높이(h2)는 제1 기판(10)의 상부 층간 절연층(130a) 상에서 제2 상부 접속 패드(140a-P2)의 높이(h3)에 대응될 수 있다. 일 예로서, 제2 접속 패드(220P2)의 상면과 제2 상부 접속 패드(140a-P2)의 상면은 동일 레벨에 위치할 수 있다. 또한, 제2 접속 패드(220P2)의 표면적은 제2 상부 접속 패드(140a-P2)의 표면적에 대응될 수 있다. 일 예로서, 제2 접속 패드(220P2)의 표면적은 제2 상부 접속 패드(140a-P2)의 표면적과 실질적으로 동일할 수 있다.
몇몇 도시되지 않은 실시 예들에 있어서, 제2 기판(20)의 기판 몸체(210) 내부에는 적어도 한 층의 회로 패턴층이 배치될 수 있다. 상기 적어도 한 층의 회로 패턴층은 회로 패턴층(220)과 전도성 비아에 의해 전기적으로 연결될 수 있다.
도 1을 다시 참조하면, 제1 기판(10)의 캐비티(10h) 내에 제2 기판(20)이 배치된 후에, 캐비티(10h) 내부가 제1 상부 패시베이션층(150a)으로 채워질 수 있다. 동시에, 제1 상부 패시베이션층(150a)은 제1 기판(10) 및 제2 기판(20)의 상부를 덮도록 배치될 수 있다. 즉, 캐비티(10h) 내부를 채우는 제1 상부 패시베이션층(150a)과 제1 및 제2 기판(10, 20)의 상부를 덮는 제1 상부 패시베이션층(150a)은 동일 물질층일 수 있다. 제1 상부 패시베이션층(150a)은 일 예로서, 에폭시 또는 광감응성 물질을 포함할 수 있다.
이때, 제1 상부 패시베이션층(150a)은 제1 기판(10)의 상부 외층 회로 패턴층(140a) 및 제2 기판(20)의 회로 패턴층(220)을 각각 선택적으로 노출시킬 수 있다. 일 예로서, 제1 상부 패시베이션층(150a)은 제1 기판(10)의 제1 및 제2 상부 접속 패드(140a-P1, 140a-P2)의 상면의 적어도 일부분을 노출시킬 수 있다. 또한, 제1 상부 패시베이션층(150a)은 제2 기판(20)의 제1 접속 패드(220P1) 및 기판 배선(220P3)의 상면 및 측면을 각각 노출시키고, 제2 기판(20)의 제2 접속 패드(220P2)의 상면의 적어도 일부분을 노출시킬 수 있다.
한편, 제1 하부 패시베이션층(150b)이 제1 기판(10)의 하부를 덮도록 배치될 수 있다. 제1 하부 패시베이션층(150b)은 일 예로서, 에폭시 또는 광감응성 물질을 포함할 수 있다. 제1 하부 패시베이션층(150b)은 제1 기판(10)의 하부 외층 회로 패턴층(140b)을 선택적으로 노출시킬 수 있다. 일 예로서, 제1 하부 패시베이션층(150b)은 제1 기판(10)의 하부 접속 패드(140b-P1)의 상면의 적어도 일부분을 노출시킬 수 있다.
도 1을 다시 참조하면, 제1 상부 패시베이션층(150a) 상에 전도성 브릿지 패턴(160)이 배치될 수 있다. 전도성 브릿지 패턴(160)은 제1 기판(10)의 상기 노출된 제2 상부 접속 패드(즉, 제1 브릿지 접속 패드)(140a-P2), 및 제2 기판(20)의 상기 노출된 제2 접속 패드(즉, 제2 브릿지 접속 패드)(220P2)를 서로 전기적으로 연결할 수 있다. 전도성 브릿지 패턴(160)은 일 예로서, 도금 물질, 솔더 물질, 및 전도성 페이스트 물질로 이루어지는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
또한, 제1 상부 패시베이션층(150a) 상에는 전도성 브릿지 패턴(160)을 덮는 제2 패시베이션층(170)이 배치될 수 있다. 제2 패시베이션층(170)은 전도성 브릿지 패턴(160)이 외부로 노출되는 것을 막아, 전도성 브릿지 패턴(160)을 외부 환경으로부터 보호할 수 있다. 제2 패시베이션층(170)은 일 예로서, 솔더 레지스트 물질 또는 에폭시 물질을 포함할 수 있다.
도 2는 본 출원의 다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 인쇄회로기판(2)은 도 1의 인쇄회로기판(1)과 대비하여, 제2 기판(20) 상에 실장되는 소자 칩(30)을 더 포함한다. 소자 칩(30)을 제외한 인쇄회로기판(2)의 나머지 구성은 도 1의 인쇄회로기판(1)과 실질적으로 동일하다.
소자 칩(30)은 칩 몸체(310) 및 칩 몸체(310)의 일면(310S) 상에 배치되는 칩 패드(320P)를 포함한다. 소자 칩(30)의 칩 패드(320P)가 접속 구조체(330)를 통해 제2 기판(20)의 제1 접속 패드(220P2)와 접속함으로써, 소자 칩(30)이 제2 기판(20) 상에 실장될 수 있다. 접속 구조체(330)는 일 예로서, 범프 또는 솔더 물질 일 수 있다. 소자 칩(30)은 일 예로서, 능동 소자 일 수 있다.
소자 칩(30)은 제2 기판(20)의 제1 접속 패드(220P1)와 접속한 후에, 기판 배선(220P3)을 통해 제2 접속 패드(220P2)와 전기적으로 연결될 수 있다. 이어서, 소자 칩(30)은 전도성 브릿지 패턴(160)을 경유하여, 제1 기판(10)의 제2 상부 접속 패드(140a-P2)와 전기적으로 연결될 수 있다. 즉, 소자 칩(30)은 제1 기판(10)에 직접적으로 접속하지 않고, 제2 기판(20)을 경유하여 제1 기판(10)에 전기적으로 접속할 수 있다. 소자 칩(30)은 일 예로서, 5 μm 이하의 최소 선폭을 가지는 회로 패턴층을 구비할 수 있다. 제2 기판(20)의 회로 패턴층(220)의 선폭은 소자 칩(30)의 회로 패턴층의 선폭에 대응되는 크기를 가질 수 있다.
도 3은 도 2에 도시된 인쇄회로기판의 제1 기판, 제2 기판 및 소자 칩의 배치를 개략적으로 나타내는 모식도이다. 도 3에서는 설명의 편의를 위해 도 2에 도시된 제1 상부 패시베이션층(150a), 제2 패시베이션층(170)의 도시를 생략하고 있다. 또한, 도 3에서는 제1 기판(10)과 제2 기판(20)의 전기적 연결을 위한 제1 브릿지 접속 패드(즉, 제2 상부 접속 패드)(140a-P2), 제2 브릿지 접속 패드(제2 접속 패드)(220P2) 및 전도성 브릿지 패턴(160)을 도시하고 있다. 이때, 제1 기판(10)의 제1 상부 접속 패드(140a-P1) 및 상부 외층 배선(140a-P3)과 제2 기판(20)의 기판 배선(220P3)은 도시를 생략한다.
도 3을 참조하면, 전도성 브릿지 패턴(160)은 제2 기판(20)의 양쪽 에지부를 따라 복수개가 배치될 수 있다. 이를 위해, 제1 기판(10)의 제1 브릿지 접속 패드(즉, 제2 상부 접속 패드)(140a-P2) 및 제2 기판(20)의 제2 브릿지 접속 패드(제2 접속 패드)(220P2)은 서로 대응하도록 복수개가 배치될 수 있다.
상술한 바와 같이, 도 1 내지 도 3과 관련하여 상술한 실시예들에 따르는 인쇄회로기판들(1, 2)에서, 캐비티(10h)를 구비하며 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판(10)이 제공된다. 또한, 제1 기판(10)의 캐비티(10h) 내에, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판(20)이 배치된다. 제1 기판(10)과 제2 기판(20)은 전도성 브릿지 패턴(160)에 의해 서로 전기적으로 연결될 수 있다. 그 결과, 미세 선폭의 회로 패턴층을 가지는 소자 칩(30)이 인쇄회로기판(1, 2)에 실장될 때, 소자 칩(30)은 상기 제2 최소 선폭의 회로 패턴층을 구비하는 제2 기판(20) 과 먼저 접속할 수 있다. 이때, 제2 기판(20)의 상기 제2 최소 선폭은 소자 칩(30)의 미세 선폭에 대응되는 크기를 가질 수 있다. 이어서, 제2 기판(20)이 전도성 브릿지 패턴(160)을 통해 상기 제1 최소 선폭의 회로 패턴층을 가지는 제1 기판(10)과 전기적으로 연결될 수 있다. 그 결과, 상기 미세 선폭의 회로 패턴층을 가지는 소자 칩(30)을 상대적으로 큰 상기 제1 최소 선폭의 회로 패턴층을 가지는 제1 기판(10)에 안정적으로 연결할 수 있다.
도 4 내지 도 10은 본 출원의 실시 예들에 따르는 인쇄회로기판의 제조 방법을 개략적으로 설명하는 단면도이다.
도 4를 참조하면, 캐비티(10h)를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판(10)을 준비한다. 상기 제1 최소 선폭은 일 예로서, 10 μm 이상일 수 있다.
구체적으로, 도 4의 제1 기판(10)을 준비하는 단계는 다음과 같은 과정으로 진행될 수 있다. 먼저, 코어 절연층(110)을 준비한다. 코어 절연층(110)의 상면 및 하면에 각각 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 도금법을 적용하여 형성한다. 구체적으로, 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 형성하는 방법은 일 예로서, SAP(semi-additive process), 또는 MSAP(modified semi-additive process) 법을 적용할 수 있다.
이어서, 코어 절연층(110)의 상기 상면 및 상기 하면 상에서 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 각각 덮는 상부 층간 절연층(130a) 및 하부 층간 절연층(130b)을 형성한다. 이어서, 상부 층간 절연층(130a) 및 하부 층간 절연층(130b) 상에 각각 상부 외층 회로 패턴(140a) 및 하부 외층 회로 패턴(140b)을 형성한다. 이어서, 상부 층간 절연층(130a) 및 코어 절연층(110)을 관통하여 하부 층간 절연층(130b)을 노출시키는 캐비티(10h)를 형성한다.
한편, 상부 외층 회로 패턴(140a) 및 하부 외층 회로 패턴(140b)을 형성할 때, 상부 층간 절연층(130a), 코어 절연층(110 및 하부 층간 절연층(130b)을 관통하는 비아홀을 형성하고 상기 비아홀 내부에 제1 비아(180a)를 형성할 수 있다. 또한, 상부 외층 회로 패턴(140a) 및 하부 외층 회로 패턴(140b)을 형성할 때, 상부 층간 절연층(130a) 및 코어 절연층(110)을 관통하는 비아홀을 형성하고 상기 비아홀 내부에 제2 비아(180b)를 형성할 수 있다. 또한, 상부 내층 회로 패턴(120a) 및 하부 내층 회로 패턴(120b)을 형성할 때, 코어 절연층(110)을 관통하는 비아홀을 형성하고 상기 비아홀 내부에 제3 비아(180c)를 형성할 수 있다.
도 5를 참조하면, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층(220)을 구비하는 제2 기판(20)을 준비한다. 상기 제2 최소 선폭은 일 예로서, 5 μm 이하일 수 있다.
구체적으로, 도 5의 제2 기판(20)을 준비하는 단계는 다음과 같은 과정으로 진행될 수 있다. 먼저, 무기 재질의 기판 몸체(210)를 제공한다. 상기 무기 재질은 일 예로서, 세라믹 재질 또는 반도체 재질일 수 있다. 기판 몸체(210)는 일 예로서, 유리, 석영(quartz), 실리콘, 실리콘 산화물, 게르마늄, 및 Ⅲ-Ⅴ족 화합물 반도체 중 적어도 하나를 포함할 수 있다. 상기 Ⅲ-Ⅴ족 화합물 반도체는 일 예로서, 갈륨비소(GaAs), 알루미늄갈륨비소(AlGaAs) 또는 질화갈륨(GaN)을 포함할 수 있다.
이어서, 기판 몸체(210)의 상면(210S)에 회로 패턴층(220)으로서 전도층을 형성한다. 상기 전도층을 형성하는 단계는 반도체 집적 공정을 이용할 수 있다. 일 예로서, 상기 전도층은 화학기상증착법, 물리기상증착법, 원자층 증착, 또는 도금법을 적용하여 박막으로 증착될 수 있다. 또한, 상기 전도층은, 일 예로서, 광감응성 레지스트 박막의 형성 방법, 상기 광감응성 레지스트 박막의 노광 및 현상을 통한 마스크 패턴층의 형성 방법, 및 상기 마스크 패턴층을 이용하는 식각 방법에 의해 패터닝될 수 있다.
상기 전도층을 형성하는 단계는 구체적으로 다음과 같이 진행될 수 있다. 기판 몸체(210)의 상면(210S)의 중앙부에 소자 칩과 접속을 위한 칩 접속 패드로서, 제1 접속 패드(220P1)를 형성한다. 기판 몸체(210)의 상면(210S)의 에지부에 전도성 브릿지 패턴과의 접속을 위한 브릿지 접속 패드로서, 제2 접속 패드(220P2)를 형성한다. 기판 몸체(210)의 상면(210S) 상에 제1 접속 패드(220P1)와 제2 접속 패드(220P2)를 연결하는 기판 배선(220P3)을 형성한다.
이때, 기판 몸체(210)의 상면(210S) 상에서 제1 접속 패드(220P1)의 높이(h1)는 제2 접속 패드(220P2)의 높이(h2)보다 낮을 수 있다. 또한, 제1 접속 패드(220P1)는 기판 몸체(210)의 상면(210S) 상에서 제2 접속 패드(220P2)보다 표면적이 작을 수 있다.
도 5에 도시되지는 않았지만, 몇몇 실시 예들에 있어서, 제2 기판(20)의 기판 몸체(210) 내부에는 적어도 한 층의 회로 패턴층이 형성될 수 있다. 상기 적어도 한 층의 회로 패턴층은 상기 전도층과 전도성 비아에 의해 전기적으로 연결될 수 있다. 즉, 적어도 한 층의 회로 패턴층은 내층 회로 패턴일 수 있다.
도 6을 참조하면, 제2 기판(20)을 제1 기판(10)의 캐비티(10h) 내부에 배치한다. 일 실시 예로서, 제2 기판(20)은 접착층(230)에 의해 캐비티(10h) 내부의 하부 층간 절연층(130b)에 접합될 수 있다.
도 7을 참조하면, 에폭시 물질(150a)로 캐비티(10h) 내부의 제2 기판(20)을 매립시키고, 또한, 제1 기판(10)의 상면을 에폭시 물질(150a)로 덮는다. 또한, 제1 기판(10)의 하면을 에폭시 물질(150b)로 덮는다. 이에 따라, 도포된 에폭시 물질(150a, 150b)로 이루어지는 패시베이션층(150a, 150b)이 형성될 수 있다.
몇몇 다른 실시 예들에 있어서, 에폭시 물질(150a) 대신에 광감응성 물질을 사용하여 패시베이션층(150a, 150b)을 형성할 수 있다. 즉, 상기 광감응성 물질로 캐비티(10h) 내부의 제2 기판(20)을 매립시키고, 또한, 제1 기판(10)의 상면을 상기 광감응성 물질로 덮는다. 또한, 제1 기판(10)의 하면을 상기 광감응성 물질로 덮는다. 이에 따라, 상기 도포된 광감응성 물질로 이루어지는 패시베이션층(150a, 150b)이 형성될 수 있다.
도 8을 참조하면, 패시베이션층(150a, 150b)을 패터닝한다. 일 실시 예에서, 패시베이션층(150a, 150b)이 에폭시 물질로 이루어지는 경우, 상기 패터닝은 식각 용액을 사용하는 습식 식각법이 적용될 수 있다. 다른 실시 예에서, 패시베이션층(150a, 150b)이 광감응성 물질로 이루어지는 경우, 상기 패터닝은 상기 광감응성 물질에 대한 선택적 노광 및 현상 공정이 적용될 수 있다. 이에 따라, 제1 및 제2 기판(10, 20)의 상부 외층 회로 패턴(140a) 및 하부 외층 회로 패턴(140b)이 선택적으로 노출될 수 있다.
구체적으로, 제1 기판(10)에서 제1 상부 접속 패드(140a-P1) 및 제2 상부 접속 패드(140a-P2)의 상면의 적어도 일부분이 노출된다. 패시베이션층(150a)은 제1 및 제2 상부 접속 패드(140a-P1, 140a-P2)의 상면을 컨택 패턴의 형태로 노출시킬 수 있다. 제2 기판(20)에서 제1 접속 패드(220P1) 및 기판 배선(220P3) 중 일부분의 상면 및 측면이 노출된다. 또한, 제2 기판(20)에서 제2 접속 패드(220P2)의 상면의 적어도 일부분이 노출된다. 패시베이션층(150a)은 제2 접속 패드(220P2)의 상면을 컨택 패턴의 형태로 노출시킬 수 있다.
마찬가지로, 제1 기판(10)에서 하부 접속 패드(140b-P1)의 표면의 적어도 일부분이 노출될 수 있다. 패시베이션층(150a)은 하부 접속 패드(140b-P1)의 표면을 컨택 패턴의 형태로 노출시킬 수 있다.
도 9를 참조하면, 패시베이션층(150a) 상에서 제1 기판(10)의 제2 상부 접속 패드(140a-P2)와 제2 기판(20)의 제2 접속 패드(220P2)를 연결하는 전도성 브릿지 패턴(160)을 형성한다.
일 실시 예에서, 전도성 브릿지 패턴(160)을 형성하는 공정은 도금법을 적용하여, 제2 상부 접속 패드(140a-P2)와 제2 기판(20)의 제2 접속 패드(220P2)를 연결하는 도금 패턴층을 형성하는 과정으로 진행될 수 있다.
다른 실시 예에서, 전도성 브릿지 패턴(160)을 형성하는 공정은 솔더 물질 또는 전도성 페이스트 물질을 이용하는 도포법을 적용하여, 제2 상부 접속 패드(140a-P2)와 제2 기판(20)의 제2 접속 패드(220P2)를 연결하는 전도성 패턴층을 형성하는 과정으로 진행될 수 있다.
도 9를 참조하면, 전도성 브릿지 패턴(160)을 형성한 후에, 전도성 브릿지 패턴(160)을 외부 환경으로부터 보호하기 위해, 상부 패시베이션층(170)을 형성할 수 있다. 상부 패시베이션층(170)은 전도성 브릿지 패턴(160)을 선택적으로 덮도록 형성될 수 있다. 상부 패시베이션층(170)은 일 예로서, 솔더 레지스트 물질 또는 에폭시 물질을 포함할 수 있다. 상술한 공정을 통해, 본 출원의 일 실시 예에 따르는 인쇄회로기판을 제조할 수 있다.
한편, 몇몇 실시 예들에 따르면, 미세 선폭을 가지는 소자 칩(30)을 준비하고, 소자 칩(30)을 인쇄회로기판 상에 실장할 수 있다. 도 10을 참조하면, 접속 구조체(330)를 이용하여, 소자 칩(30)을 제2 기판(20)의 제1 접속 패드(220P1)과 접합시킬 수 있다. 이에 따라, 본 출원의 다른 실시 예에 따르는 인쇄회로기판을 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 인쇄회로기판,
10: 제1 기판, 10h: 캐비티, 20: 제2 기판, 30: 소자 칩,
110: 코어 절연층, 120a: 상부 내층 회로 패턴, 120b: 하부 내층 회로 패턴,
130a: 상부 층간 절연층, 130b: 하부 층간 절연층,
140a: 상부 외층 회로 패턴, 140a-P1: 제1 상부 접속 패드, 140a-P2: 제2 상부 접속 패드, 140a-P3: 상부 외층 배선,
140b: 하부 외층 회로 패턴, 140b-P1: 하부 접속 패드, 140-P2: 하부 외층 배선,
150a: 제1 상부 패시베이션층, 150b: 제1 하부 패시베이션층, 160: 전도성 브릿지 패턴, 170: 제2 패시베이션층, 180a: 제1 비아, 180b: 제2 비아, 180c: 제3 비아,
210: 기판 몸체, 220: 회로 패턴층, 220P1: 제1 접속 패드, 220P2: 제2 접속 패드, 220P3: 기판 배선, 230: 접착층,
310: 칩 몸체, 320P: 칩 패드, 330: 접속 구조체.

Claims (21)

  1. 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판;
    상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판;
    상기 캐비티를 채우며 동시에 상기 제1 및 제2 기판을 덮도록 배치되는 패시베이션층, 상기 패시베이션층은 상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시킴; 및
    상기 패시베이션층 상에 배치되어, 상기 제1 및 제2 기판의 상기 노출된 회로 패턴층을 서로 전기적으로 연결하는 전도성 브릿지 패턴을 포함하는
    인쇄회로기판.
  2. 제1 항에 있어서,
    상기 제2 기판과 전기적으로 접속되고, 상기 전도성 브릿지 패턴을 통해 상기 제1 기판과 전기적으로 연결되는 소자 칩을 더 포함하는
    인쇄회로기판.
  3. 제1 항에 있어서,
    상기 제1 기판은
    코어 절연층;
    상기 코어 절연층의 상면 및 하면에 각각 배치되는 상부 내층 회로 패턴 및 하부 내층 회로 패턴;
    상기 코어 절연층의 상기 상면 및 상기 하면 상에서 상기 상부 내층 회로 패턴 및 상기 하부 내층 회로 패턴을 각각 덮는 상부 층간 절연층 및 하부 층간 절연층; 및
    상기 상부 층간 절연층 및 상기 하부 층간 절연층 상에 각각 배치되는 상부 외층 회로 패턴 및 하부 외층 회로 패턴을 포함하되,
    상기 캐비티는 상기 상부 층간 절연층 및 상기 코어 절연층을 관통하여 상기 하부 층간 절연층을 노출시키며,
    상기 상부 외층 회로 패턴은 상기 전도성 브릿지 패턴과 접속하도록 구성되는 제1 브릿지 접속 패드를 구비하는
    인쇄회로기판.
  4. 제1 항에 있어서,
    상기 제2 기판은 무기 재질의 기판 몸체를 포함하며,
    상기 무기 재질의 기판 몸체는
    유리, 석영(quartz), 실리콘, 실리콘 산화물, 게르마늄, 및 Ⅲ-Ⅴ족 화합물 반도체 중 적어도 하나를 포함하는
    인쇄회로기판.
  5. 제1 항에 있어서,
    상기 제2 기판의 상기 회로 패턴층은
    소자 칩과 접속하도록 구성되며 상기 제2 기판의 상면 상의 중앙부에 배치되는 제1 접속 패드;
    상기 전도성 브릿지 패턴과 접속하도록 구성되며 상기 제2 기판의 상면 상의 에지부에 배치되는 제2 접속 패드; 및
    상기 칩 접속 패드와 상기 제2 브릿지 접속 패드를 연결하는 기판 배선을 구비하되,
    상기 제2 기판의 상기 상면 상에서 상기 제1 접속 패드의 높이는 상기 제2 접속 패드의 높이보다 낮은
    인쇄회로기판.
  6. 제5 항에 있어서,
    상기 제1 접속 패드는 상기 제2 기판의 상면 상에서 상기 제2 접속 패드보다 표면적이 작은
    인쇄회로기판.
  7. 제1 항에 있어서,
    상기 전도성 브릿지 패턴은
    도금 물질, 솔더 물질, 및 전도성 페이스트 물질로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    인쇄회로기판.
  8. 제1 항에 있어서,
    상기 패시베이션층은
    에폭시 또는 광감응성 물질을 포함하는
    인쇄회로기판.
  9. 제1 항에 있어서,
    상기 제1 기판의 상기 제1 최소 선폭은 10 μm 이상이며,
    상기 제2 기판의 상기 제2 최소 선폭은 5 μm 이하인
    인쇄회로기판.
  10. 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판을 준비하는 단계;
    상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 가지는 회로 패턴층을 구비하는 제2 기판을 준비하는 단계;
    상기 제2 기판을 상기 제1 기판의 캐비티 내부에 배치하는 단계;
    상기 캐비티를 채우며 동시에 상기 제1 및 제2 기판을 덮는 패시베이션층을 형성하는 단계;
    상기 패시베이션층을 패터닝하여, 상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시키는 단계; 및
    상기 패시베이션층 상에서 상기 부분적으로 노출된 제1 및 제2 기판의 상기 회로 패턴층을 서로 전기적으로 연결하는 전도성 브릿지 패턴을 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  11. 제10 항에 있어서,
    소자 칩을 준비하는 단계;
    접속 구조체를 이용하여, 상기 소자 칩을 상기 제2 기판의 상기 회로 패턴층과 접합하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 기판을 준비하는 단계는
    코어 절연층의 상면 및 하면에 각각 상부 내층 회로 패턴 및 하부 내층 회로 패턴을 형성하는 단계;
    상기 코어 절연층의 상기 상면 및 상기 하면 상에서 상기 상부 내층 회로 패턴 및 상기 하부 내층 회로 패턴을 각각 덮는 상부 층간 절연층 및 하부 층간 절연층을 형성하는 단계;
    상기 상부 층간 절연층 및 상기 하부 층간 절연층 상에 각각 상부 외층 회로 패턴 및 하부 외층 회로 패턴을 형성하는 단계; 및
    상기 상부 층간 절연층 및 상기 코어 절연층을 관통하여 상기 하부 층간 절연층을 노출시키는 캐비티를 형성하는 단계를 포함하되,
    상기 상부 외층 회로 패턴은 상기 전도성 브릿지 패턴과 접속하도록 구성되는 브릿지 접속 패드를 구비하는
    인쇄회로기판의 제조 방법.
  13. 제10 항에 있어서,
    상기 제2 기판을 준비하는 단계는
    무기 재질의 기판 몸체를 제공하는 단계; 및
    상기 기판 몸체의 상면에 전도층을 형성하는 단계를 형성하는 단계를 포함하되,
    상기 전도층을 형성하는 단계는 화학기상증착법, 물리기상증착법, 원자층 증착법, 및 도금법 중 적어도 하나를 적용하는
    인쇄회로기판의 제조 방법.
  14. 제13 항에 있어서,
    상기 무기 재질의 기판 몸체는
    유리, 석영(quartz), 실리콘, 실리콘 산화물, 게르마늄, 및 Ⅲ-Ⅴ족 화합물 반도체 중 적어도 하나를 포함하는
    인쇄회로기판의 제조 방법.
  15. 제13 항에 있어서,
    상기 전도층을 형성하는 단계는
    상기 기판 몸체의 상면 중앙부에 소자 칩과 접속을 위한 제1 접속 패드를 형성하는 단계;
    상기 기판 몸체의 상면 에지부에 상기 전도성 브릿지 패턴과의 접속을 위한 제2 접속 패드를 형성하는 단계; 및
    상기 기판 몸체의 상면 상에 상기 제1 접속 패드와 상기 제2 접속 패드를 연결하는 기판 배선을 형성하는 단계를 포함하되,
    상기 기판 몸체의 상면 상에서 상기 제1 접속 패드의 높이는 상기 제2 접속 패드의 높이보다 낮도록 형성되는
    인쇄회로기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 접속 패드는 상기 기판 몸체 상에서 상기 제2 접속 패드보다 표면적이 작은
    인쇄회로기판의 제조 방법.
  17. 제10 항에 있어서,
    상기 패시베이션층을 형성하는 단계는
    에폭시 물질로 상기 제2 기판을 매립시키고, 상기 제1 기판의 상면 및 하면을 상기 에폭시 물질로 덮는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  18. 제10 항에 있어서,
    상기 패시베이션층을 형성하는 단계는
    광감응성 물질로 상기 제2 기판을 매립시키고, 상기 제1 기판의 상면 및 하면을 상기 광감응성 물질로 덮는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  19. 제10 항에 있어서,
    상기 제1 및 제2 기판의 상기 회로 패턴층을 각각 선택적으로 노출시키는 단계는
    상기 제1 기판의 상기 회로 패턴층 중 상기 전도성 브릿지 패턴과 접속하는 접속 패드의 상면의 적어도 일부분을 노출시키는 단계;
    상기 제2 기판의 상기 회로 패턴층 중 상기 전도성 브릿지 패턴과 접속하는 접속 패드의 상면의 적어도 일부분을 노출시키는 단계; 및
    상기 제2 기판 상에 배치되어 소자 칩과 접속하는 접속 패드의 상면 및 측면을 노출시키는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  20. 제19 항에 있어서,
    상기 전도성 브릿지 패턴을 형성하는 단계는
    도금법을 적용하여, 상기 제1 및 제2 기판의 상기 접속 패드를 서로 연결하는 도금 패턴층을 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  21. 제19 항에 있어서,
    상기 전도성 브릿지 패턴을 형성하는 단계는
    솔더 물질 또는 전도성 페이스트 물질을 이용하는 도포법을 적용하여, 상기 제1 및 제2 기판의 상기 접속 패드를 서로 연결하는 전도성 패턴층을 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
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