KR20190097464A - 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

인쇄 회로 기판 및 이를 포함하는 반도체 패키지가 제공된다. 이 인쇄 회로 기판은, 에폭시 함유부; 상기 에폭시 함유부에 인접하는 제 1 구리 패턴; 및 상기 에폭시 함유부와 제 1 구리 패턴 사이에 개재되는 제 1 접착 촉진막을 포함한다.

Description

인쇄 회로 기판 및 이를 포함하는 반도체 패키지{Printed circuit board, semiconductor package having the same}
본 발명은 인쇄 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
인쇄 회로 기판은 반도체 패키지의 패키지 기판이나 반도체 패키지들이 실장되는 보드 기판으로 사용될 수 있다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 인쇄 회로 기판에 형성되는 도전 패턴들도 미세화가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상되며 신호 전달 속도를 향상시킬 수 있는 인쇄 회로 기판을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상되며 신호 전달 속도를 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 인쇄 회로 기판은 에폭시 함유부; 상기 에폭시 함유부에 인접하는 제 1 구리 패턴; 및 상기 에폭시 함유부와 제 1 구리 패턴 사이에 개재되는 제 1 접착 촉진막을 포함한다.
본 발명의 일 양태에 따른 인쇄 회로 기판은 제 1 기판 바디부; 상기 제 1 기판 바디부 상의 제 1 도전 패턴; 상기 제 1 기판 바디부와 상기 제 1 도전 패턴을 덮는 보호막; 및 상기 제 1 기판 바디부와 상기 제 1 도전 패턴 사이에 개재되는 제 1 접착 촉진막을 포함한다.
본 발명의 다른 양태에 따른 인쇄 회로 기판은 제 1 기판 바디부; 상기 제 1 기판 바디부 상의 제 1 도전 패턴; 상기 제 1 기판 바디부를 관통하여 상기 제 1 도전 패턴과 전기적으로 연결되는 관통 비아; 및 상기 관통 비아와 상기 제 1 기판 바디부 사이에 개재되는 제 1 접착 촉진막을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는 패키지 기판; 및 상기 패키지 기판 상에 실장되는 반도체 칩을 포함하되, 상기 패키지 기판은: 에폭시 함유부, 상기 에폭시 함유부에 인접하는 구리 패턴, 및 상기 에폭시 함유부와 구리 패턴 사이에 개재되는 접착 촉진막을 포함한다.
본 발명의 실시예들에 따른 인쇄 회로 기판 및 이를 포함하는 반도체 패키지는 구리 패턴과 에폭시 함유부 사이에 접착 촉진막을 개재시켜 구리 패턴과 에폭시 함유부 사이에 접착력을 향상시켜 구리 패턴과 에폭시 함유부 사이의 탈리(delamination) 문제를 해결할 수 있다. 이로써 인쇄 회로 기판과 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한 접착 촉진막에 의해 구리 패턴의 표면에 큰 표면 거칠기를 형성할 필요가 없어, 신호 전달 속도를 향상시키고 구리 패턴의 쓰러짐을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 인쇄 회로 기판의 일부분을 나타내는 단면도이다.
도 2는 본 발명의 실시예들에 따른 인쇄 회로 기판의 일부분을 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 4 및 도 5는 본 발명의 실시예들에 따라 도 1의 'P1' 부분을 확대한 단면도들이다.
도 6 내지 도 15는 도 3의 단면을 가지는 인쇄회로기판을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 16은 본 발명의 다른 예에 따라 도 7의 상태를 만드는 과정을 나타내는 단면도이다.
도 17은 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 18은 도 17의 'P2' 부분을 확대한 도면이다.
도 19 및 21은 도 17의 단면을 가지는 인쇄 회로 기판을 제조하는 과정을 나타내는 단면도이다.
도 20은 도 19의 'P3' 부분을 확대한 도면이다.
도 22는 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 23은 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 24는 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 25 내지 도 31은 도 24의 인쇄 회로 기판을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 32는 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 33 및 34는 도 32의 인쇄 회로 기판을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 35a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 35b 및 도 35c는 도 35a의 'P4' 부분을 확대한 도면들이다.
도 36a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 36b는 도 36a의 'P5' 부분을 확대한 도면이다.
도 37a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 37b 및 도 37c는 도 37a의 'P6' 부분을 확대한 도면들이다.
도 38a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 38b는 도 38a의 'P7' 부분을 확대한 도면이다.
도 39는 본 발명의 실시예들에 따른 반도체 모듈의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 인쇄 회로 기판의 일부분을 나타내는 단면도이다.
도 1을 참조하면, 인쇄회로 기판은 에폭시 함유부(1), 이에 인접한 구리 패턴(5) 그리고 이들 사이에 개재된 접착 촉진막(3)을 포함할 수 있다. 상기 에폭시 함유부(1)는 프리프레그, 광감성 솔더 레지시트막 및 몰드막 중 적어도 하나일 수 있다. 상기 구리 패턴(5)은 인쇄 회로 기판에 포함되는 도전 패드, 도전 라인, 재배선 라인 및 관통 비아일 수 있다. 상기 접착 촉진막(3)은 알루미늄 산화막일 수 있다. 상기 접착 촉진막(3)은 바람직하게는 약 0.1nm~100nm의 두께를 가질 수 있다. 상기 접착 촉진막(3)은 에폭시 함유부(1)와 구리 패턴(5) 사이의 접착력을 향상시켜 이들 사이의 탈리(delamination) 문제를 해결할 수 있다. 이로써 상기 인쇄 회로 기판의 신뢰성을 향상시킬 수 있으며 아울러 이를 반도체 패키지에 적용할 경우 반도체 패키지의 신뢰성도 향상될 수 있다.
상기 접착 촉진막(3)이 없는 경우 상기 구리 패턴(5)과 상기 에폭시 함유부(1) 사이의 접착력을 향상시키기 위하여 상기 구리 패턴(5)의 표면이 큰 표면 거칠기를 가지도록 처리할 수 있다. 교류 전류는 도전 패턴의 표면을 따라 흐를 수 있는데, 이와 같이 큰 표면 거칠기를 가지는 구리 패턴(5)의 경우 교류 전류의 경로가 길어지는 결과를 초래하여 전기적 신호 전달 속도를 저하시킬 수 있다. 그러나 본 발명에서는 접착 촉진막(3)에 의해 구리 패턴(5)과 에폭시 함유부(1) 사이의 접착력이 향상될 수 있으므로, 상기 구리 패턴(5)의 표면이 큰 표면 거칠기를 가질 필요가 없다. 본 발명에서 상기 접착 촉진막(3)과 접하는 상기 구리 패턴(5)의 표면의 평균 높이 거칠기(Rz)는 약 0~0.2㎛로 매우 평탄할 수 있다. 이로써 전기적 신호 전달 속도를 향상시킬 수 있다. 또한 상기 구리 패턴(5)의 크기가 미세화됨에 따라 표면 처리를 하여 큰 표면 거칠기를 가지도록 형성할 경우 패턴 쓰러짐 현상이 증가될 수 있다. 그러나 본 발명에서는 상기 접착 촉진막(3)에 의해 구리 패턴(5)이 큰 표면 거칠기를 가지도록 처리할 필요가 없어 패턴 쓰러짐 현상을 방지할 수 있다. 따라서 신뢰성이 향상된 인쇄 회로 기판을 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 인쇄 회로 기판의 일부분을 나타내는 단면도이다.
도 2를 참조하면, 접착 촉진막(3)과 구리 패턴(5) 사이에 접착 보조막(4)이 추가로 개재될 수 있다. 상기 접착 보조막(4)은 예를 들면 금속과 금속 산화막 중 적어도 하나일 수 있다. 구체적으로, 상기 접착 보조막(4)은 티타늄, 티타늄산화막, 텅스텐, 코발트, 크롬, 구리산화막 중 적어도 하나일 수 있다. 상기 접착 보조막(4)은 상기 구리 패턴(5)과 상기 접착 촉진막(3) 사이의 접착력을 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다. 도 4 및 도 5는 본 발명의 실시예들에 따라 도 1의 'P1' 부분을 확대한 단면도들이다.
도 3 및 도 4를 참조하면, 인쇄 회로 기판(100)은 기판 바디부(10)를 포함한다. 상기 기판 바디부(10)는 서로 대향되는 상부면(10a)과 하부면(10b)을 포함한다. 상기 기판 바디부(10)는 예를 들면 에폭시함유막으로 형성될 수 있다. 구체적으로 상기 기판 바디부(10)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg)), 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 기판 바디부(10)의 상부면(10a)에는 상부 도전 패턴들(22a)이 서로 이격되어 배치될 수 있다. 상기 상부 도전 패턴들(22a)은 예를 들면 구리로 형성될 수 있다. 상기 상부 도전 패턴들(22a)은 차례로 적층된 제 1 서브 상부 도전 패턴들(14ap)과 제 2 서브 상부 도전 패턴들(20ap)을 포함할 수 있다. 상기 기판 바디부(10)의 하부면(10b)에는 하부 도전 패턴들(22b)이 서로 이격되어 배치될 수 있다. 상기 하부 도전 패턴들(22b)은 예를 들면 구리로 형성될 수 있다. 상기 하부 도전 패턴들(22b)은 차례로 적층된 제 1 서브 하부 도전 패턴들(14bp)과 제 2 서브 하부 도전 패턴들(20bp)을 포함할 수 있다. 상기 기판 바디부(10)는 관통 비아들(20t)에 의해 관통될 수 있다. 상기 기판 바디부(10) 안에는 관통홀(16)이 형성될 수 있다. 상기 관통 비아(20t)는 상기 관통홀(16) 안에 배치될 수 있다. 상기 관통 비아들(20t)은 상기 상부 도전 패턴들(22a)의 일부와 상기 하부 도전 패턴들(22b)의 일부를 전기적으로 연결시킬 수 있다. 상기 관통 비아들(20t)은 구리로 형성될 수 있다. 상기 관통 비아(20t)는 제 1 서브 하부 도전 패턴(14bp)을 관통하여 상기 제 2 서브 하부 도전 패턴(20bp)과 일체형으로 연결될 수 있다.
상기 기판 바디부(10)의 상부면(10a)과 상기 상부 도전 패턴들(22a) 중 일부는 상부 보호막(26a)으로 덮일 수 있다. 상기 상부 보호막(26a)은 에폭시 함유막을 포함할 수 있다. 구체적으로 상기 상부 보호막(26a)은 광감성 솔더 레지스트(Photosensitive Solder Resist, PSR)막일 수 있다. 상기 상부 보호막(26a)은 예를 들면 에폭시, 아크릴 및 무기 필러를 포함할 수 있다. 상기 상부 보호막(26a)은 상기 상부 도전 패턴들(22a) 중 일부와 상기 기판 바디부(10)의 상부면(10a)을 일부 노출시키는 상부 개구부들(28a)을 포함할 수 있다. 상기 기판 바디부(10)의 하부면(10b)과 상기 하부 도전 패턴들(22b) 중 일부는 하부 보호막(26b)으로 덮일 수 있다. 상기 하부 보호막(26b)도 상기 상부 보호막(26a)과 마찬가지로 에폭시 함유막을 포함할 수 있다. 상기 하부 보호막(26b)도 광감성 솔더 레지스트(Photosensitive Solder Resist, PSR)막일 수 있다. 상기 하부 보호막(26b)은 상기 하부 도전 패턴들(22b) 중 일부를 노출시키는 하부 개구부들(28b)을 포함할 수 있다.
상기 기판 바디부(10)의 상부면(10a)과 상기 상부 도전 패턴들(22a) 사이에는 제 1 상부 접착 촉진 패턴(12ap)이 개재되어 상기 기판 바디부(10)와 상기 상부 도전 패턴들(22a) 간의 접착력을 향상시킬 수 있다. 이로써 상기 기판 바디부(10)의 상부면(10a)으로부터 상기 상부 도전 패턴들(22a)의 탈리(delamination)를 방지할 수 있다. 상기 제 1 상부 접착 촉진 패턴(12ap)은 바람직하게는 알루미늄산화막일 수 있다. 상기 상부 도전 패턴들(22a)과 상기 상부 보호막(26a) 사이에는 제 2 상부 접착 촉진막(24a)이 개재될 수 있다. 상기 제 2 상부 접착 촉진막(24a)은 연장되어 상기 상부 보호막(26a)과 상기 기판 바디부(10) 사이에 개재될 수 있다. 상기 제 2 상부 접착 촉진막(24a)은 예를 들면 알루미늄산화막으로 형성될 수 있다.
상기 상부 개구부들(28a)에 의해 상기 상부 보호막(26a)의 측벽과 상기 제 2 상부 접착 촉진막(24a)의 측벽이 노출될 수 있다. 상기 상부 개구부들(28a)에 의해 노출되는 일부 상부 도전 패턴들(22a) 아래에서 제 1 상부 접착 촉진 패턴(12ap)의 측벽이 노출될 수 있다.
상기 기판 바디부(10)의 하부면(10b)과 상기 하부 도전 패턴들(22b) 사이에는 제 1 하부 접착 촉진 패턴(12bp)이 개재되어 상기 기판 바디부(10)와 상기 하부 도전 패턴들(22b) 간의 접착력을 향상시킬 수 있다. 이로써 상기 기판 바디부(10)의 하부면(10b)으로부터 상기 하부 도전 패턴들(22b)의 탈리(delamination)를 방지할 수 있다. 상기 제 1 하부 접착 촉진 패턴(12bp)은 바람직하게는 알루미늄산화막일 수 있다. 상기 하부 도전 패턴들(22b)과 상기 하부 보호막(26b) 사이에는 제 2 하부 접착 촉진막(24b)이 개재될 수 있다. 상기 제 2 하부 접착 촉진막(24b)은 연장되어 상기 하부 보호막(26b)과 상기 기판 바디부(10) 사이에 개재될 수 있다. 상기 제 2 하부 접착 촉진막(24b)은 예를 들면 알루미늄산화막으로 형성될 수 있다. 상기 하부 개구부들(28b)에 의해 상기 하부 보호막(26b)의 측벽과 상기 제 2 하부 접착 촉진막(24b)의 측벽이 노출될 수 있다.
도 3 및 도 4를 참조하면, 상기 관통 비아(20t)와 상기 기판 바디부(10) 사이에는 비아 접착 촉진 패턴(18a)이 개재될 수 있다. 상기 비아 접착 촉진 패턴(18a)는 바람직하게는 알루미늄 산화막으로 형성될 수 있다. 상기 비아 접착 촉진 패턴(18a)는 상기 관통 비아(20t)와 상기 기판 바디부(10) 사이의 접착력을 향상시킬 수 있다. 상기 비아 접착 촉진 패턴(18a)도 상기 관통홀(16)안에 배치될 수 있다. 상기 관통홀(16)은 레이저 드릴링으로 형성될 수 있다. 이에 의해 상기 관통홀(16)의 내부 측면은 상대적으로 큰 표면거칠기를 가질 수 있다. 즉, 상기 관통홀(16)의 내부 측면은 울퉁불퉁할 수 있다. 상기 관통홀(16)의 내부 측면의 프로파일에 따라 상기 비아 접착 촉진 패턴(18a)의 측면도 울퉁불퉁할 수 있다. 상기 비아 접착 촉진 패턴(18a)은 상기 제 1 하부 접착 촉진 패턴(12bp)과 상기 제 1 서브 하부 도전 패턴(14bp)을 관통하여 상기 제 2 서브 하부 도전 패턴(20bp)과 접할 수 있다.
도 5를 참조하면, 비아 접착 촉진 패턴(18a)과 관통 비아(20t) 사이에는 비아 접착 보조 패턴(17a)이 개재될 수 있다. 상기 상부 도전 패턴(22a)과 상기 제 1 상부 접착 촉진 패턴(12ap) 사이에는 제 1 상부 접착 보조 패턴(11ap)이 개재될 수 있다. 상기 상부 도전 패턴(22a)과 제 2 상부 접착 촉진막(24a) 사이에는 제 2 상부 접착 보조막(23a)이 개재될 수 있다. 상기 비아 접착 보조 패턴(17a), 상기 제 1 상부 접착 보조 패턴(11ap)과 상기 제 2 상부 접착 보조막(23a)은 각각 예를 들면 금속과 금속 산화막 중 적어도 하나일 수 있다. 구체적으로, 상기 비아 접착 보조 패턴(17a), 상기 제 1 상부 접착 보조 패턴(11ap)과 상기 제 2 상부 접착 보조막(23a)은 각각 티타늄, 티타늄산화막, 텅스텐, 코발트, 크롬, 구리산화막 중 적어도 하나일 수 있다.
도 6 내지 도 15는 도 3의 단면을 가지는 인쇄회로기판을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6 및 도 7을 참조하면, 제 1 서브 상부 도전막(14a)의 하부면에 제 1 상부 접착 촉진막(12a)을 스퍼터링 등의 방법으로 증착한다. 제 1 서브 하부 도전막(14b)의 상부면에 제 1 하부 접착 촉진막(12b)을 스퍼터링 등의 방법으로 증착한다. 그리고 예비 기판 바디부(10p)를 준비한다. 상기 제 1 서브 상부 도전막(14a)과 상기 제 1 서브 하부 도전막(14b)은 예를 들면 구리로 형성될 수 있다. 상기 제 1 상부 접착 촉진막(12a)과 상기 제 1 하부 접착 촉진막(12b)은 알루미늄산화막으로 형성될 수 있다. 상기 예비 기판 바디부(10p)는 B스테이지 상태의 프리프레그일 수 있다. 상기 제 1 하부 접착 촉진막(12b)이 형성된 상기 제 1 서브 하부 도전막(14b) 상에 상기 예비 기판 바디부(10p)을 올려놓고 이 위에 상기 제 1 상부 접착 촉진막(12a)이 형성된 상기 제 1 서브 상부 도전막(14a)을 올려놓는다. 그리고 위아래로 압력을 가하고 열을 가해 상기 예비 기판 바디부(10p)을 경화시켜 기판 바디부(10)를 형성하는 동시에 상기 제 1 서브 하부 도전막(14b)과 상기 제 1 서브 상부 도전막(14a)을 상기 기판 바디부(10)에 부착시킨다. 이때, 상기 제 1 상부 및 하부 접착 촉진막들(12a, 12b)에 의해 상기 제 1 서브 상부 및 하부 도전막(14a, 14b)이 상기 기판 바디부(10)와 잘 부착될 수 있다. 상기 기판 바디부(10)는 상부면(10a)과 하부면(10b)을 가질 수 있다.
도 8을 참조하면, 레이저 드릴링 공정을 진행하여 상기 제 1 서브 하부 도전막(14b), 상기 제 1 하부 접착 촉진막(12b), 상기 기판 바디부(10) 및 상기 제 1 상부 접착 촉진막(12a)을 연속적으로 제거하여 상기 제 1 서브 상부 도전막(14a)의 하부면을 노출시키는 관통홀(16)을 형성할 수 있다. 상기 레이저 드릴링 공정에 의해 상기 관통홀(16)의 측벽은 상기 기판 바디부(10)의 상부면(10a)과 하부면(10b) 보다 더 울퉁불퉁할 수 있다.
도 9를 참조하면, 상기 제 1 서브 하부 도전막(14b)의 하부면의 전면 상에 비아 접착 촉진막(18)을 콘포말하게 형성한다. 상기 비아 접착 촉진막(18)은 예를 들면 스퍼터링 같은 증착 공정에 의해 알루미늄산화막으로 형성될 수 있다. 상기 비아 접착 촉진막(18)은 상기 관통홀(16)의 측벽 및 상기 제 1 서브 상부 도전막(14a)의 하부면과 접할 수 있다.
도 10을 참조하면, 상기 비아 접착 촉진막(18)에 대해 이방성 식각 공정을 진행하여 상기 제 1 서브 하부 도전막(14b)의 하부면과 상기 제 1 서브 상부 도전막(14a)의 하부면 상의 상기 비아 접착 촉진막(18)을 제거하고 상기 관통홀(16)의 내측벽을 덮는 비아 접착 촉진 패턴(18a)을 형성한다.
도 11을 참조하면, 무전해 도금 공정과 전기 도금 공정을 진행하여 상기 제 1 서브 하부 도전막(14b)의 하부면에 제 2 서브 하부 도전막(20b)을 형성한다. 이때 상기 관통홀(16) 안에 관통 비아(20t)도 형성될 수 있다. 또한 이때 상기 제 1 서브 상부 도전막(14a)의 상부면에 제 2 서브 상부 도전막(20a)이 형성될 수 있다. 상기 제 2 서브 상부 및 하부 도전막들(20a, 20b) 및 상기 관통 비아(20t)은 구리로 형성될 수 있다.
도 12를 참조하면, 식각 공정을 진행하여 상기 제 2 서브 상부 도전막(20a), 상기 제 1 서브 상부 도전막(14a) 및 상기 제 1 상부 접착 촉진막(12a)을 차례대로 패터닝하여 상기 기판 바디부(10)의 상부면(10a)을 부분적으로 노출시키는 동시에 차례로 적층된 제 1 상부 접착 촉진 패턴(12ap), 제 1 서브 상부 도전 패턴(14ap) 및 제 2 서브 상부 도전 패턴(20ap)을 형성한다. 상기 제 1 서브 상부 도전 패턴(14ap)과 상기 제 2 서브 상부 도전 패턴(20ap)은 상부 도전 패턴(22a)을 구성할 수 있다. 또한 상기 제 2 서브 하부 도전막(20b), 상기 제 1 서브 하부 도전막(14b) 및 상기 제 1 하부 접착 촉진막(12b)을 차례대로 패터닝하여 상기 기판 바디부(10)의 하부면(10b)을 부분적으로 노출시키는 동시에 차례로 적층된 제 1 하부 접착 촉진 패턴(12bp), 제 1 서브 하부 도전 패턴(14bp) 및 제 2 서브 하부 도전 패턴(20bp)을 형성한다. 상기 제 1 서브 하부 도전 패턴(14bp)과 상기 제 2 서브 하부 도전 패턴(20bp)은 하부 도전 패턴(22b)을 구성할 수 있다.
도 13을 참조하면, 상기 기판 바디부(10)의 상부면(10a) 상에 제 2 상부 접착 촉진막(24a)을 예를 들면 스퍼터링과 같은 증착 공정으로 콘포말하게 형성한다. 그리고 상기 기판 바디부(10)의 하부면(10b) 상에 제 2 하부 접착 촉진막(24b)을 예를 들면 스퍼터링과 같은 증착 공정으로 콘포말하게 형성한다.
도 14를 참조하면, 상기 기판 바디부(10)의 상부면(10a) 상에 상부 보호막(26a)을 형성할 수 있다. 상기 기판 바디부(10)의 하부면(10b) 상에 하부 보호막(26b)을 형성할 수 있다. 상기 상부 보호막(26a)과 상기 하부 보호막(26b)은 광감성 솔더 레지스트막으로 형성될 수 있다. 상기 상부 보호막(26a)과 상기 하부 보호막(26b)은 코팅 및 건조/베이크 공정으로 형성될 수 있다.
도 15를 참조하면 노광 및 현상 공정을 진행하여 상기 상부 보호막(26a)의 일부를 제거하여 상부 개구부(28a)를 형성하고 상기 하부 보호막(26b)의 일부를 제거하여 하부 개구부(28b)를 형성할 수 있다. 상기 상부 개구부(28a)에 의해 상기 제 2 상부 접착 촉진막(24a)이 노출되고 상기 하부 개구부(28b)에 의해 상기 제 2 하부 접착 촉진막(24b)이 노출될 수 있다.
다시 도 3을 참조하여 상기 상부 개구부(28a)에 의해 노출된 상기 제 2 상부 접착 촉진막(24a)을 제거하고 상기 상부 도전 패턴들(22a) 중 일부를 노출시킬 수 있다. 그리고 상기 하부 개구부(28b)에 의해 노출된 상기 제 2 하부 접착 촉진막(24b)을 제거하고 상기 하부 도전 패턴들(22b) 중 일부를 노출시킬 수 있다. 이로써 도 3의 인쇄 회로 기판(100)을 제조할 수 있다.
도 15의 상태의 인쇄 회로 기판(100a)은 그대로 사용될 수 있다. 즉, 상기 상부 및 하부 개구부들(28a, 28b)에 노출된 상기 제 2 상부 및 하부 접착 촉진막들(24a, 24b)의 제거 과정은 필수적인 것이 아니라 선택적인 것일 수 있다.
도 16은 본 발명의 다른 예에 따라 도 7의 상태를 만드는 과정을 나타내는 단면도이다.
도 16을 참조하면, 예비 기판 바디부(10p)의 상부면(10a) 상에 스퍼터링과 같은 증착 공정으로 제 1 상부 접착 촉진막(12a)을 형성한다. 상기 예비 기판 바디부(10p)는 B스테이지 상태의 프리프레그일 수 있다. 상기 예비 기판 바디부(10p)의 하부면(10b) 상에 스퍼터링과 같은 증착 공정으로 제 1 하부 접착 촉진막(12b)을 형성한다.
다시 도 7을 참조하면, 무전해 도금 공정과 전기 도금 공정을 진행하여 상기 제 1 상부 접착 촉진막(12a) 상에 제 1 서브 상부 도전막(14a)을 형성하고 상기 제 1 하부 접착 촉진막(12b) 상에 제 1 서브 하부 도전막(14b)을 형성한다. 그리고 경화 공정을 진행하여 기판 바디부(10)를 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다. 도 18은 도 17의 'P2' 부분을 확대한 도면이다.
도 17 및 도 18을 참조하면, 본 예에 따른 인쇄 회로 기판(100b)은 도 3과 다르게 제 1 상부 접착 촉진 패턴(12ap), 제 1 하부 접착 촉진 패턴(12bp) 및 비아 접착 촉진 패턴(18a)을 포함하지 않는다. 제 1 서브 상부 도전 패턴(14ap)의 하부면(14sb)의 표면 거칠기는 상기 제 1 서브 상부 도전 패턴(14ap)의 상부면(14sa)의 표면 거칠기 보다 클 수 있다. 바람직하게는, 상기 제 1 서브 상부 도전 패턴(14ap)의 하부면(14sb)의 10점 평균 높이 거칠기(Ten-point mean roughness, Rz)는 약 1.5㎛~10㎛이고, 상기 제 1 서브 상부 도전 패턴(14ap)의 상부면(14sa)의 10점 평균 높이 거칠기(Rz)는 약 0~0.2㎛이다. 기판 바디부(10)의 상부면(10a)의 표면 거칠기도 상기 제 1 서브 상부 도전 패턴(14ap)의 하부면(14sb)의 표면 거칠기와 동일/유사할 수 있다. 또한 제 1 서브 하부 도전 패턴(14bp)의 상부면의 표면 거칠기도 상기 제 1 서브 상부 도전 패턴(14ap)의 하부면(14sb)의 표면 거칠기와 동일/유사할 수 있다. 또한 상기 기판 바디부(10)의 하부면(10b)의 표면 거칠기도 상기 제 1 서브 상부 도전 패턴(14ap)의 하부면(14sb)의 표면 거칠기와 동일/유사할 수 있다. 그 외의 구성은 도 3 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19 및 21은 도 17의 단면을 가지는 인쇄 회로 기판을 제조하는 과정을 나타내는 단면도이다. 도 20은 도 19의 'P3' 부분을 확대한 도면이다.
도 19 및 도 20을 참조하면, 제 1 서브 상부 도전막(14a), 제 1 서브 하부 도전막(14b) 및 예비 기판 바디부(10p)를 준비할 수 있다. 상기 제 1 서브 상부 도전막(14a)과 상기 제 1 서브 하부 도전막(14b)은 구리로 형성될 수 있다. 상기 제 1 서브 상부 도전막(14a)의 하부면(14sb)과 상기 제 1 서브 하부 도전막(14b)의 상부면에 대해 식각 공정을 진행하여 상기 제 1 서브 상부 도전막(14a)의 하부면(14sb)과 상기 제 1 서브 하부 도전막(14b)의 상부면이 큰 표면 거칠기를 가지도록 형성할 수 있다. 이때 형성된 표면 거칠기는 위에서 설명한 범위와 같을 수 있다.
도 21을 참조하여 상기 예비 기판 바디부(10p)를 이들 사이에 두고 압력을 가한 상태에서 열을 가하여 기판 바디부(10)에 상기 제 1 서브 상부 도전막(14a)과 상기 제 1 서브 하부 도전막(14b)을 부착시킬 수 있다. 상기 제 1 서브 상부 도전막(14a)의 하부면(14sb)과 상기 제 1 서브 하부 도전막(14b)의 상부면이 상대적으로 큰 표면 거칠기를 가지도록 형성되어 있으므로 이러한 표면 거칠기가 상기 기판 바디부(10)의 상부면(10a)과 하부면(10b)에 전사될 수 있다.
후속으로 도 8, 도 11 내지 도 15를 참조하여 설명한 방법과 동일한 공정들을 진행할 수 있다. 이때 도 6, 도 9 및 도 10에서 설명한 제 1 상부 접착 촉진막(12a), 제 1 하부 접착 촉진막(12b) 및 비아 접착 촉진막(18)을 형성하는 공정은 생략할 수 있다.
상기 제 1 서브 상부 도전 패턴(14ap)의 상부면과 하부면의 표면 거칠기 측정은 AFM(Atomic Force Microscope)를 이용하여 진행될 수 있다. 상기 제 1 서브 상부 도전 패턴(14ap)의 상부면과 하부면의 표면 거칠기 측정은 도 19나 도 21의 단계에서 패턴들이 형성되기 전의 상태(평판 상태)에서 진행될 수 있다. 또는 상기 제 1 서브 상부 도전 패턴(14ap)의 상부면과 하부면의 표면 거칠기 측정은 도 17과 같이 패턴들이 형성된 후에 측정될 수 있다. 이 경우 단위 거리에 대해 측정이 진행될 수 있다. 본 발명에서 표면 거칠기를 측정하기 위한 상기 단위 거리는 바람직하게는 약 0.1~2㎛ 일 수 있다.
도 22는 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 22를 참조하면, 본 예에 따른 인쇄 회로 기판(100c)은 도 3과 다르게 비아 접착 촉진 패턴(18a)을 포함하지 않는다. 그 외의 구조는 도 3 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 23은 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 23을 참조하면, 본 예에 따른 인쇄 회로 기판(100d)에서는 비아 접착 촉진 패턴(18a)은 연장되어 상부 도전 패턴(22a)과 관통 비아(20t) 사이에 개재될 수 있다. 더 나아가, 상기 비아 접착 촉진 패턴(18a)은 연장되어 제 1 서브 하부 도전 패턴(14bp)과 제 2 서브 하부 도전 패턴(20bp) 사이에 개재될 수 있다. 이 경우 상기 비아 접착 촉진 패턴(18a)은 약 0.1nm~1nm의 두께를 가질 수 있다. 상기 비아 접착 촉진 패턴(18a)이 이와 같이 얇은 두께를 가질 경우 상기 관통 비아(20t)와 상기 상부 도전 패턴(22a)은 전기적으로 연결될 수 있다. 상기 인쇄 회로 기판(100d)은 도 9의 상태에서 도 10의 비아 접착 촉진막(18)에 대한 이방성 식각 공정을 진행하지 않음으로써 제조될 수 있다.
도 24는 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 24를 참조하면, 본 예에 따른 인쇄 회로 기판(100e)에서는 기판 바디부(10)의 상부면(10a)에 함몰부(10r)가 형성될 수 있다. 상부 도전 패턴(22a)은 상기 함몰부(10r) 안에 배치될 수 있다. 상기 상부 도전 패턴(22a)은 제 1 서브 상부 도전 패턴(14ap)만으로 구성될 수 있다. 상기 상부 도전 패턴(22a)의 측벽과 상기 기판 바디부(10) 사이 그리고 상기 상부 도전 패턴(22a)의 바닥면과 상기 기판 바디부(10) 사이에는 제 1 상부 접착 촉진 패턴(12ap)이 개재될 수 있다. 상기 상부 도전 패턴(22a)의 상부면의 높이는 상기 기판 바디부(10)의 상부면(10a)의 높이와 같거나 보다 낮을 수 있다. 그 외의 구성은 도 22를 참조하여 설명한 바와 동일/유사할 수 있다.
도 25 내지 도 31은 도 24의 인쇄 회로 기판을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 25를 참조하면, 희생 캐리어(40)를 준비한다. 상기 희생 캐리어(40)의 양면에 희생막들(42)을 형성할 수 있다. 상기 희생 캐리어(40)는 예를 들면 프리프레그일 수 있다. 상기 희생막(42)은 예를 들면 구리로 형성될 수 있다. 도시하지는 않았지만, 상기 희생 캐리어(40)와 상기 희생막들(42) 사이에 완화막(release layer)가 개재될 수 있다. 상기 완화막은 세라믹이나 고분자막으로 형성될 수 있다. 상기 희생 캐리어(40)의 상부면과 하부면에서 각각 상기 희생막(42) 상에 상부 도전 패턴(22a)을 형성할 수 있다. 상기 상부 도전 패턴(22a)은 구리 다마신 공정으로 형성될 수 있다. 또는 상기 상부 도전 패턴(22a)은 도금공정과 식각 공정으로 형성될 수 있다.
도 26을 참조하면, 상기 희생 캐리어(40)의 상부면과 하부면에서 각각 상기 상부 도전 패턴(22a)이 형성된 상기 희생막(42) 상에 제 1 상부 접착 촉진막(12a)을 콘포말하게 형성할 수 있다. 그리고 상기 제 1 상부 접착 촉진막(12a) 상에 도 6의 예비 기판 바디부(10p)와 제 1 하부 접착 촉진막(12b)이 형성된 제 1 서브 하부 도전막(14b)을 위치시키고 압력을 가한 상태에서 가열한다. 이로써 기판 바디부(10)가 형성될 수 있다. 도 25에 미리 형성된 상부 도전 패턴들(22a)에 의해 상기 기판 바디부(10)의 일부분이 눌려 상기 기판 바디부(10)에는 함몰부(10r)이 형성될 수 있다. 상기 함몰부(10r) 안쪽에 상기 제 1 상부 접착 촉진막(12a)이 위치할 수 있다. 상기 기판 바디부(10)를 포함하는 예비 기판 구조체(50)는 상기 희생 캐리어(40)의 상부면과 하부면에서 각각 대칭적으로 형성될 수 있다.
도 27을 참조하면, 도 8을 참조하여 설명한 바와 유사하게 레이저 드릴링 공정을 진행하여 상기 제 1 서브 하부 도전막(14b), 상기 제 1 하부 접착 촉진막(12b), 상기 기판 바디부(10) 및 상기 제 1 상부 접착 촉진막(12a)을 연속적으로 제거하여 상기 제 1 서브 상부 도전막(14a)의 하부면을 노출시키는 관통홀(16)을 형성할 수 있다. 무전해 도금 공정과 전기 도금 공정을 진행하여 상기 관통홀(16)안에 관통 비아(20t)과 이에 연결된 제 2 서브 하부 도전막(20b)을 형성한다.
도 28을 참조하면, 상기 제 2 서브 하부 도전막(20b)과 상기 제 1 서브 하부 도전막(14b)을 차례로 식각하여 상기 제 1 하부 접착 촉진막(12b)을 노출시킬 수 있다. 이때 상기 제 1 하부 접착 촉진막(12b)도 식각되어 상기 기판 바디부(10)의 하부면(10b)이 노출되고 제 1 하부 접착 촉진 패턴(12bp)이 형성될 수도 있다.
도 29를 참조하면, 상기 희생 캐리어(40)를 상기 희생막(42)으로부터 분리할 수 있다. 상기 희생 캐리어(40)와 상기 희생막(42) 사이에 개재된 완화막(미도시)에 의해 상기 예비 기판 구조체(50)에 손상 없이 용이하게 분리할 수 있다.
도 30을 참조하면, 예비 기판 구조체(50)와 접하고 있는 상기 희생막(42)을 제거하여 상기 제 1 상부 접착 촉진막(12a)과 상기 상부 도전 패턴(22a)의 상부면을 노출시킬 수 있다. 상기 희생막(42)을 제거하는 단계는 식각 공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 진행될 수 있다. 상기 제 1 상부 접착 촉진막(12a)은 식각 정지막 또는 CMP 정지막으로서 기능을 할 수 있다. 상기 제 1 상부 접착 촉진막(12a)에 대해 과식각되는 경우 상기 상부 도전 패턴(22a)의 일부도 제거되어 상기 상부 도전 패턴(22a)의 상부면이 상기 기판 바디부(10)의 상부면(10a) 보다 낮게 형성될 수도 있다.
도 31을 참조하면, 상기 기판 바디부(10)의 상부면(10a) 상의 상기 제 1 상부 접착 촉진막(12a)을 제거하여 상기 기판 바디부(10)의 상부면(10a)을 노출시킬 수 있다. 또한 상기 기판 바디부(10)의 하부면(10b) 상의 상기 제 1 하부 접착 촉진막(12b)을 제거하여 상기 기판 바디부(10)의 하부면(10b)을 노출시킬 수 있다.
후속으로 도 24를 참조하여, 도 13 내지 도 15를 참조하여 설명한 바와 같이 제 2 상부 접착 촉진막(24a), 상부 보호막(26a), 상부 개구부(28a), 제 2 하부 접착 촉진막(24b), 하부 보호막(26b) 및 하부 개구부(28b)을 형성할 수 있다.
도 32는 본 발명의 실시예들에 따른 인쇄 회로 기판의 단면도이다.
도 32를 참조하면, 본 예에 따른 인쇄 회로 기판(100f)에서는 세 개의 기판 바디부들(70, 10, 60)이 적층되며 4층의 배선 구조를 가질 수 있다. 구체적으로, 중간 기판 바디부(10) 상에 상부 기판 바디부(60)가 배치되고, 상기 중간 기판 바디부(10) 아래에 하부 기판 바디부(70)가 배치될 수 있다. 중간 기판 바디부(10)와 상기 상부 기판 바디부(60) 사이에 제 1 상부 도전 패턴들(22a)이 배치될 수 있다. 상기 상부 기판 바디부(60) 상에 제 2 상부 도전 패턴들(65)이 배치될 수 있다. 상기 제 2 상부 도전 패턴들(65)과 상기 상부 기판 바디부(60)의 상부면은 상부 보호막(69)으로 덮일 수 있다. 상기 중간 기판 바디부(10)와 상기 하부 기판 바디부(70) 사이에 제 1 하부 도전 패턴들(22b)이 배치될 수 있다. 상기 하부 기판 바디부(70)의 하부면에 제 2 하부 도전 패턴들(75)이 배치될 수 있다. 상기 제 2 하부 도전 패턴들(75)의 하부면들과 상기 하부 기판 바디부(70)의 하부면은 하부 보호막(79)으로 덮일 수 있다. 상기 기판 바디부들(10, 60, 70)은 모두 에폭시 함유막으로, 예를 들면 프리프레그로 형성될 수 있다. 상기 보호막들(69, 79)은 모두 에폭시 함유막으로, 예를 들면 광감성 솔더 레지스트막으로 형성될 수 있다.
상기 제 1 상부 도전 패턴들(22a)의 일부와 상기 제 1 하부 도전 패턴들(22b)의 일부는 중간 관통 비아(20t)에 의해 전기적으로 연결될 수 있다. 상기 제 1 상부 도전 패턴들(22a)의 일부와 상기 제 2 상부 도전 패턴들(65)의 일부는 상부 관통 비아(66t)에 의해 전기적으로 연결될 수 있다. 상기 제 1 하부 도전 패턴들(22b)의 일부와 상기 제 2 하부 도전 패턴들(75)의 일부는 하부 관통 비아(76t)에 의해 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 상부 도전 패턴들(22a, 65), 상기 제 1 및 제 2 하부 도전 패턴들(22b, 75), 상기 관통 비아들(20t, 66t, 76t)은 모두 구리로 형성될 수 있다. 상기 제 1 상부 도전 패턴들(22a)은 차례로 적층된 제 1 서브 상부 도전 패턴(14ap)과 제 2 서브 상부 도전 패턴(20ap)을 포함할 수 있다. 상기 제 2 상부 도전 패턴들(65)은 차례로 적층된 제 3 서브 상부 도전 패턴(64a)과 제 4 서브 상부 도전 패턴(66a)을 포함할 수 있다. 상기 제 1 하부 도전 패턴들(22b)은 제 1 서브 하부 도전 패턴(14bp)과 제 2 서브 하부 도전 패턴(20bp)을 포함할 수 있다. 상기 제 2 하부 도전 패턴들(75)은 제 3 서브 하부 도전 패턴(74a)과 제 4 서브 하부 도전 패턴(76a)을 포함할 수 있다.
상기 제 1 상부 도전 패턴(22a)과 상기 중간 기판 바디부(10) 사이에는 제 1 상부 접착 촉진 패턴(12ap)이 개재될 수 있다. 상기 제 1 상부 도전 패턴(22a)과 상기 상부 기판 바디부(60) 사이에는 제 2 상부 접착 촉진막(24a)이 개재될 수 있다. 상기 제 2 상부 접착 촉진막(24a)은 연장되어 상기 상부 기판 바디부(60)과 상기 중간 기판 바디부(10) 사이에도 개재될 수 있다. 상기 제 2 상부 도전 패턴(65)과 상기 상부 기판 바디부(60) 사이에는 제 3 상부 접착 촉진 패턴(62a)이 개재될 수 있다. 상기 제 2 상부 도전 패턴(65)과 상기 상부 보호막(69) 사이에는 제 4 상부 접착 촉진막(68)이 개재될 수 있다.
상기 제 1 하부 도전 패턴(22b)과 상기 중간 기판 바디부(10) 사이에는 제 1 하부 접착 촉진 패턴(12bp)이 개재될 수 있다. 상기 제 1 하부 도전 패턴(22b)과 상기 하부 기판 바디부(70) 사이에는 제 2 하부 접착 촉진막(24b)이 개재될 수 있다. 상기 제 2 하부 접착 촉진막(24b)은 연장되어 상기 하부 기판 바디부(70)과 상기 중간 기판 바디부(10) 사이에도 개재될 수 있다. 상기 제 2 하부 도전 패턴(75)과 상기 하부 기판 바디부(70) 사이에는 제 3 하부 접착 촉진 패턴(72a)이 개재될 수 있다. 상기 제 2 하부 도전 패턴(75)과 상기 하부 보호막(79) 사이에는 제 4 하부 접착 촉진막(78)이 개재될 수 있다.
상기 중간 관통 비아(20t)와 중간 기판 바디부(10) 사이에는 중간 비아 접착 촉진 패턴(18a)이 개재될 수 있다. 상기 상부 관통 비아(66t)와 상기 상부 기판 바디부(60) 사이에는 상부 비아 접착 촉진 패턴(67)이 개재될 수 있다. 상기 하부 관통 비아(76t)와 상기 하부 기판 바디부(70) 사이에는 하부 비아 접착 촉진 패턴(77)이 개재될 수 있다. 상기 접착 촉진 패턴들/막들(12ap, 12bp, 24a, 24b, 62a, 68, 72a, 78, 18a, 67, 77)은 모두 알루미늄 산화막을 포함할 수 있다. 그 외의 구조는 도 3 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 33 및 34는 도 32의 인쇄 회로 기판을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 33을 참조하면, 도 13의 상태에서, 중간 기판 바디부(10)의 상부면(10a) 상에 상부 기판 바디부(60), 그리고 제 3 상부 접착 촉진막(62)이 형성된 제 2 상부 도전막(64)을 올려 놓는다. 상기 중간 기판 바디부(10)의 하부면(10b)에는 하부 기판 바디부(70), 그리고 제 3 하부 접착 촉진막(72)이 형성된 제 2 하부 도전막(74)을 위치시킨다. 위아래로 압력을 가한 상태에서 열을 가열하여 이들을 서로 접착시킨다.
도 34를 참조하면, 도 8 내지 도 12를 참조하여 설명한 바와 동일/유사하게, 관통 비아들(66t, 76t), 비아 접착 촉진 패턴들(67, 77), 제 2 상부 도전 패턴들(65) 및 제 2 하부 도전 패턴들(75)을 형성할 수 있다.
후속으로 도 32를 참조하면, 도 13 내지 도 15를 참조하여 설명한 바와 동일/유사하게, 제 4 상부 접착 촉진막(68), 상부 보호막(69), 제 4 하부 접착 촉진막(78) 및 하부 보호막(79)을 형성할 수 있다.
다음은 위에서 설명한 인쇄 회로 기판의 응용예를 살펴보기로 한다. 상기 인쇄 회로 기판은 반도체 패키지의 패키지 기판이나 반도체 모듈의 모듈 기판 또는 보드로 사용될 수 있다.
도 35a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 35b 및 도 35c는 도 35a의 'P4' 부분을 확대한 도면들이다.
도 35a 내지 도 35c를 참조하면, 본 반도체 패키지(200)에서는 패키지 기판(101) 상에 반도체 칩(120)이 플립 칩 본딩 방식으로 실장된다. 상기 패키지 기판(101)은 예시적으로 도 3의 인쇄 회로 기판(100)과 동일한 구조를 가질 수 있으나, 위에서 설명한 다른 인쇄 회로 기판들(100b~100f) 중 어느 하나의 구조 또는 이들의 조합된 구조를 가질 수 있다. 상기 반도체 칩(120)은 로직칩이나 메모리칩 또는 이들의 기능이 복합된 칩일 수 있다. 상기 반도체 칩(120)의 하부면에는 도전 범프(122)가 배치될 수 있다. 상기 도전 범프(122)는 예를 들면 금, 구리, 알루미늄, 주석 중 적어도 하나의 물질을 포함할 수 있다. 상기 도전 범프(122)는 상부 개구부(28a)에 의해 노출된 상부 도전 패턴들(22a) 중 하나 위에 위치할 수 있다. 상기 도전 범프(122)와 상기 상부 도전 패턴(22a) 사이에는 솔더막(124)이 개재될 수 있다. 상기 솔더막(124)은 주석과 납 중 적어도 하나를 포함할 수 있다. 상기 솔더막(124)은 연장되어 상기 상부 도전 패턴(22a)의 측벽을 덮을 수 있다. 상기 반도체 칩(120)과 상기 패키지 기판(101)은 몰드막(140)으로 덮일 수 있다. 상기 몰드막(140)은 에폭시 함유막을 포함할 수 있다. 상기 몰드막(140)은 상기 상부 보호막(26a)과 상기 반도체 칩(120) 사이의 공간으로 연장되어 이 공간을 채울 수 있다. 상기 몰드막(140)은 상기 상부 개구부(28a) 내부로 연장되어 상기 상부 보호막(26a)과 상기 제 2 상부 접착 촉진막(24a)의 측벽들과 접하며 상기 기판 바디부(10)의 상부면(10a)과 접할 수 있다. 하부 도전 패턴들(22b)의 일부에는 솔더볼과 같은 외부 단자(130)이 부착될 수 있다. 상기 상부 개구부(28a)에 의해 노출된 상기 상부 도전 패턴들(22a)의 상부면과 측면은 도 35c처럼 산화방지막(33)으로 덮일 수 있다. 즉, 상기 상부 도전 패턴들(22a)과 상기 솔더막(124) 사이에 상기 산화방지막(33)이 개재될 수 있다. 상기 산화방지막(33)은 금, 니켈, 팔라듐, 은, 주석 중 적어도 하나의 물질을 포함할 수 있다. 상기 산화방지막(33)은 예를 들면 도금 공정으로 형성될 수 있다. 상기 산화방지막(33)은 상기 상부 개구부(28a)에 의해 노출된 상기 상부 도전 패턴들(22a)의 표면의 산화를 방지할 수 있다.
상기 반도체 패키지(200)의 제조 과정은 다음과 같다. 도 3의 인쇄 회로 기판(100)과 동일한 패키지 기판(101) 상에 반도체 칩(120)을 솔더막(124)을 개재하여 본딩한 후 몰드막(140)을 형성한다. 그리고 하부 도전 패턴들(22b)에 외부 단자(130)를 본딩한다.
도 36a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 36b는 도 36a의 'P5' 부분을 확대한 도면이다.
도 36a 및 도 36b를 참조하면, 본 반도체 패키지(200a)에서는 패키지 기판(102) 상에 반도체 칩(120)이 플립 칩 본딩 방식으로 실장된다. 상기 패키지 기판(102)은 예시적으로 도 15의 인쇄 회로 기판(100a)과 동일한 구조를 가질 수 있다. 상기 패키지 기판(102)에서는 상부 개구부(28a)에 의해 제 2 상부 접착 촉진막(24a)이 노출될 수 있다. 즉, 상기 제 2 상부 접착 촉진막(24a)은 연장되어 상기 상부 개구부(28a) 안에서 상기 상부 도전 패턴(22a)의 측벽과 상기 기판 바디부(10)의 상부면(10a)을 덮을 수 있다. 솔더막(124)은 상부 도전 패턴(22a)과 범프(122) 사이에 개재되나 상기 상부 도전 패턴(22a)의 측벽으로 연장되지는 않는다. 몰드막(140)은 상기 상부 개구부(28a) 안에서 상기 제 2 상부 접착 촉진막(24a)과 접한다. 상기 상부 개구부(28a) 안에서 상기 상부 도전 패턴(22a)과 상기 몰드막(140) 사이에 상기 제 2 상부 접착 촉진막(24a)이 개재되어 상기 상부 도전 패턴(22a)과 상기 몰드막(140) 사이의 접착력을 향상시킬 수 있다. 그 외의 구조는 도 35a 및 35b를 참조하여 설명한 바와 동일/유사할 수 있다.
상기 반도체 패키지(200a)의 제조 과정은 다음과 같다. 먼저, 도 15의 인쇄 회로 기판(100a)과 동일한 패키지 기판(102)을 준비한다. 솔더볼이 부착된 반도체 칩(120)을 준비하고, 상기 솔더볼의 하부면에 플럭스제를 묻힌 후 상기 솔더볼을 상기 상부 개구부(28a) 안으로 삽입하고 가열하면, 상기 상부 도전 패턴(22a) 상의 상기 제 2 상부 접착 촉진막(24a)은 상기 플럭스제에 의해 제거되고 상기 솔더볼이 녹아 상기 상부 도전 패턴(22a)의 상부면과 접하는 솔더막(124)이 형성될 수 있다. 그 후에 몰드막(140)을 형성할 수 있다.
도 37a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 37b 및 도 37c는 도 37a의 'P6' 부분을 확대한 도면들이다.
도 37a 내지 도 37c를 참조하면, 본 반도체 패키지(200b)에서는 패키지 기판(101) 상에 반도체 칩(120)이 와이어(126)에 의해 와이어 본딩 방식으로 실장된다. 상기 패키지 기판(101)은 예시적으로 도 3의 인쇄 회로 기판(100)과 동일한 구조를 가질 수 있으나, 위에서 설명한 다른 인쇄 회로 기판들(100b~100f) 중 어느 하나의 구조 또는 이들의 조합된 구조를 가질 수 있다. 상기 와이어(126)는 상부 개구부(28a) 안에서 노출되는 상부 도전 패턴(22a)과 직접 접할 수 있다. 상기 상부 개구부(28a)에 의해 노출된 상기 상부 도전 패턴들(22a)의 상부면과 측면은 도 37c처럼 산화방지막(33a)으로 덮일 수 있다. 이로써 상기 산화방지막(33a)은 상기 와이어(126)과 접할 수 있다. 상기 산화방지막(33a)은 금과 니켈 중 적어도 하나의 물질을 포함할 수 있다. 상기 산화방지막(33a)은 예를 들면 도금 공정으로 형성될 수 있다. 상기 산화방지막(33a)은 상기 상부 개구부(28a)에 의해 노출된 상기 상부 도전 패턴들(22a)의 표면의 산화를 방지할 수 있다.
도 38a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 38b는 도 38a의 'P7' 부분을 확대한 도면이다.
도 38a 및 도 38b를 참조하면, 본 반도체 패키지(200c)에서는 패키지 기판(102) 상에 반도체 칩(120)이 와이어(126)에 의해 와이어 본딩 방식으로 실장된다. 상기 패키지 기판(101)은 예시적으로 도 15의 인쇄 회로 기판(100a)과 동일한 구조를 가질 수 있다. 상부 개구부(28a) 안에서 상기 와이어(126)는 제 2 상부 접착 촉진막(24a)을 관통하여 상기 상부 도전 패턴(22a)과 접할 수 있다. 이때 상기 제 2 상부 접착 촉진막(24a)은 바람직하게는 0.1nm~10nm의 두께를 가질 수 있다. 그 외의 구조는 도 36a 및 36b를 참조하여 설명한 바와 동일/유사할 수 있다.
상기 반도체 패키지(200c)의 제조 과정은 다음과 같다. 먼저, 도 15의 인쇄 회로 기판(100a)과 동일한 패키지 기판(102)을 준비한다. 상기 패키지 기판(102) 상에 반도체 칩(120)을 부착시킨다. 그리고 상기 반도체 칩(120)의 단자와 상기 상부 도전 패턴(22a)을 와이어(126)로 연결시킬 수 있다. 상기 와이어(126)를 연결시키는 공정은 와이어가 삽입된 캐필러리를 이용하여 진행될 수 있다. 상기 상부 도전 패턴(22a) 상에 상기 와이어(126)를 부착시키고 끊어주기 위해 상기 상부 도전 패턴(22a) 상부면으로 상기 캐필러리에 의해 압력이 가해질 수 있다. 상기 제 2 상부 접착 촉진막(24a)이 0.1nm~10nm의 두께를 가질 경우, 상기 압력에 의해 상기 제 2 상부 접착 촉진막(24a)의 일부가 제거될 수 있다. 후속으로 몰드막(140)을 형성할 수 있다.
도 39는 본 발명의 실시예들에 따른 반도체 모듈의 단면도이다.
도 39를 참조하면, 본 반도체 모듈(1000)에서는 본 발명의 인쇄 회로 기판이 패키지 기판(101)과 보드(또는 모듈 기판, 300)으로 사용되는 예를 도시한다. 상기 보드(300) 상에 예를 들면 도 35a의 반도체 패키지(200)가 실장될 수 있다. 상기 패키지 기판(101)과 상기 보드(300)는 위에서 설명한 인쇄 회로 기판들(100~100f) 중 선택되는 어느 구조 또는 이들이 조합된 구조를 가질 수 있다.

Claims (20)

  1. 에폭시 함유부;
    상기 에폭시 함유부에 인접하는 제 1 구리 패턴; 및
    상기 에폭시 함유부와 제 1 구리 패턴 사이에 개재되는 제 1 접착 촉진막을 포함하는 인쇄 회로 기판.
  2. 제 1 항에 있어서,
    상기 제 1 접착 촉진막은 알루미늄산화막인 인쇄 회로 기판.
  3. 제 1 항에 있어서,
    상기 제 1 접착 촉진막과 상기 제 1 구리 패턴 사이에 개재되는 접착 보조막을 더 포함하는 인쇄 회로 기판.
  4. 제 3 항에 있어서,
    상기 접착 보조막은 티타늄, 티타늄산화막, 텅스텐, 코발트, 크롬, 구리산화막 중 적어도 하나인 인쇄 회로 기판.
  5. 제 1 항에 있어서,
    상기 에폭시 함유부는 프리프레그, 솔더레지스트 및 몰드막 중 하나인 인쇄 회로 기판.
  6. 제 1 항에 있어서,
    상기 에폭시 함유부는 제 1 기판 바디부 및 상기 제 1 기판 바디부를 덮는 보호막을 포함하고,
    상기 제 1 구리 패턴은 상기 제 1 기판 바디부와 상기 보호막 사이에 배치되고
    상기 제 1 접착 촉진막은 상기 보호막과 상기 제 1 구리 패턴 사이에 개재되는 인쇄 회로 기판.
  7. 제 6 항에 있어서,
    상기 제 1 기판 바디부는 상부면에 함몰부를 포함하고,
    상기 제 1 구리 패턴은 상기 함몰부 안에 배치되는 인쇄 회로 기판.
  8. 제 6 항에 있어서,
    상기 보호막은 상기 제 1 기판 바디부의 일부 또는 상기 제 1 구리 패턴의 일부를 노출시키는 개구부를 포함하고,
    상기 개구부에 의해 상기 보호막의 측벽과 상기 제 1 접착 촉진막의 측벽이 노출되는 인쇄 회로 기판.
  9. 제 8 항에 있어서,
    상기 제 1 접착 촉진막은 상기 개구부 안으로 연장되어 상기 제 1 기판 바디부를 덮는 인쇄 회로 기판.
  10. 제 6 항에 있어서,
    상기 제 1 구리 패턴은 상부면과 측면을 포함하고, 상기 제 1 접착 촉진막은 상기 제 1 구리 패턴의 상부면과 상기 보호막 사이 그리고 상기 제 1 구리 패턴의 측면과 상기 보호막 사이에 개재되는 인쇄 회로 기판.
  11. 제 10 항에 있어서,
    상기 제 1 접착 촉진막은 상기 제 1 구리 패턴의 상부면과 측면에서 일정한 두께를 가지는 인쇄 회로 기판.
  12. 제 6 항에 있어서,
    상기 제 1 구리 패턴은 상기 제 1 기판 바디부와 접하는 하부면을 가지며,
    상기 제 1 구리 패턴의 하부면의 표면 거칠기는 상기 제 1 구리 패턴의 상부면의 표면 거칠기보다 큰 인쇄 회로 기판.
  13. 제 12 항에 있어서,
    상기 제 1 구리 패턴의 하부면의 10점 평균 높이 거칠기(Rz)는 약 1.5㎛~10㎛이고,
    상기 제 1 구리 패턴의 상부면의 10점 평균 높이 거칠기(Rz)는 약 0~0.2㎛인 인쇄 회로 기판.
  14. 제 6 항에 있어서,
    상기 제 1 구리 패턴과 상기 제 1 기판 바디부 사이에 개재되는 제 2 접착 촉진막을 더 포함하는 인쇄 회로 기판.
  15. 제 14 항에 있어서,
    상기 제 1 기판 바디부를 관통하여 상기 제 1 구리 패턴과 전기적으로 연결되는 관통 비아; 및
    상기 관통 비아와 상기 제 1 기판 바디부 사이에 개재되는 제 3 접착 촉진막을 더 포함하는 인쇄 회로 기판.
  16. 제 15 항에 있어서,
    상기 제 3 접착 촉진막은 연장되어 상기 제 1 구리 패턴과 상기 관통 비아 사이에 개재되는 인쇄 회로 기판.
  17. 제 16 항에 있어서,
    상기 제 3 접착 촉진막은 상기 제 1 구리 패턴과 상기 관통 비아 사이에서 약 0.1nm~1nm의 두께를 가지는 인쇄 회로 기판.
  18. 패키지 기판; 및
    상기 패키지 기판 상에 실장되는 반도체 칩을 포함하되,
    상기 패키지 기판은:
    에폭시 함유부,
    상기 에폭시 함유부에 인접하는 구리 패턴, 및
    상기 에폭시 함유부와 구리 패턴 사이에 개재되는 접착 촉진막을 포함하는 반도체 패키지.
  19. 제 1 기판 바디부;
    상기 제 1 기판 바디부 상의 제 1 도전 패턴;
    상기 제 1 기판 바디부와 상기 제 1 도전 패턴을 덮는 보호막; 및
    상기 제 1 기판 바디부와 상기 제 1 도전 패턴 사이에 개재되는 제 1 접착 촉진막을 포함하는 인쇄 회로 기판.
  20. 제 1 기판 바디부;
    상기 제 1 기판 바디부 상의 제 1 도전 패턴;
    상기 제 1 기판 바디부를 관통하여 상기 제 1 도전 패턴과 전기적으로 연결되는 관통 비아; 및
    상기 관통 비아와 상기 제 1 기판 바디부 사이에 개재되는 제 1 접착 촉진막을 포함하는 인쇄 회로 기판.
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