JP2005244178A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】バリアメタル膜を伴うＣｕ膜の信頼性や電気的特性などを向上し得るとともに、信頼性や電気的特性などが向上された半導体装置を効率良く、かつ、容易に製造できる半導体装置の製造方法を提供する。
【解決手段】基板１上の絶縁膜内に形成された凹部５内に、第１のバリアメタル膜６、第２のバリアメタル膜７、および第３のバリアメタル膜８を順番に積層して設ける。各バリアメタル膜６，７，８は、それぞれ４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む。第２のバリアメタル膜７は、ＣＶＤ法およびＡＬＤ法の少なくとも一方の方法により成膜される。第３のバリアメタル膜８上に、大気開放せずにＣｕ膜９，１０を設けて凹部５を埋め込む。
【選択図】 図４

Description

本発明は、Ｃｕ膜を備える半導体装置の製造技術に係り、特にバリアメタル膜とともに絶縁膜に埋め込まれるＣｕ膜を備える半導体装置の製造方法に関する。
通常、半導体装置の内部に配線を設ける場合、配線が劣化し難くするために配線の周囲にバリアメタル膜を設ける（例えば特許文献１および２参照）。以下、一般的なＣｕ配線の形成方法について簡潔に説明する。
先ず、Ｃｕ配線を設ける層の層間絶縁膜に配線用の溝を形成する。Ｃｕ配線をその下層の配線層や拡散層などの導電層に接続する場合には、接続プラグ用の孔を配線用の溝に連通させて開孔する。例えば、配線用の溝と接続プラグ用の孔とを層間絶縁膜を貫通して一体に形成し、導電層の表面を露出させる。次に、配線用溝および接続プラグ用孔の内壁面、ならびに導電層の表面を覆って、ＰＶＤ法によりバリアメタル膜を設ける。次に、このバリアメタル膜上に、Ｃｕ配線の主要部となるＣｕ膜（Ｃｕ層）を設ける際の下地層となるシードＣｕ膜（Seed−Ｃｕ層）を設ける。続けて、このシードＣｕ膜上にＣｕ膜をＣｕめっき技術により成長させて、配線用溝および接続プラグ用孔の内部を埋め込む。次に、層間絶縁膜上のバリアメタル膜およびＣｕ膜をＣＭＰ法により研磨して除去し、Ｃｕからなる所望の埋め込み配線（ダマシン配線）を形成する。Ｃｕ配線の上にさらに上層配線を形成する場合には、Ｃｕ配線を覆って層間絶縁膜を設けた後、この層間絶縁膜に前述した方法と同様の方法により所望の上層配線を形成する。
特開平８−１７９２０号公報 特開２００１−２４４２６５号公報
一般に、シードＣｕ膜は、Ｃｕが凝集するのを防ぐために２５℃（室温）以下の低温で成膜される。それとともに、シードＣｕ膜上のＣｕ膜は室温でめっき成長される。ところが、このように低温で形成されたＣｕ膜（Ｃｕ配線、Ｃｕプラグ）は、結晶粒（グレイン）が小さいため、ストレスマイグレーションやエレクトロマイグレーションなどの不良に対する信頼性（耐性）が低い。そこで、それらの不良に対するＣｕ配線（Ｃｕプラグ）の信頼性を高めるために、通常は、Ｃｕめっき処理後に１００℃以上の高温でアニール処理を実施する。これにより、Ｃｕ膜の結晶粒成長を促進させて、Ｃｕ配線の信頼性を向上させる。
前述したように、Ｃｕめっき処理後のアニール処理は１００℃以上の高温で行われる。また、Ｃｕ配線上に上層配線を設ける場合、上層配線用の層間絶縁膜を成膜する際の温度も、一般に３５０℃以上の高温になる。Ｃｕ配線とバリアメタル膜との密着性が低い場合、それらのような高温の環境下にＣｕ配線が置かれると、Ｃｕ配線中のＣｕ原子および空間（Vacancy）がバリアメタル膜とシードＣｕ膜との界面に沿って移動する。また、Ｃｕ配線に接続されている下層配線がＣｕ配線である場合にも、Ｃｕヴィアプラグの周囲に設けられたバリアメタル膜と下層Ｃｕ配線との密着性が低いと、バリアメタル膜と下層Ｃｕ配線との界面において同様の現象が生じる。これらの結果、Ｃｕ配線や下層Ｃｕ配線中に空乏（ボイド：Void）が形成されて、それら各Ｃｕ配線の信頼性、品質、および電気的特性などが低下する。ひいては、半導体装置の信頼性、品質、性能、および歩留まりなどが低下する。
また、前述したように、シードＣｕ膜は基板を室温以下の低温に冷却しつつ成膜されるので、シードＣｕ膜を成膜する際に表面拡散現象を利用することができない。このため、シードＣｕ膜による接続プラグ用孔の内部の被覆率（カバレージ）が低下したり、あるいは配線用溝の開口部においてシードＣｕ膜によるオーバーハング部が大きく成長したりする。これらは、シードＣｕ膜を成膜した後に、Ｃｕ膜をめっき成長させて接続プラグ用孔および配線用溝を埋め込む際の障害となる。そこで、カバレージの低下やオーバーハング部の成長を抑制するために、バリアメタル膜としてＣＶＤ膜やＡＬＤ膜を用いる技術が試みられている。しかし、ＣＶＤ膜やＡＬＤ膜はシードＣｕ膜との密着性が低いため、Ｃｕ配線の形成プロセス（加熱プロセス）中においてＣｕ配線内にボイドが発生し易い。また、ＣＶＤ膜やＡＬＤ膜は、それらの下地層となる絶縁膜の種類や状態に敏感である。すなわち、ＣＶＤ膜やＡＬＤ膜を絶縁膜上に直接、安定して成膜することは難しい。このため、バリアメタル膜にＣＶＤ膜やＡＬＤ膜を単独で用いると、Ｃｕ配線の信頼性や品質が著しく低下するおそれが高い。
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、Ｃｕ膜を覆って絶縁膜内に埋め込まれるバリアメタル膜の膜質および成膜性、ならびにＣｕ膜とバリアメタル膜との密着性の改善を図ることにより、Ｃｕ膜の信頼性や電気的特性などを向上し得るとともに、このようなＣｕ膜を備えることにより信頼性や電気的特性などが向上された半導体装置を効率良く、かつ、容易に製造できる半導体装置の製造方法を提供することにある。
前記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、基板上に設けられた少なくとも１層の絶縁膜に形成された凹部内に、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む第１のバリアメタル膜をＰＶＤ法により設け、この第１のバリアメタル膜上に、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む第２のバリアメタル膜を、ＣＶＤ法およびＡＬＤ法の少なくとも一方の方法により大気開放せずに連続して設け、この第２のバリアメタル膜上に、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む第３のバリアメタル膜をＰＶＤ法により大気開放せずに連続して設け、この第３のバリアメタル膜上に、第１のＣｕ膜を大気開放せずに連続して設け、前記第１のＣｕ膜に加熱処理を施す、ことを特徴とするものである。
本発明の一態様に係る半導体装置の製造方法によれば、Ｃｕ膜を覆って絶縁膜内に埋め込まれるバリアメタル膜の膜質および成膜性、ならびにＣｕ膜とバリアメタル膜との密着性の改善を図ることができる。この結果、Ｃｕ膜の信頼性や電気的特性などを向上し得るとともに、このようなＣｕ膜を備えることにより信頼性や電気的特性などが向上された半導体装置を効率良く、かつ、容易に製造することができる。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図１２を参照しつつ説明する。図１〜図４は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。図５は、本実施形態に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真である。図６および図７は、それぞれ本実施形態に対する比較例としての背景技術に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真である。図８は、本実施形態に係るＣｕ配線および背景技術に係るＣｕ配線のシンター試験後の抵抗値をそれぞれグラフにして示す図である。図９は、本実施形態に係るＣｕヴィアプラグおよび背景技術に係るＣｕヴィアプラグのそれぞれのシンター試験後の抵抗値をグラフにして示す図である。図１０は、第２のバリアメタル膜としてＣＶＤ膜を用いた本実施形態に係るＣｕ配線と下層Ｃｕ配線との組み合わせ、および背景技術に係るＣｕ配線と下層Ｃｕ配線との組み合わせのＳＩＶ耐性の配線幅依存性をそれぞれグラフにして示す図である。図１１は、第２のバリアメタル膜としてＡＬＤ膜を用いた本実施形態に係るＣｕ配線と下層Ｃｕ配線との組み合わせ、および背景技術に係るＣｕ配線と下層Ｃｕ配線との組み合わせのＳＩＶ耐性の配線幅依存性をそれぞれグラフにして示す図である。図１２は、本実施形態に係るＣｕ配線および背景技術に係るＣｕ配線のエレクトロマイグレーション耐性試験によるＴＴＦをそれぞれグラフにして示す図である。
本実施形態においては、ＣＶＤ（Chemical Vapor Deposition）法もしくはＡＬＤ（Atomic Layer Deposition）法によるバリアメタル膜の成膜技術、シードＣｕ膜の成膜技術、およびめっき法によるＣｕ膜の成膜技術を用いて、バリアメタル膜により覆われたＣｕ配線を設ける。この際、ＣＶＤ法もしくはＡＬＤ法により成膜されるバリアメタル膜を間に挟んで、その両側にＰＶＤ（Physical Vapor Deposition）法により金属単体からなるバリアメタル膜を成膜する。これにより、ストレスによるボイド発生（Stress induced voiding：ＳＩＶ）やエレクトロマイグレーション（Electro Migration：ＥＭ）に対するＣｕ配線の耐性、すなわちＣｕ配線の信頼性を向上させる。ひいては、そのようなＣｕ配線を含むＣｕ多層配線構造を備える半導体装置のＳＩＶやＥＭに対する耐性、すなわちＣｕ多層配線構造を備える半導体装置の信頼性を向上させる。以下、詳しく説明する。
先ず、図１から図４を参照しつつ、本実施形態に係る半導体装置およびその製造方法について説明する。
図１（ａ）に示すように、半導体基板（シリコンウェーハ）１上に、例えばＳｉＯ2などからなる層間絶縁膜（Inter Level Dielectric：ＩＬＤ）２がＣＶＤ法により複数層に積層されて設けられている。半導体基板１には、図示しない素子分離領域や能動領域、あるいは各種半導体素子などが設けられている。各層間絶縁膜２のうち、第ｎ−１層目（ｎは２以上の整数）の層間絶縁膜（下層絶縁膜）２ａには、下層導電層としての第ｎ−１層目の下層Ｃｕ配線３が少なくとも１本設けられている。下層Ｃｕ配線３は、例えばＴｉの単層膜からなるバリアメタル膜４により覆われている。また、下層Ｃｕ配線３は、図示しない層間接続配線を介して、半導体基板１に設けられている能動領域や各種半導体素子などに電気的に接続されている。第ｎ−１層目の層間絶縁膜２ａの上には、第ｎ層目の層間絶縁膜２ｂが設けられている。以下、第ｎ層目以上の製造工程について説明する。
先ず、図１（ａ）に示すように、第ｎ層目の層間絶縁膜２ｂに、後述する第１〜第３の各バリアメタル膜６，７，８および第ｎ層目のＣｕ膜（Ｃｕ層）１２を設けるための凹部５を形成する。このＣｕ膜１２は、後述するように、互いに異なる成膜方法により成膜される第１のＣｕ膜９および第２のＣｕ膜１０から構成される。ただし、第２のＣｕ膜１０は、第１のＣｕ膜９に一体化されつつ成膜される。また、本実施形態においては、Ｃｕ膜１２を、第ｎ層目のＣｕ配線１２ａと、このＣｕ配線１２ａを下層Ｃｕ配線３に電気的に接続するＣｕヴィアプラグ１２ｂとから構成されるＣｕ導電層１２として形成する。すなわち、Ｃｕ配線１２ａを、下層Ｃｕ配線３に電気的に接続されて通電され、実際に配線として機能する、いわゆる実効配線として設ける。この際、Ｃｕ導電層１２を、Ｃｕ配線１２ａとＣｕヴィアプラグ１２ｂとが一体の、いわゆるデュアルダマシン構造に形成する。したがって、導電層用凹部５を、Ｃｕ配線１２ａを設けるための配線用凹部（配線溝）５ａと、Ｃｕヴィアプラグ１２ｂを設けるためのプラグ用凹部（ヴィアホール）５ｂとで構成する。それとともに、ヴィアホール５ｂを、配線溝５ａに連通させて一体に形成する。
具体的には、先ず、第ｎ層目の層間絶縁膜２ｂ上に図示しないヴィアホール形成用のレジストマスクを設け、予め定められたＣｕヴィアプラグ１２ｂのプラグパターンを層間絶縁膜２ｂの表面にパターニングする。続けて、例えばＲＩＥ法により、そのプラグパターンに沿って層間絶縁膜２ｂを下層Ｃｕ配線３の表面が露出するまでエッチングする。これにより、層間絶縁膜２ｂをその厚さ方向に沿って貫通して、所定のパターンからなるヴィアホール５ｂを形成する。この後、ヴィアホール形成用のレジストマスクを層間絶縁膜２ｂ上から剥離させて除去する。次に、ヴィアホール５ｂが形成された層間絶縁膜２ｂ上に図示しない配線溝形成用のレジストマスクを設け、予め定められたＣｕ配線１２ａの配線パターンを層間絶縁膜２ｂの表面にパターニングする。続けて、ＲＩＥ法により、その配線パターンに沿って層間絶縁膜２ｂをその厚さ方向の中間部までエッチングする。これにより、ヴィアホール５ｂに連通して、所定のパターンからなる配線溝５ａを形成する。この後、配線溝形成用のレジストマスクを層間絶縁膜２ｂ上から剥離させて除去する。このようにして、ヴィアホール５ｂが配線溝５ａに連通して一体化された第ｎ層目の導電層用凹部５を、第ｎ層目の層間絶縁膜２ｂ内に所定のパターンで形成する。
次に、第ｎ層目の導電層用凹部５内にバリアメタル膜１１およびＣｕ導電層１２を設ける。背景技術において説明したように、従来は、ＰＶＤ法によりバリアメタル膜およびシードＣｕ膜を真空中で連続して成膜する。そして、シードＣｕ膜を成膜した後、めっき法によりＣｕめっき膜をシードＣｕ膜上に成膜する。この後、層間絶縁膜やＣｕ膜などにアニール処理やＣＭＰ処理を施す。また、必要に応じて、Ｃｕ膜を覆ってさらに層間絶縁膜を設ける。これに対して、本実施形態においては、ＰＶＤ膜からなる第１および第３のバリアメタル膜６，８の間にＣＶＤ膜からなる第２のバリアメタル膜７を設ける。以下、具体的に説明する。
先ず、図１（ｂ）に示すように、第ｎ層目の層間絶縁膜２ｂの表面および下層Ｃｕ配線３の露出面を覆って、Ｔｉ単体からなる金属層（導電層）としての第１のバリアメタル膜（下層バリアメタル層）６を導電層用凹部５内に設ける。このＴｉ膜６は、ＰＶＤ法の一種であるスパッタリング法により、大気開放（大気曝露）されることなく約３ｎｍの膜厚に成膜される。
次に、図２（ａ）に示すように、第１のバリアメタル膜（Ｔｉ膜）６の表面上に、窒化金属化合物であるＴｉＳｉＮからなる第２のバリアメタル膜（中間バリアメタル層）７を設ける。このＴｉＳｉＮ膜７は、ＣＶＤ法により、大気開放されることなくＴｉ膜６に連続して約３ｎｍの膜厚に成膜される。このＴｉＳｉＮ膜７は、Ｔｉ膜６と同様に導電層である。
次に、図２（ｂ）に示すように、第２のバリアメタル膜（ＴｉＳｉＮ膜）７の表面上に、Ｔｉ単体からなる第３のバリアメタル膜（上層バリアメタル層）８を設ける。このＴｉ膜８は、ＰＶＤ法（スパッタリング法）により、大気開放されることなくＴｉＳｉＮ膜７に連続して約３ｎｍの膜厚に成膜される。
これまでの工程により、本実施形態に係る３層構造のバリアメタル膜１１を構成する第１〜第３の各バリアメタル膜６，７，８が、導電層用凹部５内に順次積層されて設けられる。各バリアメタル膜６，７，８は、具体的には真空中で連続して成膜される。したがって、各バリアメタル膜６，７，８には酸化物層が形成されていない。
次に、図３（ａ）に示すように、金属層である第３のバリアメタル膜（Ｔｉ膜）８の表面上に、第１のＣｕ膜９を設ける。この第１のＣｕ膜９は、後述する第２のＣｕ膜１０を設けるためのシード層（下地層）となる。第１のＣｕ膜（シードＣｕ膜、Ｃｕ下地膜）９は、ＰＶＤ法（スパッタリング法）により、大気開放されることなくＴｉ膜８に連続して薄膜形状に成膜される。すなわち、第１のＣｕ膜９は、第１〜第３の各バリアメタル膜６，７，８に連続して真空中で成膜される。なお、後述するように、第１のＣｕ膜９を成膜する際には、半導体基板１の温度を２５℃以上に設定してもよい。
次に、図３（ｂ）に示すように、第１のＣｕ膜９の表面上に第２のＣｕ膜１０を設ける。この第２のＣｕ膜１０は、Ｃｕ導電層の主要部であるＣｕ導電層本体となる。第２のＣｕ膜１０は、その下地層である第１のＣｕ膜９をシード層（seed layer）として、その表面上にめっき法により成膜される。具体的には、第２のＣｕ膜としてのＣｕめっき膜１０は、シードＣｕ膜９と合わせた膜厚が約８００ｎｍになるまで、シードＣｕ膜９に一体化されつつめっき成長される。これにより、配線溝５ａおよびヴィアホール５ｂからなる導電層用凹部５の内側を、第１〜第３の各バリアメタル膜６，７，８、ならびにシードＣｕ膜９およびＣｕめっき膜１０により埋め込む。導電層用凹部５の埋め込みが終了した後、層間絶縁膜２ｂおよび各膜６〜１０などに、加熱温度を約１５０℃、加熱時間を約６０分間に設定してアニール処理を施す。
次に、図４（ａ）に示すように、導電層用凹部５の外側の不要な第１〜第３の各バリアメタル膜６，７，８、ならびにシードＣｕ膜９およびＣｕめっき膜１０を除去する。具体的には、層間絶縁膜２ｂ上の各膜６〜１０にＣＭＰ処理を施すことにより、層間絶縁膜２ｂ上の各膜６〜１０を研磨して除去する。これにより、導電層用凹部５の内側にのみ、第１〜第３の各バリアメタル膜６，７，８、ならびにシードＣｕ膜９およびＣｕめっき膜１０を残す。すなわち、Ｃｕ配線１２ａとＣｕヴィアプラグ１２ｂとが一体に形成されたデュアルダマシン構造からなるＣｕ導電層１２を、第１〜第３の各バリアメタル膜６，７，８の３層構造からなるバリアメタル膜１１により覆って導電層用凹部５内に設ける。以下の説明においては、Ｃｕ導電層１２を、Ｃｕデュアルダマシン配線１２と称することとする。
次に、図４（ｂ）に示すように、バリアメタル膜１１およびＣｕデュアルダマシン配線１２を覆って、第ｎ層目の層間絶縁膜２ｂの表面上にＣＶＤ法により第ｎ＋１層目の層間絶縁膜（上層絶縁膜）２ｃを設ける。以後、予め決められている所定の工程を経て、図４（ｂ）に示す配線構造を有する所望の半導体装置１３を得る。すなわち、Ｃｕ多層配線構造として、下層Ｃｕ配線３およびＣｕデュアルダマシン配線１２からなる２層のＣｕ積層配線構造を有する本実施形態の半導体装置１３を得る。
次に、図５〜図１２を参照しつつ、前述した本実施形態に係る半導体装置の製造方法により製造された半導体装置の信頼性、品質、および電気的特性等を調べるために、本発明者らが行った幾つかの実験およびその結果について説明する。
第１に、図５〜図７を参照しつつ、シードＣｕ膜におけるＣｕの凝集を調べた実験およびその結果について説明する。この実験は、バリアメタル膜とその表面上に設けられるシードＣｕ膜（シードＣｕ層）との密着性を調べるために行われた。具体的には、シードＣｕ膜を成膜する前に、バリアメタル膜を大気開放した場合と、バリアメタル膜を大気開放しなかった場合とで、バリアメタル膜上のシードＣｕ膜におけるＣｕの凝集状態を比較した。このＣｕの凝集試験を行うに際して、本発明者らは次に述べる第１〜第３の３つのサンプル１４，１０１，１０２を用意した。
先ず、図５（ａ）〜（ｃ）に示す第１のサンプル１４は、シードＣｕ膜９までを、前述した本実施形態に係る半導体装置の製造方法と同様の方法により成膜したものである。具体的には、先ず、層間絶縁膜に相当するＳｉＯ2膜のべた膜上に、第１のバリアメタル膜に相当するＰＶＤ−Ｔｉ膜のべた膜、第２のバリアメタル膜に相当するＣＶＤ−ＴｉＳｉＮ膜のべた膜、および第３のバリアメタル膜に相当するＰＶＤ−Ｔｉ膜のべた膜を、真空中で連続して設けた。続けて、ＰＶＤ−シードＣｕ膜（ＰＶＤ−Seed−Ｃｕ膜）９のべた膜を、ＰＶＤ−Ｔｉ膜上に真空中で連続して設けた。このように、第１のサンプル１４は、大気曝露（大気開放）されずに連続して成膜されたＰＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＳｉＮ膜、ＰＶＤ−Ｔｉ膜、およびＰＶＤ−Seed−Ｃｕ膜９の各べた膜が、ＳｉＯ2膜のべた膜上に積層されて設けられた構造を有している。このような構造を、ＳｉＯ2膜／ＰＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＳｉＮ膜／ＰＶＤ−Ｔｉ膜／ＰＶＤ−Seed−Ｃｕ膜９、と表記することとする。なお、前文において、「／」はその前後の膜を成膜する際に大気曝露が無いことを示すものである。また、図５（ａ）〜（ｃ）に示す写真においては、前記構造のうち、ＰＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＳｉＮ膜／ＰＶＤ−Ｔｉ膜が一体化したバリアメタル膜１１およびＰＶＤ−Seed−Ｃｕ膜９が写っており、ＳｉＯ2膜は写っていない。この第１のサンプル１４は、本実施形態に係る第１の実施例となる。
次に、図６（ａ）〜（ｃ）に示す第２のサンプル１０１は、第３のバリアメタル膜としてのＰＶＤ−Ｔｉ膜までを、前述した本実施形態に係る半導体装置の製造方法と同様の方法により成膜したものである。具体的には、先ず、層間絶縁膜に相当するＳｉＯ2膜のべた膜上に、第１のバリアメタル膜に相当するＰＶＤ−Ｔｉ膜のべた膜、第２のバリアメタル膜に相当するＣＶＤ−ＴｉＳｉＮ膜のべた膜、および第３のバリアメタル膜に相当するＰＶＤ−Ｔｉ膜のべた膜を、真空中で連続して設けた。続けて、ＰＶＤ−Seed−Ｃｕ膜１０３を成膜するのに先立って、第３のバリアメタル膜に相当するＰＶＤ−Ｔｉ膜を大気曝露して、その表層部に酸化物層を形成した。この後、酸化物層が形成されたＰＶＤ−Ｔｉ膜上に、ＰＶＤ−Seed−Ｃｕ膜１０３のべた膜を真空中で設けた。すなわち、第２のサンプル１０１は、大気曝露されたＰＶＤ−Ｔｉ膜の上にＰＶＤ−Seed−Ｃｕ膜１０３が成膜されている点を除いては、第１のサンプル１４と略同じ構造を有している。このような構造を、ＳｉＯ2膜／ＰＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＳｉＮ膜／ＰＶＤ−Ｔｉ膜／／ＰＶＤ−Seed−Ｃｕ膜１０３、と表記することとする。なお、前文において、「／／」はその前後の膜を成膜する際に大気曝露が有ることを示すものである。また、図６（ａ）〜（ｃ）に示す写真においては、前記構造のうち、ＰＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＳｉＮ膜／ＰＶＤ−Ｔｉ膜が一体化したバリアメタル膜１０５およびＰＶＤ−Seed−Ｃｕ膜１０３が写っており、ＳｉＯ2膜は写っていない。この第２のサンプル１０１は、本実施形態に係る第１の実施例である第１のサンプル１４に対する第１の比較例となる。
そして、図７（ａ）〜（ｃ）に示す第３のサンプル１０２は、背景技術において説明した半導体装置の製造方法と略同様の方法により作成したものである。具体的には、先ず、層間絶縁膜に相当するＳｉＯ2膜のべた膜上に、バリアメタル膜に相当するＰＶＤ−Ｔａ膜１０４のべた膜を真空中で設けた。続けて、大気開放することなく、ＰＶＤ−Seed−Ｃｕ膜１０６のべた膜をＰＶＤ−Ｔａ膜１０４上に真空中で連続して設けた。このように、第３のサンプル１０２は、大気曝露されずに連続して成膜されたＰＶＤ−Ｔａ膜１０４およびＰＶＤ−Seed−Ｃｕ膜１０６の各べた膜が、ＳｉＯ2膜のべた膜上に積層されて設けられた構造を有している。このような構造を、ＳｉＯ2膜／ＰＶＤ−Ｔａ膜１０４／ＰＶＤ−Seed−Ｃｕ膜１０６、と表記することとする。また、図７（ａ）〜（ｃ）に示す写真においては、前記構造のうち、ＰＶＤ−Ｔａ膜１０４およびＰＶＤ−Seed−Ｃｕ膜１０６が写っており、ＳｉＯ2膜は写っていない。この第３のサンプル１０２は、本実施形態に係る第１の実施例である第１のサンプル１４に対する第２の比較例となる。
この試験では、先ず、前述した第１〜第３の各サンプル１４，１０１，１０２を、約２００℃および約３００℃でそれぞれ約１時間ずつアニールした。この後、アニール処理された各サンプル１４，１０１，１０２の各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６の表面をＳＥＭで観察した。それとともに、アニール処理を施さなかった各サンプル１４，１０１，１０２の各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６の表面をＳＥＭで観察した。一般的に、各バリアメタル膜（ＰＶＤ−Ｔｉ膜、ＰＶＤ−Ｔａ膜）と各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６との密着性が弱くなるにつれて、各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６のＣｕはアニール処理により凝集し易くなる。図５〜図７には、アニール処理前、約２００℃でのアニール処理後、および約３００℃でのアニール処理後の、各サンプル１４，１０１，１０２の表面をＳＥＭで観察した結果を示す。
図５（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置の製造方法により作成された第１のサンプル１４では、アニール処理前、約２００℃でのアニール処理後、および約３００℃でのアニール処理後の、いずれの状態においてもＰＶＤ−Seed−Ｃｕ膜９上にＣｕの凝集は殆ど観察されなかった。
また、図６（ａ）に示すように、ＰＶＤ−Ｔｉ膜が大気曝露された後にＰＶＤ−Seed−Ｃｕ膜１０３が成膜された第２のサンプル１０１では、アニール処理前はＰＶＤ−Seed−Ｃｕ膜１０３上にＣｕの凝集は殆ど観察されなかった。ところが、図６（ｂ）に示すように、約２００℃でのアニール処理後では、ＰＶＤ−Seed−Ｃｕ膜１０３上に部分的にＣｕの凝集が観察された。さらに、図６（ｃ）に示すように、約３００℃でのアニール処理後では、ＰＶＤ−Seed−Ｃｕ膜１０３上に略全面的に散らばってＣｕの凝集１０７が観察された。また、この約３００℃でのアニール処理により発生したＣｕの凝集部分１０７は、約２００℃でのアニール処理により発生したＣｕの凝集部分１０７より大きかった。
そして、図７（ａ）および（ｂ）に示すように、背景技術に係る半導体装置の製造方法により作成された第３のサンプル１０２では、アニール処理前および約２００℃でのアニール処理後では、ＰＶＤ−Seed−Ｃｕ膜１０６上にＣｕの凝集は殆ど観察されなかった。ところが、図７（ｃ）に示すように、約３００℃でのアニール処理後では、ＰＶＤ−Seed−Ｃｕ膜１０６上に略全面的に散らばってＣｕの凝集１０８が観察された。この第３のサンプル１０２の約３００℃でのアニール処理により発生したＣｕの凝集部分１０８は、図６（ｃ）に示す第２のサンプル１０１の約３００℃でのアニール処理により発生したＣｕの凝集部分１０７に比べて著しく大きかった。
このようなＣｕの凝集試験の結果により、次に述べることが分かった。ＰＶＤ−Ｔｉ膜（第３のバリアメタル膜）とＰＶＤ−Seed−Ｃｕ膜９とを大気曝露すること無く連続して成膜すると、図５（ｃ）に示すように、ＰＶＤ−Seed−Ｃｕ膜９に約３００℃でアニール処理を施してもＣｕの凝集が発生しない。また、図示は省略するが、本発明者らが行った追試験によれば、ＰＶＤ−Ｔｉ膜とＰＶＤ−Seed−Ｃｕ膜９とを大気曝露すること無く連続して成膜すると、ＰＶＤ−Seed−Ｃｕ膜９に約４５０℃でアニール処理を施してもＣｕの凝集が発生していなかった。
また、図５（ａ）〜（ｃ）に示すＰＶＤ−Ｔｉ膜およびＰＶＤ−Seed−Ｃｕ膜９を大気曝露させずに連続して成膜した第１のサンプル１４と、図７（ａ）〜（ｃ）に示すＰＶＤ−Ｔａ膜およびＰＶＤ−Seed−Ｃｕ膜１０６を大気曝露させずに連続して成膜した第３のサンプル１０２とを比較した。すると、図５（ａ）および（ｂ）ならびに図７（ａ）および（ｂ）に示すように、第１のサンプル１４および第３のサンプル１０２ともに、約２００℃まではアニール処理を施してもＣｕの凝集が発生しなかった。ところが、第１および第３の各サンプル１４，１０２に約３００℃でアニール処理を施すと、図５（ｃ）に示すように第１のサンプル１４ではＣｕの凝集が発生しないが、図７（ｃ）に示すように第３のサンプル１０２ではＣｕの凝集１０８が発生していた。すなわち、ＰＶＤ−Seed−Ｃｕ膜およびその下地層を大気曝露させずにＰＶＤ法により連続して成膜した場合でも、下地層の材質の違いにより、Ｃｕの凝集の発生温度が異なることが分かった。この下地層の材質や成膜プロセスの差が、後述するシンター、ＳＩＶ、あるいはＥＭに対するＣｕ配線（Ｃｕ導電層）の信頼性（耐性）を調べるための各種試験における結果の差につながっていると考えられる。
さらに、図６（ａ）〜（ｃ）から明らかなように、ＰＶＤ−Ｔｉ膜上にＰＶＤ−Seed−Ｃｕ膜１０３を成膜する場合でも、ＰＶＤ−Seed−Ｃｕ膜１０３を成膜する前にＰＶＤ−Ｔｉ膜を大気曝露すると、約２００℃からＣｕの凝集が徐々に発生していた。この結果より、ＰＶＤ−Ｔｉ膜の表層部に酸化物層が形成されると、ＰＶＤ−Ｔｉ膜とＰＶＤ−Seed−Ｃｕ膜１０３との密着性は劣化（低下）することが分かった。ひいては、表層部に酸化物層が形成されたＴｉ膜上にＣｕ膜を成膜して形成した配線を有する半導体装置は、その信頼性が劣化することが予想される。
背景技術において記述した前記特許文献２には、Ｃｕ配線とＣＶＤ膜やＡＬＤ膜との密着性の低さを改善するために、ＣＶＤ膜やＡＬＤ膜とシードＣｕ膜との間にＴｉ酸化層を設ける技術が開示されている。この技術は、前述した第２のサンプルと同様の方法によりバリアメタル膜およびシードＣｕ膜を成膜するものである。具体的には、シードＣｕ膜を成膜するのに先立って、ＣＶＤ膜やＡＬＤ膜の上にＴｉ膜を成膜する。続けて、Ｔｉ膜を大気暴露することにより、Ｔｉ膜の表層部にＴｉ酸化層を形成する。この後、Ｔｉ酸化層の上にシードＣｕ膜を成膜する。これにより、ＣＶＤ膜やＡＬＤ膜からなるバリアメタル膜とシードＣｕ膜との密着性を向上させて、Ｃｕ配線の信頼性、ひいては半導体装置の信頼性などの改善を図るものである。
ところが、本発明者らが行った本実験によれば、図６（ａ）〜（ｃ）から明らかなように、Ｔｉ膜とシードＣｕ膜との界面に大気開放による酸化層が存在すると、Ｃｕの凝集を抑制することは殆ど不可能であった。すなわち、半導体装置の信頼性劣化の程度を改善することが極めて困難であることが分かった。
なお、図５〜図７においては、各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６に対するアニール温度を、約２００℃および３００℃に設定した場合の試験結果（データ）を載せている。一方、背景技術において説明したように、Ｃｕ配線となるＰＶＤ−Seed−Ｃｕ膜を成膜した後のアニール処理は、一般に３５０℃以上の高温で行われる。これに対し、前述したように、本実施形態に係る第１のサンプル１４は、アニール処理の温度を約４５０℃まで上げてもＣｕの凝集が発生せず、約４５０℃の高温でもアニール処理が可能である。すなわち、第１のサンプル１４は、約４５０℃の高温でもＰＶＤ−Seed−Ｃｕ膜の膜質を適正な状態に保持し得る耐性（信頼性）を有している。
また、以上説明した第１〜第３の各サンプル１４，１０１，１０２において、各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６には、膜厚が約１０ｎｍからなるＣｕのべた膜を共通して用いた。これら各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６の約１０ｎｍという膜厚は、実際の半導体デバイスで使用することを目的として設定した値ではない。一般的に、Ｃｕの凝集はＣｕ膜が薄くなるに連れて起こり易くなる。したがって、Ｃｕの凝集を加速させて各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６間のＣｕの凝集状態の比較を容易にするために、各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６をそれらの膜厚が約１０ｎｍの薄肉形状に成膜したものである。
このように、この第１の実験は、あくまでも各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６を薄膜に形成して、Ｃｕが凝集し易くさせた状態（加速状態）での加速実験である。すなわち、様々な材質や成膜プロセスにより成膜された各種のバリアメタル膜上に設けられた各ＰＶＤ−Seed−Ｃｕ膜９，１０３，１０６同士におけるＣｕの凝集状態を、容易に比較できるようにすることを目的としたものである。
第２に、図８および図９を参照しつつ、Ｃｕ導電層における電気的特性を調べた実験およびその結果について説明する。この実験は、Ｃｕ導電層に直接接触するＴｉ膜の表層部に酸化物層を形成しなくても、Ｔｉ／Ｃｕ反応によるＣｕ導電層の主要箇所における抵抗値上昇のおそれが殆どないことを検証するために行われた。具体的には、例えばＣｕ導電層を形成する際のＣＭＰによりＣｕ導電層が設けられる層間絶縁膜に与えられたダメージを回復させるためのアニール処理の温度、すなわちシンター処理の温度を通常の約３７０℃から約４００℃に上げて処理を行った。これにより、Ｔｉ膜とＣｕ導電層との間で反応（Ｔｉ／Ｃｕ反応）を起こさせ、この反応がＣｕ導電層の主要箇所における抵抗値にどのような影響を与えるかを見積もった。このシンター処理（シンター試験）を行うに際して、本発明者らは次に述べる第４および第５の２つのサンプルを用意した。
先ず、図示は省略するが、第４のサンプルは、前述したＣｕ凝集試験で用いた第３のサンプル１０２と同様に、背景技術に係る半導体装置の製造方法により作成したものである。すなわち、層間絶縁膜に形成した凹部内に、先ず、下層バリアメタル膜としてのＰＶＤ−ＴａＮ膜を真空中で設けた。続けて、大気開放することなく、上層バリアメタル膜としてのＰＶＤ−Ｔａ膜をＰＶＤ−ＴａＮ膜上に真空中で連続して積層して設けた。さらに、大気開放することなく、ＰＶＤ−Ｔａ膜上にシードＣｕ膜をＰＶＤ法により真空中で連続して積層して設けた。このように、第４のサンプルは、大気曝露されずに連続して成膜されたＰＶＤ−ＴａＮ膜／ＰＶＤ−Ｔａ膜からなる２層構造のバリアメタル膜を有する。なお、ＰＶＤ−ＴａＮ膜およびＰＶＤ−Ｔａ膜は、それらの膜厚をともに約１０ｎｍに成膜された。この第４のサンプルは、本実施形態に係る第２の実施例である後述する第５のサンプルに対する、第３の比較例となる。
次に、第５のサンプルは、前述したＣｕ凝集試験で用いた第１のサンプル１４と同様に、本実施形態に係る半導体装置の製造方法により作成したものである。すなわち、層間絶縁膜に形成した凹部内に、先ず、下層バリアメタル膜としてのＰＶＤ−Ｔｉ膜を真空中で設けた。続けて、大気開放することなく、中間バリアメタル膜としてのＣＶＤ−ＴｉＳｉＮ膜をＰＶＤ−Ｔｉ膜上に真空中で連続して積層して設けた。続けて、大気開放することなく、上層バリアメタル膜としてのＰＶＤ−Ｔｉ膜をＣＶＤ−ＴｉＳｉＮ膜上に真空中で連続して積層して設けた。さらに、大気開放することなく、ＰＶＤ−Ｔｉ膜上にシードＣｕ膜をＰＶＤ法により真空中で連続して積層して設けた。このように、第５のサンプルは、大気曝露されずに連続して成膜されたＰＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＳｉＮ膜／ＰＶＤ−Ｔｉ膜からなる３層構造のバリアメタル膜を有する。なお、上層および下層の各ＰＶＤ−Ｔｉ膜は、それらの膜厚をともに約６ｎｍに成膜された。それとともに、ＣＶＤ−ＴｉＳｉＮ膜は、その膜厚を約３ｎｍに成膜された。各ＰＶＤ−Ｔｉ膜の膜厚を、約６ｎｍと通常よりも厚肉に設定することにより、Ｔｉ／Ｃｕ反応を感度良く測定することができた。この第５のサンプルは、本実施形態に係る第２の実施例となる。
なお、以上説明した第４および第５の各サンプルにおいて、試験結果の比較を容易にするためにＣｕ導電層の構造を共通化した。具体的には、第４および第５の各サンプルのＣｕ導電層の構造を、図４（ｂ）に示す半導体装置１３と同様のデュアルダマシン構造とした。それとともに、Ｃｕ導電層１２を下層Ｃｕ導電層３に電気的に接続して、２層配線構造とした。そして、Ｃｕ導電層１２のうち、図４（ｂ）中実線矢印Ｗ２で示すＣｕ配線１２ａの幅を、約０．１４μｍに設定した。また、Ｃｕ配線１２ａの長さを約１．７ｍｍに設定した。さらに、Ｃｕ導電層１２のうち、図４（ｂ）中実線矢印Ｗ３で示すＣｕヴィアプラグ１２ｂの直径を、約０．１４μｍに設定した。
この試験では、前述した第４のサンプルに対して、約３７０℃で所定時間シンター処理を施した。この試験を（Ａ）とする。また、前述した第５のサンプルに対しては、約３７０℃および約４００℃の２通りの温度で所定時間シンター処理を施した。ここで、第５のサンプルに対して約３７０℃でシンター処理を施した試験を（Ｂ）とする。また、第５のサンプルに対して約４００℃でシンター処理を施した試験を（Ｃ）とする。この約４００℃という加熱温度は、Ｔｉ膜とＣｕ導電層との間の反応を活性化させるための、いわゆる加速条件である。このように、第４および第５の各サンプルに約３７０℃または約４００℃でシンター処理を施した後、それら各サンプルの配線部およびヴィアプラグにおける抵抗値を測定した。また、そのような処理を複数回行った。その結果を、図８および図９に示す。
図８に示すように、配線抵抗の最大値は（Ａ）が最も高かった。それとともに、配線抵抗の測定値のばらつきも（Ａ）が最も大きかった。これに対して、配線抵抗の最大値は（Ｂ）が最も低かった。それとともに、配線抵抗の測定値のばらつきも（Ｂ）が最も小さかった。（Ｃ）の配線抵抗の最大値および配線抵抗の測定値のばらつきは、ともに（Ａ）と（Ｂ）との中間であった。
また、図９に示すように、ヴィアプラグ抵抗の最大値は（Ａ）が最も高かった。しかし、（Ａ）のヴィアプラグ抵抗の測定値のばらつきは、（Ｂ）と（Ｃ）との中間であった。これに対して、ヴィアプラグ抵抗の最大値は（Ｃ）が最も低かった。それとともに、ヴィアプラグ抵抗の測定値のばらつきも（Ｃ）が最も小さかった。また、（Ｂ）のヴィアプラグ抵抗の最大値は、（Ａ）と（Ｃ）との中間であった。
このように、本実施形態によれば、Ｃｕ導電層およびバリアメタル膜に加熱処理を施す際の温度（熱履歴）を約４００℃以下に設定することにより、配線部およびヴィアプラグにおける抵抗値を、従来に比較して十分低い値に抑えることができることが分かった。すなわち、ＰＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＳｉＮ膜／ＰＶＤ−Ｔｉ膜／シードＣｕ膜を大気曝露せずに連続して成膜することにより、Ｃｕ導電層に直接接触するＴｉ膜の表層部に酸化物層を形成することなくＴｉ／Ｃｕ反応を抑制できる。この結果、Ｃｕ配線部やＣｕヴィアプラグなど、Ｃｕ導電層の主要箇所において、Ｔｉ／Ｃｕ反応に起因する抵抗値の上昇を殆ど無くすことができる。
第３に、図１０を参照しつつ、Ｃｕ導電層におけるストレスによるボイドの発生（Stress Induced Voiding：ＳＩＶ）に対する耐性（信頼性）を調べた実験およびその結果について説明する。このＳＩＶ試験を行うに際して、本発明者らは大別して次に述べる第６および第７の２つのサンプルを用意した。
先ず、図示は省略するが、第６のサンプルは、背景技術に係る半導体装置の製造方法により、前述したシンター試験で用いた第４のサンプルと殆ど同じ２層配線構造に作成されたものである。すなわち、第６のサンプルにおいては、ＰＶＤ−ＴａＮ膜およびＰＶＤ−Ｔａ膜の各バリアメタル膜を、大気開放することなく、それらの膜厚をともに約１０ｎｍに成膜した。また、図４（ｂ）中実線矢印Ｗ３で示すＣｕヴィアプラグの直径を、約０．１４μｍに設定した。ただし、図４（ｂ）中実線矢印Ｗ１で示す下層Ｃｕ配線の幅および図４（ｂ）中実線矢印Ｗ２で示すＣｕ配線の幅を、それぞれ約０．４２μｍ、約１μｍ、約２μｍ、約５μｍ、約１０μｍ、および約２５μｍの６つの異なる大きさに設定して組み合わせた。具体的には、図１０に示すように、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２の組み合わせを変えることにより、（１）〜（７）までの７種類の第６のサンプルを用意した。これら７種類の第６のサンプルは、本実施形態に係る第３の実施例である後述する第７のサンプルに対する、第４の比較例となる。
次に、第７のサンプルは、本実施形態に係る半導体装置の製造方法により、中間バリアメタル膜としてＣＶＤ−ＴｉＳｉＮ膜を用いて、前述したシンター試験で用いた第５のサンプルと殆ど同じ２層配線構造に作成されたものである。例えば、Ｃｕヴィアプラグ１２ｂの直径Ｗ３を、約０．１４μｍに設定した。ただし、第７のサンプルにおいては、ＰＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＳｉＮ膜、およびＰＶＤ−Ｔｉ膜を、大気開放することなく、それらの膜厚を全て約３ｎｍに成膜した。また、前述した第６のサンプルと同様に、下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２を、それぞれ約０．４２μｍ、約１μｍ、約２μｍ、約５μｍ、約１０μｍ、および約２５μｍの６つの異なる大きさに設定して組み合わせた。具体的には、図１０に示すように、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２の組み合わせを変えることにより、（８）〜（１４）までの７種類の第７のサンプルを用意した。これら７種類の第７のサンプルは、本実施形態に係る第３の実施例となる。
このＳＩＶ試験では、前述したように第６および第７の各サンプルのヴィアプラグの直径Ｗ３を約０．１４μｍに固定して、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を変化させて、ストレスによる不良発生率の傾向を調べた。この際、先ず、第６および第７の各サンプルを図示しない恒温槽内で約２２５℃の温度に約１０００時間保持した。この後、それぞれ約０．４２μｍ〜約２５μｍの範囲に設定された配線幅Ｗ１，Ｗ２からなる、下層Ｃｕ配線およびＣｕ配線を組み合わせた評価パターンを測定した。ここで、（１）〜（７）までの７種類の第６のサンプルに対して行ったＳＩＶ試験を（Ｄ）とする。また、（８）〜（１４）までの７種類の第７のサンプルに対して行ったＳＩＶ試験を（Ｅ）とする。これらのＳＩＶ試験（Ｄ）および（Ｅ）の試験結果を図１０に示す。
一般的に、配線幅が広い程ストレスの掛かり方が大きくなるので、不良発生率が上昇することが知られている。また、図１０に示すように（６）および（１３）のサンプル、ならびに（７）および（１４）サンプルでは、それら以外のサンプルと異なり、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を敢えて互いに異なる大きさに設定した。このような設定により、ＳＩＶによる不良は、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２のどちらに起因するものなのかを検証した。
図１０に示すグラフから明らかなように、ＳＩＶ試験（Ｄ）では、（５）の下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２がともに２５μｍのサンプルで不良発生率が増加している。これに対して、ＳＩＶ試験（Ｅ）では、（１２）の下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２がともに２５μｍのサンプルでも、その不良発生率は極めて低いことが分かった。また、ＳＩＶ試験（Ｄ）では、（１）〜（７）までのサンプルのうち、（３）、（４）、および（７）のサンプルで不良発生率が殆ど０であった。これに対して、ＳＩＶ試験（Ｅ）では、（８）〜（１４）までのサンプルのうち、前述した（１２）を除く全てのサンプルで不良発生率が殆ど０であった。この結果により、本実施形態によれば、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２のそれぞれの大きさに拘らず、抵抗上昇による不良発生率を従来に比べて大幅に低減できることが分かった。すなわち、本実施形態によれば、従来よりもＳＩＶ信頼性（ＳＩＶ耐性）を大幅に向上させることができることが分かった。
また、ＳＩＶ試験（Ｄ）では、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を敢えて互いに異なる大きさに設定した（６）および（７）のサンプルのうち、（７）のサンプルはその不良発生率が殆ど０であった。これに対して、ＳＩＶ試験（Ｅ）では、同じく下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を敢えて互いに異なる大きさに設定した（１３）および（１４）のサンプルは、いずれもそれらの不良発生率が殆ど０であった。この結果により、ＳＩＶに起因する不良は、下層Ｃｕ配線の幅Ｗ１の大きさよりも、むしろＣｕ配線の幅Ｗ２の大きさに起因することが分かった。さらに、本発明者らが行った追試験によれば、シードＣｕ膜を成膜するのに先立ってこのシードＣｕ膜と直接接触するバリアメタル膜を大気曝露すると、（１）〜（７）までの全ての第６のサンプル、および（８）〜（１４）までの全ての第７のサンプルにおいて、不良発生率が大幅に上昇することが分かった。すなわち、シードＣｕ膜を成膜するのに先立ってこのシードＣｕ膜と直接接触するバリアメタル膜を大気曝露すると、バリアメタル膜の構造や膜質に拘らず、ＳＩＶによる不良発生率が大幅に上昇することが分かった。
第４に、前述した第３の試験と同様に、図１１を参照しつつ、Ｃｕ導電層におけるＳＩＶに対する耐性を調べた実験およびその結果について説明する。このＳＩＶ試験を行うに際して、本発明者らは大別して次に述べる第８および第９の２つのサンプルを用意した。
先ず、図示は省略するが、第８のサンプルは、背景技術に係る半導体装置の製造方法により、前述したＳＩＶ試験で用いた第６のサンプルと全く同じ２層配線構造に作成されたものである。すなわち、図１１に示すように、この第８のサンプルにおいても、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を、それぞれ約０．４２μｍ、約１μｍ、約２μｍ、約５μｍ、約１０μｍ、および約２５μｍの６つの異なる大きさに設定して組み合わせた。すなわち、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を、それぞれ約０．４２μｍ〜約２５μｍの範囲で変えて組み合わせることにより、前述した第６のサンプルと同じ設定からなる（１５）〜（２１）までの７種類の第８のサンプルを用意した。また、これら（１５）〜（２１）までの７種類の第８のサンプルにおいても、それぞれのＣｕヴィアプラグの直径Ｗ３を、前述した第６のサンプルと同じ約０．１４μｍに設定した。これら７種類の第８のサンプルは、本実施形態に係る第４の実施例である後述する第９のサンプルに対する、第５の比較例となる。
次に、第９のサンプルは、本実施形態に係る半導体装置の製造方法により、中間バリアメタル膜としてＡＬＤ−ＴａＮ膜を用いて、前述したＳＩＶ試験で用いた第７のサンプルと殆ど同じ２層配線構造に作成されたものである。すなわち、第９のサンプルにおいては、ＰＶＤ−Ｔｉ膜、ＡＬＤ−ＴａＮ膜、およびＰＶＤ−Ｔｉ膜を、大気開放することなく連続して成膜した。また、図１１に示すように、この第９のサンプルにおいても、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を、それぞれ約０．４２μｍ、約１μｍ、約２μｍ、約５μｍ、約１０μｍ、および約２５μｍの６つの異なる大きさに設定して組み合わせた。すなわち、下層Ｃｕ配線の幅Ｗ１およびＣｕ配線の幅Ｗ２を、それぞれ約０．４２μｍ〜約２５μｍの範囲で変えて組み合わせることにより、前述した第７のサンプルと同じ設定からなる（２２）〜（２８）までの７種類の第９のサンプルを用意した。また、これら（２２）〜（２８）までの７種類の第９のサンプルにおいても、それぞれのＣｕヴィアプラグ１２ｂの直径Ｗ３を、前述した第７のサンプルと同じ約０．１４μｍに設定した。ただし、第７のサンプルと異なり、この第９のサンプルにおいては、中間バリアメタル膜であるＡＬＤ−ＴａＮ膜のみを、約１ｎｍの膜厚で成膜した。これら７種類の第９のサンプルは、本実施形態に係る第４の実施例となる。
この第４のＳＩＶ試験は、前述した第３のＳＩＶ試験と略同じ設定で行われた。ただし、加熱時間は、第３のＳＩＶ試験の半分の約５００時間に設定した。ここで、（１５）〜（２１）までの７種類の第８のサンプルに対して行ったＳＩＶ試験を（Ｆ）とする。また、（２２）〜（２８）までの７種類の第９のサンプルに対して行ったＳＩＶ試験を（Ｇ）とする。これらのＳＩＶ試験（Ｆ）および（Ｇ）の試験結果を図１１に示す。
図１１に示すグラフから明らかなように、中間バリアメタル膜にＡＬＤ−ＴａＮ膜を用いた場合でも、前述したＣＶＤ−ＴｉＳｉＮ膜を用いた場合と同様の効果を得ることができることが分かった。すなわち、中間バリアメタル膜にＡＬＤ−ＴａＮ膜を用いた場合でも、従来よりもＳＩＶ信頼性を大幅に向上させることができる。さらに、本発明者らが行った追試験によれば、シードＣｕ膜を成膜するのに先立ってこのシードＣｕ膜と直接接触するバリアメタル膜を大気曝露すると、（１５）〜（２１）までの全ての第８のサンプル、および（２２）〜（２８）までの全ての第９のサンプルにおいて、不良発生率が大幅に上昇した。すなわち、シードＣｕ膜を成膜するのに先立ってこのシードＣｕ膜と直接接触するバリアメタル膜を大気曝露すると、バリアメタル膜の構造や膜質に拘らず、ＳＩＶによる不良発生率が大幅に上昇することが分かった。
このように、第３および第４のＳＩＶ試験の結果から、本実施形態によればＳＩＶ耐性を背景技術と同等以上に向上できることが明らかになった。
第５に、図１２を参照しつつ、Ｃｕ導電層のエレクトロマイグレーション（Electro Migration：ＥＭ）に対する耐性を調べた実験およびその結果について説明する。このＥＭ試験を行うに際して、本発明者らは次に述べる第１０および第１１の２つのサンプルを用意した。
先ず、図示は省略するが、第１０のサンプルは、バリアメタル膜を背景技術に係る半導体装置の製造方法と同様の方法により形成したものである。他の部分は図４（ｂ）に示す本実施形態に係る半導体装置１３と同様である。この第１０のサンプルは、本実施形態に係る第５の実施例である後述する第１１のサンプルに対する、第６の比較例となる。次に、第１１のサンプルは、本実施形態に係る半導体装置の製造方法により製造されたものである。この第１１のサンプルは、本実施形態に係る第５の実施例となる。これら第１０のサンプルおよび第１１のサンプルにおいて、それぞれのＣｕ配線の幅Ｗ２およびＣｕヴィアプラグの直径Ｗ３を、ともに約０．１５μｍに設定した。
この第５のＥＭ試験は、第１０および第１１の各サンプルの保持温度を約３２５℃に設定するとともに、第１０および第１１の各サンプルのＣｕ配線に流す電流の電流密度を約２ＭＡ／ｃｍ2に設定した条件下で実施された。このような条件の下での、配線幅約０．１５μｍの評価パターンのＥＭ試験の結果を、図１２に示す。
図１２に示すグラフから明らかなように、背景技術に係る第１０のサンプルに比較して、本実施形態に係る第１１のサンプルでは、ＥＭによるＴＴＦ（Time To Failure）が約１０倍以上に延びている。すなわち、本実施形態によれば、ＥＭ耐性（ＴＴＦ）を背景技術に比べて一桁向上できることが分かった。また、本発明者らが行った研究によれば、この大幅なＴＴＦの延びは、Ｃｕ膜と最上層のバリアメタル膜であるＴｉ膜との密着性が向上された結果による効果であることが明らかになった。さらに、本発明者らが行った追試験によれば、シードＣｕ膜を成膜するのに先立ってこのシードＣｕ膜と直接接触するバリアメタル膜を大気曝露すると、第１０および第１１の両サンプルにおいて、図１２に示すグラフが左側にシフトした。すなわち、シードＣｕ膜を成膜するのに先立ってこのシードＣｕ膜と直接接触するバリアメタル膜を大気曝露すると、バリアメタル膜の構造や膜質に拘らず、ＥＭによるＴＴＦが短くなることが分かった。
以上説明したように、この第１実施形態によれば、半導体基板１上の第ｎ層目の層間絶縁膜２ｂに形成された導電層用凹部５内に、第１のバリアメタル膜（ＰＶＤ−Ｔｉ膜）６、第２のバリアメタル膜（ＣＶＤ−ＴｉＳｉＮ膜）７、および第３のバリアメタル膜（ＰＶＤ−Ｔｉ膜）８を、大気開放せずに連続して成膜して積層する。それとともに、第３のバリアメタル膜８上に、シードＣｕ膜（ＰＶＤ−Seed−Ｃｕ膜）９を大気開放せずに連続して設ける。この後、シードＣｕ膜９上にＣｕめっき膜１０をめっき成長させて凹部５を埋め込む。これにより、第１〜第３の各バリアメタル膜６，７，８の３層構造からなるバリアメタル膜１１によって覆われたデュアルダマシン構造のＣｕ導電層１２を、第ｎ層目の層間絶縁膜２ｂ内に形成する。
このような構成によれば、層間絶縁膜２ｂと下地の材質や種類に敏感なＣＶＤ−ＴｉＳｉＮ膜７との間にＰＶＤ−Ｔｉ膜６が設けられているので、均質なＣＶＤ−ＴｉＳｉＮ膜７を安定して成膜することができる。また、ＣＶＤ−ＴｉＳｉＮ膜７とＣｕ導電層１２（ＰＶＤ−Seed−Ｃｕ膜９）との間にＰＶＤ−Ｔｉ膜８が設けられているので、Ｃｕ導電層１２とバリアメタル膜１１（ＰＶＤ−Ｔｉ膜８）との密着性が向上されている。すなわち、Ｃｕ導電層１２を覆って層間絶縁膜２ｂ内に埋め込まれるバリアメタル膜１１の膜質および成膜性、ならびにＣｕ導電層１２とバリアメタル膜１１との密着性の改善を図ることができる。この結果、Ｃｕ導電層１２の信頼性や電気的特性などを向上できる。それとともに、このようなＣｕ導電層１２を備えることにより信頼性や電気的特性などが向上された半導体装置１３を効率良く、かつ、容易に製造することができる。これは、ＡＬＤ法により成膜されたＡＬＤ−ＴａＮ膜を中間バリアメタル膜として用いた、本実施形態の第４実施例に係る第９のサンプルにおいても同様である。
具体的には、Ｃｕ導電層１２とバリアメタル膜１１との密着性が向上されているので、Ｃｕ導電層１２に対して高温の加熱処理を施しても、Ｃｕ導電層１２や下層Ｃｕ配線３中のＣｕ原子および空間（Vacancy）が下層Ｃｕ配線３やＣｕ導電層１２とバリアメタル膜１１との界面に沿って移動するおそれが殆ど無い。すなわち、Ｃｕ導電層１２や下層Ｃｕ配線３中に空乏（Void）が形成されて、Ｃｕ導電層１２や下層Ｃｕ配線３の信頼性、品質、および電気的特性などが低下するおそれが殆ど無い。ひいては、Ｃｕ導電層１２や下層Ｃｕ配線３中に空乏が形成されることに起因して、半導体装置１３の信頼性、品質、性能、および歩留まりなどが低下するおそれが殆ど無い。
また、Ｃｕ導電層１２（シードＣｕ膜９）とバリアメタル膜１１との密着性が向上されているので、シードＣｕ膜９を設ける際に半導体基板１の温度を約２５℃以上に保持しても、Ｃｕの凝集は殆ど発生しない。したがって、シードＣｕ膜９を設ける際に半導体基板１の温度を約２５℃以上に保持して、Ｃｕの表面拡散現象を利用して良質なシードＣｕ膜を効率良く成膜することができる。これにより、シードＣｕ膜９によるヴィアホール５ｂの内部の被覆率（カバレージ）を向上させることができるとともに、配線溝５ａの開口部におけるシードＣｕ膜９によるオーバーハング部の成長を殆ど無くすことができる。この結果、Ｃｕめっき膜１０をめっき成長させて導電層用凹部５（配線溝５ａ、ヴィアホール５ｂ）を埋め込む際の障害を殆ど無くすことができる。
また、前述したように、Ｃｕ導電層１２に対して高温の加熱処理を施しても、Ｃｕ導電層１２中に空乏やＣｕの凝集が発生するおそれが殆ど無いので、形成後のＣｕ導電層１２に高温のアニール処理を施すことができる。これにより、Ｃｕ導電層１２内の結晶粒成長を促進させて、ストレスマイグレーションやエレクトロマイグレーションなどの不良に対するＣｕ導電層１２の信頼性（耐性）を高めることができる。
また、本実施形態では、Ｃｕ導電層１２（シードＣｕ膜９）と、これに直接接触する上層バリアメタル膜である第３のバリアメタル膜（ＰＶＤ−Ｔｉ膜）８との間に、大気開放による金属酸化物層が存在しない。したがって、金属酸化物層の存在に起因してＣｕの凝集が発生するおそれは殆ど無い。すなわち、金属酸化物層の存在に起因して半導体装置１３の信頼性が劣化するおそれは殆ど無い。また、本実施形態のバリアメタル膜１１は、上層および下層の各バリアメタル膜（ＰＶＤ−Ｔｉ膜）６，８の間に、ＣＶＤ−ＴｉＳｉＮ膜からなる中間バリアメタル膜７を有している。これにより、一般にＣｕの拡散バリア性がＣＶＤ膜やＡＬＤ膜に比べて劣るとされているＴｉ膜のバリア性能を、補うことができる。すなわち、本実施形態のバリアメタル膜１１は、バリアメタル膜をＴｉの単層膜で形成する場合に比べて、そのＣｕの拡散バリア性が高められている。
さらに、本実施形態において全ての熱処理工程を約４００℃以下で実施する設定とした。これにより、Ｃｕ導電層１２とＰＶＤ−Ｔｉ膜８との界面におけるＴｉ−Ｃｕ合金化を抑制することができた。それとともに、Ｃｕ導電層１２中のＴｉ拡散に起因する、Ｃｕ配線１２ａおよびＣｕヴィアプラグ１２ｂにおける抵抗値の上昇を抑制することができた。
（第２の実施の形態）
次に、本発明に係る第２実施形態を図１３〜図１５を参照しつつ説明する。図１３〜図１５は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、Ｃｕ導電層を、Ｃｕ配線とＣｕヴィアプラグとが別体の、いわゆるシングルダマシン構造に形成する点が前述した第１実施形態と異なっている。その他は前述した第１実施形態と同様である。以下、簡潔に説明する。
先ず、図１３（ａ）に示すように、第１実施形態と同様の方法により、下層Ｃｕ配線３の表面を露出するように、第ｎ層目の第１の層間絶縁膜（第ｎ層目の下層層間絶縁膜）２１ａをその厚さ方向に沿って貫通して、所定のパターンからなるヴィアホール２２ｂを形成する。
次に、図１３（ｂ）に示すように、ヴィアホール２２ｂ内に、第１のバリアメタル膜（ＰＶＤ−Ｔｉ膜）２３、第２のバリアメタル膜（ＣＶＤ−ＴｉＳｉＮ膜）２４、および第３のバリアメタル膜（ＰＶＤ−Ｔｉ膜）２５を、大気開放せずに連続して成膜して設ける。続けて、第３のバリアメタル膜２５上に、図示しないシードＣｕ膜を大気開放せずに連続して設ける。続けて、シードＣｕ膜上に図示しないＣｕめっき膜をめっき成長させてヴィアホール２２ｂを埋め込む。この後、第１〜第３の各バリアメタル膜２３，２４，２５、およびＣｕ膜にＣＭＰ処理を施す。これにより、第１〜第３の各バリアメタル膜２３，２４，２５の３層構造からなるバリアメタル膜２６によって覆われたＣｕヴィアプラグ２７ｂを、第ｎ層目の下層層間絶縁膜２１ａ内に形成する。
次に、図１４（ａ）に示すように、バリアメタル膜２６およびＣｕヴィアプラグ２７ｂが形成された第ｎ層目の下層層間絶縁膜２１ａ上に、第ｎ層目の第２の層間絶縁膜（第ｎ層目の上層層間絶縁膜）２１ｂを設ける。続けて、バリアメタル膜２６およびＣｕヴィアプラグ２７ｂの表面を露出するように、第ｎ層目の上層層間絶縁膜２１ｂをその厚さ方向に沿って貫通して、所定のパターンからなる配線溝２２ａを形成する。
次に、図１４（ｂ）に示すように、配線溝２２ａ内に、第１のバリアメタル膜（ＰＶＤ−Ｔｉ膜）２８、第２のバリアメタル膜（ＣＶＤ−ＴｉＳｉＮ膜）２９、および第３のバリアメタル膜（ＰＶＤ−Ｔｉ膜）３０を、大気開放せずに連続して成膜して設ける。続けて、第３のバリアメタル膜３０上に、図示しないシードＣｕ膜を大気開放せずに連続して設ける。続けて、シードＣｕ膜上に図示しないＣｕめっき膜をめっき成長させて配線溝２２ａを埋め込む。この後、第１〜第３の各バリアメタル膜２８，２９，３０、およびＣｕ膜にＣＭＰ処理を施す。これにより、第１〜第３の各バリアメタル膜２８，２９，３０の３層構造からなるバリアメタル膜３１によって覆われたＣｕ配線２７ａを、第ｎ層目の上層層間絶縁膜２１ｂ内に形成する。
これまでの工程により、第ｎ層目の層間絶縁膜２１内に、Ｃｕ配線２７ａとＣｕヴィアプラグ２７ｂとが別体に形成されたシングルダマシン構造からなるＣｕ導電層２７が形成される。
次に、図１５に示すように、バリアメタル膜３１およびＣｕ配線２７ａを覆って、第ｎ層目の上層層間絶縁膜２１ｂの表面上に第ｎ＋１層目の層間絶縁膜（上層絶縁膜）３２を設ける。以後、予め決められている所定の工程を経て、図１５に示す配線構造を有する所望の半導体装置３３を得る。すなわち、Ｃｕ多層配線構造として、下層Ｃｕ配線３およびＣｕシングルダマシン配線２７からなる２層のＣｕ積層配線構造を有する本実施形態の半導体装置３３を得る。
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、Ｃｕ配線２７ａとＣｕヴィアプラグ２７ｂとの間に、ＰＶＤ−Ｔｉ膜２８、ＣＶＤ−ＴｉＳｉＮ膜２９、およびＰＶＤ−Ｔｉ膜３０の３層構造からなるバリアメタル膜３１が設けられているので、Ｃｕ配線２７ａとＣｕヴィアプラグ２７ｂとの間で背景技術において説明したような問題が生じるおそれは殆ど無い。
（第３の実施の形態）
次に、本発明に係る第３実施形態を図１６〜図２０を参照しつつ説明する。図１６〜図２０は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第１および第２実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、前述した第１実施形態および第２実施形態の少なくとも一方に係る半導体装置の製造方法を適用されて製造された、多層配線構造を有する半導体装置およびダミー配線構造を有する半導体装置について、幾つかの具体例を挙げて説明する。
先ず、図１６に示す半導体装置４１は、第１実施形態に係る半導体装置の製造方法を適用されて製造されている。具体的には、先ず、半導体基板１の表面上に設けられた最下層（第１層目）の層間絶縁膜４２ａ（４２）に形成された凹部５を、第１実施形態と同様の方法により、第１のバリアメタル膜６、第２のバリアメタル膜７、第３のバリアメタル膜８、およびＣｕ膜１２で埋め込む。その後、凹部５内に埋め込まれた第１層目のＣｕ膜１２を覆って、上層絶縁膜としての第２層目の層間絶縁膜４２ｂ（４２）を第１層目の層間絶縁膜４２ａ上に設ける。続けて、この第２層目の層間絶縁膜４２ｂ内に第１層目のＣｕ膜１２の表面を露出して第２層目の凹部５を形成する。続けて、ＰＶＤ法により、第１のバリアメタル膜６を第１層目のＣｕ膜１２に接触させて第２層目の凹部５内に設ける。続けて、ＣＶＤ法およびＡＬＤ法の少なくとも一方の方法により、第１のバリアメタル膜６上に第２のバリアメタル膜７を設ける。続けて、ＰＶＤ法により、第２のバリアメタル膜７上に第３のバリアメタル膜８を設ける。これら第１〜第３の各バリアメタル膜６，７，８は、大気開放されることなく連続して成膜される。続けて、第２層目の第３のバリアメタル膜８上に、大気開放せずに上層Ｃｕ膜としての第２層目のＣｕ膜１２を設けて、第２層目の層間絶縁膜４２ｂ内の凹部５を埋め込む。
以後、このような処理を１回以上行う。これにより、第１〜第３の各バリアメタル膜６，７，８の３層構造からなるバリアメタル膜１１によって覆われているとともに、Ｃｕ配線１２ａとＣｕヴィアプラグ１２ｂとが一体に形成されたデュアルダマシン構造からなるＣｕ導電層１２が、複数層に積層されて設けられた構造を有する半導体装置４１を得る。各Ｃｕ導電層１２は、バリアメタル膜１１を介して互いに電気的に接続されている。それとともに、最下層のＣｕ導電層１２（Ｃｕコンタクトプラグ１２ｂ）は、バリアメタル膜１１を介して半導体基板１の表層部に形成されている下層導電層としての拡散層４３に電気的に接続されている。
次に、図１７に示す半導体装置５１は、第２実施形態に係る半導体装置の製造方法を適用されて製造されている。すなわち、第１〜第３の各バリアメタル膜２３，２４，２５の３層構造からなるバリアメタル膜２６によって覆われたＣｕヴィアプラグ２７ｂと、第１〜第３の各バリアメタル膜２８，２９，３０の３層構造からなるバリアメタル膜３１によって覆われたＣｕ配線２７ａとが別体に形成されたシングルダマシン構造からなるＣｕ導電層２７が、複数層に積層されて設けられた構造を有している。各Ｃｕ導電層２７は、バリアメタル膜２６，３１を介して互いに電気的に接続されている。それとともに、最下層のＣｕ導電層２７（Ｃｕコンタクトプラグ２７ｂ）は、バリアメタル膜２６，３１を介して半導体基板１の表層部に形成されている拡散層４３に電気的に接続されている。
次に、図１８に示す半導体装置６１は、第１実施形態および第２実施形態に係る半導体装置の製造方法を適用されて製造されている。すなわち、Ｃｕ導電層６２がＣｕ配線のみとして形成されている。それとともに、Ｃｕ導電層６２が、単層膜から構成されて複数層に積層された各層間絶縁膜６３内に設けられている。各層のＣｕ導電層６２は、第１〜第３の各バリアメタル膜２８，２９，３０の３層構造からなるバリアメタル膜３１により覆われている。
次に、図１９に示す半導体装置７１も、第１実施形態および第２実施形態に係る半導体装置の製造方法を適用されて製造されている。すなわち、最上層を除く各層のＣｕ導電層７２がＣｕヴィアプラグのみとして形成されている。それとともに、最上層のＣｕ導電層７３がＣｕ配線７３ａとＣｕヴィアプラグ７３ｂとが一体のデュアルダマシン構造に形成されている。各Ｃｕヴィアプラグ７２およびＣｕ導電層７３は、単層膜から構成されて複数層に積層された各層間絶縁膜７４内に設けられている。各層のＣｕヴィアプラグ７２は、第１〜第３の各バリアメタル膜２３，２４，２５の３層構造からなるバリアメタル膜２６により覆われている。また、最上層のＣｕ導電層７３は、第１〜第３の各バリアメタル膜６，７，８の３層構造からなるバリアメタル膜１１により覆われている。さらに、最下層のＣｕヴィアプラグ（Ｃｕコンタクトプラグ）７２は、バリアメタル膜２６を介して半導体基板１の表層部に形成されている拡散層４３に電気的に接続されている。
そして、図２０に示す半導体装置８１は、第１実施形態に係る半導体装置の製造方法を適用されて製造されている。すなわち、図４（ｂ）に示す第１実施形態に係る半導体装置１３を製造する際に、第ｎ層目のＣｕ導電層１２およびバリアメタル膜１１を形成するのと並行して、Ｃｕ導電層１２から所定の距離にＣｕダミー導電層（Ｃｕダミー膜）８２を設けたものである。このＣｕダミー導電層８２は、ヴィアプラグを伴わない配線のみからなるＣｕダミー配線８２として形成されている。このような構造からなるＣｕダミー導電層８２は、Ｃｕ導電層１２と略同じ工程により容易に形成し得る。ただし、Ｃｕダミー導電層８２は、Ｃｕ導電層１２と異なり、実際に電流が流される実効配線として設けられる導電層ではない。Ｃｕダミー導電層８２は、ＣＭＰ工程や層間絶縁膜２の熱収縮および熱膨張などによりＣｕ導電層１２に掛かるストレス（外力）を低減させるために設けられるものである。
Ｃｕ導電層１２は、前述したように第１〜第３の各バリアメタル膜６，７，８の３層構造からなるバリアメタル膜１１によって覆われている。したがって、Ｃｕ導電層１２とバリアメタル膜１１との密着性は高い。このため、Ｃｕ導電層１２は、それ自体でもＣｕ導電層１２に掛かるストレスに対する耐性が高い。そのようなＣｕ導電層１２の周囲に、さらにＣｕ導電層１２と同様にバリアメタル膜１１によって覆われたＣｕダミー導電層８２を配置することにより、Ｃｕ導電層１２のストレスに対する耐性を大幅に向上させることができる。
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、半導体装置の仕様などに応じて、様々な構造や性能の半導体装置を提供することができる。
（第４の実施の形態）
次に、本発明に係る第４実施形態を図２１〜図２６を参照しつつ説明する。図２１は、本実施形態に係る半導体装置を示す断面図である。図２２は、本実施形態に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真である。図２３は、本実施形態に対する比較例としての背景技術の一態様に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真である。図２４は、バリアメタル膜としてＰＶＤ−Ｔｉ膜を用いた本実施形態に係るＣｕ配線と下層Ｃｕ配線との組み合わせ、および背景技術に係るＣｕ配線と下層Ｃｕ配線との組み合わせのＳＩＶ耐性の配線幅依存性をそれぞれグラフにして示す図である。図２５は、本実施形態に係るＣｕ配線内のＴｉ濃度とＴｉの拡散の深さを異なるシンターアニールの温度ごとにそれぞれグラフにして示す図である。図２６は、本実施形態に係るＣｕ配線および背景技術に係るＣｕ配線のシンター試験後の抵抗値をそれぞれグラフにして示す図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、前述した第１〜第３の各実施形態において用いた第１および第３の各バリアメタル膜６，８のうち、少なくとも第３のバリアメタル膜８を実質的にＴｉからなる単層膜として形成する。それとともに、導電層用凹部５に埋め込まれた第１〜第３の各バリアメタル膜６，７，８、ならびに第１および第２の各Ｃｕ膜９，１０からなるＣｕ配線１２に施すアニール処理を約４２０℃以下で行う。これにより、アニール処理によって第３のバリアメタル膜８からＣｕ配線１２中に拡散するＴｉの濃度を、約１．２ atomic ％未満に抑える。これにより、Ｃｕ配線の抵抗値を上昇させること無く、熱ストレスによる空乏の発生（Stress induced voiding）や、エレクトロマイグレーション（Electro Migration）に対する耐性等のＣｕ配線の電気的信頼性を向上させる。
先ず、図２１を参照しつつ、本実施形態に係る半導体装置およびその製造方法について説明する。本実施形態の半導体装置の製造方法は、導電層用凹部５に埋め込まれた第１〜第３の各バリアメタル膜６，７，８、ならびに第１および第２の各Ｃｕ膜９，１０からなるＣｕ配線１２に施すアニール処理の温度を除けば、前述した第１実施形態の半導体装置の製造方法と略同様である。
先ず、図２１に示すように、第１実施形態と同様の方法により、下層Ｃｕ配線３の表面を露出するように、第ｎ層目の層間絶縁膜２ｂをその厚さ方向に沿って貫通して、所定のパターンからなる配線溝５ａおよびヴィアホール５ｂを一体に形成する。
次に、第ｎ層目の層間絶縁膜２ｂの表面および下層Ｃｕ配線３の露出面を覆って、Ｔｉの単層膜からなる第１のバリアメタル膜（下層バリアメタル層）６を導電層用凹部５内に設ける。このＴｉ膜６は、ＰＶＤ法（スパッタリング法）により、大気開放（大気曝露）されることなく約３ｎｍの膜厚に成膜される。続けて、第１のバリアメタル膜（Ｔｉ膜）６の表面上に、窒化金属化合物であるＴｉＳｉＮからなる第２のバリアメタル膜（中間バリアメタル層）７を設ける。このＴｉＳｉＮ膜７は、ＣＶＤ法により、大気開放されることなくＴｉ膜６に連続して約３ｎｍの膜厚に成膜される。続けて、第２のバリアメタル膜（ＴｉＳｉＮ膜）７の表面上に、Ｔｉの単層膜からなる第３のバリアメタル膜（上層バリアメタル層）８を設ける。本実施形態では、Ｔｉ膜８は、ＰＶＤ法（スパッタリング法）により、大気開放されることなくＴｉＳｉＮ膜７に連続して約１５ｎｍの膜厚に成膜される。
次に、第２のＣｕ膜１０を設けるためのシード層（下地層）となる第１のＣｕ膜（Seed−Ｃｕ膜）９をＰＶＤ法（スパッタリング法）により第３のバリアメタル膜（Ｔｉ膜）８の表面上に設ける。本実施形態では、この第１のＣｕ膜９は、大気開放されることなくＴｉ膜８に連続して約６０ｎｍの膜厚に成膜される。続けて、Ｃｕ配線の主要部であるＣｕ配線本体となる第２のＣｕ膜１０を、その下地層である第１のＣｕ膜９をシード層（seed layer）として第１のＣｕ膜（シードＣｕ膜）９の表面上にめっき法により設ける。この第２のＣｕ膜としてのＣｕめっき膜１０は、第１実施形態と同様に、シードＣｕ膜９と合わせた膜厚が約８００ｎｍになるまで、シードＣｕ膜９に一体化されつつめっき成長される。これにより、配線溝５ａおよびヴィアホール５ｂからなる導電層用凹部５の内側を、３層構造のバリアメタル膜１１、ならびにシードＣｕ膜９およびＣｕめっき膜１０により埋め込む。導電層用凹部５の埋め込みが終了した後、層間絶縁膜２ｂおよび各膜６，７，８，９，１０などに、加熱温度を約１５０℃、加熱時間を約６０分間に設定してアニール処理を施す。
次に、導電層用凹部５の外側の不要な第１〜第３の各バリアメタル膜６，７，８、ならびにシードＣｕ膜９およびＣｕめっき膜１０をＣＭＰ処理により研磨して除去する。これにより、Ｃｕ配線１２ａとＣｕヴィアプラグ１２ｂとが一体に形成されたＣｕデュアルダマシン配線１２を、第１〜第３の各バリアメタル膜６，７，８の３層構造からなるバリアメタル膜１１により覆って導電層用凹部５内に設ける。
次に、バリアメタル膜１１およびＣｕデュアルダマシン配線１２を覆って、第ｎ層目の層間絶縁膜２ｂの表面上にＣＶＤ法により第ｎ＋１層目の層間絶縁膜（上層絶縁膜）２ｃを設ける。続けて、層間絶縁膜２ｂ，２ｃ、バリアメタル膜１１、およびＣｕデュアルダマシン配線１２などに、加熱温度を約３７０℃、加熱時間を約６０分間に設定してシンターアニール処理を施す。以後、予め決められている所定の工程を経て、図２１に示す配線構造を有する所望の半導体装置９１を得る。すなわち、Ｃｕ多層配線構造として、下層Ｃｕ配線３およびＣｕデュアルダマシン配線１２からなる２層のＣｕ積層配線構造を有する本実施形態の半導体装置９１を得る。
次に、図２２〜図２６を参照しつつ、前述した本実施形態に係る半導体装置の製造方法により製造された半導体装置９１の信頼性、品質、および電気的特性等を調べるために、本発明者らが行った幾つかの実験およびその結果について説明する。
第１に、図２２および図２３を参照しつつ、シードＣｕ膜におけるＣｕの凝集を調べた実験およびその結果について説明する。この実験は、バリアメタル膜とその表面上に設けられるシードＣｕ膜（シードＣｕ層）との密着性を調べるために行われた。具体的には、シードＣｕ膜を成膜する前に、バリアメタル膜を大気開放した場合と、バリアメタル膜を大気開放しなかった場合とで、バリアメタル膜上のシードＣｕ膜におけるＣｕの凝集状態を比較した。このＣｕの凝集試験を行うに際して、本発明者らは次に述べる第１２および第１３の２つのサンプル１５，１０９を用意した。
先ず、図２２（ａ）〜（ｃ）に示す第１２のサンプル１５は、シードＣｕ膜９までを、前述した本実施形態に係る半導体装置の製造方法と同様の方法により成膜したものである。具体的には、先ず、層間絶縁膜２に相当するＳｉＯ2膜のべた膜上に、第３のバリアメタル膜（Ｔｉバリアメタル膜）８に相当するＰＶＤ−Ｔｉ膜８のべた膜をその膜厚が約１０ｎｍとなるまで真空中で設けた。続けて、ＰＶＤ−シードＣｕ膜（ＰＶＤ−Seed−Ｃｕ膜）９のべた膜を、その膜厚が約１０ｎｍとなるまでＰＶＤ−Ｔｉ膜８上に真空中で連続して設けた。このように、第１２のサンプル１５は、大気曝露（大気開放）されずに連続して成膜されたＰＶＤ−Ｔｉ膜８およびＰＶＤ−Seed−Ｃｕ膜９の各べた膜が、ＳｉＯ2膜のべた膜上に積層されて設けられた構造を有している。このような構造を、ＳｉＯ2膜／ＰＶＤ−Ｔｉ膜８／ＰＶＤ−Seed−Ｃｕ膜９、と表記することとする。
なお、第１実施形態と同様に、「／」はその前後の膜を成膜する際に大気曝露が無いことを示すものである。また、図２２（ａ）〜（ｃ）に示す写真においては、前記構造のうち、ＰＶＤ−Ｔｉ膜８およびＰＶＤ−Seed−Ｃｕ膜９のみが写っており、ＳｉＯ2膜は写っていない。この第１２のサンプル１５は、本実施形態に係る第１の実施例となる。
次に、図２３（ａ）〜（ｃ）に示す第１３のサンプル１０９は、前述した本実施形態に係る半導体装置の製造方法と異なり、ＰＶＤ−Ｔｉ膜のべた膜８を成膜した後、その上にＰＶＤ−Seed−Ｃｕ膜９のべた膜を成膜する前に、ＰＶＤ−Ｔｉ膜のべた膜８を大気開放したものである。具体的には、先ず、ＳｉＯ2膜のべた膜上に、第３のバリアメタル膜（Ｔｉバリアメタル膜）に相当するＰＶＤ−Ｔｉ膜８のべた膜をその膜厚が約１０ｎｍとなるまで真空中で設けた。続けて、ＰＶＤ−Ｔｉ膜８のべた膜上にＰＶＤ−Seed−Ｃｕ膜１１０を成膜するのに先立って、ＰＶＤ−Ｔｉ膜８のべた膜を大気曝露（大気開放）して、その表層部に酸化物層を形成した。この後、表層部に酸化物層が形成されたＰＶＤ−Ｔｉ膜８のべた膜上に、ＰＶＤ−Seed−Ｃｕ膜１１０のべた膜をその膜厚が約１０ｎｍとなるまで真空中で設けた。すなわち、第１３のサンプル１０９は、大気曝露されたＰＶＤ−Ｔｉ膜８のべた膜上にＰＶＤ−Seed−Ｃｕ膜１１０のべた膜が成膜されている点を除いては、第１２のサンプル１５と略同じ構造を有している。このような構造を、ＳｉＯ2膜／ＰＶＤ−Ｔｉ膜８／／ＰＶＤ−Seed−Ｃｕ膜１１０、と表記することとする。
なお、第１実施形態と同様に、「／／」はその前後の膜を成膜する際に大気曝露が有ることを示すものである。また、図２３（ａ）〜（ｃ）に示す写真においては、前記構造のうち、ＰＶＤ−Ｔｉ膜８およびＰＶＤ−Seed−Ｃｕ膜１１０のみが写っており、ＳｉＯ2膜は写っていない。この第１３のサンプル１０９は、本実施形態に係る第１の実施例である第１２のサンプル１５に対する第１の比較例となる。
この試験では、先ず、前述した第１２および第１３の各サンプル１５，１０９を、約３７０℃および約４５０℃でそれぞれ約１時間ずつアニールした。この後、アニール処理された各サンプル１５，１０９の各ＰＶＤ−Seed−Ｃｕ膜９，１１０の表面をＳＥＭで観察した。それとともに、アニール処理を施さなかった各サンプル１５，１０９の各ＰＶＤ−Seed−Ｃｕ膜９，１１０の表面をＳＥＭで観察した。図２２（ａ）〜（ｃ）および図２３（ａ）〜（ｃ）には、それぞれアニール処理前、約３７０℃でのアニール処理後、および約４５０℃でのアニール処理後の、各サンプル１５，１０９の表面をＳＥＭで観察した結果を示す。
図２２（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置の製造方法により作成された第１２のサンプル１５では、アニール処理前、約３７０℃でのアニール処理後、および約４５０℃でのアニール処理後の、いずれの状態においてもＰＶＤ−Seed−Ｃｕ膜９上にＣｕの凝集は殆ど観察されなかった。
また、図２３（ａ）に示すように、ＰＶＤ−Ｔｉ膜８が大気曝露された後にＰＶＤ−Seed−Ｃｕ膜１１０が成膜された第１３のサンプル１０９では、アニール処理前はＰＶＤ−Seed−Ｃｕ膜１１０上にＣｕの凝集は殆ど観察されなかった。ところが、図２３（ｂ）に示すように、約３７０℃でのアニール処理後では、ＰＶＤ−Seed−Ｃｕ膜１１０上に部分的にＣｕの凝集１１１が観察された。さらに、図２３（ｃ）に示すように、約４５０℃でのアニール処理後では、ＰＶＤ−Seed−Ｃｕ膜１１０上に略全面的に散らばってＣｕの凝集１１１が観察された。
このようなＣｕの凝集試験の結果により、次に述べることが分かった。ＰＶＤ−Ｔｉ膜８とＰＶＤ−Seed−Ｃｕ膜９とを大気曝露すること無く連続して成膜すると、図２２（ｃ）に示すように、ＰＶＤ−Seed−Ｃｕ膜９に約４５０℃でアニール処理を施してもＣｕの凝集が発生しない。これに対して、大気曝露されたＰＶＤ−Ｔｉ膜８上にＰＶＤ−Seed−Ｃｕ膜１１０を成膜すると、ＰＶＤ−Ｔｉ膜８とＰＶＤ−Seed−Ｃｕ膜１１０との界面（ＰＶＤ−Ｔｉ膜８の表層部）に存在する酸化物層によりＰＶＤ−Ｔｉ膜８とＰＶＤ−Seed−Ｃｕ膜１１０との密着性が阻害され、それら各膜８，１１０間の密着性が劣化（低下）することが分かった。ひいては、表層部に酸化物層が形成されたＴｉ膜上にＣｕ膜を成膜して形成した配線を有する半導体装置は、その信頼性が劣化することが予想される。また、前述した本実施形態に係る半導体装置の製造方法により作成された第１２のサンプル１５は、アニール処理の温度を約４５０℃まで上げてもＣｕの凝集が発生せず、約４５０℃の高温でもアニール処理が可能である。すなわち、第１２のサンプル１５は、約４５０℃の高温でもＰＶＤ−Seed−Ｃｕ膜の膜質を適正な状態に保持し得る耐性（信頼性）を有している。
なお、この実験も、第１実施形態において説明したＣｕの凝集実験と同様に、あくまでも各ＰＶＤ−Seed−Ｃｕ膜９，１１０を薄膜に形成して、Ｃｕが凝集し易くさせた状態（加速状態）での加速実験である。すなわち、様々な材質や成膜プロセスにより成膜された各種のバリアメタル膜上に設けられた各ＰＶＤ−Seed−Ｃｕ膜９，１１０同士におけるＣｕの凝集状態を、容易に比較できるようにすることを目的としたものである。ただし、本発明者らが行った追試験によれば、本実施形態および前述した第１〜第３の各実施形態に係る３層構造のバリアメタル膜１１，２６，３１においても、前述した第１２のサンプル１５と同様の結果を得ることができることが分かった。
第２に、図２４を参照しつつ、Ｃｕ導電層におけるストレスによるボイドの発生（Stress Induced Voiding：ＳＩＶ）に対する耐性（信頼性）を調べた実験およびその結果について説明する。このＳＩＶ試験を行うに際して、本発明者らは大別して次に述べる第１４および第１５の２つのサンプルを用意した。
先ず、図示は省略するが、第１４のサンプルは、背景技術に係る半導体装置の製造方法により作成されたものである。すなわち、第１４のサンプルにおいては、ＰＶＤ−Ｔａ膜からなるバリアメタル膜を、大気開放することなく、その膜厚を約１０ｎｍに成膜した。また、図２１中実線矢印Ｗ３で示すＣｕヴィアプラグ１２ｂの直径を、約０．１４μｍに設定した。ただし、図２１中実線矢印Ｗ１で示す下層Ｃｕ配線３の幅および図２１中実線矢印Ｗ２で示すＣｕ配線１２ａの幅を、それぞれ約０．４２μｍ、約１μｍ、約２μｍ、約５μｍ、約１０μｍ、および約２５μｍの６つの異なる大きさに設定して組み合わせた。具体的には、図２４に示すように、下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２の組み合わせを変えることにより、（２９）〜（３５）までの７種類の第１４のサンプルを用意した。これら７種類の第１４のサンプルは、本実施形態に係る第２の実施例である後述する第１５のサンプルに対する第２の比較例となる。
次に、第１５のサンプルは、本実施形態に係る半導体装置の製造方法により、バリアメタル膜をＰＶＤ−Ｔｉ膜（第１のバリアメタル膜）／ＣＶＤ−ＴｉＳｉＮ膜（第２のバリアメタル膜）／ＰＶＤ−Ｔｉ膜（第３のバリアメタル膜）からなる３層構造のバリアメタル膜として作成されたものである。そして、この第１５のサンプルにおいては、第３のバリアメタル膜（上層バリアメタル膜）としてのＰＶＤ−Ｔｉ膜を、大気開放することなく、その膜厚を約１０ｎｍに成膜した。また、前述した第１４のサンプルと同様に、この第１５のサンプルにおいても、Ｃｕヴィアプラグ１２ｂの直径Ｗ３を、約０．１４μｍに設定するとともに、下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２を、それぞれ約０．４２μｍ、約１μｍ、約２μｍ、約５μｍ、約１０μｍ、および約２５μｍの６つの異なる大きさに設定して組み合わせた。具体的には、図２４に示すように、下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２の組み合わせを変えることにより、（３６）〜（４２）までの７種類の第１５のサンプルを用意した。これら７種類の第１５のサンプルは、本実施形態に係る第２の実施例となる。
このＳＩＶ試験では、前述したように第１４および第１５の各サンプルのヴィアプラグの直径Ｗ３を約０．１４μｍに固定して、下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２を変化させて、ストレスによる不良発生率の傾向を調べた。この際、先ず、第１４および第１５の各サンプルを図示しない恒温槽内で約２２５℃の温度に約１０００時間保持した。この後、それぞれ約０．４２μｍ〜約２５μｍの範囲に設定された配線幅Ｗ１，Ｗ２からなる、下層Ｃｕ配線３およびＣｕ配線１２ａを組み合わせた評価パターンを測定した。ここで、（２９）〜（３５）までの７種類の第１４のサンプルに対して行ったＳＩＶ試験を（Ｈ）とする。また、（３６）〜（４２）までの７種類の第１５のサンプルに対して行ったＳＩＶ試験を（Ｉ）とする。これらのＳＩＶ試験（Ｈ）および（Ｉ）の試験結果を図２４に示す。
図２４に示すグラフから明らかなように、ＳＩＶ試験（Ｈ）では、（３３）の下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２がともに２５μｍのサンプルで不良発生率が増加している。これに対して、ＳＩＶ試験（Ｉ）では、（４０）の下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２がともに２５μｍのサンプルでも、その不良発生率は極めて低いことが分かった。また、ＳＩＶ試験（Ｈ）では、（２９）〜（３５）までのサンプルのうち、（３４）のサンプルで不良発生率が殆ど０であった。これに対して、ＳＩＶ試験（Ｉ）では、（３６）〜（４２）までのサンプルのうち、（３６），（４１），（４２）の３つのサンプルで不良発生率が殆ど０であった。この結果により、本実施形態によれば、下層Ｃｕ配線３の幅Ｗ１およびＣｕ配線１２ａの幅Ｗ２のそれぞれの大きさに拘らず、抵抗上昇による不良発生率を従来に比べて低減できることが分かった。すなわち、本実施形態によれば、ＳＩＶ信頼性（ＳＩＶ耐性）を従来技術に係る半導体装置と同等、もしくはそれ以上に向上させることができることが分かった。
第３に、図２５および図２６を参照しつつ、Ｃｕ配線中のＴｉ濃度が配線抵抗に与える影響を調べた実験およびその結果について説明する。図示は省略するが、この実験を行うに際して、本発明者らは次に述べる第１６〜第１８の３つのサンプル（Ｊ），（Ｋ），（Ｌ）を用意した。これら第１６〜第１８の３つのサンプル（Ｊ），（Ｋ），（Ｌ）は、全て前述した本実施形態の半導体装置の製造方法により作成されたものである。具体的には、これら第１６〜第１８の３つのサンプル（Ｊ），（Ｋ），（Ｌ）は、前述した本実施形態の半導体装置９１において、Ｃｕ配線１２ａの幅Ｗ２を約０．２μｍに設定した評価パターンである。
先ず、第１６のサンプル（Ｊ）は、前述した本実施形態の半導体装置の製造方法が含むシンターアニール工程において、約３７０℃の温度で約６０分間のアニール処理が施されたものである。これにより、図２５中破線のグラフで示すように、第１６のサンプル（Ｊ）は、そのＣｕ配線１２ａの表層部におけるＴｉ濃度が約０．０７ atomic ％に設定されている。また、第１７のサンプル（Ｋ）は、前述した本実施形態の半導体装置の製造方法が含むシンターアニール工程において、約４２０℃の温度で約６０分間のアニール処理が施されたものである。これにより、図２５中太い実線のグラフで示すように、第１７のサンプル（Ｋ）は、そのＣｕ配線１２ａの表層部におけるＴｉ濃度が約０．９ atomic ％に設定されている。そして、第１８のサンプル（Ｌ）は、前述した本実施形態の半導体装置の製造方法が含むシンターアニール工程において、約４５０℃の温度で約６０分間のアニール処理が施されたものである。これにより、図２５中細い実線のグラフで示すように、第１８のサンプル（Ｌ）は、そのＣｕ配線１２ａの表層部におけるＴｉ濃度が約１．２ atomic ％に設定されている。なお、図２５のグラフにおいて、横軸の深さ（ａ.ｕ.）とは、本実施形態の半導体装置９１に係る第１６〜第１８の３つのサンプル（Ｊ），（Ｋ），（Ｌ）が備えるＣｕ配線１２ａの表面を０とし、そこから半導体基板１側に向けて測った深さである。
本発明者らは、これら第１６〜第１８の３つのサンプル（Ｊ），（Ｋ），（Ｌ）について、それぞれの配線抵抗（ａ.ｕ.）を調べた。その結果を図２６に示す。
図２６に示すグラフから明らかなように、Ｃｕ配線１２ａ中のＴｉ濃度が約０．９ atomic ％である第１７のサンプル（Ｋ）の配線抵抗は、Ｃｕ配線１２ａ中のＴｉ濃度が約０．０７ atomic ％である第１６のサンプル（Ｊ）の配線抵抗と比較して、殆ど変わらなかった。具体的には、これら第１６および第１７の両サンプル（Ｊ），（Ｋ）の配線抵抗は、ともに約１（ａ.ｕ.）であり、適正な範囲内であった。これに対して、Ｃｕ配線１２ａ中のＴｉ濃度が約１．２ atomic ％である第１８のサンプル（Ｌ）の配線抵抗は、図２６に示すグラフから明らかなように、第１６および第１７の両サンプル（Ｊ），（Ｋ）の配線抵抗の約２倍以上であった。具体的には、第１８のサンプル（Ｌ）の配線抵抗は、約２．２５（ａ.ｕ.）であり、完全に規格外であった。
このように、Ｃｕ配線１２ａ中のＴｉ濃度を約１．２ atomic ％未満に設定することにより、Ｃｕ配線１２ａの抵抗値の上昇を抑制して、適正な範囲内に設定できることが分かった。それとともに、Ｃｕ配線１２ａ中のＴｉ濃度を約１．２ atomic ％未満に設定するためには、Ｃｕ配線１２ａおよびＴｉバリアメタル膜８に施すアニール処理の温度を約４２０℃以下に設定すればよいことが分かった。さらに、図示は省略するが、本発明者らが行った追試験によれば、Ｃｕ配線１２ａ中のＴｉ濃度を少なくとも約０．０５ atomic ％以上に設定することにより、Ｃｕ配線１２ａの電気的信頼性を向上させることができることも分かった。なお、本実験においては、Ｃｕ配線１２ａ中のＴｉ濃度をＳＩＭＳ測定法により測定した。ＳＩＭＳ測定法によれば、ＴｉとＣｕとの二次イオン強度比（Ｔｉ／Ｃｕ）が約０．５Ｅ−２以上約０．７Ｅ−１未満の範囲が、Ｃｕ配線１２ａ中のＴｉ濃度が約０．０５ atomic ％以上約１．２ atomic ％未満の範囲に相当する。
また、図２１に示す構造からなる本実施形態の半導体装置９１においては、第１のバリアメタル膜（下層バリアメタル膜）であるＴｉバリアメタル膜６が下層Ｃｕ配線３の表面にも接している。このため、Ｃｕ配線１２ａを仕上げるシンターアニール工程において、下層Ｃｕ配線３の表層部にもＴｉバリアメタル膜６からＴｉ原子が拡散する可能性がある。しかし、Ｔｉバリアメタル膜６と下層Ｃｕ配線３との接触面積は、第３のバリアメタル膜（上層バリアメタル膜）であるＴｉバリアメタル膜８とＣｕ配線１２ａとの接触面積に比べて十分に小さいため、Ｔｉバリアメタル膜６から下層Ｃｕ配線３中に拡散するＴｉ原子による下層Ｃｕ配線３の抵抗値の上昇等は、殆ど無視し得る。
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。
なお、本発明に係る半導体装置の製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第１および第３のバリアメタル膜として用いられるＴｉ膜は、その膜厚を前述した第１実施形態および第２実施形態で挙げた大きさに限定されるものではない。Ｔｉ膜は、少なくとも約１ｎｍ以上の膜厚があれば、前述した第１〜第４の各実施形態と同様の構成を得ることができる。それとともに、第１および第３のバリアメタル膜は、Ｔｉ膜には限定されない。第１および第３のバリアメタル膜は、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む膜により形成すればよい。４−Ａ族には、Ｔｉ，Ｚｒ，およびＨｆが属している。また、５−Ａ族には、Ｖ，Ｎｂ，およびＴａが属している。さらに、６−Ａ族には、Ｃｒ，Ｍｏ，およびＷが属している。したがって、第１および第３のバリアメタル膜は、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，およびＷのうち少なくとも１つの金属元素を含む膜により形成すればよい。これらの金属元素を含む膜を第１および第３のバリアメタル膜として用いても、前述した第１〜第３の各実施形態と同様の構成を得ることができる。
また、第２のバリアメタル膜も、第１実施形態で用いたＴｉＳｉＮ膜やＴａＮ膜には限定されない。第２のバリアメタル膜も、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む膜により形成すればよい。すなわち、第２のバリアメタル膜も、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，およびＷのうち少なくとも１つの金属元素を含む膜により形成すればよい。具体的には、第２のバリアメタル膜として、例えばＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＷＮ、およびＷＳｉＮのいずれか１つの材料からなる単層膜、もしくはこれら各単層膜を２層以上組み合わせた積層膜を用いることが好ましい。これらの膜を第２のバリアメタル膜として用いても、前述した第１〜第４の各実施形態と同様の構成を得ることができる。それとともに、第２のバリアメタル膜を成膜する方法は、ＣＶＤ法およびＡＬＤ法の少なくとも一方を用いればよい。なお、第２のバリアメタル膜として複数の金属膜を積層して設ける場合、それら各膜を全て同じ成膜方法により設ける必要はない。たとえば、各膜をＣＶＤ法およびＡＬＤ法により交互に設けて積層しても構わない。
また、Ｃｕ導電層（第１のＣｕ膜、第２のＣｕ膜）は、必ずしも半導体基板上の全ての層間絶縁膜に設ける必要はない。各層間絶縁膜のうち、所定の層の層間絶縁膜内に設ければよい。また、Ｃｕ導電層は、全ての層間絶縁膜に同じ個数ずつ設ける必要はない。Ｃｕ導電層の個数は、各層間絶縁膜ごとに異なっていても構わない。また、Ｃｕ導電層は、全ての層間絶縁膜で同じ形状に形成する必要はない。Ｃｕ導電層の形状は、各層間絶縁膜ごとに異なっていても構わない。また、１層の層間絶縁膜内に複数個のＣｕ導電層を設ける場合、各Ｃｕ導電層の形状は同一層間絶縁膜内で１個ずつ異なっていても構わない。すなわち、３層構造のバリアメタル膜により覆われるＣｕ導電層を、所望される半導体装置の仕様などに応じて、配線のみの構造、ヴィアプラグ（コンタクトプラグ）のみの構造、さらに配線およびヴィアプラグ（コンタクトプラグ）からなる構造に作り分けて構わない。それとともに、それら各Ｃｕ導電層を、基板上の所定の層間絶縁膜内に所定の個数ずつ混在させて設けても構わない。あるいは、それら各Ｃｕ導電層を、各層間絶縁膜ごとに作り分けて設けても構わない。
また、Ｃｕ導電層を複数層に設ける場合、必ずしも全ての層のＣｕ導電層を積層方向において電気的に接続する必要はない。所望される半導体装置の仕様などに応じて、各Ｃｕ導電層のうち所定のＣｕ導電層同士を電気的に接続すればよい。
また、Ｃｕ導電層は、前述した第１〜第４の各実施形態のように、必ずしも背景技術に係る半導体装置の製造方法により形成された導電層の上方に設けられる必要はない。例えば、基板の表層部に形成された拡散層と基板上の所定の層に設けられた背景技術に係る導電層との間にＣｕ導電層を設けても構わない。また、この場合、Ｃｕ導電層は、拡散層と背景技術に係る導電層との両方に電気的に接続される必要はない。Ｃｕ導電層は、拡散層および背景技術に係る導電層のいずれか一方に電気的に接続されても構わないし、あるいは拡散層および背景技術に係る導電層のいずれにも電気的に接続されなくても構わない。また、Ｃｕ導電層は、基板上の所定の層に設けられた背景技術に係る導電層を挟んで、その上方および下方の双方に設けても構わないのはもちろんである。さらに、Ｃｕ導電層が電気的に接続される背景技術に係る導電層は、Ｃｕにより形成されていなくともよい。Ｃｕ導電層が電気的に接続される背景技術に係る導電層は、例えばＡｌにより形成されていても構わない。
また、Ｃｕ導電層は、必ずしも第１および第２の各実施形態のように、実際に配線として機能する実効配線として設ける必要はない。第３実施形態において図２０を参照しつつ説明したように、Ｃｕ膜はその密着性、ひいてはストレスに対する耐性が高められているので、Ｃｕ導電層を実効配線とＣｕダミー導電層（Ｃｕダミー配線）とに作り分けても構わない。また、例えば前述した第１および第２の各実施形態では、各層間絶縁膜２をＳｉＯ2膜により形成したが、各層間絶縁膜２を低比誘電率膜（Low-k膜）により形成しても構わない。この場合、一般的にLow-k膜はＳｉＯ2膜よりも強度が弱く、ＣＭＰ処理等により受けるストレスに対する耐久性が低い。このような場合、Ｃｕ実効配線を形成するのと並行して、Low-k膜の所定の箇所にＣｕダミー導電層を設けるとよい。これにより、ＳｉＯ2膜よりも脆弱なLow-k膜や、その内部に設けられるＣｕ実効配線の劣化を抑制することができる。すなわち、半導体装置の品質、信頼性、および電気的特性などをより向上させることができる。
また、Ｃｕダミー導電層の構造は、前述したＣｕ導電層と同様に、図２０に示すＣｕダミー配線には限定されない。例えば、Ｃｕダミー導電層を、図４（ｂ）に示すデュアルダマシン構造や、図１５および図１７に示すシングルダマシン構造、あるいは図１９に示す配線を伴わないヴィアプラグ（コンタクトプラグ）のみからなる構造に形成しても構わない。また、Ｃｕダミー導電層を設ける位置や個数なども、前述したＣｕ導電層と同様に、所望される半導体装置の仕様などに応じて、所定の位置に所定の個数設ければよい。さらには、Ｃｕダミー導電層のみを形成し、これを基板上に設けても構わない。
また、Ｃｕ膜を成膜する方法は、ＰＶＤ法やめっき法に限られるものではなく、例えば第１のＣｕ膜はＣＶＤ法やＡＬＤ法により形成されてもよい。また、Ｃｕ膜を設けた後の加熱処理の際にＣｕ膜のリフローを行ってもよく、このようなＣｕ膜のリフローによってもＣｕ膜の品質や信頼性、あるいは電気的特性等が劣化するおそれは殆どない。すなわち、Ｃｕ膜のリフローによっても、半導体装置の品質や信頼性、あるいは電気的特性等が劣化するおそれは殆どない。
さらに、前述した第１〜第４の各実施形態は、ロジックＬＳＩ（Logical Large Scale Integrated Circuit）、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）に代表されるメモリＬＳＩ、あるいはバイポーラ・トランジスタ（Bipolar Transistor）等の様々な半導体装置に容易に適用可能である。
第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真。 第１実施形態に対する比較例としての背景技術の一態様に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真。 第１実施形態に対する比較例としての背景技術の他の態様に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真。 第１実施形態に係るＣｕ配線および背景技術に係るＣｕ配線のシンター試験後の抵抗値をそれぞれグラフにして示す図。 第１実施形態に係るＣｕヴィアプラグおよび背景技術に係るＣｕヴィアプラグのシンター試験後の抵抗値をそれぞれグラフにして示す図。 第２のバリアメタル膜としてＣＶＤ膜を用いた第１実施形態に係るＣｕ配線と下層Ｃｕ配線との組み合わせ、および背景技術に係るＣｕ配線と下層Ｃｕ配線との組み合わせのＳＩＶ耐性の配線幅依存性をそれぞれグラフにして示す図。 第２のバリアメタル膜としてＡＬＤ膜を用いた第１実施形態に係るＣｕ配線と下層Ｃｕ配線との組み合わせ、および背景技術に係るＣｕ配線と下層Ｃｕ配線との組み合わせのＳＩＶ耐性の配線幅依存性をそれぞれグラフにして示す図。 第１実施形態に係るＣｕ配線および背景技術に係るＣｕ配線のエレクトロマイグレーション耐性試験によるＴＴＦをそれぞれグラフにして示す図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第３実施形態の一態様に係る半導体装置を示す断面図。 第３実施形態の他の態様に係る半導体装置を示す断面図。 第３実施形態のまた他の態様に係る半導体装置を示す断面図。 第３実施形態のまた他の態様に係る半導体装置を示す断面図。 第３実施形態のさらに他の態様に係る半導体装置を示す断面図。 第４実施形態に係る半導体装置を示す断面図。 第４実施形態に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真。 第４実施形態に対する比較例としての背景技術の一態様に係る半導体装置の製造方法により設けられたＣｕシード層の表面状態の温度依存性を示す写真。 バリアメタル膜としてＰＶＤ−Ｔｉ膜を用いた第４実施形態に係るＣｕ配線と下層Ｃｕ配線との組み合わせ、および背景技術に係るＣｕ配線と下層Ｃｕ配線との組み合わせのＳＩＶ耐性の配線幅依存性をそれぞれグラフにして示す図。 第４実施形態に係るＣｕ配線内のＴｉ濃度とＴｉの拡散の深さを異なるシンターアニールの温度ごとにそれぞれグラフにして示す図。 第４実施形態に係るＣｕ配線および背景技術に係るＣｕ配線のシンター試験後の抵抗値をそれぞれグラフにして示す図。
符号の説明
１…半導体基板（基板）、２，２ａ，２ｂ，２ｃ，２１，２１ａ，２１ｂ，３２，４２，４２ａ，６３，７４…層間絶縁膜（絶縁膜）、３…下層Ｃｕ配線（導電層）、５…導電層用凹部（凹部）、５ａ…配線溝（配線用凹部）、５ｂ…ヴィアホール（プラグ用凹部）、６，２３，２８…ＰＶＤ−Ｔｉ膜（第１のバリアメタル膜）、７，２４，２９…ＣＶＤ−ＴｉＳｉＮ膜（第２のバリアメタル膜）、８，２５，３０…ＰＶＤ−Ｔｉ膜（第３のバリアメタル膜）、９…シードＣｕ膜（Ｃｕ下地膜、第１のＣｕ膜）、１０…Ｃｕめっき膜（第２のＣｕ膜）、１１，２６，３１…バリアメタル膜、１２、２７，６２，７２，７３…Ｃｕ導電層（Ｃｕ膜、上層Ｃｕ膜）、１２ａ，２７ａ，７３ａ…Ｃｕ配線（Ｃｕ膜）、１２ｂ，２７ｂ，７３ｂ…Ｃｕヴィアプラグ（Ｃｕコンタクトプラグ、Ｃｕ膜）、１３，３３，４１，５１，６１，７１，８１，９１…半導体装置、４２ｂ…層間絶縁膜（上層絶縁膜）、４３…拡散層（導電層）、８２…Ｃｕダミー配線（Ｃｕダミー導電層、Ｃｕ膜）

Claims (5)

  1. 基板上に設けられた少なくとも１層の絶縁膜に形成された凹部内に、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む第１のバリアメタル膜をＰＶＤ法により設け、
    この第１のバリアメタル膜上に、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む第２のバリアメタル膜を、ＣＶＤ法およびＡＬＤ法の少なくとも一方の方法により大気開放せずに連続して設け、
    この第２のバリアメタル膜上に、４−Ａ族、５−Ａ族、および６−Ａ族のいずれかの族に属する少なくとも１つの金属元素を含む第３のバリアメタル膜をＰＶＤ法により大気開放せずに連続して設け、
    この第３のバリアメタル膜上に、第１のＣｕ膜を大気開放せずに連続して設け、
    前記第１のＣｕ膜に加熱処理を施す、
    ことを特徴とする半導体装置の製造方法。
  2. 前記加熱処理を行う前に、前記第１のＣｕ膜をシード層として第２のＣｕ膜をめっき法により前記第１のＣｕ膜上に成長させて、前記凹部を埋め込むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２のバリアメタル膜として、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、ＷＮ、およびＷＳｉＮのいずれか１つの材料からなる単層膜、もしくはこれら各単層膜を２層以上組み合わせた積層膜を設けるとともに、前記第１のバリアメタル膜および前記第３のバリアメタル膜として、実質的にＴｉからなる単層膜を設けることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１のＣｕ膜を基板温度２５℃以上で形成することを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置の製造方法。
  5. 少なくとも１層の前記絶縁膜により前記基板の表層部および前記基板の上方の一方に設けられている少なくとも１層の導電層を覆うとともに、この導電層の表面を露出して前記絶縁膜に前記凹部を形成し、かつ、前記第１のバリアメタル膜を前記導電層の表面に接触させて前記凹部内に設けることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置の製造方法。
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