JP2011249584A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ボイドとヒロックの発生の双方を抑制してCu配線を形成する。
【解決手段】半導体基板上の層間絶縁膜に溝パターンを形成する工程(S1)、めっき法によりCu膜を形成する工程(S2,S3)、130〜180℃で第1アニールを行う工程(S4)、CMPにより溝パターン以外の銅膜を除去する工程(S5)、300〜350℃でグレイン成長のための第2アニールを行う工程(S6)とを備える。
【選択図】図1
【解決手段】半導体基板上の層間絶縁膜に溝パターンを形成する工程(S1)、めっき法によりCu膜を形成する工程(S2,S3)、130〜180℃で第1アニールを行う工程(S4)、CMPにより溝パターン以外の銅膜を除去する工程(S5)、300〜350℃でグレイン成長のための第2アニールを行う工程(S6)とを備える。
【選択図】図1
Description
本発明は半導体装置の製造方法に関し、特にダマシン法による銅配線の形成方法に関する。
近年、半導体装置では微細な配線を形成するために、銅(Cu)が用いられている。Cu配線を形成する場合には、層間絶縁膜中に形成した溝パターン内にCuを埋め込むダマシン法が一般に用いられている(特許文献1、2、3)。
ダマシン法において、溝パターン内にCuを充填させるためには、めっき法が用いられる。Cu充填に用いられるめっき法では、Cu配線形成後にアニール処理を行い、不純物の脱離やグレイン成長を行うことが重要である。アニール処理によって、Cu配線のエレクトロマイグレーション耐性が向上する効果が得られる。一方、このアニール処理によってCu膜にボイドやヒロック等が発生することがある。しかしながら、Cu膜中にボイドやヒロック等が発生すると、導通不良の原因となってしまう。
そこで、ボイドを抑制するために、特許文献1では、化学機械研磨(Chemical Mechanical Polishing:CMP)法による表面研磨を行った後に300℃〜500℃の温度でアニール処理を行う方法が提案されている。
また、ボイドはアニールの際の昇温速度にも依存して発生することから、特許文献3では、CMP前に、室温状態から20℃/分以下の速度で昇温し100℃〜300℃の温度でアニールを行う方法が提案されている。
一方、ヒロックを抑制するために、特許文献2では、めっき後に400℃の高温でアニール処理し、CMP後に100℃〜250℃の低温でアニール処理する方法が提案されている。
本発明者は、アニール処理の最適化について検討した結果、従来の方法ではボイドとヒロックの発生を共に抑制することが困難であることを見出した。
例えば、めっき後(CMP前)のアニール処理を高温で行うと、応力緩和の効果によってヒロックの抑制効果が向上するが、ボイドの発生は逆に増加してしまう。このため、従来の方法では、信頼性の高いCu配線を形成することが困難であった。
本発明者は、ボイドとヒロックの双方を抑制するため、Cuめっきによる溝パターンの埋め込み後に、低温で第1のアニール処理し、ボイドの発生を抑制しながらグレイン成長と不純物脱離を行い、不要なCuをCMPで除去後、高温で第2のアニールを実施することによってCu膜中のグレインを成長させ、ヒロックの原因となる欠陥を低減させることが可能であることを見出した。
すなわち、本発明の一実施形態によれば、
半導体基板上の層間絶縁膜に配線溝を形成する工程、
前記層間絶縁膜上に、めっき法により銅膜を形成し、前記配線溝内を埋め込む工程、
130℃〜180℃の温度範囲で第1のアニールを行う工程、
層間絶縁膜上の余剰の銅を除去する工程、
300℃〜350℃の温度でグレイン成長のための第2のアニールを行う工程、
とを備える半導体装置の製造方法が提供される。
半導体基板上の層間絶縁膜に配線溝を形成する工程、
前記層間絶縁膜上に、めっき法により銅膜を形成し、前記配線溝内を埋め込む工程、
130℃〜180℃の温度範囲で第1のアニールを行う工程、
層間絶縁膜上の余剰の銅を除去する工程、
300℃〜350℃の温度でグレイン成長のための第2のアニールを行う工程、
とを備える半導体装置の製造方法が提供される。
ボイドとヒロックの発生の双方を抑制してCu配線を形成することができる。これにより、信頼性の高い半導体装置を製造することが可能となる。
以下、具体的な実施形態例を挙げて本発明について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
図1の工程フローに従って、半導体基板上の絶縁膜に配線材料を埋め込む溝パターンを形成し、バリアメタルとCuシード膜を堆積する。Cuシード膜を電極として、電解めっき法でCuを埋設し、めっき後に第1のアニール工程を行う。余分なCuをCMPで除去した後、第2のアニール工程を行う。
製造方法の詳細について、図2〜図5の断面図および工程フロー(図1)を参照して説明する。
(図2)
シリコン等の半導体基板1の主面上に、MOSトランジスタ等の素子(図示せず)を形成したものを準備する。
シリコン等の半導体基板1の主面上に、MOSトランジスタ等の素子(図示せず)を形成したものを準備する。
半導体基板1上に酸化シリコン(SiO2)等を用いて、第1層間絶縁膜2を形成する。
フォトレジスト膜で形成したマスク(図示せず)を用いて第1層間絶縁膜2の異方性ドライエッチングを行い、配線を形成する領域に溝パターン3を形成する(工程S1)。本実施形態では、溝パターン3として開口幅100nm、深さ220nmの溝を形成した。溝パターン3の寸法は一例であって、さらに開口幅の狭いパターンの場合にも本発明を適用することが可能である。
フォトレジスト膜で形成したマスク(図示せず)を用いて第1層間絶縁膜2の異方性ドライエッチングを行い、配線を形成する領域に溝パターン3を形成する(工程S1)。本実施形態では、溝パターン3として開口幅100nm、深さ220nmの溝を形成した。溝パターン3の寸法は一例であって、さらに開口幅の狭いパターンの場合にも本発明を適用することが可能である。
なお、必要に応じて、先に形成しておいたMOSトランジスタ等の素子に接続するためのコンタクトプラグを形成しておき、以下の説明で形成するCu配線と接続するようにしてもよい。
(図3)
バリアメタル膜4とCuシード膜5aを順次堆積する(工程S2)。
バリアメタル膜4としては、膜厚10nm〜20nm程度のTaN膜または、TaN膜上にTa膜を堆積した積層膜を例示できる。バリアメタル膜4はスパッタリング法によって形成できる。
Cuシード膜5aはスパッタリング法で形成した、膜厚40nm〜60nm程度のCu膜である。
バリアメタル膜4とCuシード膜5aを順次堆積する(工程S2)。
バリアメタル膜4としては、膜厚10nm〜20nm程度のTaN膜または、TaN膜上にTa膜を堆積した積層膜を例示できる。バリアメタル膜4はスパッタリング法によって形成できる。
Cuシード膜5aはスパッタリング法で形成した、膜厚40nm〜60nm程度のCu膜である。
(図4)
電解めっき法によって、溝パターン3内を充填するようにCu膜5を形成する(工程S3)。
この後に、バッチ式の縦型アニール装置を用い、還元ガス雰囲気(例えばH2等)、不活性ガス雰囲気(例えば、Ar、N2等)または、還元ガスと不活性ガスの混合雰囲気中で、温度130℃〜180℃の範囲で第1のアニール処理を20分〜40分程度行う(工程S4)。
電解めっき法によって、溝パターン3内を充填するようにCu膜5を形成する(工程S3)。
この後に、バッチ式の縦型アニール装置を用い、還元ガス雰囲気(例えばH2等)、不活性ガス雰囲気(例えば、Ar、N2等)または、還元ガスと不活性ガスの混合雰囲気中で、温度130℃〜180℃の範囲で第1のアニール処理を20分〜40分程度行う(工程S4)。
本発明では、めっき工程後の第1アニール処理を130℃〜180℃の低温で実施することにより、金属膜中にボイドが形成されるのを抑制することが可能となる。
第1のアニール処理には、枚葉式のヒーター装置も使用でき、この場合には、温度130℃〜180℃の範囲で80秒〜120秒程度の加熱を行えばよい。
300℃程度までアニール温度を上げる場合には、昇温速度を早くしすぎるとボイドが出来やすくなるが、本発明の第1アニールは130℃〜180℃の範囲までしか温度を上昇させない。このため、バッチ式の縦型アニール装置に比べて昇温速度の速い装置である、枚葉式ヒーター装置であっても第1アニール処理に使用することができる。
(図5)
CMP法で研磨を行い、第1層間絶縁膜2上のCu膜5およびバリアメタル膜4を除去し、溝パターン3の内部にのみCu膜5とバリアメタル膜4を残存させる(工程S5)。
CMP法で研磨を行い、第1層間絶縁膜2上のCu膜5およびバリアメタル膜4を除去し、溝パターン3の内部にのみCu膜5とバリアメタル膜4を残存させる(工程S5)。
この後に、バッチ式の縦型アニール装置を用い、還元ガス雰囲気(例えばH2)、不活性ガス雰囲気(例えば、Ar、N2等)または、還元ガスと不活性ガスの混合雰囲気中で、温度300℃〜350℃の範囲で第2アニール処理を20分〜40分程度行う(工程S6)。
CMP実施後の第2アニール処理を300℃〜350℃の高温で処理することで、Cu配線表面に発生するヒロックを抑制できる。
第2アニール処理では、300℃〜350℃の範囲まで温度を上昇させるため、枚葉式に比べて昇温速度の遅いバッチ式の縦型アニール装置を用いることが好ましい。
第2アニール処理では、300℃〜350℃の範囲まで温度を上昇させるため、枚葉式に比べて昇温速度の遅いバッチ式の縦型アニール装置を用いることが好ましい。
(図6)
Cu配線の表面を覆うように、キャップ膜6および第2層間絶縁膜7を形成する。
キャップ膜6はCuの拡散を防止する機能を有するもので、例えば、SiCN膜を例示することができる。
本発明では、あらかじめ第2アニール処理を300℃〜350℃の範囲で行っておくことにより、Cu配線上に形成するキャップ膜6を400℃程度の温度で形成する場合においてもヒロックの発生を抑制する効果が得られる。
第2層間絶縁膜7としては、SiCO等の低誘電体膜または酸化シリコン膜を例示できる。
必要に応じて、さらに上層の配線層等を形成すれば、半導体装置が完成する。
Cu配線の表面を覆うように、キャップ膜6および第2層間絶縁膜7を形成する。
キャップ膜6はCuの拡散を防止する機能を有するもので、例えば、SiCN膜を例示することができる。
本発明では、あらかじめ第2アニール処理を300℃〜350℃の範囲で行っておくことにより、Cu配線上に形成するキャップ膜6を400℃程度の温度で形成する場合においてもヒロックの発生を抑制する効果が得られる。
第2層間絶縁膜7としては、SiCO等の低誘電体膜または酸化シリコン膜を例示できる。
必要に応じて、さらに上層の配線層等を形成すれば、半導体装置が完成する。
図7に、直径300mmの半導体基板を用い、第2アニールの温度を固定(200℃)して、第1アニールの温度を変化させた場合のボイドの発生数の測定結果を示す。ボイドの発生数は、表面欠陥検査装置を用いてカウントした。第1アニールの温度を変化させた場合のボイドの発生数は、第2アニールの温度によらず同等の傾向を示す。
めっき法で形成したCu膜は、埋め込む溝パターンの微細化や、電解めっき法における低電流密度化によって、膜形成時のグレインサイズが小さくなる。このため膜中に点欠陥が多く存在しており、図7に示すようにめっき後のアニール温度を高くするほど、ボイドの発生数が多くなる。
図8に、直径300mmの半導体基板を用い、第2アニール温度を固定(200℃および300℃)して、第1アニールの温度を変化させた場合のヒロックの発生数の測定結果を示す。ヒロックの発生数は、表面欠陥検査装置を用いてカウントした。
図8に示すように、第1アニール温度が低いほどヒロックが増加する。また、第2アニール温度は高い方がヒロック数が減少する。これは、めっき後の第1アニールを低温で処理すると、グレイン成長や応力緩和が不十分なためである。
本発明では、第1アニールを130℃〜180℃の範囲で処理することにより、ボイドの発生を抑制しつつ、ヒロックの発生も抑制することが可能となる。
図9に、直径300mmの半導体基板を用い、第1アニール温度を165℃に固定して、第2アニール温度を変化させたときのヒロック数の測定結果を示す。
図9に示すようにCMP後に行う第2アニールの温度が高いほど、ヒロック数が減少する。
ここで、第2アニールの温度350℃よりも高くしてしまうと、加熱時にCu表面が凝集を起こしやすく、配線表面のモホロジーが劣化してしまう。このため第2アニール温度は300℃〜350℃の範囲で行うことが好ましい。
以上説明したように、Cuめっきによる溝パターンの埋め込み後に、第1のアニールを130℃〜180℃の低温で処理することで、ボイドの発生を抑制しながら、グレイン成長とCu膜中に残存する不純物の脱離を行うことができる。次に不要なCuをCMPで除去した後に、第2のアニールを300℃〜350℃の高温で実施する。第2のアニールによってCu膜中のグレインをさらに成長させ、ヒロックの原因となる欠陥を低減させることができる。アニール温度を変更して2回実施することにより、ボイドとヒロックの発生の双方を抑制することが可能となる。
1 半導体基板
2 第1層間絶縁膜
3 溝パターン
4 バリアメタル膜
5 Cu膜
5a Cuシード膜
6 キャップ膜
7 第2層間絶縁膜
2 第1層間絶縁膜
3 溝パターン
4 バリアメタル膜
5 Cu膜
5a Cuシード膜
6 キャップ膜
7 第2層間絶縁膜
Claims (6)
- 半導体基板上の層間絶縁膜に配線溝を形成する工程、
前記層間絶縁膜上に、めっき法により銅膜を形成し、前記配線溝内を埋め込む工程、
130℃〜180℃の温度範囲で第1のアニールを行う工程、
層間絶縁膜上の余剰の銅を除去する工程、
300℃〜350℃の温度でグレイン成長のための第2のアニールを行う工程、
とを備える半導体装置の製造方法。 - 前記層間絶縁膜上に、バリアメタル膜及び銅シード膜を形成した後、電解めっき法により銅膜を形成する請求項1に記載の半導体装置の製造方法。
- 前記第1のアニールは、バッチ式加熱装置内で20分〜40分あるいは枚様式加熱装置内で80秒〜120秒実施され、前記第2のアニールはバッチ式加熱装置内で20分〜40分実施される請求項1又は2に記載の半導体装置の製造方法。
- 前記第1及び第2のアニールは、還元ガス雰囲気、不活性ガス雰囲気あるいはその両方を混合雰囲気で行われる請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 層間絶縁膜上の余剰の銅を除去する工程は、化学機械研磨法による請求項1乃至4のいずれかに記載の半導体装置の製造方法。
- 前記第2のアニールを行った後、層間絶縁膜上にキャップ層及び別の層間絶縁膜を形成する工程を有する請求項1乃至5のいずれかに記載の半導体装置の製造方法。
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JP2010121637A JP2011249584A (ja) | 2010-05-27 | 2010-05-27 | 半導体装置の製造方法 |
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---|---|---|---|---|
JP2015135948A (ja) * | 2013-12-18 | 2015-07-27 | キヤノン株式会社 | 半導体装置の製造方法 |
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2010
- 2010-05-27 JP JP2010121637A patent/JP2011249584A/ja active Pending
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