JP2001338925A

JP2001338925A - 半導体集積回路装置の製造方法

Info

Publication number: JP2001338925A
Application number: JP2000156448A
Authority: JP
Inventors: Yoji Ashihara; 洋司芦原; Tatsuyuki Saito; 達之齋藤; Kensuke Ishikawa; 憲輔石川; Hiroshi Miyazaki; 博史宮▲崎▼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-05-26
Filing date: 2000-05-26
Publication date: 2001-12-07

Abstract

(57)【要約】【課題】配線溝および接続孔の内部に形成された埋め
込み配線のバリア導体膜と主導電層との界面、およびそ
のバリア導体膜と絶縁膜との界面において剥離が発生す
ることを防ぐ。【解決手段】フッ素を添加した酸化シリコン膜を含む
絶縁膜２４に接続孔２５ａおよび配線溝２５ｂを形成
し、その接続孔２５ａおよび配線溝２５ｂの内部にチタ
ン膜、窒化チタン膜およびタンタル膜を順次堆積し、バ
リア導体膜２６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、絶縁膜に形成した溝部内を
埋め込む導電性膜が銅膜である半導体集積回路装置の製
造に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路の配線形成方法として、
ダマシン（Damascene）法と呼ばれるプロセスがある。
この方法は、絶縁膜に配線溝または接続孔を形成した
後、半導体基板の主面に配線形成用またはプラグ形成用
の導電性膜を堆積し、さらに、その配線溝または接続孔
以外の領域の導電性膜を化学機械的研磨法（ＣＭＰ；Ch
emical Mechanical Polishing）によって除去すること
により、配線溝内に埋込配線、または接続孔内にプラグ
を形成する方法である。この方法の場合は、特に、微細
なエッチング加工が困難な銅系の導体材料（銅または銅
合金）からなる埋め込み配線の形成方法として適してい
る。

【０００３】また、絶縁膜に形成された配線溝内に埋め
込み配線、または接続孔内にプラグを形成する際に銅系
の導電材料を用いた場合、その銅系の導電材料は正イオ
ンとなって絶縁膜へ拡散しやすいため短絡不良を引き起
こす場合がある。この短絡不良を防止するために、銅系
の導電材料の下地にバリア導体膜を堆積して、銅系の導
電材料が絶縁膜へ拡散することに起因する短絡不良を防
いでいる。

【０００４】このバリア導体膜の具体的な材質の例につ
いては、たとえば１９９８年１月２０日、株式会社プレ
スジャーナル発行、「月間Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ１９９８年２月号」、ｐｐ．９１〜ｐ
ｐ．９６に記載がある。

【０００５】

【発明が解決しようとする課題】埋め込み配線技術にお
いては、主導電層となる銅系の導電材料のバリア導体膜
として窒化チタン膜、窒化タンタル膜または窒化タング
ステン膜を用いた場合に、以下のような問題を生ずる。

【０００６】すなわち、バリア導体膜として窒化チタン
膜または窒化タングステン膜を用いた場合においては、
窒化チタン膜または窒化タングステン膜と銅系の導電材
料との接着性は低い。また、バリア導体膜として窒化タ
ンタル膜を用いた場合においては、窒化チタン膜または
窒化タングステン膜を用いた場合よりは接着性がよいも
のの、それでも銅系の導電材料との接着性は低い。その
ため、高温の熱処理工程においてバリア導体膜と銅系の
導電材料との界面で剥離し、配線の信頼度を低下させる
場合がある。特に、曲率の大きい接続孔の底面および側
面、または配線溝の隅においては、主導電層となる銅系
の導電材料が表面エネルギーを小さくしようとするため
に、バリア導体膜と主導電層との界面において剥離が発
生しやすくなる。

【０００７】さらに、銅系の導電材料を主導電層とする
埋め込み配線を多層に構成した場合においては、上層配
線と下層配線とを接続するプラグのバリア導体膜として
窒化チタン膜または窒化タングステン膜を用いると、窒
化チタン膜または窒化タングステン膜は下層配線との接
着性は低い。また、そのプラグのバリア導体膜として窒
化タンタル膜を用いると、窒化チタン膜または窒化タン
グステン膜を用いた場合よりは接着性がよいものの、そ
れでも下層配線との接着性は低い。そのため、高温の熱
処理工程において、そのプラグのバリア導体膜と下層配
線との界面において剥離し導通不良を生じる問題があ
る。

【０００８】また、埋め込み配線技術においては、主導
電層となる銅系の導電材料のバリア導体膜としてタンタ
ル膜を用いた場合に、以下のような問題を生ずる。

【０００９】すなわち、バリア導体膜としてタンタル膜
を用い、上層配線と下層配線とを隔てる層間絶縁膜とし
て酸化シリコンを主成分として含む絶縁膜を用いた場合
においては、タンタル膜と銅系の導電材料との接着性は
良好であるが、層間絶縁膜との接着性が低い。そのた
め、高温の熱処理工程においてバリア導体膜と層間絶縁
膜との界面で剥離し、配線の信頼度を低下させる問題が
ある。

【００１０】本発明の目的は、溝部（配線溝および接続
孔）の内部にバリア導体膜と主導電層となる銅系の導電
材料とを埋め込むことで配線を形成する工程において、
バリア導体膜と主導電層との界面において剥離が発生す
ることを防ぐ技術を提供することにある。

【００１１】また、本発明の他の目的は、下層の配線と
上層の配線とを接続するプラグと下層配線との接着性を
向上する技術を提供することにある。

【００１２】また、本発明の他の目的は、溝部の内部に
バリア導体膜と主導電層となる銅系の導電材料とを埋め
込むことで配線を形成する工程において、バリア導体膜
と層間絶縁膜との界面において剥離が発生することを防
ぐ技術を提供することにある。

【００１３】また、本発明の他の目的は、半導体集積回
路装置の配線の導通不良を低減し、半導体集積回路装置
の歩留まりを向上する技術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】すなわち、本発明は、半導体素子が形成さ
れた半導体基板の主面上に絶縁膜を堆積し、前記絶縁膜
をエッチングすることによって溝部を形成する工程と、
前記溝部の内部を含む前記絶縁膜の上部に第１導電性膜
を堆積する工程と、前記溝部の内部を含む前記第１導電
性膜の表面に第２導電性膜を堆積する工程と、前記溝部
の内部を含む前記第２導電性膜の表面に第３導電性膜を
堆積する工程と、前記溝部の内部を含む前記第３導電性
膜の表面に、前記溝部を埋め込む第４導電性膜を形成す
る工程と、前記溝部の外部の前記第１導電性膜、前記第
２導電性膜、前記第３導電性膜および前記第４導電性膜
を化学的および機械的に研磨して、前記溝部内に前記第
１導電性膜、前記第２導電性膜、前記第３導電性膜およ
び前記第４導電性膜を残すことにより配線を形成する工
程とを含むものである。

【００１７】また、本発明は、半導体素子が形成された
半導体基板の主面上に絶縁膜を堆積し、前記絶縁膜をエ
ッチングすることによって溝部を形成する工程と、前記
溝部の内部を含む前記絶縁膜の上部にバリア導体膜を堆
積する工程と、前記溝部の内部を含む前記バリア導体膜
の表面に、前記溝部を埋め込む第４導電性膜を形成する
工程と、前記溝部の外部の前記バリア導体膜および前記
第４導電性膜を化学的および機械的に研磨して、前記溝
部内に前記バリア導体膜および前記第４導電性膜を残す
ことにより配線を形成する工程とを含むものである。

【００１８】上記の本発明によれば、フッ素を添加した
絶縁膜中に形成された配線の最下層である第１導電性膜
がチタン膜で構成されるので、絶縁膜と第１導電性膜と
の接着性を向上することが可能となる。

【００１９】また、上記の本発明によれば、第３導電性
膜をタンタル膜で構成し、第４導電性膜を銅膜で構成す
るので、第３導電性膜と第４導電性膜との接着性を向上
することが可能となる。

【００２０】また、上記の本発明によれば、溝部（接続
孔）の底部に形成された第１導電性膜膜であるチタン膜
と下層配線の第４導電性膜との間で合金化反応が進むの
で、プラグと下層配線との接着性を向上することが可能
となる。

【００２１】また、上記の本発明によれば、第３導電性
膜となるタンタル膜は低温で形成するので、第３導電性
膜の成膜時の残留熱により第４導電性膜が凝集すること
による、溝部の内部でのボイドの発生を抑制することが
可能となる。

【００２２】また、上記の本発明によれば、配線の導通
不良および溝部（接続孔）内の配線と下層配線との界面
における導通不良を防ぐことができるので、半導体集積
回路装置の歩留りおよび信頼性を向上することが可能と
なる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２４】（実施の形態１）本実施の形態１は、たと
えば半導体基板のｐ型ウェルにｎチャネル型ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）Ｑｎが形成された半導体集積回路装置の製造
方法に本発明を適用したものである。

【００２５】以下、上記した半導体集積回路装置の製造
方法を図１〜図１８に従って工程順に説明する。

【００２６】まず、図１に示すように、比抵抗が１０Ω
ｃｍ程度の単結晶シリコンからなる半導体基板１を８５
０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の
薄い酸化シリコン膜（パッド酸化膜）を形成し、次いで
この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シ
リコン膜をＣＶＤ（Chemical Vapor Deposition）法で
堆積した後、フォトレジスト膜をマスクにしたドライエ
ッチングで素子分離領域の窒化シリコン膜と酸化シリコ
ン膜とを除去する。酸化シリコン膜は、後の工程で素子
分離溝の内部に埋め込まれる酸化シリコン膜をデンシフ
ァイ（焼き締め）するときなどに基板に加わるストレス
を緩和する目的で形成される。また、窒化シリコン膜は
酸化されにくい性質を持つので、その下部（活性領域）
の基板表面の酸化を防止するマスクとして利用される。

【００２７】続いて、窒化シリコン膜をマスクにしたド
ライエッチングで素子分離領域の半導体基板１に深さ３
５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁
に生じたダメージ層を除去するために、半導体基板１を
１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程
度の薄い酸化シリコン膜４を形成する。

【００２８】続いて、半導体基板１上に膜厚３８０ｎｍ
程度の酸化シリコン膜５をＣＶＤ法で堆積し、次いで酸
化シリコン膜５の膜質を改善するために、半導体基板１
を熱処理して酸化シリコン膜５をデンシファイ（焼締
め）する。その後、窒化シリコン膜をストッパに用いた
化学的機械研磨（Chemical Mechanical Polishing；Ｃ
ＭＰ）法で酸化シリコン膜５を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝６を形成す
る。

【００２９】続いて、熱リン酸を用いたウェットエッチ
ングで半導体基板１の活性領域上に残った窒化シリコン
膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦ
ＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ
型ウエル７を形成する。

【００３０】続いて、ｐ型ウエル７の酸化シリコン膜を
ＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体
基板１をウェット酸化してｐ型ウエル７の表面に膜厚
３.５ｎｍ程度の清浄なゲート酸化膜９を形成する。

【００３１】次に、半導体基板１上に膜厚９０〜１００
ｎｍ程度のノンドープ多結晶シリコン膜をＣＶＤ法で堆
積する。続いて、イオン注入用のマスクを用いて、ｐ型
ウエル７の上部のノンドープ多結晶シリコン膜に、たと
えばＰ（リン）をイオン注入してｎ型多結晶シリコン膜
を形成する。さらに、そのｎ型多結晶シリコン膜の表面
に酸化シリコン膜を堆積して積層膜を形成し、フォトリ
ソグラフィによりパターニングされたレジストをマスク
としてその積層膜をエッチングし、ゲート電極１０およ
びキャップ絶縁膜１１ａを形成する。なお、ゲート電極
１０の上部にＷＳｉ_x、ＭｏＳｉ_x、ＴｉＳｉ_x、ＴａＳ
ｉ_xまたはＣｏＳｉ_xなどの高融点金属シリサイド膜を積
層してもよい。キャップ絶縁膜１１ａは、たとえばＣＶ
Ｄ法により形成することができる。

【００３２】次に、ゲート電極１０の加工に用いたフォ
トレジスト膜を除去した後、ｐ型ウエル７にｎ型不純
物、たとえばＰ（リン）をイオン注入してゲート電極１
０の両側のｐ型ウエル７にｎ^-型半導体領域１２を形成
する。

【００３３】次に、半導体基板１上に膜厚１００ｎｍ程
度の酸化シリコン膜をＣＶＤ法で堆積し、反応性イオン
エッチング（ＲＩＥ）法を用いてこの酸化シリコン膜を
異方性エッチングすることにより、ｎチャネル型ＭＩＳ
ＦＥＴのゲート電極１０の側壁にサイドウォールスペー
サ１１ｂを形成する。続いて、ｐ型ウエル７にｎ型不純
物、例えばＡｓ（ヒ素）をイオン注入してｎチャネル型
ＭＩＳＦＥＴのｎ⁺型半導体領域１３（ソース、ドレイ
ン）を形成する。これにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎにＬＤＤ（Lightly Doped Drain）構造のソー
ス、ドレイン領域が形成され、ｎチャネル型ＭＩＳＦＥ
ＴＱｎが完成する。

【００３４】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜を堆積した後、たとえば酸化シリコン膜をＣＭ
Ｐ法で研磨することにより、その表面が平坦化された絶
縁膜１４を形成する。さらに、半導体基板１の主面のｎ
⁺型半導体領域１３上の絶縁膜１４に、フォトリソグラ
フィ技術を用いて接続孔１５を開口する。

【００３５】次に、半導体基板１上に、スパッタリング
法により、たとえば窒化チタンなどのバリア導体膜１６
ａを形成し、さらにブランケットＣＶＤ法により、たと
えばタングステンなどの導電性膜１６ｂを堆積する。

【００３６】次に、接続孔１５以外の絶縁膜１４上のバ
リア導体膜１６ａおよび導電性膜１６ｂをたとえばＣＭ
Ｐ法により除去し、プラグ１６を形成する。

【００３７】次に、半導体基板１上に、たとえばプラズ
マＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１０
０ｎｍのエッチストッパ膜１７を形成する。エッチスト
ッパ膜１７は、その上層の絶縁膜に配線形成用の溝部や
孔を形成する際に、その掘り過ぎにより下層に損傷を与
えたり、加工寸法精度が劣化したりすることを回避する
ためのものである。

【００３８】次に、図２に示すように、たとえばエッチ
ストッパ膜１７の表面にＣＶＤ法でフッ素を添加した酸
化シリコン（ＳｉＯＦ）膜を堆積し、膜厚が約４００ｎ
ｍの絶縁膜１８を堆積する。絶縁膜１８としてＳｉＯＦ
膜を用いた場合、そのＳｉＯＦ膜は低誘電率膜であるの
で、半導体集積回路装置の配線の総合的な誘電率を下げ
ることが可能であり、配線遅延を改善できる。

【００３９】次に、図３に示すように、エッチストッパ
膜１７および絶縁膜１８を、フォトリソグラフィ技術お
よびドライエッチング技術を用いて加工し、配線溝（溝
部）１９を形成する。

【００４０】次に、図４に示すチャンバ内にて、配線溝
１９の底部に露出したプラグ１６の表面の反応層を除去
するために、アルゴン（Ａｒ）雰囲気中にてスパッタエ
ッチングによる半導体基板１の表面処理を行う。このと
きのスパッタエッチング量は、Ｐ−ＴＥＯＳ（Plasma T
etraethylorthosilicate）膜に換算して約２０Å〜１８
０Å程度、好ましくは約１００Å程度とする。図４に示
すチャンバは、内部圧力が１０×１０^-5Ｐａ程度の高真
空状態の搬送室１０１、ロード／アンロード室１０２、
脱ガス室１０３、プリクリーン室１０４、Ｔｉ／ＴｉＮ
形成室１０５、Ｔａ／ＴａＮ形成質１０６およびＣｕ
（銅）形成室１０７からなる。なお、本実施の形態に１
おいては、アルゴン雰囲気中におけるスパッタエッチン
グによりプラグ１６の表面の反応層を除去する場合を例
示したが、たとえば水素（Ｈ₂）や一酸化炭素（ＣＯ）
のような還元性ガスや、還元性ガスと不活性ガスとの混
合雰囲気中でのアニール処理により反応層を十分に除去
できるなら、このアニール処理とスパッタエッチング処
理を置き換えてもよい。アニール処理の場合は、スパッ
タエッチング時による絶縁膜１８の損失や、電子による
ゲート酸化膜９のチャージングダメージを防ぐことがで
きる。

【００４１】次に、配線溝１９付近を拡大した図５に示
すように、半導体基板１の全面に導電性膜（第１導電性
膜）２０ａとなる、チタン膜を堆積する。このチタン膜
は、前記スパッタエッチング工程に用いたスパッタリン
グ装置中の放電ガスを切り替え、同一の装置内で堆積す
る。この時、導電性膜２０ａの膜厚は、配線溝１９の内
部を除いた絶縁膜１８の表面において約２０Å〜１８０
Å程度、好ましくは約１００Åとなるようにする。

【００４２】本発明者らが行った実験によれば、導電性
膜２０ａとしてタンタル膜を用い、絶縁膜１８としてフ
ッ素が添加されていない酸化シリコン膜（ＳｉＯ₂）膜
を用いた場合と、絶縁膜１８としてＳｉＯＦ膜を用いた
場合の導電性膜２０ａと絶縁膜１８との接着力は、相対
的に絶縁膜１８としてＳｉＯ₂膜を用いた場合の方が強
くなることがわかった。また、導電性膜２０ａとしてチ
タン膜を用い、絶縁膜１８としてＳｉＯ₂膜を用いた場
合の導電性膜２０ａと絶縁膜１８との接着力は、導電性
膜２０ａとしてタンタル膜を用い絶縁膜１８としてＳｉ
Ｏ₂膜を用いた場合より相対的に強くなることがわかっ
た。さらに、導電性膜２０ａとしてチタン膜を用い、絶
縁膜１８としてＳｉＯＦ膜を用いた場合の導電性膜２０
ａと絶縁膜１８との接着力は、導電性膜２０ａとしてチ
タン膜を用い絶縁膜１８としてＳｉＯ₂膜を用いた場合
より相対的に強くなることがわかった。本実施の形態１
においては、絶縁膜１８としてＳｉＯＦ膜を用い、導電
性膜２０ａとしてチタン膜を用いているので、その絶縁
膜１８と導電性膜２０ａとの接着強度を高めることがで
きる。そのため、後の工程である、配線溝１９内に埋め
込み配線２３を形成する際の熱処理工程およびＣＭＰ工
程中において、絶縁膜１８と導電性膜２０ａとの界面で
剥離が生じることを防ぐことができる。絶縁膜１８と導
電性膜２０ａとの界面での剥離を防ぐことにより、熱処
理工程およびＣＭＰ工程中において、導電性膜２０ａと
プラグ１６との界面にかかるストレスを低減することが
できる。よって、プラグ１６と埋め込み配線２３との間
の導通不良を低減することが可能となる。

【００４３】本実施の形態１においては、導電性膜２０
ａとしてチタン膜を例示したが、チタンを約９０重量パ
ーセント以上含む合金膜であってもよい。

【００４４】次に、図６に示すように、半導体基板１の
全面に導電性膜（第２導電性膜）２０ｂとなる、たとえ
ば窒化チタン（ＴｉＮ）膜を堆積する。この窒化チタン
膜は、図４に示すチャンバ内にて、アルゴンおよび窒素
（Ｎ₂）の混合雰囲気中において半導体基板１の温度を
約１５０℃〜４５０℃程度、好ましくは約３００℃程度
に保ち、反応性スパッタリング法よって堆積する。その
膜厚は、配線溝１９の内部を除いた絶縁膜１８の表面に
おいて約１００Å〜４００Å程度、好ましくは約２５０
Å程度となるようにする。また、導電性膜２０ｂとなる
窒化チタン膜のチタン原子および窒素原子の組成比率
は、Ｔｉ：Ｎ＝１：０．９〜１：１．３程度、好ましく
は１：１．１程度となるようにする。本実施の形態にお
いては、導電性膜２０ｂを反応性スパッタリング法にて
堆積する場合を例示しているが、無機または有機材料を
用いたＣＶＤ（Chemical Vapor Deposition）法により
堆積してもよい。ＣＶＤ法を用いた場合、たとえば無機
材料としては四塩化チタン（ＴｉＣｌ₄）およびアンモ
ニア（ＮＨ₃）の混合雰囲気を例示できる。さらに、Ｃ
ＶＤ法を用いた場合、図４に示したチャンバのように、
ＣＶＤ成膜ユニットがＴａ／ＴａＮ形成室と結合してい
れば高真空状態を維持できるので、堆積した導電性膜２
０ｂの表面が酸化することを防ぐことができる。それに
より、後の工程で形成する導電性膜２０ｃと導電性膜２
０ｂとの接着性が低下することを防ぐことができる。

【００４５】次に、図７に示すように、導電性膜２０ｂ
が堆積された半導体基板１の全面に導電性膜（第３導電
性膜）２０ｃとなる、たとえばタンタル膜を堆積し、導
電性膜２０ａ、２０ｂおよび２０ｃを合わせてバリア導
体膜２０とする。このタンタル膜は、図４に示すチャン
バ内のＴａ／ＴａＮ形成室１０６内において、半導体基
板１の温度を約０℃〜１００℃程度、好ましくは約１０
０℃程度に保ち、反応性スパッタリング法よって堆積す
る。その膜厚は、配線溝１９の内部を除いた導電性膜２
０ｂの表面において約５０Å〜３５０Å程度、好ましく
は約２００Å程度となるようにする。図４に示したチャ
ンバ内において、半導体基板１のＴａ／ＴａＮ形成室１
０６からＣｕ形成室１０７への半導体基板１の搬送は、
高真空状態の搬送室１０１を経由して行われるので、堆
積した導電性膜２０ｃの表面が酸化することを防ぐこと
ができる。それにより、後の工程で形成するシード膜２
１ａと導電性膜２０ｃとの接着性が低下することを防ぐ
ことが可能となる。

【００４６】本実施の形態１においては、導電性膜２０
ｃとしてタンタル膜を例示したが、タンタルを約８０重
量パーセント以上含む合金膜であってもよい。導電性膜
２０ｃとして、タンタル膜またはタンタルを約８０重量
パーセント以上含む合金膜を用いることで、導電性膜２
０ｃと次の工程で導電性膜２０ｃの表面に形成する銅膜
との界面において、エレクトロマイグレーションに起因
する剥離が生じることを防ぐことができる。

【００４７】本発明者らは、バリア導体膜２０として窒
化チタンのみを用いた場合と、本実施の形態１に示すチ
タン、窒化チタンおよびタンタルからなる積層膜を用い
た場合とにおいて、プラグ１６と後の工程において形成
される配線２３との間に、熱処理によるストレスを印加
する前後の導通歩留りを実験により調べた。その結果、
表１に示すように、ストレス印加前は、窒化チタン膜の
みの場合および積層膜の場合とも１００％の導通歩留り
であった。ストレス印加後は、窒化チタン膜のみの場合
の導通歩留りは低下したが、積層膜の場合、印加前と変
わらず１００％であり、バリア導体膜２０として本実施
の形態１に示すチタン、窒化チタンおよびタンタルから
なる積層膜を用いると、熱処理後も導通歩留りを維持で
きることがわかった。

【００４８】

【表１】ところで、窒化チタン膜はタンタル膜と比較して研磨性
に優れる。また、タンタル膜は窒化チタン膜と比較して
銅膜との接着性に優れる。本実施の形態１においては、
バリア導体膜２０をチタン膜、窒化チタン膜およびタン
タル膜からなる積層膜で構成しているので、後の工程で
あるＣＭＰ工程における研磨性と、埋め込み配線２３の
主導電層である銅膜との接着性とを両立することができ
る。

【００４９】さらに、導電性膜２０ｃであるタンタル膜
は窒化チタン膜に比べて低温で成膜できる。また、銅膜
は熱処理により凝集しやすい性質を有する。本実施の形
態１においては、バリア導体膜２０の最上層である導電
性膜２０ｃをタンタル膜により構成しているので、次の
工程にてシード膜２１ａである銅膜を形成する際に、そ
の銅膜がバリア導体膜２０を形成した際の残留熱により
凝集することを防ぐことができる。シード膜２１ａの凝
集を防ぐことにより、その後の工程にて導電性膜２１ｂ
である銅膜を電界めっき法にて形成する際に、配線溝１
９の内部においてボイドの発生を抑制することが可能と
なる。また、ボイドの発生を抑制することにより、配線
溝１９の内部における導通不良の発生を防ぐことができ
る。

【００５０】次に、図８に示すように、シード膜（第４
導電性膜）２１ａとなる、たとえば銅膜または銅合金膜
を堆積する。このシード膜２１ａを銅合金膜とする場合
には、その合金中にＣｕを約８０重量パーセント程度以
上含むようにする。シード膜２１ａは、図４に示すチャ
ンバ内にて、半導体基板１の温度を約０℃〜１００℃程
度、好ましくは約１００℃程度に保ち、約３×１０^-2Ｐ
ａ程度以下の圧力下における長距離スパッタリング法に
よって堆積する。その膜厚は、配線溝１９の内部を除い
た導電性膜２０ｃの表面において約１０００Å〜２００
０Å程度、好ましくは約１５００Å程度となるようにす
る。本実施の形態においては、シード膜２１ａの堆積に
長距離スパッタリング法を用いる場合を例示するが、Ｃ
ｕスパッタリング原子をイオン化することでスパッタリ
ングの指向性を高めるイオン化スパッタリング法を用い
てもよい。また、シード膜２１ａの堆積はＣＶＤ法によ
って行ってもよく、図４に示したチャンバのように、Ｃ
ＶＤ成膜ユニットがバリア導体膜２０の形成室と結合し
ていれば高真空状態を維持できるので、堆積したバリア
導体膜２０の表面が酸化することを防ぐことができる。

【００５１】次に、図９に示すように、シード膜２１ａ
が堆積された半導体基板１の全面に、たとえば銅膜から
なる導電性膜（第４導電性膜）２１ｂを配線溝１９を埋
め込むように形成し、この導電性膜２１ｂとシード膜２
１ａとを合わせて積層膜２１とする。この導電性膜２１
ｂは、たとえば電解めっき法にて形成し、めっき液とし
ては、たとえば硫酸（Ｈ₂ＳＯ₄）に１０％の硫酸銅（Ｃ
ｕＳＯ₄）および銅膜のカバレージ向上用の添加剤を加
えたものを用いる。導電性膜２１ｂの形成に電解めっき
法を用いた場合、導電性膜２１ｂの成長速度を電気的に
制御できるので、配線溝１９の内部における導電性膜２
１ｂのカバレージを向上することができる。なお、本実
施の形態においては、導電性膜２１ｂの堆積に電解めっ
き法を用いる場合を例示しているが、無電解めっき法を
用いてもよい。無電解めっき法を用いた場合、電荷印印
加を必要としないので、電界印加に起因する半導体基板
１のダメージを、電解めっき法を用いた場合よりも低減
することができる。

【００５２】また、導電性膜２１ｂを形成する工程に続
けて、アニール処理によってその銅膜を流動化させるこ
とにより、導電性膜２１ｂの配線溝１９への埋め込み性
をさらに向上させることもできる。

【００５３】次に、図１０に示すように、絶縁膜１８上
の余分なバリア導体膜２０および積層膜２１を除去し、
配線溝１９内にバリア導体膜２０および積層膜２１を残
すことで埋め込み配線２３を形成する。バリア導体膜２
０および積層膜２１の除去は、ＣＭＰ法を用いた研磨に
より行う。

【００５４】続いて、たとえば０．１％アンモニア水溶
液と純水とを用いた２段階のブラシスクラブ洗浄によ
り、半導体基板１の表面に付着した研磨砥粒および銅を
除去した後、図１１に示すように、埋め込み配線２３お
よび絶縁膜１８上に窒化シリコン膜を堆積してバリア絶
縁膜２４ａを堆積する。この窒化シリコン膜の堆積に
は、たとえばプラズマＣＶＤ法を用いることができ、そ
の膜厚は約５０ｎｍとする。バリア絶縁膜２４ａは、埋
め込み配線２３の導電性膜２０ｃを構成する銅の拡散を
抑制する機能を有する。これによりバリア導体膜２０ａ
とともに絶縁膜１４、１８および後で説明する絶縁膜２
４への銅の拡散を防止してそれらの絶縁性を保持し、半
導体集積回路装置の信頼性を高めることができる。ま
た、バリア絶縁膜２４ａは、後の工程において、エッチ
ングを行なう際のエッチストッパ層としても機能する。

【００５５】次に、バリア絶縁膜２４ａの表面に、膜厚
が約４００ｎｍの絶縁膜２４ｂを堆積する。この絶縁膜
２４ｂは、たとえばフッ素を添加したＣＶＤ酸化膜など
のＳｉＯＦ膜とする。絶縁膜２４ｂとしてＳｉＯＦ膜を
用いた場合には、半導体集積回路装置の配線の総合的な
誘電率を下げることが可能であり、配線遅延を改善でき
る。

【００５６】次に、絶縁膜２４ｂの表面に、たとえばプ
ラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約
５０ｎｍのエッチストッパ膜２４ｃを堆積する。このエ
ッチストッパ膜２４ｃは、後で説明する絶縁膜２４に配
線形成用の溝部や孔を形成する際に、その掘り過ぎによ
り下層に損傷を与えたり加工寸法精度が劣化したりする
ことを回避するためのものである。

【００５７】続いて、エッチストッパ膜２４ｃの表面
に、たとえばＳｉＯＦ膜を堆積して絶縁膜２４ｄとし、
バリア絶縁膜２４ａ、絶縁膜２４ｂ、エッチストッパ膜
２４ｃおよび絶縁膜２４ｄを合わせて絶縁膜２４とす
る。絶縁膜２４ｄはＣＶＤ法により堆積し、その膜厚
は、たとえば約３００ｎｍ程度とする。この絶縁膜２４
ｄは、絶縁膜２４ｂと同様に半導体集積回路装置の配線
の総合的な誘電率を下げる機能を有し、配線遅延を改善
することができる。

【００５８】次に、図１２に示すように、下層配線であ
る埋め込み配線２３と、後の工程にて形成する上層配線
である埋め込み配線２８とを接続するための接続孔（溝
部）２５ａを形成する。接続孔２５ａは、フォトリソグ
ラフィ工程により、絶縁膜２４ｄ上に埋め込み配線２３
と接続するための接続孔パターンと同一形状のフォトレ
ジスト膜を形成し、それをマスクとしてドライエッチン
グ工程により接続孔パターンを形成する。続いて、フォ
トレジスト膜を除去し、絶縁膜２４ｄ上にフォトリソグ
ラフィ工程により、配線溝パターンと同一形状のフォト
レジスト膜を形成し、それをマスクとしてドライエッチ
ング工程により配線溝（溝部）２５ｂを形成する。

【００５９】続いて、配線溝１９の底部に露出したプラ
グ１６の表面の反応層を除去するために行ったスパッタ
エッチング工程と同様の工程により、接続孔２５ａの底
部に露出した埋め込み配線２３の表面の反応層を除去す
るためのスパッタエッチングを行う。このときのスパッ
タエッチング量は、Ｐ−ＴＥＯＳ膜に換算して約２０Å
〜１８０Å程度、好ましくは約１００Å程度とする。

【００６０】次に、接続孔２５ａおよび配線溝２５ｂ付
近を拡大した図１３に示すように、接続孔２５ａおよび
配線溝２５ｂの内部を含む半導体基板１の全面に、たと
えばチタン膜からなる導電性膜（第１導電性膜）２６ａ
を堆積する。このチタン膜は、前記スパッタエッチング
工程に用いたスパッタリング装置中の放電ガスを切り替
え、同一の装置内で堆積する。この時、導電性膜２６ａ
の膜厚は、接続孔２５ａおよび配線溝２５ｂの内部を除
いた絶縁膜２４の表面において約２０Å〜１８０Å程
度、好ましくは約１００Åとなるようにする。

【００６１】導電性膜２６ａであるチタン膜は、その下
部にある埋め込み配線２３の主導電層である銅膜と合金
化反応する。そのため、埋め込み配線２３と後の工程に
おいて形成される埋め込み配線２８との接着性を向上す
ることができる。埋め込み配線２３と２８との接着性が
向上することによって、接続孔２５ａにおける導通歩留
りを向上することができる。

【００６２】また、本実施の形態１においては、絶縁膜
２４ｃおよび２４ｄとしてＳｉＯＦ膜を用い、導電性膜
２６ａとしてチタン膜を用いているので、その絶縁膜２
４ｃおよび２４ｄと導電性膜２６ａとの接着強度を高め
ることができる。そのため、後の工程である、配線溝１
９内に埋め込み配線２８を形成する際の熱処理工程およ
びＣＭＰ工程において、絶縁膜２４ｃおよび２４ｄと導
電性膜２６ａとの界面で剥離が生じることを防ぐことが
できる。絶縁膜２４ｃおよび２４ｄと導電性膜２６ａと
の界面での剥離を防ぐことにより、埋め込み配線２８を
形成する過程の熱処理工程およびＣＭＰ工程中におい
て、導電性膜２６ａと埋め込み配線２３との界面にかか
るストレスを低減することができる。よって、埋め込み
配線２３と２８との間の導通不良を低減することが可能
となる。

【００６３】なお、本実施の形態１においては、導電性
膜２６ａとしてチタン膜を例示するが、チタンを約９０
重量パーセント以上含む合金膜であってもよい。

【００６４】次に、図１４に示すように、導電性膜２０
ｂを堆積した工程と同様の工程により導電性膜（第２導
電性膜）２６ｂとなる、たとえば窒化チタン膜を堆積す
る。また、本実施の形態においては、導電性膜２６ｂを
反応性スパッタリング法にて堆積する場合を例示してい
るが、無機または有機材料を用いたＣＶＤ（ChemicalVa
por Deposition）法により堆積してもよい。ＣＶＤ法を
用いた場合、たとえば無機材料としては四塩化チタン
（ＴｉＣｌ₄）およびアンモニア（ＮＨ₃）の混合雰囲気
を例示できる。さらに、ＣＶＤ法を用いた場合、図４に
示したチャンバのように、ＣＶＤ成膜ユニットがＴａ／
ＴａＮ形成室と結合していれば高真空状態を維持できる
ので、堆積した導電性膜２６ｂの表面が酸化することを
防ぐことができる。それにより、後の工程で形成する導
電性膜２６ｃと導電性膜２６ｂとの接着性が低下するこ
とを防ぐことができる。

【００６５】次に、図１５に示すように、導電性膜２０
ｃを堆積した工程と同様の工程により導電性膜（第３導
電性膜）２６ｃとなる、たとえばタンタル膜を堆積し、
導電性膜２６ａ、２６ｂおよび導電性膜２６ｃを合わせ
てバリア導体膜２６とする。なお、本実施の形態１にお
いては、導電性膜２６ｃとしてタンタル膜を例示する
が、タンタルを約８０重量パーセント以上含む合金膜で
あってもよい。導電性膜２６ｃとして、タンタル膜また
はタンタルを約８０重量パーセント以上含む合金膜を用
いることで、導電性膜２６ｃと次の工程で導電性膜２６
ｃの表面に形成する銅膜との界面において、エレクトロ
マイグレーションに起因する剥離が生じることを防ぐこ
とができる。

【００６６】本実施の形態１においては、バリア導体膜
２６としてチタン、窒化チタンおよびタンタルからなる
積層膜を用いている。そのため、前記したバリア導体膜
２０と同様に、熱処理によるストレスを印加されても、
埋め込み配線２３と後の工程で形成される埋め込み配線
２８との間の導通歩留りを維持することができる。ま
た、バリア導体膜２６をチタン膜、窒化チタン膜および
タンタル膜からなる積層膜で構成しているので、後の工
程であるＣＭＰ工程における研磨性と、埋め込み配線２
８の主導電層である銅膜との接着性とを両立することが
可能になる。

【００６７】さらに、本実施の形態１においては、バリ
ア導体膜２６の最上層である導電性膜２６ｃをタンタル
膜により構成しているので、次の工程にてシード膜２７
ａである銅膜を形成する際に、その銅膜がバリア導体膜
２６を形成した際の残留熱により凝集することを防ぐこ
とができる。シード膜２７ａの凝集を防ぐことにより、
その後の工程にて導電性膜２７ｂである銅膜を電界めっ
き法にて形成する際に、接続孔２５ａおよび配線溝２５
ｂの内部においてボイドの発生を抑制することが可能と
なる。また、ボイドの発生を抑制することにより、接続
孔２５ａの内部、配線溝２５ｂの内部、およびバリア導
体膜２６と埋め込み配線２３との界面における導通不良
の発生を防ぐことができる。

【００６８】次に、図１６に示すように、シード膜２１
ａを堆積した工程と同様の工程において、シード膜（第
４導電性膜）２７ａとなる、たとえば銅膜または銅合金
膜を堆積する。このシード膜２７ａを銅合金膜とする場
合には、その合金中にＣｕを約８０重量パーセント程度
以上含むようにする。本実施の形態においては、シード
膜２７ａの堆積に長距離スパッタリング法を用いる場合
を例示するが、イオン化スパッタリング法を用いてもよ
い。また、シード膜２７ａの堆積はＣＶＤ法によって行
ってもよく、図４に示したチャンバのように、ＣＶＤ成
膜ユニットがバリア導体膜２６の形成室と結合していれ
ば高真空状態を維持できるので、堆積したバリア導体膜
２６の表面が酸化することを防ぐことができる。

【００６９】次に、図１７に示すように、導電性膜２１
ｂを堆積した工程と同様の工程において、接続孔２５ａ
および配線溝２５ｂを埋め込む導電性膜（第４導電性
膜）２７ｂとなる、たとえば銅膜を形成し、この導電性
膜２７ｂとシード膜２７ａとを合わせて積層膜２７とす
る。導電性膜２７ｂの形成に電解めっき法を用いた場
合、導電性膜２７ｂの成長速度を電気的に制御できるの
で、接続孔２５ａおよび配線溝２５ｂの内部における導
電性膜２７ｂのカバレージを向上することができる。な
お、本実施の形態においては、導電性膜２７ｂの堆積に
電解めっき法を用いる場合を例示しているが、無電解め
っき法を用いてもよい。無電解めっき法を用いた場合、
電界印加を必要としないので、電界印加に起因する半導
体基板１のダメージを、電解めっき法を用いた場合より
も低減することができる。

【００７０】また、導電性膜２７ｂを形成する工程に続
けて、アニール処理によってその銅膜を流動化させるこ
とにより、導電性膜２７ｂの接続孔２５ａおよび配線溝
２５ｂへの埋め込み性をさらに向上させることもでき
る。

【００７１】次に、図１８に示すように、絶縁膜２４ｄ
上の余分なバリア導体膜２６および積層膜２７を除去
し、接続孔２５ａおよび配線溝２５ｂの内部にバリア導
体膜２６および積層膜２７を残すことで埋め込み配線２
８を形成する。バリア導体膜２６および積層膜２７の除
去は、ＣＭＰ法を用いた研磨により行う。

【００７２】続いて、たとえば０．１％アンモニア水溶
液と純水とを用いた２段階のブラシスクラブ洗浄によ
り、半導体基板１の表面に付着した研磨砥粒および銅を
除去して、本実施の形態の半導体集積回路装置を製造す
る。

【００７３】なお、埋め込み配線２８の上部に、絶縁膜
２４および埋め込み配線２８と同様の絶縁膜および埋め
込み配線を形成して、さらに多層に構成してもよい。

【００７４】（実施の形態２）本実施の形態２は、前記
実施の形態１において、図５および図１３を用いて説明
した導電性膜２０ａおよび２６ａを、たとえば化学的に
チタンが過剰な窒化チタン（ＴｉＮ_x）膜とした半導体
集積回路装置の製造方法に本発明を適用したものであ
る。その他の部材および製造工程は前記実施の形態１と
同様であるので、それら同様の部材および工程について
の説明は省略する。

【００７５】本実施の形態２の半導体集積回路装置の製
造方法は、前記実施の形態１において図１〜図１８を用
いて示した工程とほぼ同様であるが、前記実施の形態１
において図５および図１３を用いて説明した導電性膜２
０ａおよび２６ａを、たとえば化学的にチタンが過剰な
窒化チタン（ＴｉＮ_x）膜とするものである。このＴｉ
Ｎ_x膜は、図４に示すチャンバ内にて、アルゴンおよび
窒素の混合雰囲気中にて反応性スパッタリング法よって
堆積するが、この時の窒素の分圧比は、前記実施の形態
１において導電性膜２０ｂおよび２６ｂを堆積した時よ
りも低く設定する。また、本実施の形態においては、そ
のＴｉＮ_x膜を反応性スパッタリング法にて堆積する場
合を例示しているが、無機または有機材料を用いたＣＶ
Ｄ法により堆積してもよい。ＣＶＤ法を用いた場合、た
とえば無機材料としては四塩化チタン（ＴｉＣｌ₄）お
よびアンモニア（ＮＨ₃）の混合雰囲気を例示できる。
さらに、ＣＶＤ法を用いた場合、図４に示したチャンバ
のように、ＣＶＤ成膜ユニットがＣｕ膜形成室と結合し
ていれば高真空状態を維持できるので、堆積したＴｉＮ
_x膜の表面が酸化することを防ぐことができる。それに
より、導電性膜２０ａであるＴｉＮ_x膜と導電性膜２０
ｂとの接着性、および導電性膜２６ａであるＴｉＮ_x膜
と導電性膜２６ｂとの接着性が低下することを防ぐこと
が可能となる。

【００７６】本実施の形態２においては、導電性膜２０
ａおよび２６ａとしてＴｉＮ_x膜を用いている。ＴｉＮ_x
膜はチタン膜より研磨性に優れるので、導電性膜２０ａ
および２６ａとしてチタン膜を用いた場合よりも、ＣＭ
Ｐ法による研磨を容易にすることができる。

【００７７】また、導電性膜２０ａとしてＴｉＮ_x膜を
用いた場合、その膜中に窒素原子と未結合のチタン原子
が含まれているため、導電性膜２０ａと絶縁膜１８であ
るＳｉＯＦ膜との接着強度を高めることができる。その
ため、後の工程である、配線溝１９内に埋め込み配線２
３を形成する際の熱処理工程およびＣＭＰ工程中におい
て、絶縁膜１８と導電性膜２０ａとの界面で剥離が生じ
ることを防ぐことができる。絶縁膜１８と導電性膜２０
ａとの界面での剥離を防ぐことにより、熱処理工程およ
びＣＭＰ工程中において、導電性膜２０ａとプラグ１６
との界面にかかるストレスを低減することができる。よ
って、プラグ１６と埋め込み配線２３との間の導通不良
を低減することが可能となる。

【００７８】さらに、導電性膜２６ａとしてＴｉＮ_x膜
を用いた場合は、その膜中に含まれる窒素原子と未結合
のチタン原子が、その下部にある埋め込み配線２３の主
導電層である銅膜と合金化反応する。そのため、埋め込
み配線２３，２８の接着性を向上することができる。埋
め込み配線２３，２８の接着性が向上することによっ
て、接続孔２５ａにおける導通歩留りを向上することが
できる。また、導電性膜２６ａ中に窒素原子と未結合の
チタン原子が含まれているため、導電性膜２０ａとして
ＴｉＮ_x膜を用いた場合と同様に、導電性膜２６ａと絶
縁膜２４ｃおよび２４ｄであるＳｉＯＦ膜との接着強度
を高めることができる。そのため、配線溝１９内に埋め
込み配線２８を形成する際の熱処理工程およびＣＭＰ工
程において、絶縁膜２４ｃ，２４ｄと導電性膜２６ａと
の界面で剥離が生じることを防ぐことができる。絶縁膜
２４ｃ，２４ｄと導電性膜２６ａとの界面での剥離を防
ぐことにより、埋め込み配線２８を形成する過程の熱処
理工程およびＣＭＰ工程中において、導電性膜２６ａと
埋め込み配線２３との界面にかかるストレスを低減する
ことができる。よって、埋め込み配線２３，２８の間の
導通不良を低減することが可能となる。

【００７９】（実施の形態３）本実施の形態３は、前記
実施の形態１または２において、図７および図１５を用
いて説明した導電性膜２０ｃおよび２６ｃの下層に、た
とえば窒化タンタル膜を形成する半導体集積回路装置の
製造方法に本発明を適用したものである。その他の部材
および製造工程は前記実施の形態１または２と同様であ
るので、それら同様の部材および工程についての説明は
省略する。

【００８０】次に、上記した半導体集積回路装置の製造
方法を図１９、２０に従って工程順に説明する。

【００８１】本実施の形態３の半導体集積回路装置の製
造方法は、前記実施の形態１において図１〜図６を用い
て示した工程までは同様である。

【００８２】その後、図１９に示すように、導電性膜２
０ｂが堆積された半導体基板１の全面に導電性膜（第３
導電性膜）２０１となる、たとえば窒化タンタル膜を堆
積する。この窒化タンタル膜は、図４に示すチャンバ内
のＴａ／ＴａＮ形成室１０６内において、反応性スパッ
タリング法よって堆積する。続いて、前記実施の形態１
において図７を用いて説明した工程と同様の工程により
タンタル膜を堆積し、導電性膜２０ｃとする。また、導
電性膜２０ａ、２０ｂ、２０１および２０ｃを合わせて
バリア導体膜２０とする。

【００８３】窒化タンタル膜は、タンタル膜に比べて銅
に対するバリア性に優れる。本実施の形態３のバリア導
体膜２０は、その膜中に窒化タンタル膜である導電性膜
２０１を含むので、前記実施の形態１において示したバ
リア導体膜２０より銅に対するバリア性を向上すること
ができる。そのため、後の工程において形成される埋め
込み配線２３の主導電層となる銅が絶縁膜１８へ拡散す
ることを前記実施の形態１のバリア導体膜２０よりも確
実に防ぐことができるので、本実施の形態３の半導体集
積回路装置の短絡不良を、前記実施の形態１の半導体集
積回路装置より確実に防ぐことが可能となる。

【００８４】さらに窒化タンタル膜は、タンタル膜に比
べてＣＭＰ工程時の研磨性に優れる。本実施の形態３の
バリア導体膜２０は、その膜中に窒化タンタル膜である
導電性膜２０１を含むので、前記実施の形態１において
示したバリア導体膜２０よりＣＭＰ法による研磨を容易
にすることができる。そのため、ＣＭＰ法により埋め込
み配線２８を形成する際の研磨マージンを向上すること
が可能となる。

【００８５】続いて、導電性膜２０ｃを形成した後の工
程は、前記実施の形態１において図８〜図１４を用いて
説明した工程までは同様である。

【００８６】次に、図２０に示すように、導電性膜２０
１を堆積した工程と同様の工程により、導電性膜（第３
導電性膜）２０２となる、たとえば窒化タンタル膜を堆
積する。続いて、前記実施の形態１において図１５を用
いて説明した工程と同様の工程によりタンタル膜を堆積
し、導電性膜２６ｃとする。また、導電性膜２６ａ、２
６ｂ、２０２および２６ｃを合わせてバリア導体膜２６
とする。

【００８７】本実施の形態３のバリア導体膜２６は、そ
の膜中に窒化タンタル膜である導電性膜２０２を含むの
で、前記実施の形態１において示したバリア導体膜２６
より銅に対するバリア性を向上することができる。その
ため、後の工程において形成される埋め込み配線２８の
主導電層となる銅が、絶縁膜２４へ拡散することを前記
実施の形態１のバリア導体膜２６よりも確実に防ぐこと
ができるので、本実施の形態３の半導体集積回路装置の
短絡不良を、前記実施の形態１の半導体集積回路装置よ
り確実に防ぐことが可能となる。

【００８８】また、本実施の形態３のバリア導体膜２０
は、その膜中に窒化タンタル膜である導電性膜２０２を
含むので、前記実施の形態１において示したバリア導体
膜２６よりＣＭＰ法による研磨を容易にすることができ
る。そのため、ＣＭＰ法により埋め込み配線２８を形成
する際の研磨マージンを向上することが可能となる。

【００８９】その後、前記実施の形態１において図１６
〜図１８を用いて説明した工程と同様の工程により、本
実施の形態３の半導体集積回路装置を製造する。

【００９０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９１】たとえば、前記実施の形態１においては、
バリア導体膜中に窒化チタン膜を含む場合について例示
したが、窒化タングステン膜としてもよい。

【００９２】また、たとえば、前記実施の形態１におい
ては、タンタル膜を反応性スパッタリング法よって堆積
する場合について例示したが、無機または有機材料を用
いたＣＶＤ法を用いてもよい。

【００９３】また、たとえば、前記実施の形態３におい
ては、窒化タンタル膜を反応性スパッタリング法よって
堆積する場合について例示したが、無機または有機材料
を用いたＣＶＤ法を用いてもよい。

【００９４】本発明の半導体集積回路装置の製造方法
は、ダマシン法を用いた配線形成プロセスにより製造す
る、たとえばロジックＬＳＩをはじめとした各種ＬＳＩ
などへの適用が可能である。

【００９５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）本発明によれば、フッ素を添加した絶縁膜中に形
成された埋め込み配線およびプラグのバリア導体膜の最
下層がチタン膜で構成されるので、その絶縁膜とバリア
導体膜との接着性を向上することができる。（２）本発明によれば、埋め込み配線およびプラグのバ
リア導体膜の最上層がタンタル膜で構成されるので、埋
め込み配線およびプラグを構成するバリア導体膜と主導
電層となる銅膜との接着性を向上することができる。（３）本発明によれば、プラグの最下層を構成するバリ
ア導体膜となる積層膜をチタン膜を下層部とした積層膜
とし、そのチタン膜とプラグの下層に形成された埋め込
み配線の主導電層である銅系の材料との合金化反応を進
めるので、プラグとそのプラグの下層に形成された埋め
込み配線との接着性を向上することができる。（４）本発明によれば、埋め込み配線およびプラグのバ
リア導体膜の最上層のタンタル膜が低温で形成されるの
で、バリア導体膜の形成時の残留熱により埋め込み配線
の主導電層となる銅膜が凝集することによる、接続孔お
よび配線溝の内部でのボイドの発生を抑制することがで
きる。（５）本発明によれば、埋め込み配線およびプラグを構
成するバリア導体膜と主導電層となる銅膜との接着性が
向上するので、埋め込み配線とプラグの導通不良および
埋め込み配線とプラグとの界面における導通不良を防ぐ
ことができる。（６）本発明によれば、埋め込み配線とプラグの導通不
良および埋め込み配線とプラグとの界面における導通不
良を防ぐことができるので、半導体集積回路装置の歩留
りおよび信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示した要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造に用いる装置のチャンバ構成図である。

【図５】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図７】図６に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図８】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１８】図１７に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部断面図である。

【図２０】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部断面図である。

【符号の説明】

１半導体基板４酸化シリコン膜５酸化シリコン膜６素子分離溝７ｐ型ウェル９ゲート酸化膜１０ゲート電極１１ａキャップ絶縁膜１１ｂサイドウォールスペーサ１２ｎ^-型半導体領域１３ｎ⁺型半導体領域１４絶縁膜１５接続孔１６プラグ１６ａバリア導体膜１６ｂ導電性膜１７エッチストッパ膜１８絶縁膜１９配線溝（溝部）２０バリア導体膜２０ａ導電性膜（第１導電性膜）２０ｂ導電性膜（第２導電性膜）２０ｃ導電性膜（第３導電性膜）２１積層膜２１ａシード膜（第４導電性膜）２１ｂ導電性膜（第４導電性膜）２３埋め込み配線２４絶縁膜２４ａバリア絶縁膜２４ｂ絶縁膜２４ｃエッチストッパ膜２４ｄ絶縁膜２４ｄ２５ａ接続孔（溝部）２５ｂ配線溝（溝部）２６バリア導体膜２６ａ導電性膜（第１導電性膜）２６ｂ導電性膜（第２導電性膜）２６ｃ導電性膜（第３導電性膜）２７積層膜２７ａシード膜（第４導電性膜）２７ｂ導電性膜（第４導電性膜）２８埋め込み配線１０１搬送室１０２ロード／アンロード室１０３脱ガス室１０４プリクリーン室１０５Ｔｉ／ＴｉＮ形成室１０６Ｔａ／ＴａＮ形成室１０７Ｃｕ形成室１０８スリットバルブ２０１導電性膜（第３導電性膜）２０２導電性膜（第３導電性膜）Ｑｎｎチャネル型ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者石川憲輔東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者宮▲崎▼ 博史東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F033 HH04 HH11 HH18 HH21 HH25 HH27 HH28 HH29 HH30 HH32 HH33 HH34 JJ01 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 JJ34 KK01 KK11 KK18 KK21 KK32 KK33 KK34 LL09 MM01 MM02 MM07 MM08 MM12 MM13 NN06 NN07 PP03 PP04 PP09 PP11 PP15 PP16 PP21 PP27 PP28 QQ09 QQ11 QQ25 QQ37 QQ48 QQ73 QQ75 QQ93 QQ98 RR04 RR06 RR11 SS11 SS15 TT02 VV06 XX02 XX13 XX14 XX24

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面に
第３導電性膜を堆積する工程、（ｆ）前記溝部の内部を
含む前記第３導電性膜の表面に、前記溝部を埋め込む第
４導電性膜を形成する工程、（ｇ）前記溝部の外部の前
記第１導電性膜、前記第２導電性膜、前記第３導電性膜
および前記第４導電性膜を化学的および機械的に研磨し
て、前記溝部内に前記第１導電性膜、前記第２導電性
膜、前記第３導電性膜および前記第４導電性膜を残すこ
とにより配線を形成する工程、を含み、前記第１導電性
膜はチタン膜または化学量的にチタンが過剰な窒化チタ
ン膜を含み、前記第２導電性膜は窒化チタン膜または窒
化タングステン膜を含み、前記第３導電性膜はタンタル
膜またはタンタル膜と窒化タンタル膜とからなる積層膜
を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項２】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部にバリア
導体膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記バリア導体膜の表面に、前記溝部を埋め込む第４導電
性膜を形成する工程、（ｅ）前記溝部の外部の前記バリ
ア導体膜および前記第４導電性膜を化学的および機械的
に研磨して、前記溝部内に前記バリア導体膜および前記
第４導電性膜を残すことにより配線を形成する工程、を
含み、前記絶縁膜はフッ素を添加した酸化シリコン膜を
含み、前記バリア導体膜の最下層はチタン膜または化学
量的にチタンが過剰な窒化チタン膜を含むことを特徴と
する半導体集積回路装置の製造方法。
【請求項３】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面に
第３導電性膜を堆積する工程、（ｆ）前記溝部の内部を
含む前記第３導電性膜の表面に、前記溝部を埋め込む第
４導電性膜を形成する工程、（ｇ）前記溝部の外部の前
記第１導電性膜、前記第２導電性膜、前記第３導電性膜
および前記第４導電性膜を化学的および機械的に研磨し
て、前記溝部内に前記第１導電性膜、前記第２導電性
膜、前記第３導電性膜および前記第４導電性膜を残すこ
とにより配線を形成する工程、を含み、前記第１導電性
膜はチタン膜または化学量的にチタンが過剰な窒化チタ
ン膜を含み、前記第２導電性膜は窒化チタン膜または窒
化タングステン膜を含み、前記第３導電性膜はタンタル
膜またはタンタル膜と窒化タンタル膜とからなる積層膜
を含み、前記第４導電性膜は銅を主成分として含むこと
を特徴とする半導体集積回路装置の製造方法。
【請求項４】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面に
第３導電性膜を堆積する工程、（ｆ）前記溝部の内部を
含む前記第３導電性膜の表面に、前記溝部を埋め込む第
４導電性膜を形成する工程、（ｇ）前記溝部の外部の前
記第１導電性膜、前記第２導電性膜、前記第３導電性膜
および前記第４導電性膜を化学的および機械的に研磨し
て、前記溝部内に前記第１導電性膜、前記第２導電性
膜、前記第３導電性膜および前記第４導電性膜を残すこ
とにより配線を形成する工程、を含み、前記絶縁膜はフ
ッ素を添加した酸化シリコン膜を含み、前記第１導電性
膜はチタン膜または化学量的にチタンが過剰な窒化チタ
ン膜を含み、前記第２導電性膜は窒化チタン膜または窒
化タングステン膜を含み、前記第３導電性膜はタンタル
膜またはタンタル膜と窒化タンタル膜とからなる積層膜
を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項５】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面に
第３導電性膜を堆積する工程、（ｆ）前記溝部の内部を
含む前記第３導電性膜の表面に、前記溝部を埋め込む第
４導電性膜を形成する工程、（ｇ）前記溝部の外部の前
記第１導電性膜、前記第２導電性膜、前記第３導電性膜
および前記第４導電性膜を化学的および機械的に研磨し
て、前記溝部内に前記第１導電性膜、前記第２導電性
膜、前記第３導電性膜および前記第４導電性膜を残すこ
とにより配線を形成する工程、を含み、前記絶縁膜はフ
ッ素を添加した酸化シリコン膜を含み、前記第１導電性
膜はチタン膜または化学量的にチタンが過剰な窒化チタ
ン膜を含み、前記第２導電性膜は窒化チタン膜または窒
化タングステン膜を含み、前記第３導電性膜はタンタル
膜またはタンタル膜と窒化タンタル膜とからなる積層膜
を含み、前記第４導電性膜は銅を主成分として含むこと
を特徴とする半導体集積回路装置の製造方法。