JP2001237200A

JP2001237200A - 半導体集積回路装置の製造方法

Info

Publication number: JP2001237200A
Application number: JP2000047557A
Authority: JP
Inventors: Tatsuyuki Saito; 達之齋藤; Nobuo Owada; 伸郎大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-02-24
Filing date: 2000-02-24
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】絶縁膜に形成された溝部（配線溝および接続
孔）の内部にめっき法により導電性膜を埋め込むことで
配線を形成する工程において、導電性膜が埋め込まれた
溝部の内部においてボイドが発生することを防ぐ。【解決手段】めっきチャンバ１００内のめっき液に半
導体基板１を浸し、めっき液の流れる系１０５に対して
高圧ポンプ１０２により圧力を加え、ヒーター１０３お
よび１０４により熱を加え、半導体基板１を負の電位に
保って電流を流すことで半導体基板１の表面に銅膜を析
出させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、絶縁膜に形成した溝部内を
埋め込む導電性膜がめっき法にて堆積された半導体集積
回路装置の製造に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路の配線形成方法として、
ダマシン（Damascene）法と呼ばれるプロセスがある。
この方法は、絶縁膜に配線用の溝を形成した後、半導体
基板の主面に配線形成用の導電性膜を堆積し、さらに、
その溝以外の領域の導電性膜を化学機械的研磨法（ＣＭ
Ｐ；Chemical Mechanical Polishing）によって除去す
ることにより、配線形成用の溝内に埋込配線を形成する
方法である。この方法の場合は、特に、微細なエッチン
グ加工が困難な銅系の導体材料（銅または銅合金）から
なる埋込配線の形成方法として適している。

【０００３】また、ダマシン法の応用としてデュアルダ
マシン（Dual-Damascene）法がある。この方法は、絶縁
膜に配線形成用の溝および下層配線との接続を行なうた
めの接続孔を形成した後、半導体基板の主面に配線形成
用の導電性膜を堆積し、さらに、その溝以外の領域の導
電性膜をＣＭＰによって除去することにより、配線形成
用の溝内に埋込配線を形成し、かつ、接続孔内にプラグ
を形成する方法である。この方法の場合は、特に、多層
配線構造を有する半導体集積回路において、工程数の削
減が可能であり、配線コストの低減が可能である。

【０００４】このようなダマシン法等を用いた配線形成
技術については、例えば、（１）K. Abe et. al, in Extended Abstracts 1994 SS
DM, pp.937-940 （２）T. Saito et. al, in Proceedings of Internati
onal Interconnect Te-chnology Conference in 1998,
pp.160-162 （３）D. Edelstein et. Al, in Technical Digest 199
7 IEDM, pp.733-776 （４）Valery M. Dubin et. al, in Proceedings 1997
VMIC, pp.69-74 に記載がある。

【０００５】上記（１）および（２）の文献には、絶縁
膜に配線溝を形成した後、銅をスパッタリング法により
堆積し、さらに熱処理を施して配線形成用の溝を良好に
埋め込む技術が開示されている。

【０００６】また、上記（３）の文献には、絶縁膜に形
成した配線溝および配線溝の底部にて開孔する接続孔内
に、バリア導体膜をスパッタリング法により被着し、銅
をスパッタリング法により被着した後、さらに銅を電解
めっき法にて埋め込み、その後に、ＣＭＰ（Chemical M
echanical Polishing）法を用いた研磨にて配線溝の外
部の余分な銅を除去し、配線を形成する方法が開示され
ている。

【０００７】さらに、また、上記（４）の文献には、絶
縁膜に形成した配線溝および接続孔内に、銅をスパッタ
リング法により被着した後、さらに銅を電解めっき法に
て埋め込み、その後に、ＣＭＰ法を用いた研磨にて配線
溝の外部の余分な銅を除去し、配線を形成する方法が開
示されている。配線溝および接続孔内に銅を電解めっき
法にて埋め込む際には、半導体素子が形成される半導体
基板の主面をめっき液に浸し、半導体基板の主面にめっ
き液から伝わる圧力を約１気圧程度とし、また、半導体
基板の温度を約２０℃〜３０℃程度とした状況下におい
て電流を流し銅を析出させている。めっき後には、半導
体基板を熱処理または長時間放置することにより、めっ
き法により堆積した銅の結晶を成長させている。

【０００８】

【発明が解決しようとする課題】埋込配線技術において
は、配線溝および接続孔に主導電層となる銅、銀または
金などの導電性膜を埋め込む場合に、以下のような問題
を生ずる。

【０００９】すなわち、導電性膜をスパッタリング法に
より堆積し、さらに熱処理を施して配線溝または接続孔
を埋め込む場合においては、配線溝および接続孔の側壁
が垂直または垂直に近い形状であると、配線溝の開口部
または接続孔の開孔部において堆積された導電性膜がオ
ーバーハングとなり、配線溝および接続孔のアスペクト
比が大きいとカバレージが確保できない場合がある。

【００１０】また、めっき法を用いて配線溝および接続
孔の内部に導電性膜を埋め込む場合は、導電性膜をスパ
ッタリング法により堆積し、さらに熱処理を施して配線
溝および接続孔を埋め込む場合と比べて埋め込み性が良
い。しかしながら、導電性膜が成膜した直後は、導電性
膜を構成する結晶の粒が小さく、続けて約２００℃〜４
５０℃程度の熱処理により結晶の粒を成長させるが、こ
の熱処理の過程においてボイドが発生し、導通不良を引
き起こす場合がある。

【００１１】本発明の目的は、溝部（配線溝および接続
孔）の内部にめっき法により導電性膜を埋め込むことで
配線を形成する工程において、導電性膜が埋め込まれた
溝部の内部においてボイドが発生することを防ぐことに
ある。

【００１２】また、半発明の他の目的は、半導体集積回
路装置の導通不良を低減し、歩留まりを向上する技術を
提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明は、半導体素子が形成さ
れた半導体基板の主面上に絶縁膜を堆積し、前記絶縁膜
をエッチングすることによって溝部を形成する工程と、
前記溝部の内部を含む前記絶縁膜の上部に第１導電性膜
を堆積し、前記溝部の内部を含む前記第１導電性膜の表
面に、前記溝部を埋め込む第２導電性膜をめっき法にて
形成する工程と、前記溝部の外部の前記第１導電性膜お
よび前記第２導電性膜を化学的および機械的に研磨し
て、前記溝部内に前記第１導電性膜および前記第２導電
性膜を残すことにより配線を形成する工程とを含み、前
記第２導電性膜の形成時に、前記半導体基板を加圧、加
熱、またはそれらの両方を行い、前記第２導電性膜を構
成する結晶粒を成長させるものである。

【００１６】また、本発明は、半導体素子が形成された
半導体基板の主面上に絶縁膜を堆積し、前記絶縁膜をエ
ッチングすることによって溝部を形成する工程と、前記
溝部の内部を含む前記絶縁膜の上部に第１導電性膜を堆
積し、前記溝部の内部を含む前記第１導電性膜の表面
に、前記溝部を埋め込む第２導電性膜をめっき法にて形
成する工程と、純水中または酸化防止剤を含む溶液中に
て前記半導体基板を加圧または加熱し、前記第２導電性
膜を構成する結晶粒を成長させる工程と、前記溝部の外
部の前記第１導電性膜および前記第２導電性膜を化学的
および機械的に研磨して、前記溝部内に前記第１導電性
膜および前記第２導電性膜を残すことにより配線を形成
する工程とを含むものである。

【００１７】上記の本発明によれば、絶縁膜に形成され
た溝部に第２導電性膜をめっき法にて埋め込む際に半導
体基板を加圧、加熱、またはそれらの両方を行い、前記
第２導電性膜を構成する導電性物質の結晶粒を大きく成
長させることができるので、前記溝部の内部でボイドが
形成されることを防ぐことが可能となる。

【００１８】また、上記の本発明によれば、絶縁膜に形
成された溝部に第２導電性膜をめっき法にて埋め込んだ
後に半導体基板を加圧、加熱、またはそれらの両方を行
い、前記第２導電性膜を構成する導電性物質の結晶粒を
大きく成長させることができるので、前記溝部の内部で
ボイドが形成されることを防ぐことが可能となる。

【００１９】また、上記の本発明によれば、絶縁膜に形
成された溝部に第２導電性膜をめっき法にて埋め込む
際、または埋め込んだ後に半導体基板を加圧、加熱、ま
たはそれらの両方を行い、前記第２導電性膜を構成する
導電性物質の各結晶間に隙間や不純物の発生を防ぐこと
ができるので、前記第２導電性膜の形成後のアニール処
理時に、前記溝部の内部でボイドが形成されることを防
ぐことが可能となる。

【００２０】また、上記の本発明によれば、絶縁膜に形
成され第２導電性膜の埋め込まれた溝部の内部において
導通不良の発生を防ぐことができるので、半導体集積回
路装置の歩留まりおよび信頼性を向上することが可能と
なる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２２】（実施の形態１）本実施の形態１は、たと
えば半導体基板のｐ型ウェルにｎチャネル型ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）Ｑｎが形成された半導体集積回路装置の製造
方法に本発明を適用したものである。

【００２３】以下、上記した半導体集積回路装置の製造
方法を図１〜図１６に従って工程順に説明する。

【００２４】まず、図１に示すように、比抵抗が１０Ω
ｃｍ程度の単結晶シリコンからなる半導体基板（ウェ
ハ）１を８５０℃程度で熱処理して、その主面に膜厚１
０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形
成し、次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ
程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Depos
ition）法で堆積した後、フォトレジスト膜をマスクに
したドライエッチングで素子分離領域の窒化シリコン膜
と酸化シリコン膜とを除去する。酸化シリコン膜は、後
の工程で素子分離溝の内部に埋め込まれる酸化シリコン
膜をデンシファイ（焼き締め）するときなどに基板に加
わるストレスを緩和する目的で形成される。また、窒化
シリコン膜は酸化されにくい性質を持つので、その下部
（活性領域）の基板表面の酸化を防止するマスクとして
利用される。

【００２５】続いて、窒化シリコン膜をマスクにしたド
ライエッチングで素子分離領域の半導体基板１に深さ３
５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁
に生じたダメージ層を除去するために、半導体基板１を
１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程
度の薄い酸化シリコン膜４を形成する。

【００２６】続いて、半導体基板１上に膜厚３８０ｎｍ
程度の酸化シリコン膜５をＣＶＤ法で堆積し、次いで酸
化シリコン膜５の膜質を改善するために、半導体基板１
を熱処理して酸化シリコン膜５をデンシファイ（焼締
め）する。その後、窒化シリコン膜をストッパに用いた
化学的機械研磨（Chemical Mechanical Polishing；Ｃ
ＭＰ）法で酸化シリコン膜５を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝６を形成す
る。

【００２７】続いて、熱リン酸を用いたウェットエッチ
ングで半導体基板１の活性領域上に残った窒化シリコン
膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦ
ＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ
型ウエル７を形成する。

【００２８】続いて、ｐ型ウエル７の酸化シリコン膜を
ＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体
基板１をウェット酸化してｐ型ウエル７の表面に膜厚
３.５ｎｍ程度の清浄なゲート酸化膜９を形成する。

【００２９】次に、半導体基板１上に膜厚９０〜１００
ｎｍ程度のノンドープ多結晶シリコン膜をＣＶＤ法で堆
積する。続いて、イオン注入用のマスクを用いて、ｐ型
ウエル７の上部のノンドープ多結晶シリコン膜に、たと
えばＰ（リン）をイオン注入してｎ型多結晶シリコン膜
を形成する。さらに、そのｎ型多結晶シリコン膜の表面
に酸化シリコン膜を堆積して積層膜を形成し、フォトリ
ソグラフィによりパターニングされたレジストをマスク
としてその積層膜をエッチングし、ゲート電極１０およ
びキャップ絶縁膜１１ａを形成する。なお、ゲート電極
１０の上部にＷＳｉ_x、ＭｏＳｉ_x、ＴｉＳｉ_x、ＴａＳ
ｉ_xまたはＣｏＳｉ_xなどの高融点金属シリサイド膜を積
層してもよい。キャップ絶縁膜１１ａは、たとえばＣＶ
Ｄ法により形成することができる。

【００３０】次に、ゲート電極１０の加工に用いたフォ
トレジスト膜を除去した後、ｐ型ウエル７にｎ型不純
物、たとえばＰ（リン）をイオン注入してゲート電極１
０の両側のｐ型ウエル７にｎ^-型半導体領域１２を形成
する。

【００３１】次に、半導体基板１上に膜厚１００ｎｍ程
度の酸化シリコン膜をＣＶＤ法で堆積し、反応性イオン
エッチング（ＲＩＥ）法を用いてこの酸化シリコン膜を
異方性エッチングすることにより、ｎチャネル型ＭＩＳ
ＦＥＴのゲート電極１０の側壁にサイドウォールスペー
サ１１ｂを形成する。続いて、ｐ型ウエル７にｎ型不純
物、例えばＡｓ（ヒ素）をイオン注入してｎチャネル型
ＭＩＳＦＥＴのｎ⁺型半導体領域１３（ソース、ドレイ
ン）を形成する。これにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎにＬＤＤ（Lightly Doped Drain）構造のソー
ス、ドレイン領域が形成され、ｎチャネル型ＭＩＳＦＥ
ＴＱｎ完成する。

【００３２】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜を堆積した後、たとえば酸化シリコン膜をＣＭ
Ｐ法で研磨することにより、その表面が平坦化された絶
縁膜１４を形成する。さらに、半導体基板１の主面のｎ
⁺型半導体領域１３上の絶縁膜１４に、フォトリソグラ
フィ技術を用いて接続孔１５を開口する。

【００３３】次に、半導体基板１上に、スパッタリング
法により、たとえば窒化チタン、あるいはチタンと窒化
チタンとからなる積層膜などのバリア導体膜１６ａを形
成し、さらにブランケットＣＶＤ法により、たとえばタ
ングステンなどの導電性膜１６ｂを堆積する。

【００３４】次に、接続孔１５以外の絶縁膜１４上のバ
リア導体膜１６ａおよび導電性膜１６ｂをたとえばＣＭ
Ｐ法により除去し、プラグ１６を形成する。

【００３５】次に、半導体基板１上に、たとえばプラズ
マＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１０
０ｎｍのエッチストッパ膜１７を形成する。エッチスト
ッパ膜１７は、その上層の絶縁膜に配線形成用の溝部や
孔を形成する際に、その掘り過ぎにより下層に損傷を与
えたり、加工寸法精度が劣化したりすることを回避する
ためのものである。

【００３６】次に、図２に示すように、たとえばエッチ
ストッパ膜１７の表面にＣＶＤ法で酸化シリコン膜を堆
積し、膜厚が約４００ｎｍの絶縁膜１８を堆積する。こ
の絶縁膜１８は、塗布法にて堆積されたＳＯＧ（Spin O
n Glass）膜、フッ素を添加したＣＶＤ酸化膜などの低
誘電率膜、窒化シリコン膜、または、さらに複数の種類
の絶縁膜を組み合わせたものであってもよく、低誘電率
膜を用いた場合には、半導体集積回路装置の配線の総合
的な誘電率を下げることが可能であり、配線遅延を改善
できる。

【００３７】次に、図３に示すように、エッチストッパ
膜１７および絶縁膜１８を、フォトリソグラフィ技術お
よびドライエッチング技術を用いて加工し、配線溝（溝
部）１９を形成する。図３（ａ）は、同図（ｂ）におけ
るＡ−Ａ線での断面図である。この時、配線溝１９の幅
は、たとえば約０．２５μｍ程度とし、深さは、アスペ
クト比が約１．５程度となるように形成する。

【００３８】次に、配線溝１９付近を拡大した図４に示
すように、半導体基板１の全面に、後で説明する埋め込
み配線２０のバリア導体膜２０ａとなる、たとえば窒化
タンタル膜を、タンタルターゲットをアルゴン／窒素混
合雰囲気中にて反応性スパッタリングを行なうことで堆
積する。この窒化タンタル膜の堆積は、この後の工程に
おいて堆積する銅膜の密着性の向上および銅の拡散防止
のために行うもので、その膜厚は約３０ｎｍ程度であ
る。なお、本実施の形態１においてはバリア導体膜２０
ａとして窒化タンタル膜を例示するが、タンタル等の金
属膜、窒化チタン膜あるいは金属膜と窒化膜との積層膜
等であってもよい。バリア導体膜がタンタル、窒化タン
タルの場合には窒化チタンを用いた場合より銅膜との密
着性がよい。また、バリア導体膜２０ａが窒化チタン膜
の場合、この後の工程である導電性膜２０ｃの形成直前
に窒化チタン膜の表面をスパッタエッチングすることも
可能である。このようなスパッタエッチングにより、窒
化チタン膜の表面に吸着した水、酸素分子等を除去し、
導電性膜２０ｃの接着性を改善することができる。この
技術は、特に、窒化チタン膜の堆積後、真空破壊して表
面を大気に曝し、導電性膜２０ｃを形成する場合に効果
が大きい。なお、この技術は窒化チタン膜に限られず、
窒化タンタル膜においても、効果の差こそあるが有効で
ある。

【００３９】続いて、バリア導体膜２０ａが堆積された
半導体基板１の全面に、シード膜（第１導電性膜）２０
ｂとなる、たとえば銅膜を堆積する。シード膜２０ｂ
は、たとえばスパッタリング法にて堆積し、その膜厚は
約１５０ｎｍ程度とする。

【００４０】次に、図５に示すように、シード膜２０ｂ
が堆積された半導体基板１の全面に、配線溝１９を埋め
込む導電性膜（第２導電性膜）２０ｃとなる、たとえば
銅膜を形成し、この導電性膜２０ｃとシード膜２０ｂと
を合わせて積層膜２１とする。本実施の形態１において
は、導電性膜２０ｃとして銅を例示するが、銀または金
等であってもよい。また、銅膜、銀膜または金膜が接す
る絶縁膜が、それ自体銅、銀または金に対してバリア性
を有する場合には、バリア導体膜２０ａはなくてもよ
い。導電性膜２０ｃとなる銅膜は、たとえば、図６に示
すようなめっきチャンバ１００、アノード１０１、高圧
ポンプ１０２およびヒーター１０３、１０４を有するめ
っき装置を用いた電解めっき法にて形成する。めっき液
は、たとえば硫酸（Ｈ₂ＳＯ₄）に１０％の硫酸銅（Ｃｕ
ＳＯ₄）および銅膜のカバレージ向上用の添加剤を加え
たものを用いる。めっき液に半導体基板１を浸し、半導
体基板１を負の電位に保って電流を流すことで、半導体
基板１の表面に銅膜が析出する。このめっき装置内にお
いて、めっき液の流れる系１０５は閉じられた系である
ので、高圧ポンプ１０２から加えられた圧力およびヒー
ター１０３から加えられた熱を系全体に伝達することが
できる。この時、めっき液の流れる系１０５にかかる圧
力は、たとえば約３気圧〜１０気圧程度、好ましくは約
３気圧程度とし、高圧ポンプ１０２の吐き出し能力およ
びめっき液排出部１０６の開口面積を所望の大きさに設
定することで調節が可能となる。また、めっき液の流れ
る系１０５の温度は、たとえば約４５℃〜９０℃程度、
好ましくは約６０℃程度とし、めっき液供給系１０７に
取り付けられたヒーター１０３およびめっきチャンバ１
００に取り付けられた保温用のヒーター１０４により調
節が可能となる。

【００４１】ところで、配線溝または接続孔に導電性膜
を埋め込む場合、常温（約２５℃程度）かつ常圧（約１
気圧程度）の状況下においてめっき法にて導電性膜２０
ｃを形成すると、図７に示すように、結晶粒の小さい銅
膜が形成されていくことによって導電性膜２０ｃが形成
される。その結晶粒の小さい銅膜の粒界には隙間や不純
物が存在しやすく、導電性膜２０ｃを形成する銅膜の結
晶粒の密度は低下することになる。導電性膜２０ｃを堆
積した後に、アニール処理により小さな銅の結晶を大き
な結晶へ成長させると、小さな銅の結晶の間に存在して
いた隙間や不純物が凝集して、たとえば図８に示すよう
なボイド２２が配線溝１９または接続孔の内部に形成さ
れる場合がある。このボイド２２は、バリア導体膜２０
ａと積層膜２１との界面に形成される場合もある。本発
明者らが行った実験によれば、めっき液の流れる系１０
５に圧力および熱を加えずに、常温（約２５℃程度）か
つ常圧（約１気圧程度）の状況下において幅が０．２５
μｍの配線溝に銅膜を形成した場合、表１に示すよう
に、配線溝のアスペクト比が大きくなるに従って、配線
溝内でのボイドが形成される確率が大きくなることがわ
かった。

【００４２】

【表１】

【００４３】また、本発明者らは、アスペクト比が４で
幅が０．２５μｍの配線溝または径が０．２５μｍの接
続孔に対して電解めっき法により導電性膜を形成する際
に、めっき液の流れる系に対して約３気圧の加圧と約６
０℃の加熱とを行った場合と行わなかった場合について
実験した。その結果、表２に示すように、加圧および加
熱ともに行わない場合のみボイドが形成されることがわ
かった。

【００４４】

【表２】

【００４５】電解めっき法の場合、成膜の初期の段階で
は導電性膜２０ｃを構成する銅の結晶が小さく形成され
るが、本実施の形態１においては、めっき液の流れる系
１０５に対して加圧および加熱を行っているため、図９
に示すように、成膜当初から導電性膜２０ｃは結晶粒の
大きな銅で形成することができる。そのため、銅の結晶
粒が小さい場合に結晶の粒界に発生した隙間や不純物の
発生を防ぐことができ、配線溝１９内で大きなボイドと
なることを防ぐことができる。また、配線溝１９の内部
における導電性膜２０ｃの埋め込み不良を防ぐことがで
きる。その結果、配線溝１９内部において導通不良の発
生を防ぐことができ、半導体集積回路装置の歩留まりを
向上することが可能となる。

【００４６】なお、導電性膜２０ｃを電解めっき法にて
形成する場合、たとえばＣｕ²⁺＋２ｅ^-→Ｃｕの反応律
速条件で成膜する方が、Ｃｕ²⁺イオンの供給律速条件で
成膜するより配線溝１９の内部における導電性膜２０ｃ
のカバレージは向上する。つまり、成膜速度が低い方が
カバレージは向上する。ここで、導電性膜２０ｃを形成
する速度はめっき液中に流入する電流の密度によって制
御可能なので、導電性膜２０ｃを形成する際に、めっき
液に流す電流密度は比較的低い方がよい。また、電流は
パルス電流であってもよい。パルス電流の場合、直流電
流と比べて、めっき液に印加される時間的な電流値は同
じでも、単位時間当たりにめっき液に流入する電荷量
（電流密度）が小さくなるので、配線溝１９の内部にお
ける導電性膜２０ｃのカバレージを向上することができ
る。

【００４７】さらに、また、導電性膜２０ｃを形成する
工程に続けて、アニール処理によって導電性膜２０ｃを
流動化させることにより、導電性膜２０ｃの配線溝１９
への埋め込み性をさらに向上させることもできる。

【００４８】なお、図９を用いて、めっき液がコンフォ
ーマルに成膜する場合を例示したが、めっき液に添加す
る添加剤の成分やめっき条件によってはパターン内部に
優先的に成長する、いわゆるスーパーコンフォーマルな
形状となる場合もある。この場合においても、導電性膜
２０ｃは結晶粒の大きな銅で形成することができる。

【００４９】次に、図１０（ａ）および（ｂ）に示すよ
うに、絶縁膜１８上の余分なバリア導体膜２０ａおよび
積層膜２１を除去し、配線溝１９内にバリア導体膜２０
ａおよび積層膜２１を残すことで埋め込み配線２３を形
成する。バリア導体膜２０ａおよび積層膜２１の除去
は、ＣＭＰ法を用いた研磨により行う。

【００５０】続いて、たとえば０．１％アンモニア水溶
液と純水とを用いた２段階のブラシスクラブ洗浄によ
り、半導体基板１の表面に付着した研磨砥粒および銅を
除去した後、図１１に示すように、埋め込み配線２３お
よび絶縁膜１８上に窒化シリコン膜を堆積してバリア絶
縁膜２４ａを堆積する。この窒化シリコン膜の堆積に
は、たとえばプラズマＣＶＤ法を用いることができ、そ
の膜厚は約５０ｎｍとする。バリア絶縁膜２４ａは、埋
め込み配線２３の導電性膜２０ｃを構成する銅の拡散を
抑制する機能を有する。これによりバリア導体膜２０ａ
とともに絶縁膜１４、１８および後で説明する絶縁膜２
４への銅の拡散を防止してそれらの絶縁性を保持し、半
導体集積回路装置の信頼性を高めることができる。ま
た、バリア絶縁膜２４ａは、後の工程において、エッチ
ングを行なう際のエッチストッパ層としても機能する。

【００５１】次に、バリア絶縁膜２４ａの表面に、膜厚
が約４００ｎｍの絶縁膜２４ｂを堆積する。この絶縁膜
２４ｂは、塗布法にて堆積されたＳＯＧ膜、フッ素を添
加したＣＶＤ酸化膜などの低誘電率膜、窒化シリコン
膜、または、さらに複数の種類の絶縁膜を組み合わせた
ものであってもよく、低誘電率膜を用いた場合には、半
導体集積回路装置の配線の総合的な誘電率を下げること
が可能であり、配線遅延を改善できる。

【００５２】次に、絶縁膜２４ｂの表面に、たとえばプ
ラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約
５０ｎｍのエッチストッパ膜２４ｃを堆積する。このエ
ッチストッパ膜２４ｃは、後で説明する絶縁膜２４に配
線形成用の溝部や孔を形成する際に、その掘り過ぎによ
り下層に損傷を与えたり加工寸法精度が劣化したりする
ことを回避するためのものである。

【００５３】続いて、エッチストッパ膜２４ｃの表面
に、塗布法にて膜厚が約３００ｎｍのＳＯＧ膜を堆積
し、絶縁膜２４ｄを堆積し、絶縁膜２４が形成される。
この絶縁膜２４ｄは、フッ素を添加したＣＶＤ酸化膜な
どの低誘電率膜、窒化シリコン膜、または、さらに複数
の種類の絶縁膜を組み合わせたものであってもよい。な
お、絶縁膜２４ｄをＳＯＧ膜とした場合には、絶縁膜２
４ｄの表面に、たとえばＴＥＯＳ（Tetraethoxysilan
e）ガスを用いたプラズマＣＶＤ法にて膜厚が約１００
ｎｍの酸化シリコン膜を堆積し、絶縁膜２４ｅを形成す
る。この絶縁膜２４ｅは、有機系膜である絶縁膜２４ｄ
の機械的強度を確保する機能を有している。

【００５４】次に、図１２（ａ）および（ｂ）に示すよ
うに、下層配線である埋め込み配線２３と、後の工程に
て形成する上層配線である埋め込み配線２８とを接続す
るための接続孔（溝部）２５ａを形成する。接続孔２５
ａは、フォトリソグラフィ工程により、絶縁膜２４ｅ上
に埋め込み配線２３と接続するための接続孔パターンと
同一形状のフォトレジスト膜を形成し、それをマスクと
してドライエッチング工程により接続孔パターンを形成
する。続いて、フォトレジスト膜を除去し、絶縁膜２４
ｅ上にフォトリソグラフィ工程により、配線溝パターン
と同一形状のフォトレジスト膜を形成し、それをマスク
としてドライエッチング工程により配線溝（溝部）２５
ｂを形成する。

【００５５】次に、接続孔２５ａおよび配線溝２５ｂ付
近を拡大した図１３に示すように、接続孔２５ａおよび
配線溝２５ｂの内部を含む半導体基板１の全面に、後で
説明する埋め込み配線２８のバリア導体膜２６ａとな
る、たとえばタンタル膜を堆積する。バリア導体膜２６
ａは、たとえばロングスロースパッタリング法で堆積す
る。バリア導体膜２６ａの堆積は、この後の工程におい
て堆積する銅膜の密着性の向上および銅の拡散防止のた
めに行うもので、その膜厚は約３０ｎｍ程度とする。本
実施の形態１では、バリア導体膜２６ａとしてタンタル
膜を例示するが、窒化タンタル等の金属膜あるいは窒化
チタン膜等の、銅と金属間化合物を形成しない材料、ま
たほとんど銅に固溶しない材料であってもよい。バリア
導体膜２６ａがタンタル、窒化タンタルの場合には窒化
チタンを用いた場合より銅膜との密着性がよい。

【００５６】続いて、バリア導体膜２６ａが堆積された
半導体基板１の全面に、シード膜（第１導電性膜）２６
ｂとなる、たとえば銅膜を堆積する。このシード膜２６
ｂは、たとえばロングスロースパッタリング法で堆積
し、その膜厚は約１５０ｎｍ程度とする。

【００５７】次に、図１４に示すように、シード膜２６
ｂが堆積された半導体基板１の全面に、導電性膜２０ｃ
を堆積した工程と同様の工程にて、接続孔２５ａおよび
配線溝２５ｂを埋め込む導電性膜（第３導電性膜）２６
ｃとなる、たとえば銅膜を形成し、この導電性膜２６ｃ
とシード膜２６ｂとを合わせて積層膜２７とする。本実
施の形態１においては、導電性膜２６ｃとして銅を例示
するが、銀または金等であってもよい。また、銅膜、銀
膜または金膜が接する絶縁膜が、それ自体銅、銀または
金に対してバリア性を有する場合には、バリア導体膜２
６ａはなくてもよい。電解めっき法の場合、成膜の初期
の段階では導電性膜２６ｃを構成する銅の結晶粒が小さ
く形成されるが、本実施の形態１においては、図６に示
すように、めっき液の流れる系１０５に対して加圧およ
び加熱を行っているため、図１５に示すように、成膜当
初から導電性膜２６ｃは結晶粒の大きな銅で形成するこ
とができる。そのため、銅の結晶粒が小さい場合に結晶
の粒界に発生した隙間や不純物の発生を防ぐことがで
き、接続孔２５ａおよび配線溝２５ｂ内で大きなボイド
となることを防ぐことができる。また、接続孔２５ａお
よび配線溝２５ｂの内部における導電性膜２６ｃの埋め
込み不良を防ぐことができる。その結果、接続孔２５ａ
および配線溝２５ｂの内部において導通不良の発生を防
ぐことができ、半導体集積回路装置の歩留まりを向上す
ることが可能となる。

【００５８】なお、導電性膜２６ｃを形成する際に、め
っき液に印加する電圧をパルス電圧として、接続孔２５
ａおよび配線溝２５ｂの内部における導電性膜２６ｃの
カバレージの向上を図ってもよい。また、導電性膜２６
ｃを形成する工程に続けて、アニール処理によって導電
性膜２６ｃを流動化させることにより、導電性膜２６ｃ
の接続孔２５ａおよび配線溝２５ｂへの埋め込み性をさ
らに向上させることもできる。

【００５９】なお、図１５を用いて、めっき液がコンフ
ォーマルに成膜する場合を例示したが、めっき液に添加
する添加剤の成分やめっき条件によってはパターン内部
に優先的に成長する、いわゆるスーパーコンフォーマル
な形状となる場合もある。この場合においても、導電性
膜２０ｃは結晶粒の大きな銅で形成することができる。

【００６０】次に、図１６に示すように、絶縁膜２４ｅ
上の余分なバリア導体膜２６ａおよび積層膜２７を除去
し、接続孔２５ａおよび配線溝２５ｂの内部にバリア導
体膜２６ａおよび積層膜２７を残すことで埋め込み配線
２８を形成する。バリア導体膜２６ａおよび積層膜２７
の除去は、ＣＭＰ法を用いた研磨により行う。

【００６１】続いて、たとえば０．１％アンモニア水溶
液と純水とを用いた２段階のブラシスクラブ洗浄によ
り、半導体基板１の表面に付着した研磨砥粒および銅を
除去して、本実施の形態１の半導体集積回路装置を製造
する。

【００６２】なお、埋め込み配線２８の上部に、絶縁膜
２４および埋め込み配線２８と同様の絶縁膜および埋め
込み配線を形成して、さらに多層に構成してもよい。

【００６３】（実施の形態２）本実施の形態２は、前記
実施の形態１において、図５および図６を用いて説明し
た導電性膜２０ｃおよび導電性膜２６ｃを形成した後、
続けて導電性膜２０ｃおよび導電性膜２６ｃを加圧およ
び加熱した半導体集積回路装置の製造方法に本発明を適
用したものである。その他の部材および製造工程は前記
実施の形態１と同様であるので、それら同様の部材およ
び工程についての説明は省略する。

【００６４】次に、上記した半導体集積回路装置の製造
方法を図１７〜図２２に従って工程順に説明する。

【００６５】本実施の形態２の半導体集積回路装置の製
造方法は、前記実施の形態１において図１〜図３を用い
て示した工程までは同様である。

【００６６】その後、たとえば図１７に示すめっき装置
を用いて、図１８に示す工程により、半導体基板１の全
面に配線溝１９を埋め込む導電性膜（第２導電性膜）２
０ｃとなる、たとえば銅膜を形成する。この導電性膜２
０ｃとシード膜２０ｂとを合わせて積層膜２１とする。
図１７に示すめっき装置は、搬送室（搬送雰囲気）１１
０内に、センター出し機構１１１、めっき室（めっきチ
ャンバ）１１２、後洗浄／乾燥室１１３、高温温水処理
室１１４およびカセット１１５を有し、半導体基板（ウ
ェハ）１は搬送ロボット１１６によって各処理室へ搬送
され処理を施される。

【００６７】図１８に示す工程に従い、まず、図１９に
示すように、シード膜２０ｂが堆積された半導体基板１
の全面に、配線溝１９を埋め込む導電性膜２０ｃとな
る、たとえば銅膜を形成し、この導電性膜２０ｃとシー
ド膜２０ｂとを合わせて積層膜２１とする。この導電性
膜２０ｃとなる銅膜は、めっき室１１２にて電解めっき
法により形成する。本実施の形態２においては、導電性
膜２０ｃとして銅を例示するが、銀または金等であって
もよい。また、銅膜、銀膜または金膜が接する絶縁膜
が、それ自体銅、銀または金に対してバリア性を有する
場合には、バリア導体膜２０ａはなくてもよい。めっき
液は、硫酸（Ｈ₂ＳＯ₄）に１０％の硫酸銅（ＣｕＳ
Ｏ₄）および銅膜のカバレージ向上用の添加剤を加えた
ものを用いる。めっき液に半導体基板１を漬け、半導体
基板１を負の電位に保って電流を流すことで、半導体基
板１の表面に銅膜が析出する（工程１２２）。

【００６８】次に、半導体基板１の表面に付着しためっ
き液を後洗浄／乾燥室１１３にて洗い流し、続けて、半
導体基板１を乾燥させる（工程１２３）。

【００６９】続いて、半導体基板１を搬送ロボット１１
６により高温温水処理室１１４へ搬送して純水中に浸
し、続けて、半導体基板１に熱を加える。この時、半導
体基板１に加える熱は、たとえば約４５℃〜２００℃程
度、好ましくは約９０℃程度とする。さらに、続けて、
半導体基板１に圧力を加える。この時、半導体基板１に
加える圧力は、たとえば約２気圧〜３０気圧程度、好ま
しくは約２０気圧程度とする（工程１２４）。なお、本
実施の形態２においては、半導体基板１に熱を加える工
程の後に続いて圧力を加える工程の例を例示している
が、半導体基板１に圧力を加える工程の後に続けて熱を
加える工程としてもよい。この加熱および加圧工程によ
り、導電性膜２０ｃを構成する銅の結晶粒を、図１９に
示すような小さな結晶粒から、図２０に示すような大き
な結晶粒へと成長させることができ、その銅の結晶が小
さい時に結晶の粒界に発生した隙間や不純物を、導電性
膜２０ｃから半導体基板１が浸る純水中へと排出するこ
とができる。また、配線溝１９の内部における導電性膜
２０ｃの埋め込み不良を防ぐことができる。その結果、
配線溝１９内部において導通不良の発生を防ぐことがで
き、半導体集積回路装置の歩留まりを向上することが可
能となる。本発明者らは、アスペクト比が４で幅が０．
２５μｍの配線溝または径が０．２５μｍ接続孔に対し
て電解めっき法により導電性膜を形成した後に、導電性
膜の堆積した半導体基板に対して約９５℃の加熱と約１
０気圧の加圧とを行った場合と行わなかった場合につい
て実験した。その結果、表３に示すように、加圧および
加熱ともに行わない場合のみボイドが形成されることが
わかった。

【００７０】

【表３】

【００７１】気体中にて加熱および加圧を行う場合と比
べて、純水などの液体中にて加熱および加圧を行う場合
は、熱および圧力ともに伝達しやすい。また、気体に比
べ、液体は熱伝導率がよいので、形成した導電性膜２０
ｃの表面において、温度分布の少ない良好な加熱を行う
ことができる。さらに、また、気体に比べて液体はめっ
き装置から逃げにくくリサイクル性が良好なので、めっ
き装置の構造を簡略化することが可能になり、半導体集
積回路装置の製造コストを低減することができる。本実
施の形態２においては、半導体基板１を純水中に浸し、
圧力および熱を加える例を例示したが、純水にＢＴＡ
（benzotriazole；ベンゾトリアゾール）を添加しても
よい。純水にＢＴＡを添加することにより、導電性膜２
０ｃの表面にＢＴＡの被膜ができ、純水中の溶存酸素に
よって導電性膜２０ｃの表面が腐食または溶け出すこと
を防ぐことができる。また、純水中の溶存酸素の濃度
を、たとえば約２０ｐｐｍ程度以下まで低減しても同様
の効果を得ることができる。

【００７２】また、導電性膜２０ｃは、成膜してから時
間の経過と共にその表面の酸化が進行するので、導電性
膜２０ｃを形成する銅の結晶の粒界に発生した隙間や不
純物を、導電性膜２０ｃから半導体基板１が浸る純水中
へ排出するための加圧および加熱に要するエネルギーも
時間の経過と共に大きくなる。よって、導電性膜２０ｃ
を形成後、半導体基板１に加圧および加熱する工程まで
の経過時間が短いほど、半導体基板１に加える圧力およ
び熱は小さくすることができる。そのため、めっき装置
にかかる負担を小さくすることができ、めっき装置を簡
略化することが可能となる。

【００７３】さらに、また、半導体基板１を純水中にて
加熱および加圧する工程に続けて、アニール処理によっ
て導電性膜２０ｃを流動化させることにより、導電性膜
２０ｃの配線溝１９への埋め込み性をさらに向上させる
こともできる。

【００７４】続いて、半導体基板１を洗浄し乾燥させる
工程１２５の後の工程は、前記実施の形態１において図
１０〜図１３を用いて説明した工程までは同様である。

【００７５】次に、図２１に示すように、シード膜２６
ｂが堆積された半導体基板１の全面に、導電性膜２０ｃ
を堆積した工程と同様の工程にて、接続孔２５ａおよび
配線溝２５ｂを埋め込む導電性膜（第２導電性膜）２６
ｃとなる、たとえば銅膜を形成し、この導電性膜２６ｃ
とシード膜２６ｂとを合わせて積層膜２７とする。本実
施の形態２においては、導電性膜２６ｃとして銅を例示
するが、銀または金等であってもよい。また、銅膜、銀
膜または金膜が接する絶縁膜が、それ自体銅、銀または
金に対してバリア性を有する場合には、バリア導体膜２
６ａはなくてもよい。

【００７６】次に、半導体基板１の表面に付着しためっ
き液を後洗浄／乾燥室１１３にて洗い流し、続けて、半
導体基板１を乾燥させる。

【００７７】続いて、導電性膜２０ｃの堆積後に半導体
基板１を加熱および加圧した工程と同様の工程にて、半
導体基板１に熱および圧力を加える。なお、本実施の形
態２においては、半導体基板１に熱を加える工程の後に
続いて圧力を加える工程を例示しているが、半導体基板
１に圧力を加える工程の後に続けて熱を加える工程とし
てもよい。この加熱および加圧工程により、導電性膜２
６ｃを構成する銅の結晶粒を、図２１に示すような小さ
な結晶粒から、図２２に示すような大きな結晶粒へと成
長させることができ、その銅の結晶粒が小さい時に結晶
の粒界に発生した隙間や不純物を、導電性膜２６ｃから
半導体基板１が浸る純水中へと排出することができる。
また、接続孔２５ａおよび配線溝２５ｂの内部における
導電性膜２０ｃの埋め込み不良を防ぐことができる。そ
の結果、接続孔２５ａおよび配線溝２５ｂの内部におい
て導通不良の発生を防ぐことができ、半導体集積回路装
置の歩留まりを向上することが可能となる。

【００７８】なお、導電性膜２６ｃを形成し、半導体基
板１を加熱および加圧した工程に続けて、さらにアニー
ル処理によって導電性膜２６ｃを流動化させてもよい。
それにより、導電性膜２６ｃの接続孔２５ａおよび配線
溝２５ｂへの埋め込み性をさらに向上させることができ
る。

【００７９】その後の工程は、前記実施の形態１におい
て図１６を用いて説明した工程と同様の工程にて、本実
施の形態２の半導体集積回路装置を製造する。

【００８０】なお、埋め込み配線２８の上部に、絶縁膜
２４および埋め込み配線２８と同様の絶縁膜および埋め
込み配線を形成して、さらに多層に構成してもよい。

【００８１】本実施の形態２においては、めっき室（め
っきチャンバ）１１２には従来の装置を用いているの
で、前記実施の形態１の場合よりも、めっき装置にかか
るコストを低減できる。そのため、本実施の形態２にお
いて説明した半導体集積回路装置の製造方法は、前記実
施の形態１において説明した半導体集積回路装置の製造
方法よりも、製造にかかるコストを低減することが可能
となる。

【００８２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００８３】たとえば、前記実施の形態１および２にお
いては、電解めっき法により導電性膜を形成する場合に
ついて例示したが、無電解めっき法を用いて導電性膜を
形成してもよい。

【００８４】また、たとえば、前記実施の形態１におい
ては、電解めっき法により導電性膜を形成する際にめっ
き液の流れる系に対して加圧および加熱を行う場合を、
前記実施の形態２においては、電解めっき法により導電
性膜を形成した後に、形成した導電性膜を加圧および加
熱する場合を例示したが、電解めっき法により導電性膜
を形成する際にめっき液の流れる系に対して加圧および
加熱を行い、さらに続けて、導電性膜を形成した後に、
形成した導電性膜に対して加圧および加熱を行ってもよ
い。

【００８５】また、たとえば、前記実施の形態１におい
ては、電解めっき法により導電性膜を形成する際にめっ
き液の流れる系に対して加圧および加熱を行う場合につ
いて例示したが、加圧もしくは加熱のみでもよい。その
際には、加圧もしくは加熱に必要な圧力もしくは温度を
上げる必要がある。

【００８６】また、たとえば、前記実施の形態１におい
ては、電解めっき法による導電性膜の成膜開始当初から
めっき液の流れる系に対して加圧および加熱を行う場合
について例示したが、加圧および加熱処理によりシード
膜とめっき液に含まれる硫酸との化学反応が進み、導電
性膜が形成する前にシード層が溶解してしまうことを防
ぐために、導電性膜の成膜の途中から加圧および加熱処
理を開始してもよい。

【００８７】また、たとえば、前記実施の形態２におい
ては、電解めっき法により導電性膜を形成した後に、形
成した導電性膜を加圧および加熱する場合について例示
したが、加圧もしくは加熱のみでもよい。その際には、
加圧もしくは加熱に必要な圧力もしくは温度を上げる必
要がある。

【００８８】また、たとえば、前記実施の形態２におい
ては、純水中に半導体基板を浸し、半導体基板を加熱お
よび加圧する場合について例示したが、純水の変わりに
シリコンオイルなどの、銅を侵すことなく温度と圧力を
伝達できる液体を用いてもよい。

【００８９】また、本発明のめっき法による導電性膜の
成膜方法は、たとえばロジックＬＳＩをはじめとした各
種ＬＳＩなどへの適用が可能である。

【００９０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）本発明によれば、絶縁膜に形成された溝部（接続
孔および配線溝）に導電性膜をめっき法にて埋め込む際
に、導電性膜を構成する銅の結晶粒が大きく成長するこ
とにより、溝部の内部でボイドが形成されることを防ぐ
ことができる。（２）本発明によれば、絶縁膜に形成された溝部（接続
孔および配線溝）に導電性膜をめっき法にて埋め込んだ
後に、導電性膜を構成する銅の結晶粒が大きく成長する
ことにより、溝部の内部でボイドが形成されることを防
ぐことができる。（３）本発明によれば、絶縁膜に形成された溝部（接続
孔および配線溝）に導電性膜をめっき法にて埋め込んだ
後のアニール処理時に、溝部の内部でボイドが形成され
ることを防ぐことができる。（４）本発明によれば、絶縁膜に形成された溝部（接続
孔および配線溝）の内部における導通不良の発生を防
ぎ、半導体集積回路装置の歩留まりおよび信頼性を向上
することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示した要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図および要部平面図である。

【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】本発明に用いためっき装置の一例を示す要部断
面図である。

【図７】常温かつ常圧の状況下においてめっき法により
導電性膜を堆積した配線溝または接続孔を説明する要部
断面図である。

【図８】めっき法により導電性膜を堆積した配線溝また
は接続孔の内部に形成されたボイドを説明する要部断面
図である。

【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法による導電性膜の堆積を説明する要部断面
図である。

【図１０】図５に続く半導体集積回路装置の製造工程中
の要部断面図および要部平面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図および要部平面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法による導電性膜の堆積を説明する要部断
面図である。

【図１６】図１４に続く半導体集積回路装置の製造工程
中の要部断面図および要部平面図である。

【図１７】本発明に用いためっき装置の一例のブロック
図である。

【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法による導電性膜の堆積工程を説明するフ
ローチャートである。

【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部断面図である。

【図２０】図１９に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２１】図２０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２２】図２１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【符号の説明】

１半導体基板（ウェハ）４酸化シリコン膜５酸化シリコン膜６素子分離溝７ｐ型ウェル９ゲート酸化膜１０ゲート電極１１ａキャップ絶縁膜１１ｂサイドウォールスペーサ１２ｎ^-型半導体領域１３ｎ⁺型半導体領域１４絶縁膜１５接続孔１６プラグ１６ａバリア導体膜１６ｂ導電性膜１７エッチストッパ膜１８絶縁膜１９配線溝（溝部）２０埋め込み配線２０ａバリア導体膜２０ｂシード膜（第１導電性膜）２０ｃ導電性膜（第２導電性膜）２１積層膜２２ボイド２３埋め込み配線２４絶縁膜２４ａバリア絶縁膜２４ｂ絶縁膜２４ｃエッチストッパ膜２４ｄ絶縁膜２４ｅ絶縁膜２５ａ接続孔（溝部）２５ｂ配線溝（溝部）２６ａバリア導体膜２６ｂシード膜（第１導電性膜）２６ｃ導電性膜（第２導電性膜）２７積層膜２８埋め込み配線１００めっきチャンバ１０１アノード１０２高圧ポンプ１０３ヒーター１０４ヒーター１０５めっき液の流れる系１０６めっき液排出部１０７めっき液供給系１１０搬送室（搬送雰囲気）１１１センター出し機構１１２めっき室（めっきチャンバ）１１３後洗浄／乾燥室１１４高温温水処理室１１５カセット１１６搬送ロボット１２１工程１２２工程１２３工程１２４工程１２５工程

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/90 ＢＦターム(参考） 4K024 AA09 AA10 AA11 AB02 AB03 AB15 BA11 BB12 BC10 CA04 CA16 CB01 CB03 DB01 DB10 GA16 4M104 AA01 BB04 BB14 BB30 BB37 CC01 DD16 DD37 DD43 DD52 EE12 EE17 FF17 FF18 FF22 5F033 HH11 HH13 HH14 HH21 HH32 HH33 JJ01 JJ11 JJ13 JJ14 JJ18 JJ19 JJ21 JJ32 JJ33 KK01 KK11 KK13 KK14 KK32 KK33 LL08 MM02 MM08 MM12 MM13 NN06 NN07 PP09 PP15 PP16 PP27 QQ09 QQ10 QQ11 QQ25 QQ37 QQ48 QQ73 QQ75 QQ91 RR04 RR06 RR09 RR11 SS04 SS11 SS15 SS21 TT02

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に、前記溝部を埋め込む第２導電
性膜をめっき法にて形成する工程、（ｅ）前記溝部の外
部の前記第１導電性膜および前記第２導電性膜を化学的
および機械的に研磨して、前記溝部内に前記第１導電性
膜および前記第２導電性膜を残すことにより配線を形成
する工程、を含み、前記第２導電性膜の形成時に前記半
導体基板を加圧または加熱し、前記第２導電性膜を構成
する結晶粒を成長させることを特徴とする半導体集積回
路装置の製造方法。
【請求項２】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に、前記溝部を埋め込む第２導電
性膜をめっき法にて形成する工程、（ｅ）純水中にて前
記半導体基板を加圧または加熱し、前記第２導電性膜を
構成する結晶粒を成長させる工程、（ｆ）前記溝部の外
部の前記第１導電性膜および前記第２導電性膜を化学的
および機械的に研磨して、前記溝部内に前記第１導電性
膜および前記第２導電性膜を残すことにより配線を形成
する工程、を含むことを特徴とする半導体集積回路装置
の製造方法。
【請求項３】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に、前記溝部を埋め込む第２導電
性膜をめっき法にて形成する工程、（ｅ）酸化防止剤を
含む溶液中あるいは酸素を脱気した溶液中にて前記半導
体基板を加圧または加熱し、前記第２導電性膜を構成す
る結晶粒を成長させる工程、（ｆ）前記溝部の外部の前
記第１導電性膜および前記第２導電性膜を化学的および
機械的に研磨して、前記溝部内に前記第１導電性膜およ
び前記第２導電性膜を残すことにより配線を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。
【請求項４】（ａ）半導体素子が形成された半導体
基板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁
膜をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に、前記溝部を埋め込む銅、銀ま
たは金からなる第２導電性膜をめっき法にて形成する工
程、（ｅ）前記溝部の外部の前記第１導電性膜および前
記第２導電性膜を化学的および機械的に研磨して、前記
溝部内に前記第１導電性膜および前記第２導電性膜を残
すことにより配線を形成する工程、を含み、前記第２導
電性膜の形成時または形成後に、前記半導体基板を加圧
または加熱することで前記第２導電性膜を構成する結晶
粒を成長させることを特徴とする半導体集積回路装置の
製造方法。