JP2000353703A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000353703A JP2000353703A JP11164848A JP16484899A JP2000353703A JP 2000353703 A JP2000353703 A JP 2000353703A JP 11164848 A JP11164848 A JP 11164848A JP 16484899 A JP16484899 A JP 16484899A JP 2000353703 A JP2000353703 A JP 2000353703A
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Abstract
(57)【要約】
【課題】 電解メッキにより溝や接続孔内に銅などの金
属材料を埋め込んだ際に生じるボイドを消滅させるため
に、高圧アニール処理を行うと、その後に行う余剰な金
属材料の研磨工程で、研磨レートのばらつき等による加
工不良を生じて、配線信頼性を劣化させる。 【解決手段】 層間絶縁膜１６に形成した凹部２３（溝
２１と説明孔２２）内に金属材料として銅２５を埋め込
む工程と、凹部２３内に銅２５を残してその他の余剰な
銅を除去する工程とを備えた半導体装置の製造方法にお
いて、銅を除去した後に高圧アニール処理を行う。
属材料を埋め込んだ際に生じるボイドを消滅させるため
に、高圧アニール処理を行うと、その後に行う余剰な金
属材料の研磨工程で、研磨レートのばらつき等による加
工不良を生じて、配線信頼性を劣化させる。 【解決手段】 層間絶縁膜１６に形成した凹部２３（溝
２１と説明孔２２）内に金属材料として銅２５を埋め込
む工程と、凹部２３内に銅２５を残してその他の余剰な
銅を除去する工程とを備えた半導体装置の製造方法にお
いて、銅を除去した後に高圧アニール処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは埋め込み配線を形成する際に確実
に金属材料を埋め込む半導体装置の製造方法に関する。
方法に関し、詳しくは埋め込み配線を形成する際に確実
に金属材料を埋め込む半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高速化、微細化の要求が高まる
につれて、配線遅延に起因するデバイス速度の低下が問
題となってきている。このため、従来のアルミニウム配
線に代わって銅配線を導入することが検討され、一部で
は実用化されている。銅配線を形成する方法は、銅のド
ライエッチングが一般的に困難であることから、いわゆ
る、ダマシン法（もしくは、溝配線法、埋め込み配線法
等とよばれている方法）が有望となっている。ダマシン
法としては、プラグおよび配線を別個に形成する、いわ
ゆる、シングルダマシン法の他に、接続孔および溝への
金属材料の埋め込みを同時に行って、配線とプラグとを
同時に形成する、いわゆる、デュアルダマシン法等があ
る。後者のデュアルダマシン法は、プロセスステップ数
が少なくて済む点で有利である。
につれて、配線遅延に起因するデバイス速度の低下が問
題となってきている。このため、従来のアルミニウム配
線に代わって銅配線を導入することが検討され、一部で
は実用化されている。銅配線を形成する方法は、銅のド
ライエッチングが一般的に困難であることから、いわゆ
る、ダマシン法（もしくは、溝配線法、埋め込み配線法
等とよばれている方法）が有望となっている。ダマシン
法としては、プラグおよび配線を別個に形成する、いわ
ゆる、シングルダマシン法の他に、接続孔および溝への
金属材料の埋め込みを同時に行って、配線とプラグとを
同時に形成する、いわゆる、デュアルダマシン法等があ
る。後者のデュアルダマシン法は、プロセスステップ数
が少なくて済む点で有利である。
【０００３】前記いずれの方法においても、微細な溝お
よび接続孔内に金属材料、例えば銅もしくは銅合金を埋
め込む技術が重要となる。この技術としては、比較的埋
め込み能力および膜質が良好な電解メッキ法が有望とさ
れている。しかし、接続孔や溝の微細化がさらに進む
と、電解メッキ法によっても十分な埋め込み能力が得ら
れず、埋め込んだ後の配線内部にボイドが残る場合があ
る。このボイドは、配線の信頼性を低下させるという問
題となる。そこで、上記ボイドを無くすべく、電解メッ
キ法による銅の埋め込み能力を向上させる検討が各種な
されている。その一つの方法として、溝や接続孔に金属
材料を埋め込んだ後、高圧アニール処理を行って、形成
されたボイドを潰し、その後、化学的機械研磨（以下Ｃ
ＭＰという、ＣＭＰはChemical Mechanical Polishing
の略）により余剰な金属材料を除去して、溝や接続孔の
内部に金属材料を埋め込むという方法が提案されてい
る。
よび接続孔内に金属材料、例えば銅もしくは銅合金を埋
め込む技術が重要となる。この技術としては、比較的埋
め込み能力および膜質が良好な電解メッキ法が有望とさ
れている。しかし、接続孔や溝の微細化がさらに進む
と、電解メッキ法によっても十分な埋め込み能力が得ら
れず、埋め込んだ後の配線内部にボイドが残る場合があ
る。このボイドは、配線の信頼性を低下させるという問
題となる。そこで、上記ボイドを無くすべく、電解メッ
キ法による銅の埋め込み能力を向上させる検討が各種な
されている。その一つの方法として、溝や接続孔に金属
材料を埋め込んだ後、高圧アニール処理を行って、形成
されたボイドを潰し、その後、化学的機械研磨（以下Ｃ
ＭＰという、ＣＭＰはChemical Mechanical Polishing
の略）により余剰な金属材料を除去して、溝や接続孔の
内部に金属材料を埋め込むという方法が提案されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
高圧アニール処理によるボイドの除去プロセスでは、以
下のような問題があった。
高圧アニール処理によるボイドの除去プロセスでは、以
下のような問題があった。
【０００５】電解メッキによって堆積された金属材料中
に残されたボイド中には、メッキ液（例えば硫酸銅水溶
液）や空気（例えば酸素）が残留していて、高圧アニー
ル処理によりこれらの残留物は銅膜中に取り込まれると
考えられる。もしくは、銅の結晶粒界を通じて外部に放
出される。ここで残留物が銅膜中に取り込まれた場合、
残留物が取り込まれた部分のみ銅の膜質が変化し、その
後、ＣＭＰにより余剰の銅膜を研磨除去する際に、かか
る膜質の変化した部分のみ研磨レートが変化する。その
ため、均一な研磨が困難となることがわかった。また、
研磨レートが変動すると、研磨レートの速いところでデ
ィッシングが発生し、そのディッシング部分はクラック
が発生して配線に傷を生じ、最悪の場合には断線する場
合もある。
に残されたボイド中には、メッキ液（例えば硫酸銅水溶
液）や空気（例えば酸素）が残留していて、高圧アニー
ル処理によりこれらの残留物は銅膜中に取り込まれると
考えられる。もしくは、銅の結晶粒界を通じて外部に放
出される。ここで残留物が銅膜中に取り込まれた場合、
残留物が取り込まれた部分のみ銅の膜質が変化し、その
後、ＣＭＰにより余剰の銅膜を研磨除去する際に、かか
る膜質の変化した部分のみ研磨レートが変化する。その
ため、均一な研磨が困難となることがわかった。また、
研磨レートが変動すると、研磨レートの速いところでデ
ィッシングが発生し、そのディッシング部分はクラック
が発生して配線に傷を生じ、最悪の場合には断線する場
合もある。
【０００６】一方、余剰の銅膜を除去する方法として、
ドライエッチングによるエッチバックを採用することも
できるが、この場合においても、銅膜中に膜質の変化部
分があるとこの変化部分でエッチングレートが変動し、
均一なエッチバックが困難になる。
ドライエッチングによるエッチバックを採用することも
できるが、この場合においても、銅膜中に膜質の変化部
分があるとこの変化部分でエッチングレートが変動し、
均一なエッチバックが困難になる。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、絶
縁膜に形成した凹部内に金属材料を埋め込む工程と、凹
部内に金属材料を残してその他の余剰な金属材料を除去
する工程とを備えた半導体装置の製造方法において、金
属材料を除去した後に高圧アニール処理を行うことを特
徴とする製造方法である。
決するためになされた半導体装置の製造方法であり、絶
縁膜に形成した凹部内に金属材料を埋め込む工程と、凹
部内に金属材料を残してその他の余剰な金属材料を除去
する工程とを備えた半導体装置の製造方法において、金
属材料を除去した後に高圧アニール処理を行うことを特
徴とする製造方法である。
【０００８】上記半導体装置の製造方法は、凹部内に金
属材料を残してその他の余剰な金属材料を除去した後
に、高圧アニール処理を行うことから、凹部内に埋め込
まれた金属材料中に生じたボイドは、高圧アニール処理
により潰され、ボイドが解消される。また、たとえボイ
ド中に大気やメッキ液が含まれていても、高圧アニール
処理を余剰な金属材料の除去後に行うので、高圧アニー
ル処理が金属材料の除去に影響を及ぼさない。すなわ
ち、高圧アニール処理によって、ボイド中の大気やメッ
キ液が金属材料中に浸透し、その部分が変質しても、金
属材料の除去レートには影響がない。
属材料を残してその他の余剰な金属材料を除去した後
に、高圧アニール処理を行うことから、凹部内に埋め込
まれた金属材料中に生じたボイドは、高圧アニール処理
により潰され、ボイドが解消される。また、たとえボイ
ド中に大気やメッキ液が含まれていても、高圧アニール
処理を余剰な金属材料の除去後に行うので、高圧アニー
ル処理が金属材料の除去に影響を及ぼさない。すなわ
ち、高圧アニール処理によって、ボイド中の大気やメッ
キ液が金属材料中に浸透し、その部分が変質しても、金
属材料の除去レートには影響がない。
【０００９】したがって、金属材料の除去を、例えばＣ
ＭＰで行った場合、金属材料は均一に研磨されるため、
金属材料の変質が原因となって発生していたディッシン
グは起こらない。そのため、ディッシングによるクラッ
クの発生も起こらないので、ＣＭＰによって配線が断線
を起こすこともない。一方、余剰の金属材料をドライエ
ッチングによるエッチバックによって除去する場合で
も、金属材料の均一なエッチバックが可能になる。
ＭＰで行った場合、金属材料は均一に研磨されるため、
金属材料の変質が原因となって発生していたディッシン
グは起こらない。そのため、ディッシングによるクラッ
クの発生も起こらないので、ＣＭＰによって配線が断線
を起こすこともない。一方、余剰の金属材料をドライエ
ッチングによるエッチバックによって除去する場合で
も、金属材料の均一なエッチバックが可能になる。
【００１０】
【発明の実施の形態】本発明の半導体装置の製造方法に
係わる第１の実施の形態を、図１の製造工程図によって
説明する。
係わる第１の実施の形態を、図１の製造工程図によって
説明する。
【００１１】図１の（１）に示すように、基板１１上に
所定の素子（図示省略）を形成し、さらに絶縁膜１２、
バリアメタル層１３を介した下層配線１４等の形成を行
い、平坦化プロセスによってその絶縁膜１２の表面を平
坦化して、上記下層配線１４の上面を露出させる。なお
下層配線１４は、通常の溝配線の製造方法により形成さ
れたものである。そして上記下層配線１４を覆うよう
に、上記絶縁膜１２上に銅の移動を阻止するバリア層１
５を形成する。このバリア層１５は、バリア性と絶縁性
を有する材料、例えば窒化シリコンで形成する。
所定の素子（図示省略）を形成し、さらに絶縁膜１２、
バリアメタル層１３を介した下層配線１４等の形成を行
い、平坦化プロセスによってその絶縁膜１２の表面を平
坦化して、上記下層配線１４の上面を露出させる。なお
下層配線１４は、通常の溝配線の製造方法により形成さ
れたものである。そして上記下層配線１４を覆うよう
に、上記絶縁膜１２上に銅の移動を阻止するバリア層１
５を形成する。このバリア層１５は、バリア性と絶縁性
を有する材料、例えば窒化シリコンで形成する。
【００１２】次いで、例えばプラズマＣＶＤ法により、
上記バリア層１５上に、層間絶縁膜１６になる酸化シリ
コン（以下ＰＥ−ＳｉＯ2 と記す）膜を例えば８００ｎ
ｍの厚さに形成する。さらに窒化シリコン（以下ＰＥ−
ＳｉＮと記す）膜１８を例えば５０ｎｍの厚さに形成す
る。このＰＥ−ＳｉＮ膜１８はＰＥ−ＳｉＯ2 をエッチ
ングする際にエッチングマスクおよびエッチングストッ
パとしての機能を果たす。
上記バリア層１５上に、層間絶縁膜１６になる酸化シリ
コン（以下ＰＥ−ＳｉＯ2 と記す）膜を例えば８００ｎ
ｍの厚さに形成する。さらに窒化シリコン（以下ＰＥ−
ＳｉＮと記す）膜１８を例えば５０ｎｍの厚さに形成す
る。このＰＥ−ＳｉＮ膜１８はＰＥ−ＳｉＯ2 をエッチ
ングする際にエッチングマスクおよびエッチングストッ
パとしての機能を果たす。
【００１３】次に、通常のリソグラフィー技術および反
応性イオンエッチング（以下ＲＩＥという、ＲＩＥはRe
active Ion Etchingの略）技術により、ＰＥ−ＳｉＮ膜
１８に、例えば下層配線１４に通じる接続孔の一部とな
る開口部１９を形成する。上記開口部１９の口径は、例
えば０．２μｍとした。
応性イオンエッチング（以下ＲＩＥという、ＲＩＥはRe
active Ion Etchingの略）技術により、ＰＥ−ＳｉＮ膜
１８に、例えば下層配線１４に通じる接続孔の一部とな
る開口部１９を形成する。上記開口部１９の口径は、例
えば０．２μｍとした。
【００１４】さらに図１の（２）に示すように、プラズ
マＣＶＤ法によって、上記ＰＥ−ＳｉＮ膜１８上かつ上
記開口部１９上に層間絶縁膜１６になるＰＥ−ＳｉＯ2
膜２０を例えば５００ｎｍの厚さに形成する。次いでリ
ソグラフィー技術とエッチングとにより、このＰＥ−Ｓ
ｉＯ2 膜２０に溝２１を、この溝２１の底部に上記開口
部１９が存在するように形成する。したがって、この溝
２１の幅は例えば０．３μｍとした。上記溝２１を形成
する際には、ＰＥ−ＳｉＮ膜１８がエッチングストッパ
になる。
マＣＶＤ法によって、上記ＰＥ−ＳｉＮ膜１８上かつ上
記開口部１９上に層間絶縁膜１６になるＰＥ−ＳｉＯ2
膜２０を例えば５００ｎｍの厚さに形成する。次いでリ
ソグラフィー技術とエッチングとにより、このＰＥ−Ｓ
ｉＯ2 膜２０に溝２１を、この溝２１の底部に上記開口
部１９が存在するように形成する。したがって、この溝
２１の幅は例えば０．３μｍとした。上記溝２１を形成
する際には、ＰＥ−ＳｉＮ膜１８がエッチングストッパ
になる。
【００１５】さらにエッチングを進行させることによ
り、上記ＰＥ−ＳｉＮ膜１８をマスクにして、上記ＰＥ
−ＳｉＯ2 膜１７、バリア層１５をエッチングして、下
層配線１４に通じる接続孔２２を形成する。この結果、
接続孔２２の口径は上記開口部１９の口径とほぼ同等の
０．２μｍに形成された。このようにして、溝２１と接
続孔２２とで凹部２３が形成される。
り、上記ＰＥ−ＳｉＮ膜１８をマスクにして、上記ＰＥ
−ＳｉＯ2 膜１７、バリア層１５をエッチングして、下
層配線１４に通じる接続孔２２を形成する。この結果、
接続孔２２の口径は上記開口部１９の口径とほぼ同等の
０．２μｍに形成された。このようにして、溝２１と接
続孔２２とで凹部２３が形成される。
【００１６】次いで図１の（３）に示すように、アルゴ
ンスパッタエッチングによって、接続孔２２の底部に生
成されている自然酸化膜（図示省略）を除去する。次い
で、ＤＣマグネトロンスパッタ法により、上記溝２１お
よび接続孔２２の各内面に、バリアメタル層２４を、例
えば３０ｎｍの厚さの窒化タンタル膜で形成する。
ンスパッタエッチングによって、接続孔２２の底部に生
成されている自然酸化膜（図示省略）を除去する。次い
で、ＤＣマグネトロンスパッタ法により、上記溝２１お
よび接続孔２２の各内面に、バリアメタル層２４を、例
えば３０ｎｍの厚さの窒化タンタル膜で形成する。
【００１７】上記アルゴンスパッタエッチング条件の一
例としては、スパッタリング装置にＩＣＰ（Inductivel
y Coupled Plasma）スパッタリング装置を用い、プロセ
スガスにアルゴンを用い、ＩＣＰパワーを５００Ｗ、バ
イアスパワーを３００Ｗ、基板温度を２００℃、処理時
間を２０秒に設定した。
例としては、スパッタリング装置にＩＣＰ（Inductivel
y Coupled Plasma）スパッタリング装置を用い、プロセ
スガスにアルゴンを用い、ＩＣＰパワーを５００Ｗ、バ
イアスパワーを３００Ｗ、基板温度を２００℃、処理時
間を２０秒に設定した。
【００１８】上記バリアメタル層２４に用いる窒化タン
タル膜の成膜条件の一例としては、ターゲットには窒化
タンタルターゲットを用い、プロセスガスに、アルゴン
（例えば供給流量を１００ｓｃｃｍとする）を用い、ス
パッタリング装置のＤＣパワーを６ｋＷ、スパッタリン
グ雰囲気の圧力を０．４Ｐａ、基板温度を１００℃に設
定した。
タル膜の成膜条件の一例としては、ターゲットには窒化
タンタルターゲットを用い、プロセスガスに、アルゴン
（例えば供給流量を１００ｓｃｃｍとする）を用い、ス
パッタリング装置のＤＣパワーを６ｋＷ、スパッタリン
グ雰囲気の圧力を０．４Ｐａ、基板温度を１００℃に設
定した。
【００１９】さらにＤＣマグネトロンスパッタ法によ
り、上記バリアメタル層２４の表面に銅を例えば１５０
ｎｍの厚さに堆積して導電体の一部となる銅膜（図示省
略）を形成する。この銅膜は後の工程で行う銅の電解メ
ッキのシードとなる。なお、上記アルゴンスパッタエッ
チングから上記銅膜の成膜までの工程は、成膜表面を酸
化性雰囲気（例えば大気）に触れさせることなく連続し
て処理を行うことが好ましい。
り、上記バリアメタル層２４の表面に銅を例えば１５０
ｎｍの厚さに堆積して導電体の一部となる銅膜（図示省
略）を形成する。この銅膜は後の工程で行う銅の電解メ
ッキのシードとなる。なお、上記アルゴンスパッタエッ
チングから上記銅膜の成膜までの工程は、成膜表面を酸
化性雰囲気（例えば大気）に触れさせることなく連続し
て処理を行うことが好ましい。
【００２０】上記銅膜の成膜条件の一例としては、プロ
セスガスに、アルゴン（例えば供給流量を１００ｓｃｃ
ｍとする）を用い、スパッタリング装置のＤＣパワーを
６ｋＷ、スパッタリング雰囲気の圧力を０．４Ｐａ、基
板温度を１００℃に設定した。
セスガスに、アルゴン（例えば供給流量を１００ｓｃｃ
ｍとする）を用い、スパッタリング装置のＤＣパワーを
６ｋＷ、スパッタリング雰囲気の圧力を０．４Ｐａ、基
板温度を１００℃に設定した。
【００２１】次に電解メッキ法により、上記溝２１およ
び接続孔２２の各内部に銅を埋め込む。その際、上記最
表面にも銅が堆積される。
び接続孔２２の各内部に銅を埋め込む。その際、上記最
表面にも銅が堆積される。
【００２２】上記銅の電解メッキ条件は、一例として、
電解メッキ液に硫酸銅を６７ｇ／ｄｍ3 と硫酸を１７０
ｇ／ｄｍ3 と塩酸を７０ｐｐｍとの混合液に界面活性剤
を添加したものを用いた。また電解メッキ液の温度を２
０℃、電解メッキ電流を９Ａに設定した。
電解メッキ液に硫酸銅を６７ｇ／ｄｍ3 と硫酸を１７０
ｇ／ｄｍ3 と塩酸を７０ｐｐｍとの混合液に界面活性剤
を添加したものを用いた。また電解メッキ液の温度を２
０℃、電解メッキ電流を９Ａに設定した。
【００２３】その後ＣＭＰにより、溝２１および接続孔
２２の各内部の銅２５を残すようにして、ＰＥ−ＳｉＯ
2 膜２０上の余分な銅およびバリアメタル層２４を除去
する。その結果、溝２１および接続孔２２の各内部に銅
およびバリアメタル層２４とが残されて、溝２１内の銅
２５等で配線２６が形成され、接続孔２２内の銅２５等
で下層配線１４に接続するプラグ２７が形成される。し
かしながら、プラグ２７中にはボイド２８が残ってい
る。
２２の各内部の銅２５を残すようにして、ＰＥ−ＳｉＯ
2 膜２０上の余分な銅およびバリアメタル層２４を除去
する。その結果、溝２１および接続孔２２の各内部に銅
およびバリアメタル層２４とが残されて、溝２１内の銅
２５等で配線２６が形成され、接続孔２２内の銅２５等
で下層配線１４に接続するプラグ２７が形成される。し
かしながら、プラグ２７中にはボイド２８が残ってい
る。
【００２４】そこで、図１の（４）に示すように、高圧
アニール処理を行って、接続孔２２および溝２１に銅を
完全に埋め込み、配線２６およびプラグ２７中に存在し
ていたボイド２８〔図１の（３）参照〕を消滅させた。
その高圧アニール条件の一例としては、プロセスガスに
アルゴンを用い、アニール雰囲気の圧力を１５０ＭＰ
ａ、アニール温度を３８０℃、アニール時間を３０分間
に設定した。なお、このアニール雰囲気の圧力は例えば
１００ＭＰａ以上であればよく、アニール温度は、例え
ば３５０℃以上が望ましく、全体のプロセス条件を考慮
すると、例えば３５０℃〜４５０℃の範囲で設定するこ
とが好ましい。
アニール処理を行って、接続孔２２および溝２１に銅を
完全に埋め込み、配線２６およびプラグ２７中に存在し
ていたボイド２８〔図１の（３）参照〕を消滅させた。
その高圧アニール条件の一例としては、プロセスガスに
アルゴンを用い、アニール雰囲気の圧力を１５０ＭＰ
ａ、アニール温度を３８０℃、アニール時間を３０分間
に設定した。なお、このアニール雰囲気の圧力は例えば
１００ＭＰａ以上であればよく、アニール温度は、例え
ば３５０℃以上が望ましく、全体のプロセス条件を考慮
すると、例えば３５０℃〜４５０℃の範囲で設定するこ
とが好ましい。
【００２５】なお、上記高圧アニール処理の際に加熱し
ない場合には、結晶粒が変化してしまい、また加熱のみ
ではボイドが爆発してプラグおよび配線が破損してしま
う。そのため、高圧アニール処理では、１００ＭＰａ以
上の加圧と３５０℃〜４５０℃程度の加熱とが必要にな
っている。
ない場合には、結晶粒が変化してしまい、また加熱のみ
ではボイドが爆発してプラグおよび配線が破損してしま
う。そのため、高圧アニール処理では、１００ＭＰａ以
上の加圧と３５０℃〜４５０℃程度の加熱とが必要にな
っている。
【００２６】上記第１の実施の形態では、凹部２３（溝
２１と接続孔２２）内に銅２５を残してその他の余剰な
銅（図示せず）を除去した後に、高圧アニール処理を行
うことから、凹部２３内に埋め込まれた銅２５中に生じ
たボイド２８は、高圧アニール処理により潰され、ボイ
ド２８が消滅する。しかも高圧アニール処理では、単に
高圧を加えるだけでなく３５０℃〜４５０℃程度に加熱
することから、銅２５は流動し易くなっているので、ボ
イド２８を起点に爆発を起こすことなく、ボイド２８は
潰されて消滅する。また、たとえボイド２８中に大気や
メッキ液が含まれていても、ＣＭＰによる余剰な銅の除
去後に高圧アニール処理を行うので、高圧アニール処理
が銅の除去に影響を及ぼさない。すなわち、高圧アニー
ル処理によって、ボイド２８中の大気やメッキ液が銅２
５中に浸透し、その部分が変質しても、銅２５の除去レ
ート、すなわち研磨レートには影響を及ぼさない。
２１と接続孔２２）内に銅２５を残してその他の余剰な
銅（図示せず）を除去した後に、高圧アニール処理を行
うことから、凹部２３内に埋め込まれた銅２５中に生じ
たボイド２８は、高圧アニール処理により潰され、ボイ
ド２８が消滅する。しかも高圧アニール処理では、単に
高圧を加えるだけでなく３５０℃〜４５０℃程度に加熱
することから、銅２５は流動し易くなっているので、ボ
イド２８を起点に爆発を起こすことなく、ボイド２８は
潰されて消滅する。また、たとえボイド２８中に大気や
メッキ液が含まれていても、ＣＭＰによる余剰な銅の除
去後に高圧アニール処理を行うので、高圧アニール処理
が銅の除去に影響を及ぼさない。すなわち、高圧アニー
ル処理によって、ボイド２８中の大気やメッキ液が銅２
５中に浸透し、その部分が変質しても、銅２５の除去レ
ート、すなわち研磨レートには影響を及ぼさない。
【００２７】したがって、ＣＭＰの際に銅２５の変質が
原因となって発生していたディッシングは起こらない。
そのため、ディッシングによるクラックの発生も起こら
ないので、ＣＭＰによって配線２６が断線を起こすこと
もない。
原因となって発生していたディッシングは起こらない。
そのため、ディッシングによるクラックの発生も起こら
ないので、ＣＭＰによって配線２６が断線を起こすこと
もない。
【００２８】次に、本発明の半導体装置の製造方法に係
わる第２の実施の形態を、図２の製造工程図によって説
明する。図２では、前記図１によって示した構成部品と
同様のものには同一の符号を付与して示す。
わる第２の実施の形態を、図２の製造工程図によって説
明する。図２では、前記図１によって示した構成部品と
同様のものには同一の符号を付与して示す。
【００２９】第２の実施の形態は、接続孔および配線溝
に埋め込む銅の成膜方法が前記第１の実施の形態と異な
るだけで、その他の工程は、前記第１の実施の形態と同
様である。したがって、以下には、銅の成膜方法を説明
する。
に埋め込む銅の成膜方法が前記第１の実施の形態と異な
るだけで、その他の工程は、前記第１の実施の形態と同
様である。したがって、以下には、銅の成膜方法を説明
する。
【００３０】前記第１の実施の形態で説明したのと同様
にして、図２の（１）に示すように、基板１１上に絶縁
膜１２、バリアメタル層１３を介した下層配線１４等を
形成する。さらに絶縁膜１２の表面を平坦化して、上記
下層配線１４の上面を露出させ、上記下層配線１４を覆
うように、上記絶縁膜１２上にバリア層１５を形成す
る。次いで、上記バリア層１５上に、層間絶縁膜１６に
なるＰＥ−ＳｉＯ2 膜１７、ＰＥ−ＳｉＮ膜１８、ＰＥ
−ＳｉＯ2 膜２０を形成する。次に、ＰＥ−ＳｉＯ2 膜
２０に溝２１を形成し、ＰＥ−ＳｉＮ膜１８、上記ＰＥ
−ＳｉＯ2 膜１７、バリア層１５をエッチングして、下
層配線１４に通じる接続孔２２を形成する。このように
して、溝２１と接続孔２２とで凹部２３が形成される。
にして、図２の（１）に示すように、基板１１上に絶縁
膜１２、バリアメタル層１３を介した下層配線１４等を
形成する。さらに絶縁膜１２の表面を平坦化して、上記
下層配線１４の上面を露出させ、上記下層配線１４を覆
うように、上記絶縁膜１２上にバリア層１５を形成す
る。次いで、上記バリア層１５上に、層間絶縁膜１６に
なるＰＥ−ＳｉＯ2 膜１７、ＰＥ−ＳｉＮ膜１８、ＰＥ
−ＳｉＯ2 膜２０を形成する。次に、ＰＥ−ＳｉＯ2 膜
２０に溝２１を形成し、ＰＥ−ＳｉＮ膜１８、上記ＰＥ
−ＳｉＯ2 膜１７、バリア層１５をエッチングして、下
層配線１４に通じる接続孔２２を形成する。このように
して、溝２１と接続孔２２とで凹部２３が形成される。
【００３１】次いで、アルゴンスパッタエッチングによ
って、接続孔２２の底部に生成されている自然酸化膜
（図示省略）を除去する。次いで、ＤＣマグネトロンス
パッタ法により、上記溝２１および接続孔２２の各内面
に、バリアメタル層２４を、例えば３０ｎｍの厚さの窒
化タンタル膜で形成する。
って、接続孔２２の底部に生成されている自然酸化膜
（図示省略）を除去する。次いで、ＤＣマグネトロンス
パッタ法により、上記溝２１および接続孔２２の各内面
に、バリアメタル層２４を、例えば３０ｎｍの厚さの窒
化タンタル膜で形成する。
【００３２】上記アルゴンスパッタエッチング条件およ
び上記窒化タンタル膜の成膜条件は、一例として、前記
第１の実施の形態で説明した方法と同様である。なお、
上記アルゴンスパッタエッチングから上記窒化タンタル
膜の成膜までは、酸化性雰囲気に触れることなく連続的
に処理を行うことが好ましい。
び上記窒化タンタル膜の成膜条件は、一例として、前記
第１の実施の形態で説明した方法と同様である。なお、
上記アルゴンスパッタエッチングから上記窒化タンタル
膜の成膜までは、酸化性雰囲気に触れることなく連続的
に処理を行うことが好ましい。
【００３３】次に、無電解メッキ法により、上記溝２１
および接続孔２２の各内部に銅を埋め込む。その際、最
上層の上記バリアメタル層２４上にも銅３１が堆積され
る。また、無電解メッキにより銅３１を成膜した場合、
溝２１および接続孔２２の底部および各側壁部より均一
に銅３１が成長するため、微細な接続孔などの中央部に
はボイド３２が残る場合がある。
および接続孔２２の各内部に銅を埋め込む。その際、最
上層の上記バリアメタル層２４上にも銅３１が堆積され
る。また、無電解メッキにより銅３１を成膜した場合、
溝２１および接続孔２２の底部および各側壁部より均一
に銅３１が成長するため、微細な接続孔などの中央部に
はボイド３２が残る場合がある。
【００３４】上記銅の無電解メッキ条件は、一例とし
て、無電解メッキ液に硫酸銅を５ｇ／ｄｍ3 とロッシェ
ル塩（酒石酸ナトリウムカリウム）を２５ｇ／ｄｍ3 と
水酸化ナトリウムを７ｇ／ｄｍ3 とホルマリンを１０ｃ
ｍ3 ／ｄｍ3 との混合液に界面活性剤を添加したものを
用いた。また無電解メッキ液の温度を２０℃に設定し
た。
て、無電解メッキ液に硫酸銅を５ｇ／ｄｍ3 とロッシェ
ル塩（酒石酸ナトリウムカリウム）を２５ｇ／ｄｍ3 と
水酸化ナトリウムを７ｇ／ｄｍ3 とホルマリンを１０ｃ
ｍ3 ／ｄｍ3 との混合液に界面活性剤を添加したものを
用いた。また無電解メッキ液の温度を２０℃に設定し
た。
【００３５】その後ＣＭＰにより、溝２１および接続孔
２２の各内部の銅３１を残すようにして、ＰＥ−ＳｉＯ
2 膜２０上の余分な銅３１およびバリアメタル層２４を
除去する。その結果、図２の（２）に示すように、溝２
１および接続孔２２の各内部に銅３１およびバリアメタ
ル層２４とが残されて、溝２１内の銅２５等で配線２６
が形成され、接続孔２２内の銅３１等で下層配線１４に
接続するプラグ２７が形成される。このときは、まだボ
イド３２が残っている。
２２の各内部の銅３１を残すようにして、ＰＥ−ＳｉＯ
2 膜２０上の余分な銅３１およびバリアメタル層２４を
除去する。その結果、図２の（２）に示すように、溝２
１および接続孔２２の各内部に銅３１およびバリアメタ
ル層２４とが残されて、溝２１内の銅２５等で配線２６
が形成され、接続孔２２内の銅３１等で下層配線１４に
接続するプラグ２７が形成される。このときは、まだボ
イド３２が残っている。
【００３６】次に、図２の（３）に示すように、高圧ア
ニール処理を行って、接続孔２２および溝２１に銅を完
全に埋め込み、配線２６およびプラグ２７中に存在して
いたボイド３２〔図２の（１）参照〕を消滅させた。そ
の高圧アニール条件の一例としては、プロセスガスにア
ルゴン（Ａｒ）を用い、アニール雰囲気の圧力を１５０
ＭＰａ、アニール温度を３８０℃、アニール時間を３０
分間に設定した。なお、このアニール雰囲気の圧力は１
００ＭＰａ以上であればよく、アニール温度は３５０℃
〜４５０℃の範囲に設定すればよい。
ニール処理を行って、接続孔２２および溝２１に銅を完
全に埋め込み、配線２６およびプラグ２７中に存在して
いたボイド３２〔図２の（１）参照〕を消滅させた。そ
の高圧アニール条件の一例としては、プロセスガスにア
ルゴン（Ａｒ）を用い、アニール雰囲気の圧力を１５０
ＭＰａ、アニール温度を３８０℃、アニール時間を３０
分間に設定した。なお、このアニール雰囲気の圧力は１
００ＭＰａ以上であればよく、アニール温度は３５０℃
〜４５０℃の範囲に設定すればよい。
【００３７】上記第２の実施の形態による製造方法で
は、前記第１の実施の形態と同様なる作用、効果が得ら
れる。
は、前記第１の実施の形態と同様なる作用、効果が得ら
れる。
【００３８】前記第１、第２の実施の形態では、余分な
銅、バリアメタル層２４の除去方法として、ＣＭＰを用
いたが、ドライエッチングによるエッチバックにより除
去することも可能である。そのドライエッチング条件の
一例としては以下のようになる。
銅、バリアメタル層２４の除去方法として、ＣＭＰを用
いたが、ドライエッチングによるエッチバックにより除
去することも可能である。そのドライエッチング条件の
一例としては以下のようになる。
【００３９】まず銅のドライエッチング条件の一例とし
ては、エッチング装置にヘリコン波プラズマエッチング
装置を用い、エッチングガスに塩素（例えば２００ｓｃ
ｃｍ）を用い、エッチング雰囲気の圧力を１Ｐａ、基板
温度を２３０℃、プラズマソースパワーを２．００ｋ
Ｗ、バイアスパワーを６００Ｗに設定した。
ては、エッチング装置にヘリコン波プラズマエッチング
装置を用い、エッチングガスに塩素（例えば２００ｓｃ
ｃｍ）を用い、エッチング雰囲気の圧力を１Ｐａ、基板
温度を２３０℃、プラズマソースパワーを２．００ｋ
Ｗ、バイアスパワーを６００Ｗに設定した。
【００４０】バリアメタル層の窒化タンタルのドライエ
ッチング条件の一例としては、エッチング装置にヘリコ
ン波プラズマエッチング装置を用い、エッチングガスに
六フッ化イオウ（例えば５０ｓｃｃｍ）とアルゴン（例
えば５０ｓｃｃｍ）とを用い、エッチング雰囲気の圧力
を１Ｐａ、基板温度を２０℃、プラズマソースパワーを
１．５０ｋＷ、バイアスパワーを１００Ｗに設定した。
ッチング条件の一例としては、エッチング装置にヘリコ
ン波プラズマエッチング装置を用い、エッチングガスに
六フッ化イオウ（例えば５０ｓｃｃｍ）とアルゴン（例
えば５０ｓｃｃｍ）とを用い、エッチング雰囲気の圧力
を１Ｐａ、基板温度を２０℃、プラズマソースパワーを
１．５０ｋＷ、バイアスパワーを１００Ｗに設定した。
【００４１】このように、高圧アニール処理前にドライ
エッチングにより余剰な銅を除去していることから、高
圧アニール処理による銅の変質によるエッチングレート
の変化の影響は受けない。そのため、均一な銅のエッチ
バックを行うことが可能になる。
エッチングにより余剰な銅を除去していることから、高
圧アニール処理による銅の変質によるエッチングレート
の変化の影響は受けない。そのため、均一な銅のエッチ
バックを行うことが可能になる。
【００４２】また、上記実施の形態では、デュアルダマ
シン法により配線２６およびプラグ２７を同時に形成し
たが、単に接続孔内に銅のプラグを形成する場合にも適
用することが可能である。また、接続孔内を銅で埋め込
むとともに層間絶縁膜上に銅膜を形成した後、リソグラ
フィー技術とエッチング技術とによりその銅膜をパター
ニングして配線を形成する場合にも適用することが可能
である。
シン法により配線２６およびプラグ２７を同時に形成し
たが、単に接続孔内に銅のプラグを形成する場合にも適
用することが可能である。また、接続孔内を銅で埋め込
むとともに層間絶縁膜上に銅膜を形成した後、リソグラ
フィー技術とエッチング技術とによりその銅膜をパター
ニングして配線を形成する場合にも適用することが可能
である。
【００４３】さらに、上記配線材料には、銅の他に、銅
−ジルコニウムのような銅合金を用いることもできる。
また、上記バリアメタル層２４には、上記説明した窒化
タンタルの他に、例えば、タンタル、窒化チタン、タン
グステン、窒化タングステン、窒化ケイ化タングステン
等の銅の移動を阻止できる導電性材料を用いることが可
能である。
−ジルコニウムのような銅合金を用いることもできる。
また、上記バリアメタル層２４には、上記説明した窒化
タンタルの他に、例えば、タンタル、窒化チタン、タン
グステン、窒化タングステン、窒化ケイ化タングステン
等の銅の移動を阻止できる導電性材料を用いることが可
能である。
【００４４】さらにまた、溝２１および接続孔２２に銅
を埋め込む方法としては、上記説明した電解メッキ法、
無電解メッキ法の他に、銅リフロー法、銅のＣＶＤ法等
により成膜することもできる。また、銅のシード層の形
成方法としては、無電解メッキ法により銅膜を成膜して
もよく、またはニッケルの無電解メッキ法によりニッケ
ル膜を成膜してもよい。すなわち、銅のシード層として
銅膜の他にニッケル膜も用いることが可能である。
を埋め込む方法としては、上記説明した電解メッキ法、
無電解メッキ法の他に、銅リフロー法、銅のＣＶＤ法等
により成膜することもできる。また、銅のシード層の形
成方法としては、無電解メッキ法により銅膜を成膜して
もよく、またはニッケルの無電解メッキ法によりニッケ
ル膜を成膜してもよい。すなわち、銅のシード層として
銅膜の他にニッケル膜も用いることが可能である。
【００４５】
【発明の効果】以上、説明したように本発明によれば、
余剰な金属材料を除去した後に、高圧アニール処理を行
うので、高圧アニール処理により、ボイドから銅膜中に
取り込まれる不純物により、銅の除去レート、例えば除
去方法として研磨を採用した場合には、その研磨レー
ト、例えば除去方法としてエッチバックを採用した場合
には、そのエッチングレートが変動するのを抑制するこ
とができる。したがって、均一性よく余剰な金属材料を
除去することができるので、配線の信頼性の向上が図れ
る。
余剰な金属材料を除去した後に、高圧アニール処理を行
うので、高圧アニール処理により、ボイドから銅膜中に
取り込まれる不純物により、銅の除去レート、例えば除
去方法として研磨を採用した場合には、その研磨レー
ト、例えば除去方法としてエッチバックを採用した場合
には、そのエッチングレートが変動するのを抑制するこ
とができる。したがって、均一性よく余剰な金属材料を
除去することができるので、配線の信頼性の向上が図れ
る。
【図１】本発明の半導体装置の製造方法に係わる第１の
実施の形態を説明する製造工程図である。
実施の形態を説明する製造工程図である。
【図２】本発明の半導体装置の製造方法に係わる第２の
実施の形態を説明する製造工程図である。
実施の形態を説明する製造工程図である。
１６…層間絶縁膜、２３…凹部、２５…銅
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH12 HH19 HH28 HH32 HH33 HH34 JJ01 JJ11 JJ12 JJ19 JJ28 JJ32 JJ33 JJ34 KK07 MM02 MM12 MM13 NN06 NN07 PP15 PP27 PP28 QQ12 QQ13 QQ25 QQ28 QQ31 QQ37 QQ48 QQ73 QQ75 QQ86 QQ92 QQ94 QQ98 RR04 RR06 SS15
Claims (1)
- 【請求項１】 絶縁膜に形成した凹部内に金属材料を埋
め込む工程と、 前記凹部内に前記金属材料を残してその他の前記金属材
料を除去する工程とを備えた半導体装置の製造方法にお
いて、 前記金属材料を除去した後に高圧アニール処理を行うこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11164848A JP2000353703A (ja) | 1999-06-11 | 1999-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11164848A JP2000353703A (ja) | 1999-06-11 | 1999-06-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000353703A true JP2000353703A (ja) | 2000-12-19 |
Family
ID=15801078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11164848A Pending JP2000353703A (ja) | 1999-06-11 | 1999-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000353703A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231753A (ja) * | 2001-01-26 | 2002-08-16 | Samsung Electronics Co Ltd | 半導体素子のボンディングパッド及びその製造方法 |
| CN1310309C (zh) * | 2002-06-19 | 2007-04-11 | 新光电气工业株式会社 | 在硅基板中插塞通孔的方法 |
| JP2013077711A (ja) * | 2011-09-30 | 2013-04-25 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US9543261B2 (en) | 2003-09-22 | 2017-01-10 | Intel Corporation | Designs and methods for conductive bumps |
-
1999
- 1999-06-11 JP JP11164848A patent/JP2000353703A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231753A (ja) * | 2001-01-26 | 2002-08-16 | Samsung Electronics Co Ltd | 半導体素子のボンディングパッド及びその製造方法 |
| CN1310309C (zh) * | 2002-06-19 | 2007-04-11 | 新光电气工业株式会社 | 在硅基板中插塞通孔的方法 |
| KR100999907B1 (ko) | 2002-06-19 | 2010-12-13 | 신꼬오덴기 고교 가부시키가이샤 | 실리콘 기판의 스루홀 플러깅 방법 |
| US9543261B2 (en) | 2003-09-22 | 2017-01-10 | Intel Corporation | Designs and methods for conductive bumps |
| US10249588B2 (en) | 2003-09-22 | 2019-04-02 | Intel Corporation | Designs and methods for conductive bumps |
| US11201129B2 (en) | 2003-09-22 | 2021-12-14 | Intel Corporation | Designs and methods for conductive bumps |
| JP2013077711A (ja) * | 2011-09-30 | 2013-04-25 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US9865639B2 (en) | 2011-09-30 | 2018-01-09 | Sony Corporation | Semiconductor device and semiconductor-device manufacturing method |
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