JP2000195948A

JP2000195948A - 半導体装置およびその製造方法

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Publication number: JP2000195948A
Application number: JP10371187A
Authority: JP
Inventors: Hiroshi Miyazaki; 博史宮▲崎▼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-25
Filing date: 1998-12-25
Publication date: 2000-07-14

Abstract

(57)【要約】【課題】Ｃｕ系配線をメッキ処理によって形成するプ
ロセスに好適なバリア膜の形成技術を提供する。【解決手段】表層に１０ａｔ％〜３０ａｔ％の窒素を
含有するチタン膜からなるバリア膜９ａ、９ｃを形成し
た後、その上に銅または銅を主体とするシード膜１０
ａ、１０ｂを堆積し、さらに、その上に銅または銅を主
体とする金属膜１２ａ、１２ｂをメッキ法によって堆積
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、半導体装置の
配線技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体装置の配線材料をアルミニウム(
Ａｌ）から電気抵抗の低い銅( Ｃｕ)に代えることによ
り、配線遅延を大幅に低減することができる。ただし、
Ｃｕ膜が絶縁膜と直接接触しているとＣｕ原子の拡散に
よって半導体素子が汚染されるため、拡散阻止能を備え
た導電性膜( バリア膜) でＣｕ配線を被覆する必要があ
る。Ｃｕ汚染を防止するためのバリア材料については、
例えば1993年に刊行されたJournal of Applied Physics
第 73 巻の2301頁から2320頁や、1994年にSantaClara
で開催されたVLSI Multilevel Interconnection Confer
enceの予稿集の407頁から413頁等に記載されている。ま
た、チタン（Ｔｉ）系のバリア材料を用いた配線構造は
特開平６−３２６０５号公報、特開平８−５１１５５号
公報等に記載されている。

【０００３】

【発明が解決しようとする課題】ところが、Ｃｕ系（Ｃ
ｕまたはＣｕ合金）配線におけるＣｕ膜をメッキ処理で
形成する技術においては、Ｃｕメッキプロセスと相性の
良いバリア技術がまだ確立されていないという課題があ
るこをと本発明者は見出した。

【０００４】特に、近年、半導体装置のＣｕ配線は、ダ
マシン（Damascene ）法やデュアルダマシン（Dual-Dam
ascene）法で形成されている。ダマシン法は、絶縁膜に
配線形成用の溝（以下、配線溝という）を形成した後、
半導体基板全面に配線形成用の金属膜（バリア／Ｃｕ）
を堆積し、さらに、その溝以外の領域の金属膜を化学的
機械的研磨法（ＣＭＰ；Chemical Mechanical Polishin
g ）によって除去することにより、配線溝内に埋込配線
を形成する方法である。この方法の場合は、特に、微細
なエッチング加工が困難なＣｕ系の材料（ＣｕまたはＣ
ｕ合金）からなる埋込配線の形成方法として適してい
る。また、デュアルダマシン法は、絶縁膜に配線溝およ
び下層配線との接続を行うための接続孔を形成した後、
半導体基板全面に配線形成用の金属膜（バリア／Ｃｕ）
を堆積し、さらに、その溝以外の領域の金属膜をＣＭＰ
によって除去することにより、配線溝内に埋込配線を形
成し、かつ、接続孔内にプラグを形成する方法である。
この方法の場合は、特に、多層配線構造を有する半導体
装置において、工程数の削減が可能であり、配線コスト
の低減が可能である。しかし、これらの技術を用いた場
合、金属膜の埋め込み特性や研磨特性がバリア膜の種類
によって大きく左右されるため、バリア材料の選定が重
要課題になっている。以下、そのバリア材料の問題点に
ついて述べる。

【０００５】すなわち、ダマシン法では高アスペクト比
の配線溝内にもＣｕを完全に埋め込むことが必要であ
る。埋め込み方法としてメッキ法、化学気相成長( ＣＶ
Ｄ；Chemical Vapor Deposition ）法、リフロー法（高
温下におけるＣｕの流動性を利用した埋め込み技術）等
が提案されている。これらの埋め込み方法の中でメッキ
法は製造コストを大幅に削減できる可能性を備えた魅力
的な方法である。メッキ法には電解メッキ法と無電解メ
ッキ法があるが、半導体装置の製造には電解メッキ法の
方が適している。電解メッキ法ではバリア膜上にシード
と呼ばれる薄いＣｕ膜（以下、Ｃｕシード膜という）を
必要とする。バリア膜の表面には強固な自然酸化膜が存
在し、Ｃｕの析出（Ｃｕイオン−電極間の電荷移動) を
阻害するためである。量産性を考えた場合、Ｃｕシード
膜はスパッタ法で形成するのが良い。ところが、このよ
うにＣｕメッキ法では、Ｃｕ膜上にＣｕをメッキするに
もかかわらず、ＣｕメッキがＣｕシード膜の下にあるバ
リア膜の影響を受ける。このためバリア膜の材料選択が
埋め込み工程の重要課題になっている。

【０００６】また、例えばバリア材料として通常の窒化
チタン（ＴｉＮ）を用いた場合、アスペクト比１. ５を
越える配線溝でＣｕの埋め込み不足によるボイドが発生
する。その理由を説明する。この場合、ＴｉＮもＣｕシ
ード膜もスパッタ法で形成する。電気抵抗率の低い膜を
得るために、ＴｉＮ膜は、例えば２００℃以上の基板温
度で堆積しなければならない。連続してＣｕ膜を堆積す
ると、高温基板上でＣｕが表面マイグレーションし、凝
集作用によって凹凸の激しいＣｕシード膜（最悪の場合
は不連続膜）が形成される。このため、Ｃｕシード膜を
堆積する前に積極的に基板を冷却する方法も試みられて
いるが、Ｃｕイオンを利用する高指向性スパッタの場合
は入熱が多く十分な冷却効果が得られていない。表面凹
凸が激しいＣｕシード膜上ではメッキＣｕ膜の成長が不
均一になり、成長の悪いところが取り残されてボイドが
発生する。

【０００７】また、メッキ法では、例えばタンタル（Ｔ
ａ）や窒化タンタル（ＴａＮ）がバリア材料として好ま
れる。Ｃｕの埋め込みが容易だからである。すなわち、
Ｔａ膜上では、平滑なＣｕシード膜を形成できる。これ
は、Ｔａ膜に対するＣｕの濡れ性が良いこと( 接触角が
小さいこと) が主な理由であるが、成膜温度を低くでき
ること( 低温でも低抵抗のＴａ膜形成が可能であるこ
と) も幸いしている。しかし、ＴａバリアはＣＭＰで問
題になる。Ｔａの研磨速度が遅く絶縁膜に対する選択比
が得にくいことがＣｕのディシングやエロージョンを引
き起こす原因になっている。ＴａＮはＴａよりも研磨し
易いと言われているが、実用上まだ十分ではない。ま
た、ＴｉＮやＴａ以外にもバリア材料は提案されてい
る。しかし、各自個別の問題を抱えている。例えばタン
グステン（Ｗ）膜はバリア性で劣る。チタン（Ｔｉ）膜
単体は低温でもＣｕと反応し、電気抵抗が許容できない
程度まで増大してしまう。チタン−シリコン−窒素（Ｔ
ｉ−Ｓｉ−Ｎ）膜はこれ自体の電気抵抗が高いことが問
題である。

【０００８】本発明の目的は、Ｃｕ系配線をメッキ処理
によって形成するプロセスに好適なバリア膜の形成技術
を提供することにある。

【０００９】また、本発明の他の目的は、Ｃｕ系材料を
メッキ処理によって配線溝や接続孔内に良好に埋め込む
ことのできる技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】本発明の半導体装置は、少なくとも表層に
１０ａｔ％以上、３０ａｔ％以下の窒素を含有するチタ
ン膜上に銅または銅を主体とする導体膜を持つ配線を有
するものである。

【００１３】また、本発明の半導体装置は、３０ａｔ％
以上の窒素を含有する窒化チタン膜と、その上に形成さ
れ、少なくとも表層に１０ａｔ％以上、３０ａｔ％以下
の窒素を含有するチタン膜と、その上に形成された銅ま
たは銅を主体とする導体膜とを持つ配線を有するもので
ある。

【００１４】また、本発明の半導体装置は、前記配線が
絶縁膜に掘られた配線形成用の溝内に埋め込まれてなる
ものである。

【００１５】また、本発明の半導体装置の製造方法は、
配線を有する半導体装置の製造方法であって、（ａ）窒
素含有量が３０ａｔ％よりも多い配線形成用の窒化チタ
ン膜を堆積する工程と、（ｂ）前記配線形成用の窒化チ
タン膜上に、少なくとも表層に１０ａｔ％以上、３０ａ
ｔ％以下の窒素を含有する配線形成用のチタン膜を堆積
する工程と、（ｃ）前記配線形成用のチタン膜上に銅ま
たは銅を主体とする配線形成用の第１の導体膜を堆積す
る工程と、（ｄ）前記第１の導体膜上に銅または銅を主
体とする配線形成用の第２の導体膜をメッキ法により堆
積する工程とを有するものである。

【００１６】また、本発明の半導体装置の製造方法は、
前記配線形成用の窒化チタン膜は、窒素を含むガス中に
おいてスパッタリング処理を施すことで形成し、前記少
なくとも表層に１０ａｔ％以上、３０ａｔ％以下の窒素
を含有する配線形成用のチタン膜は、前記（ａ）工程時
の窒素ガスの流量比を下げた状態でスパッタリング処理
を施すことで形成し、前記銅または銅を主体とする配線
形成用の導体膜は、銅または銅を主体とする第１の導体
膜をスパッタリング法で堆積した後、その上に、銅また
は銅を主体とする第２の導体膜をメッキ法で堆積するこ
とにより形成するものである。

【００１７】また、本発明の半導体装置の製造方法は、
前記第１の導体膜を堆積する際に、窒素を含むガス中で
スパッタリング処理を施すものである。

【００１８】さらに、本発明の半導体装置の製造方法
は、（ａ）半導体基板上に絶縁膜を堆積する工程と、
（ｂ）前記絶縁膜に配線形成用の溝を形成する工程と、
（ｃ）前記絶縁膜上および配線形成用の溝内に、窒素含
有量が３０ａｔ％よりも多い配線形成用の窒化チタン膜
を堆積する工程と、（ｄ）前記配線形成用の窒化チタン
膜上に、少なくとも表層に１０ａｔ％以上、３０ａｔ％
以下の窒素を含有する配線形成用のチタン膜を堆積する
工程と、（ｅ）前記配線形成用のチタン膜上に、銅また
は銅を主体とする配線形成用の第１の導体膜をスパッタ
リング法で堆積する工程と、（ｆ）前記配線形成用の第
１の導体膜上に、銅または銅を主体とする配線形成用の
第２の導体膜をメッキ法で堆積する工程と、（ｇ）前記
配線形成用の窒化チタン膜、配線形成用のチタン膜、配
線形成用の第１の導体膜および配線形成用の第２の導体
膜を、配線形成用の溝内に残されるように削ることによ
り、前記配線形成用の溝内に埋込配線を形成する工程と
を有するものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】（実施の形態１）本発明の実施の形態１を
説明するのに先立って本発明の技術思想を説明する。本
発明の技術思想は、配線を形成する際に、ＴｉＮ膜上
に、窒素（Ｎ）を１０ａｔ％〜３０ａｔ％含むＴｉ膜を
形成した後、その上にＣｕまたはＣｕを主体とする金属
膜（以下、単にＣｕ膜という）からなるシード膜を形成
し、さらに、その上に、上記Ｃｕ膜をメッキ法により形
成するものである。Ｎを１０ａｔ％〜３０ａｔ％含むＴ
ｉ膜を形成する理由は、次の通りである。

【００２１】図１は、金属データブック( 日本金属学会
編) に記されているＴｉ−Ｎ系の状態図である。Ｔｉ膜
中のＮ含有量によって結晶構造が分れる。Ｎ含有量が１
０ａｔ％以下の場合はα相、３０ａｔ％〜５５ａｔ％の
場合はδ相と呼ばれている。α相ではＮ含有量が低いた
めにＴｉとしての性質が残っており、Ｃｕとの反応性が
極めて高い。したがって、α相のＴｉ膜上にＣｕを堆積
すると反応により電気抵抗が増大する。一方、δ相は、
いわゆる窒化チタン（ＴｉＮ）と呼ばれる化学的に非常
に安定したＴｉとＮとの化合物である。この相は化学的
に安定でＣｕとは反応しないが、Ｃｕに対する濡れ性が
悪いという短所がある。反応性は相転移に伴って大きく
変化するため、濡れ性の変化する組成ははっきりしてい
る。Ｎ含有量が３０ａｔ％以下のＴｉ膜上ではＣｕの濡
れ性が良く平滑なＣｕシード膜を形成することができ
る。ただし、ＣｕとＴｉとの反応による抵抗上昇を抑制
するためにはＴｉ膜に１０ａｔ％以上のＮを含有させ、
ある程度化学的安定性を高めておくことが望ましい。し
たがって、Ｎの最適含有量は１０ａｔ％以上、３０ａｔ
％以下である。Ｃｕシード膜の形成に関係しているのは
バリア膜の表面であり、表面組成が上記範囲にあれば基
本的にはバリア膜中でＮ量が変化していても差し支えな
い。例えば４５ａｔ％以上のＮを含有するＴｉＮ膜上に
本発明のＮを１０ａｔ％〜３０ａｔ％含むＴｉ膜を積層
した方がＣｕの拡散防止性能を向上させることができ
る。また、１０ａｔ％以上のＮ添加によりＴｉの化学的
安定性が増し、ＴｉのＣｕに対する反応と拡散を抑制す
ることができるので、抵抗上昇を３割以下に抑制するこ
とができる。なお、以上はスパッタリング法で形成した
ＴｉＮの性質を述べたが、その性質は、ＣＶＤ法で形成
したＴｉＮ膜についても同様であり、その成膜方法には
依らない。また、１０ａｔ％〜３０ａｔ％のＮを含有す
るＴｉ膜は、安定性にやや欠けるが、上記拡散、反応に
よる抵抗上昇は純Ｃｕの３割増し以下に抑制できる。

【００２２】次に、本発明の技術思想を半導体装置に適
用した場合の具体的な一例を図２〜図１１を用いて説明
する。なお、図２〜図９は半導体装置の製造工程中にお
ける断面図を示している。また、図１０はその製造工程
中に使用する製造装置の説明図を示し、図１１はその製
造工程中におけるガス組成と金属膜中の窒素含有量との
関係を示している。

【００２３】図２は半導体装置の製造工程中における断
面図を示している。この半導体装置を構成する半導体基
板１は、例えばｐ型のシリコン単結晶からなり、その主
面側には、例えば溝型の分離部（トレンチアイソレーシ
ョン）２が形成されている。分離部２は、半導体基板１
に掘られた分離溝２ａ内に、例えば二酸化シリコン（Ｓ
ｉＯ₂）からなる分離膜２ｂが埋め込まれて形成されて
いる。そして、その分離部２に囲まれた活性領域に、例
えばｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor ）３が形成され
ている。ただし、本発明を適用可能な半導体装置は、ｎ
チャネル型のＭＩＳＦＥＴが形成された半導体装置に限
定されるものではなく種々適用可能であり、例えばｐチ
ャネル型のＭＩＳＦＥＴが形成された半導体装置または
ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴが形成
された半導体装置に本発明を適用することも可能であ
る。

【００２４】このｎチャネル型のＭＩＳＦＥＴ３は、ソ
ース・ドレインを形成する一対の半導体領域３ｄ、３ｄ
と、半導体基板１の主面上に形成されたゲート絶縁膜３
ｉと、そのゲート絶縁膜３ｉ上に形成されたゲート電極
３ｇとを有している。

【００２５】半導体領域３ｄは、例えばリンまたはヒ素
が導入されて形成されている。この半導体領域３ｄのチ
ャネル側端部に、その半導体領域３ｄと同じ不純物が、
その半導体領域３ｄよりも低く導入されてなる低不純物
濃度領域をその半導体領域３ｄと電気的に接続された状
態で設けることもできる（いわゆるＬＤＤ（LightlyDop
ed Drain ）構造）。また、半導体領域３ｄの主面に、
例えばタングステンシリサイド等のようなシリサイド層
を設ける構造とすることもできる。なお、ｐチャネル型
のＭＩＳＦＥＴの場合は、この半導体領域に、例えばホ
ウ素（Ｂ）または二フッ化ホウ素（ＢＦ₂）が導入され
ている。

【００２６】ゲート絶縁膜３ｉは、例えば二酸化シリコ
ン（ＳｉＯ₂）膜からなる。このゲート絶縁膜３ｉを酸
窒化膜（ＳｉＯＮ膜）によって形成することもできる。
これにより、ゲート絶縁膜中における界面準位の発生を
抑制することができ、また、同時にゲート絶縁膜中の電
子トラップも低減することができるので、ゲート絶縁膜
３ｉにおけるホットキャリア耐性を向上させることが可
能となる。したがって、ＭＩＳＦＥＴ３の信頼性を向上
させることが可能となる。

【００２７】ゲート電極３ｇは、例えば低抵抗ポリシリ
コンの単体膜からなる。ただし、ゲート電極３ｇを、例
えば低抵抗ポリシリコン膜上に、タングステンシリサイ
ド等のようなシリサイド層を設けて成る、いわゆるポリ
サイド構造とすることもできる。また、ゲート電極３ｇ
を、例えば低抵抗ポリシリコン膜上に、窒化チタンや窒
化タングステン等のようなバリア膜を介してタングステ
ン等のような金属膜を積み重ねて成る、いわゆるポリメ
タル構造とすることもできる。この場合のバリア膜は、
低抵抗ポリシリコン膜上にタングステン膜を直接積み重
ねた場合に、その接触部に製造プロセス中の熱処理によ
りシリサイドが形成されてしまうのを防止する機能を有
している。さらに、最上の金属膜は、配線抵抗を下げる
機能を有している。なお、ゲート電極３ｇの上面にキャ
ップ絶縁膜を設けても良い。また、ゲート電極３ｇの側
面（キャップ絶縁膜を設けた場合にはその側面も含む）
にサイドウォールを設けても良い。その場合のキャップ
絶縁膜およびサイドウォールを、例えば窒化シリコン膜
で形成し、かつ、半導体基板１上に形成される層間絶縁
膜を二酸化シリコン（ＳｉＯ₂）膜とすることで、その
層間絶縁膜に形成される後述の接続孔をゲート電極３ｇ
に対して自己整合的に形成することができる。半導体基
板１の主面上には、例えば二酸化シリコン（ＳｉＯ₂）
膜からなる層間絶縁膜４ａが形成されている。層間絶縁
膜４ａには、半導体領域３ａの一部が露出する上記接続
孔５ａが穿孔されている。接続孔５ａ内には、例えばタ
ングステン等からなるプラグ６が埋め込まれている。プ
ラグ６は、接続孔５ａをドライエッチング法によって穿
孔した後、層間絶縁膜４ａ上および接続孔５ａ内にタン
グステン膜をＣＶＤ法等によって堆積し、さらに、その
タングステン膜の余分な部分をＣＭＰ法で研磨すること
により接続孔５ａ内のみに残すことで形成されている。

【００２８】本実施の形態１では、まず、そのような半
導体基板１の層間絶縁膜４ａおよびプラグ６の上面上
に、例えば窒化シリコン膜からなる厚さ１００ｎｍ程度
の絶縁膜７ａをＣＶＤ法によって堆積した後、その上
に、例えば二酸化シリコン膜からなる厚さ４００ｎｍ程
度の層間絶縁膜４ｂをＣＶＤ法によって堆積する。続い
て、その絶縁膜７ａおよび層間絶縁膜４ｂに、底面から
プラグ６の上面が露出するような配線溝８ａをフォトリ
ソグラフィ技術およびエッチング技術によって形成す
る。配線溝８ａは、埋込配線の型となる領域であり、平
面的には、例えば四角形状または紙面に垂直な方向に延
びる帯状のパターンとなっている。上記絶縁膜７ａは、
この配線溝８ａの形成処理に際してエッチングストッパ
として機能させる。すなわち、配線溝８ａの形成するた
めのエッチング処理に際して、最初は酸化シリコン膜の
方が窒化シリコン膜よりもエッチングされ易い条件でエ
ッチング処理することで酸化シリコン膜からなる層間絶
縁膜４ｂを選択的に除去し、絶縁膜７ａをエッチングス
トッパとして機能させる。その後、絶縁膜７ａが露出さ
れた時点で、上記と逆の条件でエッチング処理すること
で窒化シリコン膜からなる絶縁膜７ａを選択的に除去す
る。これにより、配線溝８ａの掘り過ぎを防止できる。
この配線溝８ａのアスペクト比は、例えば１. ５以上で
ある。

【００２９】続いて、後述のメッキＣｕ膜の下地とし
て、図３、図４および図５に示すように、第１のバリア
膜９ａ、第２のバリア膜９ｂおよび第１のシード（See
d）膜（第１の導体膜）１０ａをスパッタリング法によ
って下層から順に堆積する。第１のバリア膜９ａは、例
えばＮを３０ａｔ％以上含むＴｉＮ膜からなる。また、
第２のバリア膜９ｂは、例えばＮを１０ａｔ％〜３０ａ
ｔ％程度含むＴｉ膜からなる。さらに、第１のシード膜
１０ａは、例えば上記Ｃｕ膜からなる。

【００３０】この場合に用いたスパッタリング装置は、
例えばＴｉターゲットを取付けた堆積室およびＣｕター
ゲットを取付けた堆積室と搬送用の真空室から構成され
ている。その堆積室の構造を図１０に示した。このスパ
ッタリング装置１１における堆積室１１ａのターゲット
１１ｂは直流電源１１ｃに、誘導コイル１１ｄは第１の
高周波電源(13.56MHz)１１ｅ1 に、基板ホルダ１１ｆは
第２の高周波電源(2MHz)１１ｅ2 に電気的に接続されて
いる。スパッタリング処理に際して、半導体基板（この
段階では半導体ウエハ）１は、その主面をターゲット１
１ｂのスパッタリング面に対向させた状態で基板ホルダ
１１ｆ上に保持される。誘導コイル１１ｄに高周波電力
を印可することによりターゲット１１ｂからスパッタさ
れた金属粒子を加熱/ イオン化し、基板ホルダ１１ｆの
近傍にできるイオンシースで加速して基板面に対し垂直
入射させる。この原理により接続孔上部における金属膜
のオーバーハングを防止することができる。

【００３１】図１１に供給ガスの組成とＴｉ膜中のＮ含
有量の関係を示した。本実施の形態１における第１のバ
リア膜９ａは、例えば４８ａｔ％のＮを含有する膜厚５
０ｎｍのＴｉＮ膜であり、第２のバリア膜９ｂは、例え
ば２６ａｔ％のＮを含有する膜厚２０ｎｍのＴｉ膜であ
る。第１のバリア膜９ａは、例えばＮ₂ およびアルゴン
（Ａｒ）を各々流量４０ｍｌ／ｍｉｎと３０ｍｌ／ｍｉ
ｎで供給し、基板ホルダ１１ｆの温度を、例えば２５０
℃、Ｔｉターゲットへの印加電力を、例えば５ｋＷ、誘
導コイル１１ｄの電力を、例えば２. ５ｋＷ、バイアス
電圧を、例えば５０Ｖ程度の条件で堆積した。第２のバ
リア膜９ｂの堆積においては、例えばＮ₂とＡｒとの流
量のみを各々１５ｍｌ／ｍｉｎと５５ｍｌ／ｍｉｎに変
更した。これらバリア膜９ａ、９ｂを形成した後、真空
を破ることなく半導体基板１をＣｕ堆積室に搬送し、そ
こで、例えば膜厚１００ｎｍの第１のシード膜１０ａを
堆積した。このＣｕ膜の堆積室における基板ホルダ１１
ｆは冷媒の循環により、例えば２０℃程度に保たれてお
り、これに半導体基板１を機械的に固定した。シード用
のＣｕ膜の堆積中は、半導体基板１の裏面に、例えばヘ
リウム（Ｈｅ）ガスを流して冷却した。シード用のＣｕ
膜のスパッタリング処理におけるＡｒ流量は、例えば４
０ｍｌ／ｍｉｎで、ターゲット１１ｂへの印加電力は、
例えば５ｋＷ程度、誘導コイル１１ｄへの電力は、例え
ば２. ５ｋＷ程度、バイアス電圧は、例えば６０Ｖにし
た。第2 のバリア膜９ｂは、Ｎ含有量の少ないＴｉ膜で
あるため、Ｃｕに対する濡れ性がよく、表面の平滑な第
１のシード膜１０ａを形成することができた。

【００３２】次いで、第１のシード膜１０ａの形成工程
後、半導体基板１をスパッタリング装置１１から取り出
し、電界メッキ装置内でＣｕメッキ処理を施すことによ
り、図６に示すように、第１のシード膜１０ａ上にＣｕ
メッキで形成された第１の金属膜（第２の導体膜）１２
ａを形成する。本実施の形態１では、第１のシード膜１
０ａの表面を平滑にすることができるので、その表面に
Ｃｕからなる第１の金属膜１２ａを良好に形成すること
ができ、アスペクト比の高い配線溝８ａであってもその
内部の第１の金属膜１２ａ中にボイド等が生じるのを抑
制できる。このため、埋込配線の信頼性の向上や抵抗の
低減を実現できる。したがって、埋込配線を有する半導
体装置の歩留まり、信頼性および動作速度の向上を推進
することが可能となる。埋込配線は益々微細化される傾
向にあり、埋込配線中における小さなボイド等の存在も
益々顕在化される傾向にあるので、そのボイド等の発生
を抑制できる本発明は微細、高集積な半導体装置に特に
有効な技術である。

【００３３】続いて、半導体基板１に対してＣＭＰ処理
を施す。この際、層間絶縁膜４ｂの上面が露出する程度
まで、第１の金属膜１２ａ、第１のシード膜１０ａ、第
２のバリア膜９ｂおよび第１のバリア膜９ａを削ること
により、図７に示すように、配線溝８ａ内に埋込配線１
３ａを形成する。この際、バリア膜９ａ、９ｂは、Ｔｉ
系の材料を用いているためＣＭＰが容易であり、Ｔａ系
で見られる激しいディッシングやエロージョンは見られ
ない。したがって、埋込配線１３ａの電気的特性および
信頼性を向上させることができる。埋込配線１３ａは、
第１のバリア膜９ａ、第２のバリア膜９ｂ、第１のシー
ド膜１０ａおよび第１の金属膜１２ａで構成され、その
底部はプラグ６の上部と接触されており、これらは互い
に電気的に接続されている。

【００３４】次いで、第２層目の埋込配線および接続孔
は、いわゆるデュアルダマシン法で一括形成した。例え
ば次の通りである。まず、図８に示すように、層間絶縁
膜４ｂおよび埋込配線１３ａ上に、絶縁膜７ｂおよび層
間絶縁膜４ｃを下層から順にＣＶＤ法によって堆積す
る。絶縁膜７ｂは、例えば窒化シリコンからなり、その
厚さは、例えば絶縁膜７ａと同じである。また、層間絶
縁膜４ｃは、例えば二酸化シリコン（ＳｉＯ₂）からな
る。続いて、その層間絶縁膜４ｃ上に、例えば窒化シリ
コンからなる絶縁膜７ｃを上記絶縁膜７ａと同じ厚さ程
度でＣＶＤ法等によって堆積した後、その絶縁膜７ｃに
おいて接続孔５ｂの形成領域を選択的にエッチング除去
する。すなわち、その絶縁膜７ｃに接続孔５ｂを形成す
るための開口領域を形成する。この段階では、層間絶縁
膜４ｃへの接続孔５ｂの形成処理は行われておらず、絶
縁膜７ｃに形成された開口領域からは層間絶縁膜４ｃの
上面が露出されている。その後、絶縁膜７ｃ上およびそ
の開口領域から露出する層間絶縁膜４ｃ上に、例えば二
酸化シリコン（ＳｉＯ₂）からなる層間絶縁膜４ｄをＣ
ＶＤ法によって堆積する。

【００３５】次いで、配線溝８ｂおよび接続孔５ｂをフ
ォトリソグラフィ技術およびエッチング技術によって形
成する。配線溝８ｂは、第２層目の埋込配線の型となる
領域であり、平面的には、例えば四角形状または紙面に
垂直な方向に延びる帯状のパターンとなっている。配線
溝８ｂのアスペクト比は、例えば１. ５以上である。接
続孔５ｂは、配線溝８ｂの底部から埋込配線１３の上面
まで延び、その底面から埋込配線１３の一部が露出する
ような孔で、平面的には、例えば円形状のパターンとな
っている。接続孔５ｂの開口径は、例えば0.２μｍ程
度、アスペクト比は、例えば４以上である。このような
配線溝８ｂおよび接続孔５ｂを形成するには、最初は酸
化シリコン膜の方が窒化シリコン膜よりもエッチングさ
れ易い条件でエッチング処理する。これにより、酸化シ
リコン膜からなる層間絶縁膜４ｄを選択的に除去する。
この際、絶縁膜７ｃをエッチングストッパとして機能さ
せる。これにより、配線溝８ｂの掘り過ぎを防止するこ
とができる。さらに続けて、同じエッチング条件でエッ
チング処理を施すことにより、絶縁膜７ｃに形成された
接続孔形成用の開口部を通じてそこから露出する層間絶
縁膜４ｃをエッチング除去する。この際、絶縁膜７ｂを
エッチングストッパとして機能させる。これにより、接
続孔５ｂの掘り過ぎを防止することができる。その後、
窒化シリコン膜の方が酸化シリコン膜よりもエッチング
され易い条件でエッチング処理することにより、接続孔
５ｂの底部に残されている絶縁膜７ｂを除去して埋込配
線１３ａの上面の一部を露出させる。

【００３６】次いで、配線溝８ｂおよび接続孔５ｂを形
成した後、半導体基板１上に、例えば膜厚８０ｎｍ程度
の第３のバリア膜９ｃを第１のバリア膜９ａと同じ方法
で形成し、続いて、その上に、例えば膜厚２０ｎｍ程度
の第４のバリア膜９ｄを第２のバリア膜９ｂと同じ方法
で形成し、その後、その上に、例えば膜厚１５０ｎｍ程
度の第２のシード膜（第１の導体膜）１０ｂを第１のシ
ード膜１０ａと同じ方法で形成し、さらにその後、その
上に、例えばＣｕからなる第２の金属膜（第２の導体
膜）１２ｂを第１の金属膜１２ａと同じ方法で堆積し
た。その後、上記と同様にＣＭＰ処理を行うことによ
り、図９に示すように、配線溝８ｂおよび接続孔５ｂ内
に上記の導体膜を埋め込み埋込配線１３ｂを形成した。
この場合の埋込配線１３ｂは、接続孔５ｂ内に埋め込ま
れた導体部分を通じて第１層目の埋込配線１３ａと電気
的に接続されている。その後、同様のプロセスを繰り返
すことにより、最終的に、例えば8 層配線構造を備えた
半導体装置を製造した。

【００３７】（実施の形態２）本実施の形態２は、前記
実施の形態１と概ね同じであるが、図９に示した第１の
シード膜１０ａおよび第２のシード膜１０ｂの形成方法
が異なる。すなわち、本実施の形態２では、それらシー
ド膜１０ａ、１０ｂを形成する際、例えばＡｒとＮ₂と
の混合ガス中においてＣｕターゲットをスパッタリング
した。これは、本発明者の検討によれば、そのようにす
ることでＣｕ膜中に取り込まれたＮ（あるいは第２、第
４のバリア膜と第１、第２のシード膜との界面に挟まれ
たＮ）がＴｉを捕縛し、成膜中または成膜後にＴｉがＣ
ｕ膜中に拡散するのを抑制することを見い出したからで
ある。これにより、ＴｉとＣｕとの反応を抑制すること
ができるので、埋込配線１３ａ、１３ｂの抵抗をさらに
低減することができる。

【００３８】特に、この方法を用いた場合は、Ｎ量の制
御性を高くすることができる。したがって、例えばバリ
ア膜９ｂ，９ｄの膜厚を薄くするとＮの深さ方向の分布
の制御が難しくなるが、本実施の形態２で提案したスパ
ッタリング法でＮを取り込む方法は、Ｎ量の制御性が高
いので、バリア膜９ｂ，９ｄの厚さを薄くしたい場合に
非常に有効である。すなわち、Ｎの量は少な過ぎるとＴ
ｉの抑制能が落ちる一方、多過ぎるとＴｉのＴｉＮ化が
進みシード膜を上手く形成できないので、バリア膜９
ｂ，９ｄがある程度薄くなってもそのＮの量を微調整で
きる本実施の形態２は信頼性の高い半導体装置を製造す
る上で有効な技術である。

【００３９】この検討では、全ガス流量を、例えば４０
ｍｌ／ｍｉｎ、ターゲット印加電力を、例えば５ｋＷ、
誘導コイル電力を、例えば２. ５ｋＷ、バイアス電圧
を、例えば６０Ｖ程度にした。Ａｒに対するＮ₂の流量
比が２０％以上の場合は、ＣｕとＴｉとの反応による抵
抗上昇を２割以下に抑制できた。ただし、Ｎ₂流量比が
８０％を越えるとＴｉ膜の窒化が急激に進み、ＴｉＮ上
にＣｕを堆積した場合のように凹凸が大きくなった。

【００４０】また、Ｎ₂に代えてアンモニア（ＮＨ₃）
を使用することもできる。この場合、ＮＨ₃の方がＮよ
りも窒化の能力が高いので、Ｎ₂の場合よりも効果があ
り、流量比で５％以上混合すれば良いことがわかった。

【００４１】このような前記実施の形態１、２で具体的
に説明した本発明によるＮ含有のＴｉ膜は一般的なＴｉ
系材料と同じではない。すなわち、Ｃｕメッキ技術に適
した膜の組成と構造とを定めているものである。そし
て、埋込特性以外にも、配線の電気的特性（低抵抗化
等）、拡散阻止性能およびプロセス性能を満足するもの
である。したがって、埋込配線でない通常の配線にも適
用可能である。

【００４２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００４３】例えば前記実施の形態１、２では埋込配線
に本発明を適用した場合について説明したが、これに限
定されるものではなく通常の配線にも適用可能である。

【００４４】また、前記実施の形態１では、第２のバリ
ア膜および第４のバリア膜をＮガス中でスパッタリング
処理し成膜した場合について説明したが、これに限定さ
れるものではなく、Ｎガスに代えて、前記実施の形態２
と同様に、アンモニアを用いても良い。

【００４５】また、前記実施の形態２では、第２のバリ
ア膜および第４のバリア膜を１０ａｔ％〜３０ａｔ％程
度のＮを含むＴｉ膜としたが、これに限定されるもので
はなく、例えば成膜の段階では窒素を含まない状態でＴ
ｉ膜を堆積しても良い。また、１０ａｔ％以下のＮを含
むＴｉ膜としても良い。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＩＳ
ＦＥＴを有する半導体集積回路装置技術に適用した場合
について説明したが、それに限定されるものではなく、
例えばバイポーラトランジスタ等のような他の素子を有
する半導体装置技術等に適用できる。もちろん、ＤＲＡ
Ｍ（Dynamic Random Access Memory）、ＳＲＡＭ（Stat
ic Random Access Memory ）またはフラッシュメモリ
（ＥＥＰＲＯＭ（Electrically Erasable Programmable
ROM））等のような半導体メモリ製品やマイクロプロセ
ッサ等のような論理回路製品にも適用できる。

【００４７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４８】(1).本発明によれば、少なくとも表層に１
０ａｔ％〜３０ａｔ％のＮを含むチタン膜上にＣｕまた
はＣｕを主体とする配線形成用の第１の導体膜の堆積す
ることにより、そのＣｕの凝集を抑制することができる
ので、平滑な第１の導体膜を形成することが可能とな
る。したがって、第１の導体膜上に第２の導体膜をメッ
キ法により良好に形成することが可能となる。すなわ
ち、ＣｕまたはＣｕを主体とする配線形成用の導体膜を
メッキ処理によって形成するプロセスに好適なバリア膜
の形成技術を提供することが可能となる。したがって、
その配線を持つ半導体装置の歩留まり、信頼性および性
能を向上させることが可能となる。

【００４９】(2).本発明によれば、配線形成用の溝内
に、ボイドを生じさせないように第２の導体膜を良好に
埋め込むことができるので、埋込配線の抵抗低減等、埋
込配線の電気的特性を向上させることが可能となる。し
たがって、その埋込配線を持つ半導体装置の歩留まり、
信頼性および性能を向上させることが可能となる。

【００５０】(3).本発明によれば、前記配線形成用の第
１の導体膜を堆積する際に、窒素を含むガス中でスパッ
タリング処理を施すことにより、Ｎの量の制御性を向上
させることができるので、配線抵抗の低減等、配線の電
気的特性を向上させることが可能となる。したがって、
その配線を持つ半導体装置の歩留まり、信頼性および性
能をさらに向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置を説明する
ためのチタン−窒素の状態図である。

【図２】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図３】図２に続く半導体装置の製造工程中における要
部断面図である。

【図４】図３に続く半導体装置の製造工程中における要
部断面図である。

【図５】図４に続く半導体装置の製造工程中における要
部断面図である。

【図６】図５に続く半導体装置の製造工程中における要
部断面図である。

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。

【図８】図７に続く半導体装置の製造工程中における要
部断面図である。

【図９】図８に続く半導体装置の製造工程中における要
部断面図である。

【図１０】本発明の一実施の形態である半導体装置の製
造工程で使用するスパッタリング装置の一例の説明図で
ある。

【図１１】本発明の一実施の形態である半導体装置の成
膜工程時におけるスパッタリングガス組成とチタン膜中
の窒素含有量との関係を説明するグラフ図である。

【符号の説明】

１半導体基板２分離部２ａ分離溝２ｂ分離用膜３ｎチャネル型のＭＩＳＦＥＴ３ｄ半導体領域３ｉゲート絶縁膜３ｇゲート電極４ａ，４ｂ，４ｃ，４ｄ層間絶縁膜５ａ，５ｂ接続孔６プラグ７ａ，７ｂ，７ｃ絶縁膜８ａ，８ｂ配線溝９ａ第１のバリア膜９ｂ第２のバリア膜９ｃ第３のバリア膜９ｄ第４のバリア膜１０ａ第１のシード膜（第１の導体膜）１０ｂ第２のシード膜（第１の導体膜）１１スパッタリング装置１１ａ堆積室１１ｂターゲット１１ｃ直流電源１１ｄ誘導コイル１１ｅ1 第１の高周波電源１１ｅ2 第２の高周波電源１１ｆ基板ホルダ１２ａ第１の金属膜（第２の導体膜）１２ｂ第２の金属膜（第２の導体膜）１３ａ第１の埋込配線１３ｂ第２の埋込配線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB18 BB28 BB30 BB38 CC01 DD07 DD37 DD42 DD52 DD75 FF14 FF18 GG06 GG09 GG10 GG14 GG16 HH05 HH13 HH16 HH20 5F033 HH11 HH18 HH33 JJ11 JJ18 JJ33 KK19 MM02 MM12 MM13 NN06 NN07 NN37 PP15 PP27 QQ10 QQ23 QQ37 QQ48 RR04 RR06 SS11

Claims

【特許請求の範囲】

【請求項１】少なくとも表層に１０ａｔ％以上、３０
ａｔ％以下の窒素を含有するチタン膜上に銅または銅を
主体とする導体膜を持つ配線を有することを特徴とする
半導体装置。
【請求項２】３０ａｔ％以上の窒素を含有する窒化チ
タン膜と、その上に形成され、少なくとも表層に１０ａ
ｔ％以上、３０ａｔ％以下の窒素を含有するチタン膜
と、その上に形成された銅または銅を主体とする導体膜
とを持つ配線を有することを特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置にお
いて、前記配線が絶縁膜に掘られた配線形成用の溝内に
埋め込まれてなることを特徴とする半導体装置。
【請求項４】配線を有する半導体装置の製造方法であ
って、（ａ）窒素含有量が３０ａｔ％よりも多い配線形
成用の窒化チタン膜を堆積する工程と、（ｂ）前記配線
形成用の窒化チタン膜上に、少なくとも表層に１０ａｔ
％以上、３０ａｔ％以下の窒素を含有する配線形成用の
チタン膜を堆積する工程と、（ｃ）前記配線形成用のチ
タン膜上に銅または銅を主体とする配線形成用の第１の
導体膜を堆積する工程と、（ｄ）前記配線形成用の第１
の導体膜上に銅または銅を主体とする配線形成用の第２
の導体膜をメッキ法により堆積する工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記配線形成用の窒化チタン膜は、窒素を含むガス中に
おいてスパッタリング処理を施すことで形成し、前記少なくとも表層に１０ａｔ％以上、３０ａｔ％以下
の窒素を含有する配線形成用のチタン膜は、前記（ａ）
工程時の窒素ガスの流量比を下げた状態でスパッタリン
グ処理を施すことで形成し、前記銅または銅を主体とする配線形成用の第１の導体膜
は、スパッタリング法で堆積することを特徴とする半導
体装置の製造方法。
【請求項６】請求項５記載の半導体装置の製造方法に
おいて、前記配線形成用の第１の導体膜を堆積する際
に、窒素を含むガス中でスパッタリング処理を施すこと
を特徴とする半導体装置の製造方法。
【請求項７】配線を有する半導体装置の製造方法であ
って、（ａ）半導体基板上に絶縁膜を堆積する工程と、
（ｂ）前記絶縁膜に配線形成用の溝を形成する工程と、
（ｃ）前記絶縁膜上および配線形成用の溝内に、窒素含
有量が３０ａｔ％よりも多い配線形成用の窒化チタン膜
を堆積する工程と、（ｄ）前記配線形成用の窒化チタン
膜上に、少なくとも表層に１０ａｔ％以上、３０ａｔ％
以下の窒素を含有する配線形成用のチタン膜を堆積する
工程と、（ｅ）前記配線形成用のチタン膜上に、銅また
は銅を主体とする配線形成用の第１の導体膜をスパッタ
リング法で堆積する工程と、（ｆ）前記配線形成用の第
１の導体膜上に、銅または銅を主体とする配線形成用の
第２の導体膜をメッキ法で堆積する工程と、（ｇ）前記
配線形成用の窒化チタン膜、配線形成用のチタン膜、配
線形成用の第１の導体膜および配線形成用の第２の導体
膜を、配線形成用の溝内に残されるように削ることによ
り、前記配線形成用の溝内に埋込配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。