JPH09293790A

JPH09293790A - 半導体装置およびその製造方法

Info

Publication number: JPH09293790A
Application number: JP8105207A
Authority: JP
Inventors: Akira Inoue; 顕井上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-04-25
Filing date: 1996-04-25
Publication date: 1997-11-11
Also published as: KR100268965B1

Abstract

(57)【要約】【課題】サリサイド構造を有するＣＭＯＳトランジスタ
における高アスペクト比コンタクトホールと金属配線の
構造およびその製造方法を提供する。【解決手段】Ｎ型不純物拡散層１１１ａ上、Ｐ型不純物
拡散層１１１ｂ上、Ｎ型多結晶シリコンゲート１１２ａ
上およびＰ型多結晶シリコンゲート１１２ｂ上にチタン
シリサイド膜１１４ｂを形成し、次いで、層間絶縁膜１
１７を形成した後、チタンシリサイド膜１１４ｂに達す
るコンタクトホールを開口する。次いで、チタンシリサ
イド膜表面を清浄化した後、異方性スパッタ法によりＴ
ｉＮ膜１１８ａを形成し、Ｗ−ＣＶＤ法およびＷエッチ
バック法によりアルミ配線を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特にＣＭＯＳ構造を有したシリサ
イド上への高アスペクト比コンタクトホールおよび金属
配線の構造とその製造方法に関する。

【０００２】

【従来の技術】図５は従来技術の半導体装置を模式的に
示す断面図である。Ｐ型単結晶シリコン基板３０１にフ
ィールド酸化膜３０３を形成し、Ｎ型ウェル領域３０２
を形成し、Ｐ型不純物拡散層３１１ｂおよびＰ型多結晶
シリコンゲート電極３１２ｂを設け、Ｎ型不純物拡散層
３１１ａおよびＮ型多結晶シリコンゲート電極３１２ａ
を設けてＣＭＯＳを構成している。

【０００３】Ｐ型不純物拡散層３１１ｂおよびＰ型多結
晶シリコンゲート電極３１２ｂとＮ型不純物拡散層３１
１ａおよびＮ型多結晶シリコンゲート電極３１２ａの上
表面に高融点金属シリサイド膜３１４が形成され、その
上に層間絶縁膜３１７が被着され、この層間絶縁膜３１
７に高融点金属シリサイド膜３１４に達するコンタクト
ホールが形成されている。

【０００４】このコンタクトホールに下膜のチタン膜と
上膜の窒化チタン膜から成る複合膜（以下、チタン／窒
化チタン膜、と称す）３１８がバリアメタルとして形成
され、タングステン膜３１９が埋設され、層間絶縁膜３
１７およびコンタクトホール上に配線３２０が形成され
ている。この配線は中央のアルミ膜の下にチタン／窒化
チタン膜３１８、上に反射防止膜としての窒化チタン膜
を有して構成されている。

【０００５】この図５に示す方法では、ＣＭＯＳ構造を
有したゲートおよび拡散層上に形成されたシリサイド膜
に達するコンタクトホールにおいて良好なコンタクトを
得ることができる。

【０００６】図６は、特開平５−３２６４４１号公報に
記載されているような他の従来技術の半導体装置を模式
的に示す断面図である。Ｎ型不純物領域４１１ａが形成
されたＰ型半導体基板４０１の表面にＳｉＯ₂よりなる
層間絶縁膜４１７が形成されている。この層間絶縁膜４
１７にＮ型不純物領域４１１ａに通じるコンタクトホー
ルが形成されている。コンタクトホールにより露出した
層間絶縁膜の側壁とＮ型不純物領域の表面には、バリア
メタル層として窒化チタン膜４１８ａが形成されてい
る。そしてこのコンタクトホール内に埋め込み層として
高融点金属材料であるタングステン膜４１９が形成され
ている。さらに、層間絶縁膜の上面には、上記タングス
テン膜４１９に電気的に接続したアルミ配線層４２０が
形成されている。

【０００７】この図６に示す方法では、アスペクト比の
高いコンタクトホールにおいても確実に半導体基板等と
コンタクトのとれる配線層の形成を可能とすると前記公
報に述べている。

【０００８】

【発明が解決しようとする課題】現在、ＣＭＯＳロジッ
クデバイスの微細化、高集積化に伴い、拡散層およびゲ
ート電極の低抵抗化、アルミ配線のピッチの微細化や薄
膜化、コンタクトの高アスペクト比化が進んでいる。そ
のため、０．３５μｍルール以降のデバイスにおいて
は、拡散層およびゲート電極の低抵抗化を目的とした高
融点金属シリサイドを用いたサリサイドプロセスの採用
や配線容量を低減する方法とした層間絶縁膜の厚膜化さ
らにそれに起因した高アスペクト比のコンタクト形成が
要求されている。

【０００９】このような背景から、０．３５μｍルール
以降のロジックデバイスにおいては、拡散層およびゲー
ト電極上のシリサイドへの高アスペクト比のコンタクト
の形成技術やアルミ配線の多層化、微細化が必要となっ
ている。しかしながら、高アスペクト比のコンタクトに
おいては、コンタクトのボトムカバレッジを増加させる
ために堆積するバリアメタルの厚膜化が必要となり、ア
ルミ配線に占めるバリアメタルの割合が増加する。この
ことは所望の層抵抗を得るためにアルミ配線の膜厚を増
加することになり、結果として、微細で厚いアルミ配線
をパターニングすることがドライエッチングプロセスに
おいて問題になる。

【００１０】このような背景から、従来例を示す図５の
方法では、コンタクトホールの高アスペクト比化が進む
ことでボトムカバレッジが減少するためにチタン、窒化
チタンを厚く堆積しなければならず、結果として、アス
ペクト比の増加に伴って酸化膜上のバリアメタルの複合
膜であるチタン／窒化チタン膜３１８の膜厚が増加して
しまい、後工程のアルミ配線のドライエッチングが困難
であった。ここでチタン／窒化チタン膜３１８を何らか
の方法で除去してからアルミ配線（アルミ＋上層のＴｉ
Ｎ）を形成すると、層間絶縁膜のシリコン酸化膜に直接
アルミが接触してしまい問題となる。また、タングステ
ンエッチバック時に層間絶縁膜上のチタン／窒化チタン
膜３１８を除去し新たにチタン／窒化チタン膜を形成す
る方法は、タングステンエッチバック時にコンタクトホ
ール内壁部分のチタン／窒化チタン膜３１８も除去され
そこに空洞が形成されコンタクトの信頼性が劣化してし
まう。

【００１１】また、一方では、従来のサリサイドプロセ
スにおいて消費される基板Ｓｉ量、コンタクト開口にオ
ーバーエッチングされるＳｉ量、コンタクト開口後にス
パッタされたチタンとコンタクト底部の基板Ｓｉとのシ
リサイド化反応により消費されるＳｉ量の総量が拡散層
の接合深さに比べ、少なかったために良好なコンタクト
抵抗および接合リーク電流特性を得られていた。しか
し、微細化が進み拡散層の接合の深さが１００ｎｍ以下
と浅くなってくると、コンタクト開口時のオーバーエッ
チングされるＳｉ量とコンタクト開口後にスパッタされ
たチタンと基板Ｓｉとのシリサイド化反応により消費さ
れるＳｉ量が無視できなくなり、接合リーク電流の増加
が問題となっていた。その解決策として、コンタクト開
口時にサリサイド工程で形成されたシリサイドをエッチ
ングしない方法が必要となった。しかし、この方法をと
ってもコンタクト開口後にスパッタされたチタンとシリ
サイドを介した基板Ｓｉとのシリサイド化反応により消
費されるＳｉ量が無視できないため、良好なコンタクト
抵抗や接合リーク電流特性を得ることが困難であった。

【００１２】また、他の従来例を示す図６の方法では、
Ｎ型不純物拡散層とのコンタクトを良好にとることが可
能であるが、Ｐ型不純物拡散層との良好なコンタクトを
実現することは困難である。なぜなら、窒化チタンとＰ
型不純物拡散層との接触抵抗が高いためである。そのた
め、ＣＭＯＳ構造を有した半導体装置には、この方法で
は良好なコンタクトの電気特性を実現することは困難で
あった。以上のことより、従来技術では、微細配線の形
成及び高アスペクト比のコンタクトにおいて良好な特性
を得ることは困難であった。

【００１３】

【課題を解決するための手段】本発明の特徴は、単結晶
シリコン基板にＮ型不純物拡散層およびＰ型不純物拡散
層ならびに一対の多結晶シリコンゲート電極を有してＣ
ＭＯＳを構成し、前記不純物拡散層の表面ならびに前記
多結晶シリコンゲート電極の表面に高融点金属シリサイ
ド膜を有し、その上に層間絶縁膜が被着され、前記層間
絶縁膜に前記不純物拡散層上の前記高融点金属シリサイ
ド膜に達するコンタクトホールが設けられた半導体装置
において、窒化チタン膜が前記コンタクトホールの内壁
および前記高融点金属シリサイド膜の上面に被着して形
成され、前記窒化チタン膜に被着せるタングステン膜が
前記コンタクトホール埋設して形成され、前記コンタク
トホール内から前記層間絶縁膜の上面に被着した前記窒
化チタン膜の箇所が前記層間絶縁膜の上面上を延在する
配線の下層膜となっている半導体装置にある。ここで前
記Ｐ型不純物拡散層および前記Ｎ型不純物拡散層と前記
高融点シリサイド膜との界面は略平坦であること、例え
ば前記界面における凹凸差は１０ｎｍ以下であることが
好ましい。また、前記高融点金属シリサイド膜は、チタ
ンシリサイド（ＴｉＳｉ₂）膜、コバルトシリサイド
（ＣｏＳｉ₂）膜もしくはニッケルシサイ（ＮｉＳ
ｉ₂) 膜であることができる。さらに、前記一対の多結
晶シリコンゲート電極の一方はＮ型不純物を含有するＮ
型多結晶シリコンゲート電極であり、他方はＰ型不純物
を含有するＰ型多結晶シリコンゲート電極であることが
できる。あるいは、前記一対の多結晶シリコンゲート電
極は両者ともＮ型不純物を含有するＮ型多結晶シリコン
ゲート電極であることができる。

【００１４】本発明の他の特徴は、単結晶シリコン基板
内にＰ型不純物拡散層およびＮ型不純物拡散層を、前記
単結晶シリコン基板上にＰ型不純物を含有する多結晶シ
リコンゲート電極およびＮ型不純物を含有する多結晶シ
リコンゲート電極をそれぞれ形成する一連の工程と、前
記Ｐ型不純物拡散層およびＰ型不純物を含有する多結晶
シリコンゲート電極と前記Ｎ型不純物拡散層およびＮ型
不純物を含有する多結晶シリコンゲート電極の表面に高
融点金属シリサイド膜を形成する工程と、その上に層間
絶縁膜を形成する工程と、前記層間絶縁膜に前記不純物
拡散層表面の前記高融点金属シリサイド膜に達するコン
タクトホールを形成する工程と、前記コンタクトホール
内に露出する前記高融点金属シリサイド膜の表面を清浄
する工程と、全面に窒化チタン膜を形成する工程と、前
記窒化チタン膜上にタングステン膜を形成する工程と、
前記タングステン膜をエッチバックにより除去し、前記
コンタクトホールを埋設する工程と、前記層間絶縁膜お
よび前記コンタクトホール上に前記窒化チタン膜を含む
配線を形成する工程とを有した半導体装置の製造方法に
ある。あるいは、単結晶シリコン基板内にＰ型不純物拡
散層およびＮ型不純物拡散層を、前記単結晶シリコン基
板上にゲート電極をそれぞれ形成する一連の工程と、前
記Ｐ型不純物拡散層および前記Ｎ型不純物拡散層の表面
に高融点金属シリサイド膜を形成する工程と、その上に
層間絶縁膜を形成する工程と、前記層間絶縁膜に前記不
純物拡散層表面の前記高融点金属シリサイド膜に達する
コンタクトホールを形成する工程と、前記コンタクトホ
ール内に露出する前記高融点金属シリサイド膜の表面を
清浄する工程と、全面に窒化チタン膜を形成する工程
と、前記窒化チタン膜上にタングステン膜を形成する工
程と、前記タングステン膜をエッチバックにより除去
し、前記コンタクトホールを埋設する工程と、前記層間
絶縁膜および前記コンタクトホール上に前記窒化チタン
膜を含む配線を形成する工程とを有した半導体装置の製
造方法にある。ここで、前記窒化チタン膜を異方性スパ
ッタ法もしくはＣＶＤ法で形成することができる。

【００１５】このような本発明によれば、単結晶シリコ
ン基板に形成されたＰ型不純物拡散層とＮ型不純物拡散
層の表面に高融点金属シリサイド膜を形成し、上部に層
間絶縁膜を形成する。この高融点金属シリサイド膜に達
するコンタクトホールを形成し、高融点金属シリサイド
膜の表面を清浄した後、全面にバリアメタルとして窒化
チタン膜のみを異方性スパッタ法により形成する。この
窒化チタン膜上にタングステン膜を形成しタングステン
をエッチバックにより除去し、コンタクトホールを埋設
し、その上に配線を形成する。

【００１６】これによって、シリサイド膜が露出したと
ころでエッチングを止め、窒化チタン膜のみをバリアメ
タルとして形成することで過度なシリサイド化反応を抑
制できるため、高アスペクト比を有した浅い接合のコン
タクトにおいて、良好なコンタクト抵抗と接合リーク電
流特性の実現が可能となる。さらに、配線の下地バリア
メタルの薄膜化も同時に実現できるため、配線のドライ
エッチングが可能となる。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明を説
明する。

【００１８】図１及び図２は本発明の第１の実施の形態
の半導体装置の製造方法を工程順に示した縦断面図であ
る。

【００１９】まず図１（Ａ）において、Ｐ型単結晶シリ
コン基板１０１のＰチャネルＦＥＴを形成する領域に、
リンを１５０ｋｅＶ、１×１０¹³／ｃｍ²の条件でイオ
ン注入し、その後の活性化熱処理によりＮ型ウエル領域
１０２を形成する。その後、基板主表面に選択酸化法に
より膜厚４００ｎｍのフィールド酸化膜１０３を形成す
る。次いで、フィールド酸化膜１０３に囲まれた活性領
域のＰ型の主面およびＮ型の主面に膜厚６ｎｍのゲート
酸化膜１０４と膜厚２００ｎｍの多結晶シリコン膜を順
次成長する。次いでフォトリソグラフィー法によりゲー
ト電極のパターニングを行い、多結晶シリコン膜をＲＩ
Ｅによりエッチングし、多結晶シリコン膜をゲート電極
としてパターニグする。次いで、サイドウォール形成の
ためのシリコン窒化（Ｓｉ₃Ｎ₄）膜をＣＶＤ法により
膜厚６５ｎｍ程度、全面に形成する。シリコン窒化膜は
ジクロルシランガス（ＳｉＨ₂Ｃｌ₂）、アンモニアガ
ス（ＮＨ₃）を導入し、７５０℃、０．５Ｔｏｒｒの条
件で形成した。次いでＲＩＥ方式の異方性エッチング装
置を用いてゲート電極の側面にサイドウォール１１０を
形成し、ゲート電極および活性領域の表面を露出させ
る。ここで、エッチングガスはＣＨＦ₃（２５ｓｃｃ
ｍ）、Ｏ₂（１０ｓｃｃｍ）である。

【００２０】次いで、ゲート電極を構成している多結晶
シリコン膜および活性領域の表面に酸化膜を形成した
後、Ｐチャネル型ＦＥＴを形成する領域をマスク材（図
示省略）でマスクしてＮチャネル型ＦＥＴを形成する領
域にＡｓイオンを注入エネルギー３０ｋｅＶ、打ち込み
量３×１０¹⁵／ｃｍ²でイオン注入し、その後、Ｎチャ
ネル型ＦＥＴを形成する領域をマスク材（図示省略）で
マスクしてＰチャネル型ＦＥＴを形成する領域にＢＦ₂
イオンを注入エネルギー２０ｋｅＶ、打ち込み量３×１
０¹⁵／ｃｍ²でイオン注入する。その後、窒素雰囲気中
で１０００℃、１０秒の活性化熱処理を行うことによ
り、Ｎチャネル型ＦＥＴのソースおよびドレイン領域と
なるＮ型不純物拡散層１１１ａをＰ型単結晶シリコン基
板１０１のＰ型主面から内部に形成し、多結晶シリコン
ゲート電極からＮ型多結晶シリコンゲート１１２ａを形
成する。また、Ｐチャネル型ＦＥＴのソースおよびドレ
イン領域となるＰ型不純物拡散層１１１ｂをＮ型ウエル
１０２のＮ型主面から内部に形成し、多結晶シリコンゲ
ート電極からＰ型多結晶シリコンゲート１１２ｂを形成
する。

【００２１】次いで各不純物拡散層および多結晶シリコ
ンゲート電極の表面に形成された自然酸化膜をフッ酸に
より除去した後、Ｔｉ膜１１３をスパッタ法により３０
ｎｍ程度堆積する。

【００２２】次に、図１（Ｂ）において、窒素雰囲気中
でハロゲンランプの急速熱処理法（ＲＴＡ：Ｒａｐｉｄ
ＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）により７００
℃、３０秒の熱処理を行い、Ｎチャネル型ＦＥＴのＮ型
不純物拡散層１１１ａの表面上およびＮ型多結晶シリコ
ンゲート１１２ａの表面上、ならびにＰチャネル型ＦＥ
ＴのＰ型不純物拡散層１１１ｂの表面上およびＰ型多結
晶シリコンゲート１１２ｂの表面上にそれぞれ膜厚５０
ｎｍのＣ４９構造のチタンシリサイド膜（ＴｉＳｉ
₂膜）１１４ａを形成する。一方、シリコン窒化膜のサ
イドウォール１１０上やフィールド酸化膜１０３上は窒
化チタン膜１１５が形成される。

【００２３】次に、図１（Ｃ）において、アンモニアと
過酸化水素水の混合液により選択的にウェットエッチン
グし、シリコン窒化膜のサイドウォール１１０上やフィ
ールド酸化膜１０３上の窒化チタン膜１１５のみを除去
する。そして、Ｃ４９構造のＴｉＳｉ２膜１１４ａの
低抵抗化のために、ＲＴＡ法により窒素雰囲気中で８５
０℃、１０秒間の熱処理を行い、Ｎ型不純物拡散層１１
１ａ上、Ｐ型不純物拡散層１１１ｂ上、Ｎ型多結晶シリ
コンゲート１１２ａ上およびＰ型多結晶シリコンゲート
１１２ｂ上にこれらの不純物拡散層や多結晶シリコンよ
りも電気抵抗の小さなＣ５４構造のＴｉＳｉ₂膜１１４
ｂを得る。

【００２４】次に、図２（Ａ）において、層間絶縁膜と
して不純物を含まないシリコン酸化膜であるＮＳＧ膜１
１６をＣＶＤ法により１００ｎｍの厚さで堆積し、続い
てボロンあるいはリンなどの不純物を含んだシリコン酸
化膜であるＢＰＳＧ膜１１７をやはりＣＶＤ法により１
５００ｎｍの厚さでＮＳＧ膜上に堆積する。その後、化
学機械研磨法（ＣＭＰ）によりこの層間絶縁膜の平坦化
を行う。

【００２５】次に、図２（Ｂ）において、既知のリソグ
ラフィとエッチングとによって、Ｎ型不純物拡散層１１
１ａ上及びＰ型不純物拡散層１１１ｂ上に形成されてい
るＣ５４構造のＴｉＳｉ₂膜１１４ｂに達するコンタク
トホールを層間絶縁膜１１７、１１６に開口する。この
際、Ｃ５４構造のＴｉＳｉ₂膜１１４ｂはエッチングし
ない。

【００２６】このようにコンタクト開口時にシリサイド
膜をエッチングせず形成し、かつ、もう一度シリサイド
か反応が生じない。そのため、コンタクト開口前のシリ
サイド界面と同等の平坦度が得られる。すなわちＰ型不
純物拡散層およびＮ型不純物拡散層と高融点シリサイド
膜との界面は略平坦となる。具体的には、１個のコンタ
クト部内において、この界面における凹凸差は１０ｎｍ
以下にすることができる。これによりコンタクト部での
接合リーク電流を低減することができる。

【００２７】次いでＤＣマグネトロンスパッタ装置に導
入し、ＡｒイオンによるＲＦエッチを行い、コンタクト
ホール内に露出するＣ５４構造のＴｉＳｉ₂膜１１４ｂ
の表面に形成されている酸化膜をエッチングし、その後
スパッタチャンバーに搬送して、コリメートスパッタ法
により窒化チタン（ＴｉＮ）膜１１８ａを膜厚５０ｎｍ
形成する。

【００２８】この際、０．３５μｍ径、深さ１μｍのコ
ンタクト底部には、ＴｉＮ膜が１０ｎｍ程度堆積され
る。この場合、ＣＶＤ法によりＴｉＮ膜を形成しても良
く、この場合にはコリメートスパッタに比べ、さらにス
テップカバレッジ率が高いために５０ｎｍ以下の膜厚の
形成が可能となる。

【００２９】コンタクト開口時にＴｉＳｉ２膜１１４
ｂをエッチングしないことで、その後のコンタクト材料
であるＴｉのスパッタが必要なくなることや、アルミ配
線の下地バリアメタルの膜厚が薄膜化されることで、ア
ルミのドライエッチングが容易になる。次いで、Ｗ−Ｃ
ＶＤとＷエッチバック法により、コンタクトホールにＷ
膜１１９を埋設する。

【００３０】次に、図２（Ｃ）において、Ａｌ−０．５
％Ｃｕ膜１２０、ＴｉＮ膜１１８ｂをスパッタ法により
順次形成する。この際、配線の主材料であるＡｌ−０．
５％Ｃｕ膜１２０の膜厚は４００ｎｍであり、リソグラ
フィ時の反射防止膜であるＴｉＮ膜１１８ｂの膜厚は５
０ｎｍである。

【００３１】ついで、既知のリソグラフィとドライエッ
チング法により、配線を形成する。すなわちＴｉＮ膜１
１８ｂと、Ａｌ−０．５％Ｃｕ膜１２０と、層間絶縁膜
１１７上を延在するＴｉＮ膜１１８ａを同一平面形状に
パターニングして配線を構成する。

【００３２】図３及び図４は本発明の第２の実施の形態
の半導体装置の製造方法を工程順に示した縦断面図であ
る。

【００３３】まず図３（Ａ）において、Ｐ型単結晶シリ
コン基板２０１のＰチャネルＦＥＴを形成する領域に、
リンを１５０ｋｅＶ、１×１０¹³／ｃｍ²の条件でイオ
ン注入し、その後の活性化熱処理によりＮ型ウエル領域
２０２を形成する。その後、基板主表面に選択酸化法に
より膜厚３００ｎｍのフィールド酸化膜２０３を形成す
る。次いでフィールド酸化膜２０３に囲まれた活性領域
のＰ型の主面およびＮ型の主面に膜厚６ｎｍのゲート酸
化膜２０４と膜厚２００ｎｍのリン含有の多結晶シリコ
ン膜２０５及びタングステンシリサイド（ＷＳｉ）２０
６を順次成長する。次いでフォトリソグラフィー法によ
りゲート電極のパターニングを行い、ＷＳｉ膜２０６、
リン含有多結晶シリコン膜２０５をＲＩＥによりエッチ
ングし、ＷＳｉ膜２０６、リン含有多結晶シリコン膜２
０５からなるポリサイドゲート電極としてパターニング
する。

【００３４】次いでサイドウォール形成のためのシリコ
ン窒化（Ｓｉ₃Ｎ₄）膜をＣＶＤ法により膜厚６５ｎｍ
程度、全面に形成する。シリコン窒化膜はジクロルシラ
ンガス（ＳｉＨ₂Ｃｌ₂）、アンモニアガス（ＮＨ₃）
を導入し、７５０℃、０．５Ｔｏｒｒの条件で形成し
た。次いでＲＩＥ方式の異方性エッチング装置を用いて
ゲート電極の側面にサイドウォール２１０を形成し、ゲ
ート電極および活性領域の表面を露出させる。ここで、
エッチングガスはＣＨＦ₃（２５ｓｃｃｍ）ガスとＯ₂
（１０ｓｃｃｍ）ガスの混合ガスである。

【００３５】次いで活性領域の表面に酸化膜を形成した
後、Ｐチャネル型ＦＥＴを形成する領域をマスク材（図
示省略）でマスクしてＮチャネル型ＦＥＴを形成する領
域にＡｓイオンを注入エネルギー３０ｋｅＶ、打ち込み
量３×１０¹⁵／ｃｍ²でイオン注入し、その後、Ｎチャ
ネル型ＦＥＴを形成する領域をマスク材（図示省略）で
マスクしてＰチャネル型ＦＥＴを形成する領域にＢＦ2
イオンを注入エネルギー２０ｋｅＶ、打ち込み量３×１
０¹⁵／ｃｍ²でイオン注入する。その後、窒素雰囲気中
で１０００℃、１０秒の活性化熱処理を行うことによ
り、Ｎチャネル型ＦＥＴのソースおよびドレイン領域と
なるＮ型不純物拡散層２１１ａをＰ型単結晶シリコン基
板２０１のＰ型主面から内部に形成する。また、Ｐチャ
ネル型ＦＥＴのソースおよびドレイン領域となるＰ型不
純物拡散層２１１ｂをＮ型ウエル２０２のＮ型主面から
内部に形成する。

【００３６】次いで、各不純物拡散層表面に形成された
自然酸化膜をフッ酸により除去した後、コバルト膜（Ｃ
ｏ膜）２１３をスパッタ法により膜厚１０ｎｍ程度堆積
する。

【００３７】次に、図３（Ｂ）において、窒素雰囲気中
でハロゲンランプの急速熱処理法により５００℃、３０
秒の熱処理を行い、Ｎチャネル型ＦＥＴのＮ型不純物拡
散層２１１ａの表面上ならびにＰチャネル型ＦＥＴのＰ
型不純物拡散層２１１ｂの表面上にコバルトシリサイド
（ＣｏＳｉ）膜２１４ａを形成する。

【００３８】次に、図３（Ｃ）において、塩酸と過酸化
水素水の混合液により選択的にウェットエッチングし、
シリコン窒化膜のサイドウォール２１０上、フィールド
酸化膜２０３上及びＷＳｉ２膜２０６上のＣｏ膜２１３
のみを除去する。

【００３９】そして，ＣｏＳｉ膜２１４ａの低抵抗化の
ために、ＲＴＡ法により窒素雰囲気中で８５０℃、１０
秒間の熱処理を行い、Ｎ型不純物拡散層２１１ａ上及び
Ｐ型不純物拡散層２１１ｂ上にこれらの不純物拡散層や
多結晶シリコンよりも電気抵抗の小さなコバルトシリサ
イド（ＣｏＳｉ₂）膜２１４ｂを得る。

【００４０】次に、図４（Ａ）において、層間絶縁膜と
して不純物を含まないシリコン酸化膜であるＮＳＧ膜２
１６をＣＶＤ法により１００ｎｍの厚さで堆積し、続い
てボロンあるいはリンなどの不純物を含んだシリコン酸
化膜であるＢＰＳＧ膜２１７をやはりＣＶＤ法により１
５００ｎｍの厚さでＮＳＧ膜２１６上に堆積する。その
後、化学機械研磨法（ＣＭＰ）によりこの層間絶縁膜の
平坦化を行う。

【００４１】次に、図４（Ｂ）において、既知のリソグ
ラフィとエッチングとによって、Ｎ型不純物拡散層２１
１ａ上及びＰ型不純物拡散層２１１ｂ上に形成されてい
るＣｏＳｉ₂膜２１４ｂに達するコンタクトホールを層
間絶縁膜２１７、２１６に開口する。この際、ＣｏＳｉ
₂膜２１４ｂはエッチングしない。

【００４２】次いで、ＤＣマグネトロンスパッタ装置に
導入し、ＡｒイオンによるＲＦエッチを行い、コンタク
トホール内に露出するＣｏＳｉ₂膜２１４ｂの表面に形
成されている酸化膜をエッチングし、その後スパッタチ
ャンバーに搬送して、コリメートスパッタ法により窒化
チタン（ＴｉＮ）膜２１８ａを膜厚５０ｎｍ形成する。

【００４３】この際、０．３５μｍ径、深さ１μｍのコ
ンタクト底部には、ＴｉＮ膜が１０ｎｍ程度堆積され
る。この場合、ＣＶＤ法によりＴｉＮ膜を形成しても良
く、この場合にはコリメートスパッタに比べ、さらにス
テップカバレッジ率が高いために５０ｎｍ以下の膜厚の
形成が可能となる。

【００４４】コンタクト開口時にＣｏＳｉ２膜２１４ｂ
をエッチングしないことで、その後のコンタクト材料で
あるＴｉのスパッタが必要なくなることや、アルミ配線
の下地バリアメタルの膜厚が薄膜化されることで、アル
ミのドライエッチングが容易になる。次いで、Ｗ−ＣＶ
ＤとＷエッチバック法により、コンタクトホールにＷ膜
２１９を埋設する。

【００４５】次に、図４（Ｃ）において、配線の主材料
である膜厚４００ｎｍのＡｌ−０．５％Ｃｕ膜２２０、
及び反射防止膜である膜厚５０ｎｍのＴｉＮ膜２１８ｂ
をスパッタ法により順次形成し、リソグラフィとドライ
エッチング法により、ＴｉＮ膜２１８ｂと、Ａｌ−０．
５％Ｃｕ膜２２０と、層間絶縁膜２１７上を延在するＴ
ｉＮ膜２１８ａを同一平面形状にパターニングして配線
を構成する。

【００４６】

【発明の効果】このように本発明によれば、シリサイド
膜が露出したところでエッチングを止め、窒化チタン膜
のみを異方性スパッタ法、あるいはＣＶＤ法により形成
することで過度なシリサイド化反応を抑制できるため、
高アスペクト比を有した浅い接合のコンタクトにおい
て、良好なコンタクト抵抗と接合リーク電流特性の実現
が可能となり、さらにアルミ下のバリアメタルをバリア
メタルを薄膜化出来ることでその後のアルミ配線のドラ
イエッチングが簡単になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。

【図２】図１の続きの工程を順に示した断面図である。

【図３】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。

【図４】図３の続きの工程を順に示した断面図である。

【図５】従来技術を示す断面図である。

【図６】他の従来技術を示す断面図である。

【符号の説明】

１０１Ｐ型単結晶シリコン基板１０２Ｎ型ウェル領域１０３フィールド酸化膜１０４ゲート酸化膜１１０サイドウォール１１１ａＮ型不純物拡散層１１１ｂＰ型不純物拡散層１１２ａＮ型多結晶シリコンゲート１１２ｂＰ型多結晶シリコンゲート１１３チタン（Ｔｉ）膜１１４ａＣ４９構造のチタンシリサイド（ＴｉＳｉ
₂）膜１１４ｂＣ５４構造のチタンシリサイド（ＴｉＳｉ
₂）膜１１５窒化チタン（ＴｉＮ）膜１１６ＮＳＧ膜１１７ＢＰＳＧ膜１１８ａＴｉＮ膜１１８ｂＴｉＮ膜１１９タングステン（Ｗ）膜１２０Ａｌ−０．５％Ｃｕ膜２０１Ｐ型単結晶シリコン膜２０２Ｎウェル領域２０３フィールド酸化膜２０４ゲート酸化膜２０５リン含有多結晶シリコン膜２０６タングステンシリサイド（ＷＳｉ_X）膜２１０サイドウォール２１１ａＮ型不純物拡散層２１１ｂＰ型不純物拡散層２１３コバルト（Ｃｏ）膜２１４ａコバルトシリサイド（ＣｏＳｉ）膜２１４ｂコバルトシリサイド（ＣｏＳｉ）膜２１６ＮＳＧ膜２１７ＢＰＳＧ膜２１８ａＴｉＮ膜２１８ｂＴｉＮ膜２１９Ｗ膜２２０Ａｌ−０．５％Ｃｕ膜３０１単結晶シリコン膜３１１ａＮ型不純物拡散層３１１ｂＰ型不純物拡散層３１２ａＮ型多結晶シリコンゲート３１２ｂＰ型多結晶シリコンゲート３１４高融点金属シリサイド膜３１７層間絶縁膜３１８チタン／窒化チタン膜３１９タングステン膜３２０配線４０１Ｐ型半導体基板４１１ａＮ型の不純物領域４１７層間絶縁膜４１８ａ窒化チタン膜４１９タングステン膜４２０アルミ配線層

Claims

【特許請求の範囲】

【請求項１】単結晶シリコン基板にＮ型不純物拡散層
およびＰ型不純物拡散層ならびに一対の多結晶シリコン
ゲート電極を有してＣＭＯＳを構成し、前記不純物拡散
層の表面ならびに前記多結晶シリコンゲート電極の表面
に高融点金属シリサイド膜を有し、その上に層間絶縁膜
が被着され、前記層間絶縁膜に前記不純物拡散層上の前
記高融点金属シリサイド膜に達するコンタクトホールが
設けられた半導体装置において、窒化チタン膜が前記コ
ンタクトホールの内壁および前記高融点金属シリサイド
膜の上面に被着して形成され、前記窒化チタン膜に被着
したタングステン膜が前記コンタクトホール埋設して形
成され、前記コンタクトホール内から前記層間絶縁膜の
上面に被着した前記窒化チタン膜の箇所が前記層間絶縁
膜の上面上を延在する配線の下層膜となっていることを
特徴とする半導体装置。
【請求項２】前記Ｐ型不純物拡散層および前記Ｎ型不
純物拡散層と前記高融点シリサイド膜との界面は略平坦
であることを特徴とする請求項１記載の半導体装置。
【請求項３】前記界面における凹凸差は１０ｎｍ以下
であることを特徴とする請求項２記載の半導体装置。
【請求項４】前記高融点金属シリサイド膜は、チタン
シリサイド膜、コバルトシリサイド膜もしくはニッケル
シリサイ膜であることを特徴とする請求項１記載の半導
体装置。
【請求項５】前記一対の多結晶シリコンゲート電極の
一方はＮ型不純物を含有するＮ型多結晶シリコンゲート
電極であり、他方はＰ型不純物を含有するＰ型多結晶シ
リコンゲート電極であることを特徴とする請求項１記載
の半導体装置。
【請求項６】前記一対の多結晶シリコンゲート電極は
両者ともＮ型不純物を含有するＮ型多結晶シリコンゲー
ト電極であることを特徴とする請求項１記載の半導体装
置。
【請求項７】単結晶シリコン基板内にＰ型不純物拡散
層およびＮ型不純物拡散層を、前記単結晶シリコン基板
上にＰ型不純物を含有する多結晶シリコンゲート電極お
よびＮ型不純物を含有する多結晶シリコンゲート電極を
それぞれ形成する一連の工程と、前記Ｐ型不純物拡散層
およびＰ型不純物を含有する多結晶シリコンゲート電極
と前記Ｎ型不純物拡散層およびＮ型不純物を含有する多
結晶シリコンゲート電極の表面に高融点金属シリサイド
膜を形成する工程と、その上に層間絶縁膜を形成する工
程と、前記層間絶縁膜に前記不純物拡散層表面の前記高
融点金属シリサイド膜に達するコンタクトホールを形成
する工程と、前記コンタクトホール内に露出する前記高
融点金属シリサイド膜の表面を清浄する工程と、全面に
窒化チタン膜を形成する工程と、前記窒化チタン膜上に
タングステン膜を形成する工程と、前記タングステン膜
をエッチバックにより除去し、前記コンタクトホールを
埋設する工程と、前記層間絶縁膜および前記コンタクト
ホール上に前記窒化チタン膜を含む配線を形成する工程
とを有したことを特徴とする半導体装置の製造方法。
【請求項８】前記窒化チタン膜を異方性スパッタ法も
しくはＣＶＤ法で形成することを特徴とする請求項７記
載の半導体装置の製造方法。
【請求項９】単結晶シリコン基板内にＰ型不純物拡散
層およびＮ型不純物拡散層を、前記単結晶シリコン基板
上にゲート電極をそれぞれ形成する一連の工程と、前記
Ｐ型不純物拡散層および前記Ｎ型不純物拡散層の表面に
高融点金属シリサイド膜を形成する工程と、その上に層
間絶縁膜を形成する工程と、前記層間絶縁膜に前記不純
物拡散層表面の前記高融点金属シリサイド膜に達するコ
ンタクトホールを形成する工程と、前記コンタクトホー
ル内に露出する前記高融点金属シリサイド膜の表面を清
浄する工程と、全面に窒化チタン膜を形成する工程と、
前記窒化チタン膜上にタングステン膜を形成する工程
と、前記タングステン膜をエッチバックにより除去し、
前記コンタクトホールを埋設する工程と、前記層間絶縁
膜および前記コンタクトホール上に前記窒化チタン膜を
含む配線を形成する工程とを有したことを特徴とする半
導体装置の製造方法。
【請求項１０】前記窒化チタン膜を異方性スパッタ法
もしくはＣＶＤ法で形成することを特徴とする請求項９
記載の半導体装置の製造方法。