JP2004040022A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004040022A
JP2004040022A JP2002198432A JP2002198432A JP2004040022A JP 2004040022 A JP2004040022 A JP 2004040022A JP 2002198432 A JP2002198432 A JP 2002198432A JP 2002198432 A JP2002198432 A JP 2002198432A JP 2004040022 A JP2004040022 A JP 2004040022A
Authority
JP
Japan
Prior art keywords
metal film
wiring
copper
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002198432A
Other languages
English (en)
Other versions
JP4555540B2 (ja
Inventor
Hiroyuki Kunishima
國嶋　浩之
Toshiyuki Takewaki
竹脇　利至
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2002198432A priority Critical patent/JP4555540B2/ja
Priority to US10/613,069 priority patent/US6949832B2/en
Priority to CNB03147165XA priority patent/CN100339972C/zh
Priority to CN2007100889078A priority patent/CN101030568B/zh
Publication of JP2004040022A publication Critical patent/JP2004040022A/ja
Priority to US10/980,596 priority patent/US7476611B2/en
Application granted granted Critical
Publication of JP4555540B2 publication Critical patent/JP4555540B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

【課題】銅含有金属配線を含む半導体装置の歩留を向上させる。
【解決手段】半導体基板上に形成された絶縁膜１２および第一のＨＳＱ膜１４ａに配線溝を形成し、基板全面にタンタル系バリアメタル膜２４ａを形成する。その後、配線溝の一部を埋め込むように、シード銅含有金属膜６０およびめっき銅膜６２を形成する。次いで、めっき銅膜６２上に、配線溝の他の部分を埋め込むようにバイアススパッタ銅含有金属膜６４を形成し、熱処理を行う。これにより、バイアススパッタ銅含有金属膜６４に含まれる異種金属がめっき銅膜６２に均一に拡散する。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年における半導体装置の高集積化への要請から、配線、プラグ、パッド等の材料として銅が広く用いられるようになってきた。銅は、従来用いられていたアルミニウムに比べて抵抗が低く、エレクトロマイグレーション耐性にも優れるという特徴を有している。
【０００３】
しかし、素子の微細化がさらに進行するにつれ、こうした銅を用いた配線においてもエレクトロマイグレーション（以下「ＥＭ」という）の発生が問題となるようになってきた。銅配線を構成する銅膜は、通常めっき法などにより形成されるが、この場合、銅膜は多数の多結晶構造の銅粒子が集合した形態となる。こうした構造の銅配線に電圧を印加すると、銅粒子の粒界を経由して物質移動がおこり、結果としてＥＭが発生する。配線幅の小さい配線においては、銅粒子のサイズも小さくなることから、このような粒界を介した物質移動によるＥＭの問題はより顕著となる。こうしたＥＭの問題を解決するため、銅配線に他の金属を含有させる検討がいくつかなされている。
【０００４】
たとえば、特開平１１−２０４５２４号公報には、銀、ニオブまたはＡｌ２Ｏ３を含有する銅合金によりなる配線が記載されている。ここでは、配線用溝の底部にスパッタ法により銀を含む銅合金膜を堆積し、その上にＣＶＤ法またはめっき法により銅膜を堆積した後、熱処理することにより、銅合金膜中の銀を銅膜に拡散させて銅合金膜を形成する例が示されている。また、ＣＶＤ法またはめっき法により銅膜を堆積した後に、銅膜の上に電解めっき法により銀膜を堆積した後、熱処理することにより銀膜の銀を銅膜に拡散させる例が記載されている。
【０００５】
【発明が解決しようとする課題】
しかし、従来の方法では、銀等の異種金属を配線全体に拡散させるのは困難であった。配線全体に異種金属を拡散させるためには、熱処理の温度を高くしたり熱処理時間を長くする必要があり、このような熱処理過程において半導体装置が損なわれることがあり、半導体装置を安定的に製造するのが困難であった。また、配線用溝の底部にスパッタ法により銅合金膜を堆積する方法では、微細な配線構造を形成する場合に、銅合金膜の厚さを厚くすることができず、配線全体における異種金属の全体量を多くすることができなかった。また、めっき法により異種金属を堆積させる方法では、析出電位の差により、めっき時に異種金属または銅のいずれかが溶出してしまうため、均一な銅合金膜を形成するのが困難であった。
【０００６】
さらに、最近、銅配線のストレスマイグレーションの発生が問題となりつつある。図１は、ダマシン法により形成した銅多層配線の断面模式図である。下層配線１２１ａの上部に上層配線１２１ｂが接続した構成となっており、上層配線１２１ｂは、接続プラグとその上部に形成された配線からなっている。このような銅多層配線において、銅のストレスマイグレーションにより、下層配線１２１ａと上層配線１２１ｂの接続プラグとの界面において、空洞１２２が発生してしまうことがあり、配線間の接続不良が引き起こされて半導体装置の歩留が低下したり、長期間の使用により半導体装置が不安定になるという課題が生じる。
【０００７】
図１（ａ）では、上層配線１２１ｂ側に空洞１２２が発生している。すなわち、上層配線１２１ｂを構成する接続プラグの部分に空洞が生じている。一方、図１（ｂ）では、下層配線１２１ａの上面に空洞１２２が発生している。このような空洞１２２は、半導体プロセス中の熱履歴等により銅配線中に内部応力が生じることが原因と考えられる。図１（ａ）では、上層配線１２１ｂ中に、銅の「吸い上げ」が起こり、接続プラグ中で銅が上方にマイグレートすることにより空洞１２２が発生するものと考えられる。図１（ｂ）では、下層配線１２１ａ中で水平方向に銅がマイグレートし、この結果、空洞１２２が発生するものと考えられる。
【０００８】
本発明者らの検討によれば、このような空洞化現象は、半導体装置の実用化温度（たとえばボンディング工程、フォトレジストのベーキング工程等）である約１５０℃前後で顕著に生じるということが判明した。このような空洞が生じるために、接続プラグと配線との接続不良が生じ、半導体装置の歩留が低下したり、長期間の使用により半導体装置が不安定になるという課題が生じると考えられる。このような空洞化現象を低減するためには、配線と接続プラグとの界面、すなわち配線の表面におけるストレスマイグレーション耐性を高めることが重要と考えられるが、配線用溝の底部に異種金属を堆積させる上述した従来の方法では、配線表面まで異種金属が拡散されず、ストレスマイグレーション耐性を効果的に向上することができなかった。
【０００９】
上述したようなＥＭおよびストレスマイグレーションの発生を抑制するためには、プロセス上の検討とあわせ、配線等金属領域を構成する材料そのものについての検討が必要となる。
【００１０】
上記事情に鑑み、本発明は、金属領域を備えた半導体装置において、ＥＭおよびストレスマイグレーション耐性を高め、信頼性を向上させることを目的とする。さらに本発明は、こうした半導体装置を安定的に製造できるプロセスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、絶縁膜に凹部を形成する工程と、凹部の一部を埋め込むように、第一の金属膜を形成する工程と、第一の金属膜上に、凹部の他の部分を埋め込むように第二の金属膜を形成する工程と、第一の金属膜および第二の金属膜を熱処理する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１２】
凹部の一部を第一の金属膜で埋め込み、その他の部分を第二の金属膜で埋め込んだ後に熱処理を行うことにより、凹部内部において、第二の金属膜を構成する金属を第一の金属膜中に拡散することができる。また、このような熱処理を行うことにより、第一の金属膜および第二の金属膜の粒子径を大きくすることができ、これらの金属膜の抵抗を低減することができ、かつ、ストレスマイグレーション耐性を向上することができる。なお、本発明において、第一の金属膜がめっき用のシード膜で、第二の金属膜がめっき膜である組み合わせは除かれる。
【００１３】
第一の金属膜および第二の金属膜は銅を含むことができる。特に、第一の金属膜は、銅を主として含む銅含有金属により構成することができる。ここで、銅含有金属とは、たとえば銅の含有量が３０％以上の金属とすることができる。また、銅含有金属は、金、銀、白金等を含むことができる。銅含有金属は、クロム、モリブデン等を含んだものであってもよい。
【００１４】
第二の金属膜は、第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を少なくとも一種含むことができる。
【００１５】
第二の金属膜は、第一の金属膜を主として構成する金属および異種元素の合金により構成することができる。第一の金属膜を主として構成する金属が銅の場合、異種元素は、Ａｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｐｔ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の元素を含むことができる。第一の金属膜および第二の金属膜を形成後に熱処理を行うことにより、凹部内部において、第二の金属膜に含まれる異種元素を第一の金属膜中に均一に拡散することができる。これにより、第一の金属膜および第二の金属膜が合金により構成されることになるので、これらの金属膜の強度を高めることができる。
【００１６】
また、凹部の他の部分が第二の金属膜で埋め込まれているので、熱処理の温度を低くしたり、熱処理時間を短くしても、第一の金属膜中に異種元素を均一に拡散することができる。そのため、そのため、たとえば層間絶縁膜等として、耐熱性の低い材料を用いた場合であっても、半導体装置を安定的に製造することができる。このような層間絶縁膜としては、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ（ｓｐｉｎ　ｏｎ　ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ　ｏｘｉｄｅ）、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等の低誘電率材料を用いることができる。特に、層間絶縁膜としてＨＳＱを用いた場合、ＨＳＱの熱膨張係数は銅の熱膨張係数とほぼ同じなので、この観点からも、接続プラグおよび配線のストレスマイグレーションを軽減することができる。
【００１７】
なお、本明細書における「合金」とは、２種以上の金属元素を融解・凝固させたものを意味し、金属元素のほかに非金属または半金属元素を含むものも合金とよぶものとする。また、合金の組織状態としては成分元素の混ざり方から固溶体や金属間化合物をつくる場合とそれらの混合物をなす場合がある。すなわち、本明細書では、固溶限以上の成分を添加したものも「合金」と称するものとする（化学大事典、東京化学同人発行）。
【００１８】
異種元素としてＢｅ、Ｍｇ、Ｚｎ、Ｐｄ、Ａｇ、Ｃｄ、Ａｕ、ＰｔまたはＨｇを用いた場合、銅含有金属膜の抵抗上昇率を抑えることができる。異種元素としてＺｒまたはＴｉを用いた場合、たとえば絶縁膜やバリアメタル膜等と金属膜との密着性を向上することができる。異種元素としてＭｇ、Ｓｎ、Ｚｎ、Ｃｄ等、銅よりも酸化還元電位の低い金属を用いた場合、金属膜表面の腐食を阻止することができる。
【００１９】
第二の金属膜における異種元素の含有率の上限は特にないが、後に説明するように、熱処理により、第一の金属膜および第二の金属膜の表面における面方位を略均一にしたり、グレインサイズを大きくしたりするためには、第二の金属膜を構成する金属全体に対する含有率が、５ａｔｏｍｉｃ％以下であるのが好ましい。
【００２０】
ここで、第一の金属膜は、めっき法またはプラズマＣＶＤ法等により形成することができる。熱処理は、アルゴンまたは窒素などの不活性ガス雰囲気中で行うことができる。
【００２１】
この方法は、凹部の外部に形成された第一の金属膜および第二の金属膜を除去する工程をさらに含むことができる。
【００２２】
この方法において、凹部は配線溝であって、第一の金属膜および第二の金属膜は配線を構成することができる。
【００２３】
熱処理する工程において、第一の金属膜および第二の金属膜の表面における面方位を略均一に形成することができる。
【００２４】
熱処理する工程において、第一の金属膜および第二の金属膜の平均グレインサイズを１μｍ以上に形成することができる。
【００２５】
熱処理する工程において、第一の金属膜および第二の金属膜の表面における面方位を（２００）に形成することができる。
【００２６】
本発明によれば、半導体基板上に、第一の金属膜を形成する工程と、第一の金属膜を覆うように、第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を含む第二の金属膜を形成する工程と、第一の金属膜および第二の金属膜を熱処理して第一の金属膜および第二の金属膜により構成され、表面における面方位が略均一な異種元素拡散金属膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００２７】
面方位が略均一とは、Ｘ線解析法により、少なくとも９０％以上のものが同じ面方位であることをいう。金属膜表面における面方位が相違すると、空洞化の原因となる。たとえば、第一の金属膜をめっき法により形成した場合、（１１１）や（５１１）等、グレインごとに表面の面方位が相違し、第一の金属膜表面に様々な面が露出しやすく、空洞化が生じやすくなる。本発明の方法によれば、異種元素拡散金属膜の表面における面方位を略均一にすることができ、空洞化を低減することができるので、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００２８】
本発明によれば、半導体基板上に、第一の金属膜を形成する工程と、第一の金属膜を覆うように、第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を含む第二の金属膜を形成する工程と、第一の金属膜および第二の金属膜を熱処理して第一の金属膜および第二の金属膜により構成され、平均グレインサイズが１μｍ以上の異種元素拡散金属膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００２９】
異種元素拡散金属膜の平均グレインサイズを１μｍ以上にすることにより、異種元素拡散金属膜表面のグレインのバウンダリーの数を低減することができる。ここで、グレインサイズとは、各グレインの長軸と短軸の平均値から求められ、平均グレインサイズとは、各グレインサイズの数平均のことである。これにより、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００３０】
異種元素拡散金属膜を形成する工程において、異種元素拡散金属膜の表面における面方位を（２００）に形成することができる。ここで、面方位が（２００）とは、異種元素拡散金属膜の表面における面方位が（２００）のものが主成分であることをいう。異種元素拡散金属膜の表面における面方位を熱的に安定な（２００）配向にすることにより、異種元素拡散金属膜の面方位を揃えることができ、空洞化を低減することができる。これにより、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００３１】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、絶縁膜に第一の配線溝および第一の配線溝よりも幅の狭い第二の配線溝を形成する工程と、第一の配線溝の内部の一部および第二の配線溝の内部全体を埋め込むように、第一の金属膜を形成する工程と、第一の配線溝の内部の他の部分を埋め込むとともに、第一の金属膜を覆うように第二の金属膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。この方法は、第一の金属膜および第二の金属膜を熱処理する工程をさらに含むことができる。ここで、半導体装置の製造方法は、複数の第一の配線溝および複数の第二の配線溝を形成する工程を含むことができるが、第一の金属膜を形成する工程において、各第一の配線溝の内部の一部分が第一の金属膜により埋め込まれ、各第二の配線溝の内部全体が第一の金属膜により埋め込まれる。また、第二の金属膜を形成する工程において、各第一の配線溝の内部の他の部分が第二の金属膜により埋め込まれる。
【００３２】
この方法によれば、配線溝の幅の広い第一の配線溝において、第二の金属膜を構成する金属を第一の金属膜中に拡散させた構成の配線と、配線溝の幅の狭い第二の配線溝において、第二の金属膜を構成する金属を第一の金属膜の上面一部のみに拡散させた構成の配線とを同時に形成することができる。
【００３３】
第二の金属膜は、第一の金属膜を主として構成する金属とは異なる異種元素を含むことができる。この方法によれば、第一の配線溝において、異種元素を全体に拡散させた構成の配線と、第二の配線溝において、異種元素を上部のみに拡散させた構成の配線とを同時に形成することができる。これにより、低抵抗化が望まれる細幅配線の抵抗を低く抑えつつ、ストレスマイグレーションが生じやすい太幅配線のストレスマイグレーション耐性を向上することができる。
【００３４】
第一の金属膜を形成する工程において、第一の金属膜をめっき法を用いて形成することができる。第一の金属膜を形成する工程は、スパッタリング法によりシード金属膜を形成する工程と、シード金属膜を覆うように、めっき法によりめっき金属膜を形成する工程とを含むことができる。この場合、シード金属膜およびめっき金属膜により、第一の金属膜が構成される。この方法は、めっき法を用いて形成された第一の金属膜をアニールする工程を含むことができる。これにより、めっき金属膜中のグレインが成長し、めっき金属膜を低抵抗化することができる。
【００３５】
第一の金属膜を形成する工程は、半導体基板上にスパッタリング法により第一の金属膜を主として構成する金属および異種元素を含むシード金属膜を形成する工程と、シード金属膜を覆うように、めっき法により第一の金属膜を主として構成する金属を含むめっき金属膜を形成する工程と、を含むことができる。
【００３６】
この方法によれば、シード金属膜に含まれる異種元素をめっき金属膜中に拡散することができる。第二の金属膜にも異種元素が含まれる場合、めっき金属膜には上下から異種元素が拡散するので、熱処理の温度を低くしたり、熱処理時間を短くしても、第一の金属膜中に異種元素を均一に拡散することができる。そのため、たとえば層間絶縁膜等として、耐熱性の低い材料を用いた場合であっても、半導体装置を安定的に製造することができる。
【００３７】
第二の金属膜を形成する工程において、スパッタリング法により第二の金属膜を形成することができる。スパッタリング法を用いることにより、第二の金属膜を種々の元素により構成することができる。また、第二の金属膜を構成する元素の濃度を適宜制御することもできる。さらに、第二の金属膜が異種元素を含む場合、スパッタリング法により第二の金属膜を形成することにより、第一の金属膜を構成する金属との析出電位の差により金属が溶出するという問題が生じることもなく、後の熱処理により、第一の金属膜中に異種元素を均一に拡散することができる。
【００３８】
第二の金属膜を形成する工程において、半導体基板にバイアスを印加するバイアススパッタリング法により第二の金属膜を形成することができる。
【００３９】
バイアススパッタリング法は、半導体基板にＲＦ（高周波）バイアスまたはＤＣ（直流）バイアスを印加することにより行うことができる。このとき、半導体基板に印加するイオン照射エネルギ（プラズマポテンシャル＋自己バイアス）は、高バイアス、たとえば８０ｅＶ以上、好ましくは２００ｅＶ以上とすることができる。第二の金属膜をこのようなバイアススパッタリング法で形成することにより、その後の熱処理により、第一の金属膜および第二の金属膜の面方位を略均一にすることができるとともに、これらの金属膜の平均グレインサイズを１μｍ以上にすることができる。
【００４０】
第二の金属膜を形成する工程において、第二の金属膜の平坦部における膜厚を第一の金属膜の平坦部における膜厚よりも厚く形成することができる。第二の金属膜は、熱処理後に第一の金属膜とともに、配線、プラグ、またはパッドを構成することもできるが、第一の金属膜中に異種元素を拡散させる役割をも果たす。また、上述したように、第二の金属膜を、バイアススパッタリング法を用いて、第二の金属膜の平坦部における膜厚が第一の金属膜のものよりも厚くなるように形成することにより、熱処理時に第二の金属膜および第一の金属膜の表面における面方位を略均一にして異種元素拡散金属膜を形成することができる。そのため、第二の金属膜を形成する工程において、第二の金属膜を最終的に必要な膜厚以上の厚さに形成し、異種元素拡散金属膜を形成した後に、不要な部分の異種元素拡散金属膜を除去することができる。
【００４１】
本発明によれば、半導体基板上に、第一の金属膜を形成する工程と、第一の金属膜を覆うように、第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を含む第二の金属膜を形成する工程と、第一の金属膜および第二の金属膜を熱処理して第一の金属膜および第二の金属膜により構成される異種元素拡散金属膜を形成する工程と、異種元素拡散金属膜の上部の一部を除去する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００４２】
第二の金属膜は、第一の金属膜を主として構成する金属および異種元素の合金により構成することができる。第一の金属膜および第二の金属膜を形成後に熱処理を行うことにより、第二の金属膜に含まれる異種元素を第一の金属膜中に均一に拡散することができ、異種元素拡散金属膜を合金により構成することができる。これにより、異種元素拡散金属膜の強度を高めることができる。
【００４３】
この方法において、除去する工程は、第二の金属膜を形成する工程において形成された第二の金属膜の平坦部における膜厚よりも厚く異種元素拡散金属膜を除去することができる。
【００４４】
第一の金属膜は、銅を主として含むことができる。異種元素拡散金属膜は、配線、プラグまたはパッドを構成することができる。図１（ｂ）に示したような空洞１２２は、下層配線１２１ａのグレインのバウンダリー近傍に接続プラグが形成された場合に生じやすく、たとえば接続プラグがバウンダリーではない部分に形成された場合、その周辺には生じにくい。また、接続プラグがバウンダリー近傍に形成された場合であっても、空洞は必ずしも接続プラグ直下ではなく、バウンダリー部分に発生する。特に、複数のグレインのバウンダリーが複数重なる部分で空洞が生じやすいことが判明している。したがって、本発明の方法を配線に適用することにより、図１（ｂ）に示したような空洞の発生を抑えることができ、ストレスマイグレーション耐性を向上することができる。また、接続プラグやパッドに関しても、表面にグレインのバウンダリーが多数存在すると、ストレスマイグレーションを受けやすくなる。したがって、本発明の方法を接続プラグやパッドに適用すれば、ストレスマイグレーション耐性を向上することができる。
【００４５】
本発明によれば、半導体基板と、該半導体基板上部に形成され、銅および銅とは異なる異種元素を含み、表面における面方位が略均一の異種元素拡散金属膜と、を含むことを特徴とする半導体装置が提供される。
【００４６】
この半導体装置によれば、異種元素拡散金属膜の表面における面方位を略均一にすることができ、空洞化を低減することができるので、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００４７】
本発明によれば、半導体基板と、該半導体基板上部に形成され、銅および銅とは異なる異種元素を含み、平均グレインサイズが１μｍ以上の異種元素拡散金属膜と、を含むことを特徴とする半導体装置が提供される。
【００４８】
この半導体装置によれば、異種元素拡散金属膜表面のグレインのバウンダリーの数を低減することができるので、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００４９】
この半導体装置において、異種元素拡散金属膜の結晶の平均グレインサイズを異種元素拡散金属膜の平均膜厚より大きくすることができる。
【００５０】
この半導体装置によれば、異種元素拡散金属膜の結晶の平均グレインサイズが異種元素拡散金属膜の平均膜厚より大きいので、異種元素拡散金属膜の低抵抗化を図ることができる。また、表面のグレインのバウンダリーの数を低減することができるので、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００５１】
この半導体装置において、異種元素拡散金属膜の表面における面方位を（２００）とすることができる。異種元素拡散金属膜の表面における面方位を熱的に安定な（２００）配向にすることにより、異種元素拡散金属膜の面方位を揃えることができ、空洞化を低減することができる。これにより、異種元素拡散金属膜のストレスマイグレーション耐性を向上することができる。
【００５２】
この半導体装置において、異種元素拡散金属膜は配線を構成し、配線の幅が１μｍ以上とすることができる。
【００５３】
配線の幅が１μｍ以上の比較的に太幅の配線において、配線幅に比してグレインサイズが小さく、配線を構成する金属膜表面に多数のグレインのバウンダリーが存在していたために、ストレスマイグレーションが生じやすかった。本半導体装置によれば、グレインサイズを大きくすることができるので、異種元素拡散金属膜のグレインのバウンダリーの数を低減することができ、配線のストレスマイグレーション耐性を向上することができる。
【００５４】
この半導体装置において、異種元素拡散金属膜は、配線、プラグまたはパッドを構成することができる。この半導体装置において、異種元素拡散金属膜は、めっき法を用いて形成することができる。
【００５５】
本発明によれば、半導体基板と、該半導体基板上に形成された第一の配線と、第一の配線と同一の配線層に設けられ、第一の配線を主として構成する金属により構成された形成された第二の配線と、を含み、第二の配線は第二の配線よりも幅が狭く形成され、第一の配線および第二の配線の表面における面方位が異なることを特徴とする半導体装置が提供される。
【００５６】
この半導体装置において、第二の配線の幅は第一の配線の幅よりも狭く形成され、第一の配線の表面における主たる面方位を（２００）とし、第二の配線の表面における主たる面方位を（１１１）とすることができる。「主たる面方位」とは、最も多い含有率の面方位という意味である。ここで、第一の配線の幅はたとえば１μｍ以上とすることができ、第二の配線の幅はたとえば１μｍより小さくすることができる。
【００５７】
本発明によれば、半導体基板と、該半導体基板上に形成された第一の配線と、第一の配線と同一の配線層に設けられ、第一の配線を主として構成する金属により構成された第二の配線と、を含み、第二の配線は第一の配線よりも幅が狭く形成され、第一の配線は、第一の配線全体に分散された主として構成する金属とは異なる異種元素を含み、第二の配線は、第二の配線の上部表面に形成された異種元素を含むことを特徴とする半導体装置が提供される。
【００５８】
本発明によれば、めっき金属膜により構成された金属配線であって、複数の異種元素を含み、めっき金属膜に含まれるグレインの平均サイズが１μｍ以上であることを特徴とする金属配線が提供される。金属配線の幅を１μｍ以上とすることができる。
【００５９】
本発明によれば、めっき金属膜により構成された金属配線であって、複数の異種元素を含み、めっき金属膜が単一のグレインにより構成されたことを特徴とする金属配線が提供される。金属配線の幅を１μｍ以上とすることができる。
【００６０】
以上、本発明の構成について説明したが、これらを種々変形して用いることも可能である。たとえば、本発明をダマシン法による配線構造に適用した場合、本発明の効果はより顕著となる。以下、そうした態様について説明する。
【００６１】
すなわち、本発明における第一の金属膜、第二の金属膜、および異種元素拡散金属膜は、シングルダマシン法またはデュアルダマシン法により形成することができる。
【００６２】
シングルダマシン法は以下の工程を含む。
（ａ）半導体基板上に、金属膜により構成された第一の配線を形成する工程
（ｂ）第一の配線を覆うように半導体基板の上部全体に第一の層間絶縁膜を形成する工程
（ｃ）第一の層間絶縁膜を選択的に除去して第一の配線の上面に達する接続孔を形成する工程
（ｄ）接続孔の内面を覆うバリアメタル膜を形成した後、接続孔を埋め込むように金属膜を形成する工程
（ｅ）接続孔外部に形成された金属膜を除去して接続プラグを形成する工程
（ｆ）接続プラグを覆うように半導体基板の上部全体に第二の層間絶縁膜を形成する工程
（ｇ）第二の層間絶縁膜を選択的に除去することにより、底面に接続プラグの露出する配線溝を形成する工程
（ｈ）配線溝の内面を覆うバリアメタル膜を形成した後、配線溝を埋め込むように金属膜を形成する工程
（ｉ）配線溝外部に形成された金属膜を除去することにより第二の配線を形成する工程
【００６３】
このプロセスにおいて、金属膜の全部または一部を本発明における「第一の金属膜」、「第二の金属膜」または「異種元素拡散金属膜」として、本発明に係る半導体装置およびその製造方法を適用することができる。ここで、上記（ａ）〜（ｉ）の工程の一部を適宜省略することもできる。
【００６４】
デュアルダマシン法は以下の工程を含む。
（ａ）半導体基板上に、金属膜により構成された第一の配線を形成する工程
（ｂ）第一の配線を覆うように半導体基板の上部全体に第一の層間絶縁膜を形成する工程
（ｃ）第一の層間絶縁膜を選択的に除去して第一の配線の上面に達する接続孔と、この接続孔の上部に接続する配線溝を形成する工程
（ｄ）接続孔および配線溝の内面を覆うバリアメタル膜を形成した後、接続孔および配線溝を埋め込むように金属膜を形成する工程
（ｅ）配線溝外部に形成された金属膜を除去することにより第二の配線を形成する工程
【００６５】
このプロセスにおいて、金属膜の全部または一部を本発明における「第一の金属膜」、「第二の金属膜」または「異種元素拡散金属膜」として、本発明に係る半導体装置およびその製造方法を適用することができる。ここで、上記（ａ）〜（ｅ）の工程の一部を適宜省略することもできる。
【００６６】
以上のシングルダマシン法またはデュアルダマシン法のプロセスにおいて、第一の層間絶縁膜を形成する工程の前に、第一の配線上にＳｉＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＯＦ、ＳｉＯＣまたはＳｉＯＮにより構成された拡散防止膜を形成する工程をさらに含み、接続孔を形成する工程は、第一の層間絶縁膜および拡散防止膜を選択的に除去して接続孔を形成することができる。このように、拡散防止膜を低誘電率材料により形成することにより、半導体装置の特性を向上させることができる。
【００６７】
以上のシングルダマシン法またはデュアルダマシン法のプロセスにおいて、バリアメタル膜は、たとえばＴｉ、Ｗ、Ｔａ等の高融点金属を含む。好ましいバリアメタル膜としては、たとえば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ等が例示される。特に、ＴａＮおよびＴａが積層したタンタル系バリアメタルが好ましく用いられる。バリアメタル膜は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００６８】
以上のようなダマシンプロセスにより形成された配線構造は、
半導体基板と、
この半導体基板上に形成された第一の配線と、
この第一の配線に接続して設けられた接続プラグと、
この接続プラグに接続して設けられた第二の配線と、を含む構成を有する。
【００６９】
この半導体装置において、第一および第二の配線、接続プラグの全部または一部を、本発明における「第一の金属膜」、「第二の金属膜」または「異種元素拡散金属膜」として本発明を適用することができる。
【００７０】
また、本発明は以下のような半導体装置の検査用電極パッドに適用することもできる。
半導体基板と、
半導体基板上に設けられた配線層と、
前記配線層上に設けられた検査用電極パッドと、を含む半導体装置。
この半導体装置において、配線層、電極パッドの全部または一部を、本発明における「第一の金属膜」、「第二の金属膜」または「異種元素拡散金属膜」として本発明を適用することができる。
【００７１】
本発明によれば、半導体基板と、該半導体基板上部に形成され、表面における面方位が略均一の銅含有金属膜と、を含むことを特徴とする半導体装置が提供される。
【００７２】
本発明によれば、半導体基板と、該半導体基板上部に形成され、平均グレインサイズが１μｍ以上の銅含有金属膜と、を含むことを特徴とする半導体装置が提供される。
【００７３】
この半導体装置によれば、銅含有金属膜表面のグレインのバウンダリーの数を低減することができるので、銅含有金属膜のストレスマイグレーション耐性を向上することができる。
【００７４】
本発明によれば、半導体基板と、該半導体基板上部に形成された銅含有金属膜と、を含み、銅含有金属膜の結晶の平均グレインサイズが銅含有金属膜の平均膜厚より大きいことを特徴とする半導体装置が提供される。
【００７５】
この半導体装置によれば、銅含有金属膜の結晶の平均グレインサイズが銅含有金属膜の平均膜厚より大きいので、銅含有金属膜の低抵抗化を図ることができる。また、表面のグレインのバウンダリーの数を低減することができるので、銅含有金属膜のストレスマイグレーション耐性を向上することができる。
【００７６】
この半導体装置において、銅含有金属膜の表面における面方位が（２００）とすることができる。
【００７７】
この半導体装置において、銅含有金属膜は配線を構成し、配線の幅が１μｍ以上とすることができる。
【００７８】
配線の幅が１μｍ以上の比較的に太幅の配線において、従来の銅配線では、配線幅に比して結晶の粒子径が小さく、銅膜表面に多数のグレインのバウンダリーが存在していたために、ストレスマイグレーションが生じやすかった。本半導体装置によれば、グレインの粒子径を大きくすることができるので、銅含有金属膜表面のグレインのバウンダリーの数を低減することができ、配線のストレスマイグレーション耐性を向上することができる。
【００７９】
この半導体装置において、銅含有金属膜は、配線、プラグまたはパッドを構成することができる。
【００８０】
本発明によれば、銅含有めっき膜により構成された金属配線であって、銅含有めっき膜に含まれるグレインの平均サイズが１μｍ以上であることを特徴とする金属配線が提供される。金属配線の幅は、１μｍ以上とすることができる。
【００８１】
本発明によれば、銅含有めっき膜により構成された金属配線であって、銅含有めっき膜が単一のグレインにより構成されたことを特徴とする金属配線が提供される。金属配線の幅は、１μｍ以上とすることができる。
【００８２】
【発明の実施の形態】
図２は、本発明に係る半導体装置の一例を示す断面図である。シリコン基板１００上に、ゲート電極１０２、拡散層１０４等からなるＭＯＳトランジスタが形成されている。このＭＯＳトランジスタを埋め込むように絶縁膜１０６が形成されている。絶縁膜１０６中には、拡散層１０４と接続する接続プラグ１０８が設けられており、その上部に第一の銅含有金属配線２２ａ、接続プラグ２８および第二の銅含有金属配線２２ｂが順に形成されている。これらの銅配線を含む層の上部には、同様の構成からなる銅配線層が積層され、最上部にはパッシベーション膜１１４が設けられている。なお、第一の銅含有金属配線２２ａは、シリコン基板１００上に形成された素子等と電気的に接続されている。また、以下に説明する第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂは、図２に示した半導体装置のどの層に設けられたものであってもよい。図２の点線囲み部１１６の配線構造を例にとって、本発明の実施の形態を説明する。
【００８３】
（第一の実施の形態）
本実施の形態では、本発明をシングルダマシン法による配線に適用した例について図３から図５を参照して説明する。
まず、シリコン基板（不図示）上の絶縁膜１０６の上に、第一のＳｉＣＮ膜１２（膜厚約７０ｎｍ）および第一のＨＳＱ膜１４ａ（膜厚約３００ｎｍ）を成膜し、その上に、所定形状にパターニングされたレジスト膜（不図示）を設け、第一のＳｉＣＮ膜１２および第一のＨＳＱ膜１４ａを段階的にエッチングすることにより配線溝を形成する（図３（ａ））。
【００８４】
次いで、スパッタリング法および反応性スパッタリング法により、基板全面にＴａおよびＴａＮが積層したタンタル系バリアメタル膜２４ａ（Ｔａの膜厚約２０ｎｍ、ＴａＮの膜厚約１０ｎｍ）を形成する（図３（ｂ））。
【００８５】
その後、タンタル系バリアメタル膜２４ａ上にシード銅含有金属膜６０（約１００ｎｍ）をスパッタリング法により形成する。シード銅含有金属膜６０は、銅のみで構成することもできるが、後述するバイアススパッタ銅含有金属膜６４と同様の異種元素を含むこともできる。異種元素としては、後に詳述するが、たとえばＡｇ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、Ｐｔ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の元素が例示される。
【００８６】
次に、電解めっき法によりシード銅含有金属膜６０上にめっき銅膜６２（平坦部の膜厚約２００ｎｍ）を形成する（図３（ｃ））。ここでのめっき液は、たとえば硫酸銅水溶液など通常の銅めっき液を用いることができるが、シード銅含有金属膜６０または後述するバイアススパッタ銅含有金属膜６４が異種元素として銀を含む場合、塩化物イオンを含まないめっき液とすることが好ましい。この場合、たとえば、通常の硫酸銅水溶液から塩化物イオンを除去したものや、ピロリン酸銅めっき液、エチレンジアミン銅めっき液などが好ましく用いられる。こうすることにより、後の工程でめっき銅膜６２中の塩化物イオンと銀が反応して析出することを防止することができ、第一の銅含有金属配線２２ａを安定的に形成することができる。めっき銅膜６２は、たとえば、基板を液温約２５℃のめっき液に浸漬することにより形成することができる。
【００８７】
このとき、めっき銅膜６２は、（１１１）配向を有する。ここで、シード銅含有金属膜６０とめっき銅膜６２との合計膜厚をｔ１とする。めっき銅膜６２は、配線溝が埋め込まれない程度の厚さに形成されるのが好ましい。クリーニングチャンバにて室温のＡｒ／Ｈ２プラズマにより、めっき銅膜６２表面の酸化銅をスパッタリング及び還元する。そのまま大気中に曝さずに、銅含有金属スパッタチャンバにて、基板にＲＦ（高周波）バイアスまたはＤＣ（直流）バイアスを印加したバイアススパッタリング法によりめっき銅膜６２上に、配線溝を埋め込むようにバイアススパッタ銅含有金属膜６４（平坦部の膜厚約１０００ｎｍ）を形成する（図３（ｄ））。
【００８８】
ここで、バイアススパッタ銅含有金属膜６４は、上述したシード銅含有金属膜６０と同様、銅のみで構成することもできるが、異種元素として、たとえばＡｇ、Ｂｅ、Ｍｇ、Ｚｎ、Ｐｄ、Ｃｄ、Ａｕ、Ｈｇ、またはＰｔから選択される一または二以上の金属元素を含むことができる。これらの金属元素は、銅膜中に拡散された場合であっても、銅膜の抵抗上昇率を抑えることができるので、第一の銅含有金属配線２２ａの低抵抗化を図ることができる。さらに、第一の銅含有金属配線２２ａを銅とこれらの合金により構成することによって、第一の銅含有金属配線２２ａのストレスマイグレーション耐性を向上することができる。また、バイアススパッタ銅含有金属膜６４は、異種元素として、Ｚｒおよび／またはＴｉを含むことができる。これらの金属元素を銅膜に拡散させることにより、絶縁膜やバリアメタル膜等と第一の銅含有金属配線２２ａと銅膜との密着性を向上することができる。また、異種元素としてＭｇ、Ｓｎ、Ｚｎ、Ｃｄ等、銅よりも酸化還元電位の低い金属を用いた場合、金属膜表面の腐食を阻止することができる。さらに、バイアススパッタ銅含有金属膜６４は、Ｗ、Ｓｉ、または、Ｓｎから選択される一又は二以上の元素を含むこともできる。なお、バイアススパッタ銅含有金属膜６４は、以上に例示した異種元素を種々組み合わせて含むことができる。バイアススパッタ銅含有金属膜６４における異種元素の含有率の上限は特にないが、後に説明するように、熱処理により、表面における面方位が略均一で、かつ、グレインサイズの大きい銅含有金属膜６６ａを形成するためには、バイアススパッタ銅含有金属膜６４を構成する金属全体に対する含有率が、５ａｔｏｍｉｃ％以下であるのが好ましい。なお、異種元素が銀である場合の原子基準および質量基準の関係は、たとえば銀含有率０．９ａｔｏｍｉｃ％が１．５質量％に相当する関係となっている。
【００８９】
バイアススパッタ銅含有金属膜６４は、スパッタ成長表面をアルゴンイオンで照射しながら形成する。このとき、シリコン基板に印加するイオン照射エネルギ（プラズマポテンシャル＋自己バイアス）は、８０ｅＶ以上、好ましくは２００ｅＶ以上とする。成膜中のプラズマ照射による温度上昇を防ぐために、基板温度を−５℃に設定する。また、バイアススパッタ銅含有金属膜６４の膜厚ｔ２が上述のｔ１よりも大きくなるようにバイアススパッタ銅含有金属膜６４を形成する。また、ｔ１とｔ２の合計膜厚は、１μｍ以上であるのが好ましい。これにより、後の熱処理工程で、シード銅含有金属膜６０、めっき銅膜６２、バイアススパッタ銅含有金属膜６４の表面における面方位を略均一にすることができ、グレインサイズを大きくすることができるからである。
【００９０】
以上のようにして、シード銅含有金属膜６０、めっき銅膜６２、バイアススパッタ銅含有金属膜６４を形成した基板について、アルゴンまたは窒素等の不活性ガス雰囲気中で熱処理を行う。この熱処理は、たとえば２００℃以上５００℃以下の温度範囲で、３０分程度行うことができる。この熱処理により、バイアススパッタ銅含有金属膜６４、めっき銅膜６２、およびシード銅含有金属膜６０の結晶配向性が熱的に安定な（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜６６ａが形成される（図３（ｅ））。また、シード銅含有金属膜６０および／またはバイアススパッタ銅含有金属膜６４が異種元素を含んでいる場合、この熱処理により、その異種元素がめっき銅膜６２中に拡散するので、銅含有金属膜６６ａ中に異種元素を均一に拡散することができる。
【００９１】
次に、配線溝外部に形成された不要な銅含有金属膜６６ａおよびタンタル系バリアメタル膜２４ａを化学的機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により除去し、配線溝内部にのみ銅含有金属膜６６ａ等を残すようにして第一の銅含有金属配線２２ａを形成する。（図３（ｆ））。
【００９２】
本実施の形態において、銅含有金属膜６６ａは数１００μｍの巨大なグレインを有するので、第一の銅含有金属配線２２ａの表面にはグレインのバウンダリーがほとんど生じなくなる。そのため、空洞が生じにくくなる。さらに、銅含有金属膜６６ａは、銅と異種元素との合金により構成されることになるので、第一の銅含有金属配線２２ａの強度を向上することができる。また、上記のような熱処理を行うことにより、第一の銅含有金属配線２２ａの抵抗値が熱処理前よりも低下するという効果も生じる。
【００９３】
その後、第二のＳｉＣＮ膜１６（膜厚約７０ｎｍ）、シリコン酸化膜１８（膜厚約３５０ｎｍ）を成膜する（図４（ａ））。
【００９４】
つづいて、リソグラフィ法を用いて、シリコン酸化膜１８を第二のＳｉＣＮ膜１６が露出するまでエッチングし、その後、エッチングガスを代えて第二のＳｉＣＮ膜１６をエッチングして第一の銅含有金属配線２２ａの上面を露出させる。これにより、図４（ｂ）に示すように、接続孔４０が形成される。
【００９５】
その後、接続孔４０内部を埋め込むように、タンタル系バリアメタル膜３０を形成する（図４（ｃ））。続いて、タンタル系バリアメタル膜３０上に第一の銅含有金属配線２２ａと同様に、スパッタリング法によりシード銅含有金属膜７０、および電解めっき法によりめっき銅膜７２を形成する（平坦部の厚さ約２００ｎｍ）（図４（ｄ））。次いで、めっき銅膜７２上にバイアススパッタ銅含有金属膜７４（平坦部の厚さ約１０００ｎｍ）を形成する（図４（ｅ））。バイアススパッタ銅含有金属膜７４は、第一の銅含有金属配線２２ａにおいてバイアススパッタ銅含有金属膜６４を形成したのと同様に形成する。このとき、バイアススパッタ銅含有金属膜７４の膜厚ｔ４がシード銅含有金属膜７０およびめっき銅膜７２の合計膜厚ｔ３よりも大きくなるようにする。
【００９６】
その後、シード銅含有金属膜７０、めっき銅膜７２、およびバイアススパッタ銅含有金属膜７４を形成した基板を熱処理する。この熱処理により、バイアススパッタ銅含有金属膜７４、めっき銅膜７２、およびシード銅含有金属膜７０の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜７６が形成される（図４（ｆ））。また、シード銅含有金属膜７０および／またはバイアススパッタ銅含有金属膜７４が異種元素を含んでいる場合、この熱処理により、その異種元素がめっき銅膜７２中に拡散するので、銅含有金属膜７６中に異種元素を均一に拡散することができる。続いて、ＣＭＰによる平坦化を行い、接続プラグ２８を形成した（図４（ｇ））。
【００９７】
つづいて、接続プラグ２８上部に第三のＳｉＣＮ膜２０（膜厚約７０ｎｍ）、第二のＨＳＱ膜１４ｂ（膜厚約３００ｎｍ）を成膜後、ドライエッチングにより配線溝（不図示）を形成し、その内部を埋め込むように、タンタル系バリアメタル膜２４ｂおよび銅含有金属膜６６ｂをこの順で形成する。銅含有金属膜６６ｂは、第一の銅含有金属配線２２ａの銅含有金属膜６６ａと同様に成膜する。その後、ＣＭＰによる平坦化を行い、第二の銅含有金属配線２２ｂを形成する。以上のようにして、図５に示す配線構造が形成される。この後、上述した工程を繰り返すことにより、図２に示したような３層以上の多層配線構造の半導体装置を形成することができる。
【００９８】
以上のようにして構成した配線構造は、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂが、それぞれ表面における面方位が略均一で、グレインサイズが大きい銅含有金属膜６６ａ、７６、および６６ｂにより構成されるので、ストレスマイグレーション耐性を向上することができる。このような構成によりストレスマイグレーション耐性が向上するのは、第一に、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂ表面におけるグレインのバウンダリーの数を低減することができるからである。また、第二に、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂが、銅および異種元素を含む合金により構成されるからである。
【００９９】
以上説明した本実施の形態における配線構造の第一の銅含有金属配線２２ａにおいて、シード銅含有金属膜６０およびバイアススパッタ銅含有金属膜６４を銀の含有率が０．２％の銀銅合金により構成したものを製造し、銅含有金属膜６６ａにおける銀の濃度をＳＩＭＳ（二次イオン質量分析法）で確認したところ、銅含有金属膜６６ａの厚み方向において、銀が均一に拡散されていることが確認できた。
【０１００】
なお、以上の実施の形態において、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂともに本発明の方法を適用する例を説明したが、本発明は第一の銅含有金属配線２２ａのみ、または接続プラグ２８のみに適用することもできる。
【０１０１】
（第二の実施の形態）
本実施の形態において、第一の銅含有金属配線２２ａ、接続プラグ２８，および第二の銅含有金属配線２２ｂを形成する際に、シード銅含有金属膜６０およびめっき銅膜６２を形成する代わりに、プラズマＣＶＤ法によりＣＶＤ銅膜６８を形成する点で第一の実施の形態と異なる。
【０１０２】
本実施の形態について、図６および図７を参照して説明する。タンタル系バリアメタル膜２４ａを形成した後、プラズマＣＶＤ法により、ＣＶＤ銅膜６８（平坦部の膜厚約２００ｎｍ）を形成する（図６（ａ））。このとき、ＣＶＤ銅膜６８の結晶配向性は（１１１）である。ＣＶＤ銅膜６８は、配線溝が埋め込まれない程度の厚さに形成されるのが好ましい。
【０１０３】
その後、第一の実施の形態と同様に、クリーニングチャンバにて室温のＡｒ／Ｈ２プラズマにより、ＣＶＤ銅膜６８表面の酸化銅をスパッタリング及び還元する。そのまま大気中に曝さずに、銅含有金属スパッタチャンバにて、基板にＲＦ（高周波）バイアスまたはＤＣ（直流）バイアスを印加したバイアススパッタリング法により、ＣＶＤ銅膜６８上にバイアススパッタ銅含有金属膜６４（平坦部の膜厚約１０００ｎｍ）を形成する（図６（ｂ））。ここで、バイアススパッタ銅含有金属膜６４は、第一の実施の形態と同様、異種元素を含むことができる。スパッタリングの条件は第一の実施の形態と同様である。また、本実施の形態においても、第一の実施の形態と同様に、バイアススパッタ銅含有金属膜６４の膜厚ｔ６がＣＶＤ銅膜６８の膜厚ｔ５より大きくなるようにバイアススパッタ銅含有金属膜６４を形成する。また、ｔ５とｔ６の合計膜厚は、１μｍ以上であるのが好ましい。
【０１０４】
次に、アルゴンまたは窒素等の不活性ガス雰囲気中で熱処理を行う。この熱処理は、たとえば２００℃以上５００℃以下の温度範囲で、３０分程度行うことができる。この熱処理により、バイアススパッタ銅含有金属膜６４およびＣＶＤ銅膜６８の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜６６ａが形成される（図６（ｃ））。
【０１０５】
次に、配線溝外部に形成された不要な銅含有金属膜６６ａおよびタンタル系バリアメタル膜２４ａをＣＭＰにより除去し、配線溝内部にのみ銅含有金属膜６６ａ等を残すようにして第一の銅含有金属配線２２ａを形成する。（図６（ｄ））。また、バイアススパッタ銅含有金属膜６４が異種元素を含んでいる場合、この熱処理により、その異種元素がＣＶＤ銅膜６８中に拡散するので、銅含有金属膜６６ａ中に異種元素を均一に拡散することができる。
【０１０６】
その後、第二のＳｉＣＮ膜１６（膜厚約７０ｎｍ）、シリコン酸化膜１８（膜厚約３５０ｎｍ）を成膜する（図７（ａ））。
【０１０７】
つづいて、リソグラフィ法を用いて、シリコン酸化膜１８を第二のＳｉＣＮ膜１６が露出するまでエッチングし、その後、エッチングガスを代えて第二のＳｉＣＮ膜１６をエッチングして第一の銅含有金属配線２２ａの上面を露出させる。これにより、図７（ｂ）に示すように、接続孔４０が形成される。
【０１０８】
その後、接続孔４０内部を埋め込むように、タンタル系バリアメタル膜３０を形成する（図７（ｃ））。続いて、タンタル系バリアメタル膜３０上に第一の銅含有金属配線２２ａと同様に、プラズマＣＶＤ法により、ＣＶＤ銅膜７８を形成する（平坦部の厚さ約２００ｎｍ）（図７（ｄ））。次いで、ＣＶＤ銅膜７８上にバイアススパッタ銅含有金属膜７４（平坦部の厚さ約１０００ｎｍ）を形成する（図７（ｅ））。バイアススパッタ銅含有金属膜７４は、第一の銅含有金属配線２２ａにおいてバイアススパッタ銅含有金属膜６４を形成したのと同様に形成する。このとき、バイアススパッタ銅含有金属膜７４の膜厚ｔ８がＣＶＤ銅膜７８の膜厚ｔ７よりも大きくなるようにする。
【０１０９】
その後、ＣＶＤ銅膜７８、およびバイアススパッタ銅含有金属膜７４を形成した基板を熱処理する。この熱処理により、バイアススパッタ銅含有金属膜７４、およびＣＶＤ銅膜７８の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜７６が形成される（図７（ｆ））。また、バイアススパッタ銅含有金属膜７４が異種元素を含んでいる場合、この熱処理により、その異種元素がＣＶＤ銅膜７８中に拡散するので、銅含有金属膜７６中に異種元素を均一に拡散することができる。続いて、ＣＭＰによる平坦化を行い、接続プラグ２８を形成する（図７（ｇ））。
【０１１０】
つづいて、接続プラグ２８上部に第三のＳｉＣＮ膜２０（膜厚約７０ｎｍ）、第二のＨＳＱ膜１４ｂ（膜厚約３００ｎｍ）を成膜後、ドライエッチングにより配線溝（不図示）を形成し、その内部を埋め込むように、タンタル系バリアメタル膜２４ｂおよび銅含有金属膜６６ｂをこの順で形成する。銅含有金属膜６６ｂは、第一の銅含有金属配線２２ａの銅含有金属膜６６ａと同様に成膜する。その後、ＣＭＰによる平坦化を行い、第二の銅含有金属配線２２ｂを形成する。以上のようにして、第一の実施の形態で説明したのと同様、図５に示す配線構造が形成される。この後、上述した工程を繰り返すことにより、図１に示したような３層以上の多層配線構造の半導体装置を形成することができる。
【０１１１】
以上のようにして構成した配線構造は、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂが、それぞれ表面における面方位が略均一で、グレインサイズが大きい銅含有金属膜６６ａ、７６、および６６ｂにより構成されるので、ストレスマイグレーション耐性を向上することができる。このような構成によりストレスマイグレーション耐性が向上するのは、第一に、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂ表面におけるグレインのバウンダリーの数を低減することができるからである。また、第二に、第一の銅含有金属配線２２ａ、接続プラグ２８、および第二の銅含有金属配線２２ｂが、銅および異種元素を含む合金により構成されるからである。
【０１１２】
（第三の実施の形態）
本実施の形態において、接続プラグ２８および第二の銅含有金属配線２２ｂをデュアルダマシン法により形成する点で、第一の実施の形態と異なる。図８および図９において、図３から図５に示した第一の実施の形態における構成要素と同様のものには同様の符号を付し、適宜説明を省略する。
【０１１３】
第一の銅含有金属配線２２ａは、第一の実施の形態に関して図３を参照して説明したのと同様に、またはこれ以降に説明する第二の銅含有金属配線２２ｂと同様に形成することができる。
【０１１４】
第一の銅含有金属配線２２ａを形成後（図８（ａ））、第一の銅含有金属配線２２ａ上に、第二のＳｉＣＮ膜１６およびシリコン酸化膜５０を成膜する（図８（ｂ））。つづいて、シリコン酸化膜５０において、リソグラフィ法を用いた段階的なエッチングにより接続プラグ２８用の接続孔５２および配線溝５４を形成する。次に、エッチングガスを代えて第二のＳｉＣＮ膜１６のエッチングを行う（図８（ｃ））。その後、接続孔５２および配線溝５４を含むシリコン酸化膜５０上全面にＴａおよびＴａＮが積層したタンタル系バリアメタル膜５６を形成する（図８（ｄ））。
【０１１５】
次いで、タンタル系バリアメタル膜５６上にシード銅含有金属膜８０（約１００ｎｍ）をスパッタリング法により形成する（図９（ａ））。シード銅含有金属膜８０は、第一の実施の形態におけるシード銅含有金属膜６０と同様、銅のみで構成することもできるが、異種元素を含むこともできる。その後、電解めっき法によりシード銅含有金属膜８０上にめっき銅膜８２（平坦部の膜厚約２００ｎｍ）を形成する（図９（ｂ））。このとき、めっき銅膜８２は、（１１１）配向を有する。シード銅含有金属膜８０とめっき銅膜８２との合計膜厚をｔ９とする。
【０１１６】
クリーニングチャンバにて室温のＡｒ／Ｈ２プラズマにより、めっき銅膜８２表面の酸化銅をスパッタリング及び還元する。そのまま大気中に曝さずに、銅含有金属スパッタチャンバにて、基板にＲＦ（高周波）バイアスまたはＤＣ（直流）バイアスを印加し、スパッタリング法によりめっき銅膜８２上にバイアススパッタ銅含有金属膜８４（平坦部の膜厚約１０００ｎｍ）を形成する（図９（ｃ））。ここで、バイアススパッタ銅含有金属膜８４は、上述した第一の実施の形態におけるバイアススパッタ銅含有金属膜６４と同様、異種元素を含むことができる。バイアススパッタ銅含有金属膜８４は、スパッタ成長表面をアルゴンイオンで照射しながら形成する。このとき、シリコン基板に印加するイオン照射エネルギ（プラズマポテンシャル＋自己バイアス）は、高バイアス、例えば８０ｅＶ以上、好ましくは２００ｅＶ以上とすることができる。成膜中のプラズマ照射による温度上昇を防ぐために、基板温度を−５℃に設定する。また、バイアススパッタ銅含有金属膜８４の膜厚ｔ１０が上述のｔ９よりも大きくなるようにバイアススパッタ銅含有金属膜８４を形成する。また、ｔ９とｔ１０の合計膜厚は、１μｍ以上であるのが好ましい。
【０１１７】
次に、アルゴンまたは窒素等の不活性ガス雰囲気中でアルゴンまたは窒素等の不活性ガス雰囲気中で熱処理を行う。この熱処理は、たとえば２００℃以上５００℃以下の温度範囲で、３０分程度行うことができる。この熱処理により、バイアススパッタ銅含有金属膜８４、めっき銅膜８２、シード銅含有金属膜８０の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜８６が形成される（図９（ｄ））。また、シード銅含有金属膜８０および／またはバイアススパッタ銅含有金属膜８４が異種元素を含んでいる場合、この熱処理により、その異種元素がめっき銅膜８２中に拡散するので、銅含有金属膜８６中に異種元素を均一に拡散することができる。この後、ＣＭＰによる平坦化を行い、接続プラグ２８および第二の銅含有金属配線２２ｂを形成する（図９（ｅ））。
【０１１８】
本実施の形態において、銅含有金属膜８６は数１００μｍの巨大なグレインを有するので、接続プラグ２８および第二の銅含有金属配線２２ｂの表面にはグレインのバウンダリーがほとんど生じなくなる。そのため、空洞が生じにくくなる。さらに、銅含有金属膜８６は、銅と異種元素との合金により構成されることになるので、接続プラグ２８および第二の銅含有金属配線２２ｂの強度を向上することができる。また、上記のような熱処理を行うことにより、接続プラグ２８および第二の銅含有金属配線２２ｂの抵抗値が熱処理前よりも低下するという効果も生じる。
【０１１９】
（第四の実施の形態）
本実施の形態においては、配線幅の異なる二つの配線の製造方法を説明する。以下、図１０を参照して説明する。本実施の形態において、図３から図５を参照して説明した第一の実施の形態と同様の構成要素には同様の符号を付し、適宜説明を省略する。
【０１２０】
まず、シリコン基板（不図示）上の絶縁膜１０６の上に、第一のＳｉＣＮ膜１２および第一のＨＳＱ膜１４ａを成膜し、その上に、所定形状にパターニングされたレジスト膜（不図示）を設け、第一のＳｉＣＮ膜１２および第一のＨＳＱ膜１４ａを段階的にエッチングすることにより第一の配線溝９０および第二の配線溝９１を形成する（図１０（ａ））。ここで、第一の配線溝９０は第二の配線溝９１よりも幅が広く形成される。第一の配線溝９０の幅は、たとえば１μｍ以上とする。また、第二の配線溝９１の幅は、たとえば１μｍより狭くする。
【０１２１】
次いで、スパッタリング法および反応性スパッタリング法により、基板全面にＴａおよびＴａＮが積層したタンタル系バリアメタル膜２４ａ（Ｔａの膜厚約２０ｎｍ、ＴａＮの膜厚約１０ｎｍ）を形成する（図１０（ｂ））。
【０１２２】
その後、タンタル系バリアメタル膜２４ａ上にシード銅含有金属膜６０（約１００ｎｍ）をスパッタリング法により形成する。次に、電解めっき法によりシード銅含有金属膜６０上にめっき銅膜６２（平坦部の膜厚約２００ｎｍ）を形成する（図１０（ｃ））。めっき銅膜６２は、第一の実施の形態と同様に形成することができる。このとき、めっき銅膜６２は、（１１１）配向を有する。また、めっき銅膜６２は、第一の配線溝９０が埋め込まれない程度の厚さに形成される。
【０１２３】
続いて、クリーニングチャンバにて室温のＡｒ／Ｈ２プラズマにより、めっき銅膜６２表面の酸化銅をスパッタリング及び還元する。そのまま大気中に曝さずに、銅含有金属スパッタチャンバにて、基板にＲＦ（高周波）バイアスまたはＤＣ（直流）バイアスを印加したバイアススパッタリング法によりめっき銅膜６２上に、第一の配線溝９０を埋め込むようにバイアススパッタ銅含有金属膜６４を形成する（図１０（ｄ））。バイアススパッタリング法の条件は第一の実施の形態と同様である。ここで、バイアススパッタ銅含有金属膜６４の平坦部における膜厚ｔ１２がシード銅含有金属膜６０およびめっき銅膜６２の平坦部における合計膜厚ｔ１１よりも大きくなるようにバイアススパッタ銅含有金属膜６４を形成する。また、ｔ１１とｔ１２の合計膜厚は、１μｍ以上であるのが好ましい。
【０１２４】
以上のようにして、シード銅含有金属膜６０、めっき銅膜６２、バイアススパッタ銅含有金属膜６４を形成した基板について、アルゴンまたは窒素等の不活性ガス雰囲気中で熱処理を行う。この熱処理は、たとえば２００℃以上５００℃以下の温度範囲で、３０分程度行うことができる。この熱処理により、バイアススパッタ銅含有金属膜６４、めっき銅膜６２、およびシード銅含有金属膜６０の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜６６ａが形成される（図１０（ｅ））。　また、シード銅含有金属膜６０および／またはバイアススパッタ銅含有金属膜６４が異種元素を含んでいる場合、この熱処理により、その異種元素がめっき銅膜６２中に拡散するので、銅含有金属膜６６ａ中に異種元素を均一に拡散することができる。
【０１２５】
次に、第一の配線溝９０および第二の配線溝９１外部に形成された不要な銅含有金属膜６６ａおよびタンタル系バリアメタル膜２４ａをＣＭＰにより除去し、第一の配線溝９０および第二の配線溝９１内部にのみ銅含有金属膜６６ａ等を残すようにして太幅配線９４および細幅配線９６を形成する。（図１０（ｆ））。
【０１２６】
以上の処理により、太幅配線９４および細幅配線９６ともに、表面における面方位が（２００）の銅含有金属膜６６ａにより構成される。また、シード銅含有金属膜６０および／またはバイアススパッタ銅含有金属膜６４が異種元素を含んでいる場合、この熱処理により、その異種元素がめっき銅膜６２中に拡散するので、太幅配線９４および細幅配線９６のいずれにおいても、銅含有金属膜６６ａ中に異種元素を均一に拡散することができる。
【０１２７】
（第五の実施の形態）
本実施の形態においては、第四の実施の形態と同様、配線幅の異なる二つの配線を形成する方法を説明する。本実施の形態においては、バイアススパッタ銅含有金属膜６４の膜厚が第四の実施の形態と異なる。バイアススパッタ銅含有金属膜６４の膜厚を変えることにより、太幅配線９４および細幅配線９６を構成する銅含有金属膜の表面における面方位を異ならせ、また銅含有金属膜が異種元素を含む場合、異種元素の拡散状態を異ならせる。以下、図１０および図１１を参照して説明する。
【０１２８】
まず、第四の実施の形態において図１０（ａ）〜図１０（ｃ）を示して説明したのと同様に、第一の配線溝９０および第二の配線溝９１上にタンタル系バリアメタル膜２４ａを形成した。その後、タンタル系バリアメタル膜２４ａ上に、スパッタリング法によりシード銅含有金属膜６０、続いてその上にめっき銅膜６２を形成する。本実施の形態において、シード銅含有金属膜６０は異種元素を含まないものとすることができる。このとき、めっき銅膜６２は、第一の配線溝９０が埋め込まれない程度の厚さに形成される。
【０１２９】
続いて、クリーニングチャンバにて室温のＡｒ／Ｈ２プラズマにより、めっき銅膜６２表面の酸化銅をスパッタリング及び還元する。そのまま大気中に曝さずに、銅含有金属スパッタチャンバにて、基板にＲＦ（高周波）バイアスまたはＤＣ（直流）バイアスを印加したバイアススパッタリング法によりめっき銅膜６２上に、第一の配線溝９０を埋め込むようにバイアススパッタ銅含有金属膜６４を形成する（図１１（ａ））。スパッタ条件等のバイアススパッタ銅含有金属膜６４の形成方法は第四の実施の形態と同様であるが、バイアススパッタ銅含有金属膜６４の平坦部における膜厚ｔ１３がシード銅含有金属膜６０およびめっき銅膜６２の平坦部における合計膜厚ｔ１１以下となるようにバイアススパッタ銅含有金属膜６４を形成する。ただし、このとき、第一の配線溝９０内部に形成されたバイアススパッタ銅含有金属膜６４の膜厚ｔ１４が、上述の膜厚ｔ１１よりも大きくなるように形成される。
【０１３０】
以上のようにして、シード銅含有金属膜６０、めっき銅膜６２、バイアススパッタ銅含有金属膜６４を形成した基板について、アルゴンまたは窒素等の不活性ガス雰囲気中で２００℃以上５００℃以下の温度範囲で熱処理を行う。この熱処理により、バイアススパッタ銅含有金属膜６４中の異種元素がめっき銅膜６２およびシード銅含有金属膜６０中に拡散して銅含有金属膜６６ａが形成される（図１１（ｂ））。このとき、第一の配線溝９０内部およびその上部におけるバイアススパッタ銅含有金属膜６４、めっき銅膜６２、およびシード銅含有金属膜６０の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインが形成される。ここで、熱処理は５分から１０分の間の比較的短い時間、ランプアニールにより行うことができる。このようにすると、第一の配線溝９０においては、その内部にバイアススパッタ銅含有金属膜６４が埋め込まれているので、短時間の熱処理により異種元素が均一に拡散するが、第二の配線溝９１は、シード銅含有金属膜６０およびめっき銅膜６２により埋め込まれているため、上部のみに異種元素が拡散する。
【０１３１】
次に、第一の配線溝９０および第二の配線溝９１外部に形成された不要な銅含有金属膜６６ａおよびタンタル系バリアメタル膜２４ａをＣＭＰにより除去し、第一の配線溝９０および第二の配線溝９１内部にのみ銅含有金属膜６６ａ等を残すようにして太幅配線９４および細幅配線９６を形成する。（図１１（ｃ））。
【０１３２】
以上の処理により、太幅配線９４は、表面における面方位が（２００）の銅含有金属膜６６ａにより構成される。一方、細幅配線９６は、表面における面方位が（１１１）の銅含有金属膜９８により構成される。また、バイアススパッタ銅含有金属膜６４が異種元素を含んでいる場合、この熱処理により、その異種元素がめっき銅膜６２中に拡散する。太幅配線９４においては、配線全体に異種金属が均一に拡散する。一方、細幅配線９６においては、配線上部にのみ異種元素を拡散することができる。
【０１３３】
このように、本実施の形態においては、ストレスマイグレーション耐性が問題となる太幅配線をグレインサイズが大きく、異種元素が配線全体に拡散された銅含有金属膜により構成することができ、低抵抗化が望まれる細幅配線においては、上部のみに異種元素を拡散することができる。これにより、太幅配線のストレスマイグレーション耐性を向上するとともに細幅配線の配線抵抗を低減することができる。
【０１３４】
（第六の実施の形態）
本実施の形態において、本発明を電極パッドに適用した例を説明する。半導体ウェーハに形成された半導体デバイスの電気的特性検査を行う場合、被測定デバイスに検査用の電極パッドを形成しておき、この電極パッドに探針プローブを接触させ、検査を行う方法が一般的に採用される。以下、図１２および図１３を参照して検査用の電極パッドを形成した半導体装置の製造方法を説明する。
【０１３５】
まず、シリコン基板２１０上に、配線層及び層間絶縁膜等が積層した多層膜２１１を形成する。最上層の層間絶縁膜上に、ＴｉＮ／Ｔｉ膜２１３、Ａｌ配線２１２およびＴｉＮ／Ｔｉ膜２１３が積層した配線層を形成する。次いで、ＳｉＯＮ及びＳｉＯ２を含む２層構造の層間絶縁膜２１４を形成し、配線層表面から開口するビアホール２２２を形成する（図１２（ａ））。
【０１３６】
つづいて層間絶縁膜２１４上に密着Ｔｉ層（またはＴｉＷ層）２１５、銅含有金属膜２１７およびＴｉＷ膜２２１を順次形成した後、ハンダボールの搭載に適した大きさにパターニングし、パッド電極を形成する（図１２（ｂ））。銅含有金属膜２１７は、第一の実施の形態で説明した銅含有金属膜６６ａと同様のプロセスにより形成する。まず、Ｔｉ層（またはＴｉＷ層）２１５上に、シード銅含有金属膜（約１００ｎｍ）をスパッタリング法により形成し、その上にめっき銅膜（平坦部の膜厚約２００ｎｍ）を形成する。次いで、バイアススパッタリング法により、めっき銅膜６２上に、バイアススパッタ銅含有金属膜（平坦部の膜厚約１０００ｎｍ）を形成する。ここで、シード銅含有金属膜は銅のみで構成することもできるが、異種元素としてたとえばＭｇ、Ｓｎ、Ｚｎ、Ｃｄ等、銅よりも酸化還元電位の低い金属から選択される一又は二以上の元素を含むことができる。また、バイアススパッタ銅含有金属膜も前述の異種元素を含むことができる。このようにしてシード銅含有金属膜、めっき銅膜、バイアススパッタ銅含有金属膜を形成した基板について、アルゴンまたは窒素等の不活性ガス雰囲気中で熱処理を行う。この熱処理は、たとえば２００℃以上５００℃以下の温度範囲で、３０分程度行うことができる。この熱処理により、バイアススパッタ銅含有金属膜、めっき銅膜、シード銅含有金属膜の結晶配向性が（２００）に変わり、同時に数１００μｍの巨大なグレインを有する銅含有金属膜２１７が形成される。また、バイアススパッタ銅含有金属膜、および／またはシード銅含有金属膜に含まれる異種元素がめっき銅膜中に拡散するので、銅含有金属膜２１７中に異種元素を均一に拡散することができる。
【０１３７】
次いで、パッド電極を覆うようにポリイミド膜２１８を形成した後、ポリイミド膜２１８をパターニングして開口を設け、パッド電極の一部を露出する（図１２（ｃ））。その後、開口部底部のＴｉＷ膜２２１を、過酸化水素水を用いたウェットエッチングによって除き、図１２（ｄ）に示した構造を得る。
【０１３８】
この状態で半導体ウェーハに形成された半導体デバイスの電気的特性検査が行われる。このとき、銅含有金属膜２１７表面に銅の酸化膜２２３が形成される（図１３（ａ））。その後、開口２１９内にハンダボール２２０が形成される（図１３（ｂ））。
【０１３９】
本実施の形態においては、パッド電極が腐食性の高い異種元素を含む銅含有金属により構成されているので、製造工程中の腐食を防ぐことができる。
【０１４０】
【実施例】
以上の第一の実施の形態に記載した方法で、図１４に示すような２層配線構造を作製し、歩留試験を行った。この２層配線構造は、ビアチェーンとよばれるものであり、第一の銅含有金属配線２２ａが１万本平行に設けられ、これらと直交して、第二の銅含有金属配線２２ｂが１万本平行に設けられている。これらの配線間は２万個の接続プラグ２８により接続されている。図中、半導体基板および層間絶縁膜等は省略している。このビアチェーンの端部２点に所定の電圧を印加すると、図中矢線で示す方向に電流が流れる。これにより、１万本の第一の銅含有金属配線２２ａ、１万本の第二の銅含有金属配線２２ｂおよび２万個の接続プラグ２８を経由する電気抵抗が測定される。
【０１４１】
第一の実施の形態に記載した方法で、銅含有金属膜６６ａ、７６、および６６ａにおける金属全体に対する銀の含有量が０．１％のものを配線構造ａ１、銀を含まないものを配線構造ａ２とする。
【０１４２】
なお、参照として、シード銅含有金属膜６０形成後、めっき法により配線溝を埋め込むようにめっき銅膜を形成した後、アニール処理を行った配線および同様にして形成した接続プラグを含む配線構造についてもビアチェーン抵抗の歩留を測定した。この方法で、配線および接続プラグを構成する金属全体における銀の含有率が０．１％のものを配線構造ａ３、銀を含まないものを配線構造ａ４とする。
【０１４３】
【表１】
Figure 2004040022
【０１４４】
配線構造ａ１〜ａ４について、それぞれビアチェーンの抵抗値の初期値を１００％として試料の抵抗値を相対値として算出した。表中、抵抗値の範囲が示されているが、これは、上記試料を複数用意し、評価の結果、得られた抵抗の範囲を示したものである。数値が高い程、ストレスマイグレーション耐性が高い。
【０１４５】
表１に示すように、めっき法およびバイアススパッタリング法で形成した銅含有金属膜を熱処理し、金属膜表面における結晶の面方位を（２００）にするとともにグレインを大きく成長させた配線構造ａ１およびａ２の歩留は、めっき法で形成した後に熱処理しただけの配線構造ａ３およびａ４に比べて、良好な値を示した。
【０１４６】
また、配線を構成する金属中に異種元素である銀が含まれる配線構造ａ１の歩留は、銅単独の配線構造ａ２に比べて良好な値を示した。以上の結果から、本実施例の結果から、銅含有金属膜表面における面方位を均一にするとともに、銅含有金属膜のグレインを大きくして銅含有金属膜表面のグレインの数を減らすことにより、ストレスマイグレーションをさらに抑制できることが示された。さらに、配線構造を銀等の異種元素を含む銅合金により構成することによって、ストレスマイグレーションを効果的に抑制できることが確認された。
【０１４７】
【発明の効果】
本発明によれば、金属領域を備えた半導体装置において、ＥＭおよびストレスマイグレーション耐性を高め、信頼性を向上させることができる。さらに本発明によれば、こうした半導体装置を安定的に製造できるプロセスが提供される。
【図面の簡単な説明】
【図１】ダマシン法により形成した銅多層配線の断面模式図である。
【図２】本発明に係る半導体装置の一例を示す断面図である。
【図３】図２に示した配線構造の製造方法を示す工程図である。
【図４】図２に示した配線構造の製造方法を示す工程図である。
【図５】図２に示した配線構造の一部を示す図である。
【図６】第二の実施の形態における配線構造の製造方法を示す工程図である。
【図７】第二の実施の形態における配線構造の製造方法を示す工程図である。
【図８】第三の実施の形態における配線構造の製造方法を示す工程図である。
【図９】第三の実施の形態における配線構造の製造方法を示す工程図である。
【図１０】第四の実施の形態における配線構造の製造方法を示す工程図である。
【図１１】第五の実施の形態における配線構造の製造方法を示す工程図である。
【図１２】第六の実施の形態における電極パッドの製造方法を示す工程図である。
【図１３】第六の実施の形態における電極パッドの製造方法を示す工程図である。
【図１４】実施例で評価に用いた２層配線構造の概略図である。
【符号の説明】
１２　第一のＳｉＣＮ膜
１４ａ　第一のＨＳＱ膜
１４ｂ　第二のＨＳＱ膜
１６　第二のＳｉＣＮ膜
１８　シリコン酸化膜
２０　第三のＳｉＣＮ膜
２２ａ　第一の銅含有金属配線
２２ｂ　第二の銅含有金属配線
２４ａ　タンタル系バリアメタル膜
２４ｂ　タンタル系バリアメタル膜
２８　接続プラグ
３０　タンタル系バリアメタル膜
４０　接続孔
５０　シリコン酸化膜
５２　接続孔
５４　配線溝
５６　タンタル系バリアメタル膜
６０　シード銅含有金属膜
６２　めっき銅膜
６４　バイアススパッタ銅含有金属膜
６６ａ　銅含有金属膜
６６ｂ　銅含有金属膜
６８　ＣＶＤ銅膜
７０　シード銅含有金属膜
７２　めっき銅膜
７４　バイアススパッタ銅含有金属膜
７６　銅含有金属膜
７８　ＣＶＤ銅膜
８０　シード銅含有金属膜
８２　めっき銅膜
８４　バイアススパッタ銅含有金属膜
８６　銅含有金属膜
９０　第一の配線溝
９１　第二の配線溝
９４　太幅配線
９６　細幅配線
９８　銅含有金属膜
１００　シリコン基板
１０２　ゲート電極
１０４　拡散層
１０６　絶縁膜
１０８　接続プラグ
１１４　パッシベーション膜
１１６　点線囲み部
２１０　シリコン基板
２１１　多層膜
２１２　Ａｌ配線
２１３　ＴｉＮ／Ｔｉ膜
２１４　層間絶縁膜
２１５　密着Ｔｉ層
２１７　銅含有金属膜
２１８　ポリイミド膜
２１９　開口
２２０　ハンダボール
２２１　ＴｉＷ密着層
２２２　ビアホール
２２３　酸化膜

Claims (30)

  1. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に凹部を形成する工程と、
    前記凹部の一部を埋め込むように、第一の金属膜を形成する工程と、
    前記第一の金属膜上に、前記凹部の他の部分を埋め込むように第二の金属膜を形成する工程と、
    前記第一の金属膜および前記第二の金属膜を熱処理する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第二の金属膜は、前記第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を少なくとも一種含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記凹部の外部に形成された前記第一の金属膜および前記第二の金属膜を除去する工程をさらに含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記熱処理する工程により、前記第一の金属膜および前記第二の金属膜の表面における面方位を略均一に形成することを特徴とする請求項１乃至３いずれかに記載の半導体装置の製造方法。
  5. 前記熱処理する工程により、前記第一の金属膜および前記第二の金属膜の平均グレインサイズを１μｍ以上に形成することを特徴とする請求項１乃至４いずれかに半導体装置の製造方法。
  6. 前記熱処理する工程により、前記第一の金属膜および前記第二の金属膜の表面における面方位を（２００）に形成することを特徴とする請求項１乃至５いずれかに記載の半導体装置の製造方法。
  7. 半導体基板上に、第一の金属膜を形成する工程と、
    前記第一の金属膜を覆うように、前記第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を含む第二の金属膜を形成する工程と、
    前記第一の金属膜および前記第二の金属膜を熱処理して表面における面方位が略均一な異種元素拡散金属膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 半導体基板上に、第一の金属膜を形成する工程と、
    前記第一の金属膜を覆うように、前記第一の金属膜を主として構成する金属および当該金属とは異なる異種元素を含む第二の金属膜を形成する工程と、
    前記第一の金属膜および前記第二の金属膜を熱処理して平均グレインサイズが１μｍ以上の異種元素拡散金属膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記異種元素拡散金属膜を形成する工程により、前記異種元素拡散金属膜の表面における面方位を（２００）に形成することを特徴とする請求項１乃至８いずれかに記載の半導体装置の製造方法。
  10. 半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に第一の配線溝および前記第一の配線溝よりも幅の狭い第二の配線溝を形成する工程と、
    前記第一の配線溝の内部の一部および前記第二の配線溝の内部全体を埋め込むように、第一の金属膜を形成する工程と、
    前記第一の配線溝の内部の他の部分を埋め込むとともに、前記第一の金属膜を覆うように第二の金属膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  11. 前記第一の金属膜および前記第二の金属膜を熱処理する工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第二の金属膜は、前記第一の金属膜を主として構成する金属とは異なる異種元素を含むことを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記第二の金属膜を形成する工程において、前記第二の金属膜の平坦部における膜厚を前記第一の金属膜の平坦部における膜厚よりも厚く形成することを特徴とする請求項１乃至１２いずれかに記載の半導体装置の製造方法。
  14. 前記第一の金属膜を形成する工程において、前記第一の金属膜をめっき法を用いて形成することを特徴とする請求項１乃至１３いずれかに記載の半導体装置の製造方法。
  15. 前記第一の金属膜を形成する工程は、
    前記半導体基板上にスパッタリング法により前記第一の金属膜を主として構成する金属および前記異種元素を含むシード金属膜を形成する工程と、
    前記シード金属膜を覆うように、めっき法により前記第一の金属膜を主として構成する金属を含むめっき金属膜を形成する工程と、
    を含むことを特徴とする請求項１乃至１４いずれかに記載の半導体装置の製造方法。
  16. 前記第二の金属膜を形成する工程において、スパッタリング法により前記第二の金属膜を形成することを特徴とする請求項１乃至１５いずれかに記載の半導体装置の製造方法。
  17. 前記第二の金属膜を形成する工程において、前記半導体基板にバイアスを印加するバイアススパッタリング法により前記第二の金属膜を形成することを特徴とする請求項１乃至１６いずれかに記載の半導体装置の製造方法。
  18. 前記第一の金属膜は、銅を主として含むことを特徴とする請求項１乃至１７いずれかに記載の半導体装置の製造方法。
  19. 半導体基板と、
    該半導体基板上部に形成され、銅および銅とは異なる異種元素を含み、表面における面方位が略均一の異種元素拡散金属膜と、
    を含むことを特徴とする半導体装置。
  20. 半導体基板と、
    該半導体基板上部に形成され、銅および銅とは異なる異種元素を含み、平均グレインサイズが１μｍ以上の異種元素拡散金属膜と、
    を含むことを特徴とする半導体装置。
  21. 前記異種元素拡散金属膜の結晶の平均グレインサイズが前記異種元素拡散金属膜の平均膜厚より大きいことを特徴とする請求項１９または２０に記載の半導体装置。
  22. 前記異種元素拡散金属膜の表面における面方位が（２００）であることを特徴とする請求項１９乃至２１いずれかに記載の半導体装置。
  23. 前記異種元素拡散金属膜は、配線、プラグまたはパッドを構成することを特徴とする請求項１９乃至２２いずれかに記載の半導体装置。
  24. 前記異種元素拡散金属膜は、めっき法を用いて形成されたことを特徴とする請求項１９乃至２３いずれかに記載の半導体装置。
  25. 半導体基板と、
    該半導体基板上に形成された第一の配線と、
    前記第一の配線と同一の配線層に設けられ、前記第一の配線を主として構成する金属により構成された形成された第二の配線と、
    を含み、
    前記第二の配線は前記第二の配線よりも幅が狭く形成され、前記第一の配線および前記第二の配線の表面における面方位が異なることを特徴とする半導体装置。
  26. 前記第二の配線の幅は前記第一の配線の幅よりも狭く形成され、前記第一の配線の表面における面方位が（２００）であって、前記第二の配線の表面における面方位が（１１１）であることを特徴とする請求項２５に記載の半導体装置。
  27. 半導体基板と、
    該半導体基板上に形成された第一の配線と、
    前記第一の配線と同一の配線層に設けられ、前記第一の配線を主として構成する金属により構成された第二の配線と、
    を含み、
    前記第二の配線は前記第一の配線よりも幅が狭く形成され、前記第一の配線は、前記第一の配線全体に分散された前記主として構成する金属とは異なる異種元素を含み、前記第二の配線は、前記第二の配線の上部表面に形成された前記異種元素を含むことを特徴とする半導体装置。
  28. めっき金属膜により構成された金属配線であって、複数の異種元素を含み、
    前記めっき金属膜に含まれるグレインの平均サイズが１μｍ以上であることを特徴とする金属配線。
  29. めっき金属膜により構成された金属配線であって、複数の異種元素を含み、
    前記めっき金属膜が単一のグレインにより構成されたことを特徴とする金属配線。
  30. 前記金属配線の幅が１μｍ以上であることを特徴とする請求項２８または請求項２９に記載の金属配線。
JP2002198432A 2002-07-08 2002-07-08 半導体装置 Expired - Fee Related JP4555540B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002198432A JP4555540B2 (ja) 2002-07-08 2002-07-08 半導体装置
US10/613,069 US6949832B2 (en) 2002-07-08 2003-07-07 Semiconductor device including dissimilar element-diffused metal layer and manufacturing method thereof
CNB03147165XA CN100339972C (zh) 2002-07-08 2003-07-08 半导体器件和其制造方法
CN2007100889078A CN101030568B (zh) 2002-07-08 2003-07-08 半导体器件和金属互连
US10/980,596 US7476611B2 (en) 2002-07-08 2004-11-04 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002198432A JP4555540B2 (ja) 2002-07-08 2002-07-08 半導体装置

Publications (2)

Publication Number Publication Date
JP2004040022A true JP2004040022A (ja) 2004-02-05
JP4555540B2 JP4555540B2 (ja) 2010-10-06

Family

ID=30437195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002198432A Expired - Fee Related JP4555540B2 (ja) 2002-07-08 2002-07-08 半導体装置

Country Status (3)

Country Link
US (2) US6949832B2 (ja)
JP (1) JP4555540B2 (ja)
CN (2) CN100339972C (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006016678A1 (ja) * 2004-08-12 2006-02-16 Nec Corporation 半導体装置及びその製造方法
JP2007281485A (ja) * 2006-04-10 2007-10-25 Interuniv Micro Electronica Centrum Vzw 狭いトレンチ中でスーパー第２結晶粒の成長を発生させる方法
US7314827B2 (en) 2004-09-30 2008-01-01 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US7601638B2 (en) 2006-10-30 2009-10-13 Kabushiki Kaisha Toshiba Interconnect metallization method having thermally treated copper plate film with reduced micro-voids
US7728432B2 (en) 2004-08-05 2010-06-01 Nec Electronics Corporation Narrow and wide copper interconnections composed of (111), (200) and (511) surfaces
JP2013243408A (ja) * 2007-06-12 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置及び配線

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6833320B2 (en) * 2002-11-04 2004-12-21 Intel Corporation Removing sacrificial material by thermal decomposition
JP2005038971A (ja) * 2003-07-17 2005-02-10 Ebara Corp 半導体装置及びその製造方法
US7192495B1 (en) * 2003-08-29 2007-03-20 Micron Technology, Inc. Intermediate anneal for metal deposition
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법
KR100575618B1 (ko) * 2003-10-07 2006-05-03 매그나칩 반도체 유한회사 구리막의 연마 방법 및 이를 이용한 구리막 배선의 형성방법
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
JP2006019708A (ja) * 2004-06-04 2006-01-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
CN100372098C (zh) * 2004-06-04 2008-02-27 株式会社东芝 半导体器件的制造方法及半导体器件
JP4528035B2 (ja) * 2004-06-18 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US7189650B2 (en) 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
CN100364057C (zh) * 2004-11-24 2008-01-23 中芯国际集成电路制造(上海)有限公司 用于金属阻挡层与晶种集成的方法与系统
DE102005005325B4 (de) * 2005-02-04 2011-12-15 Adesto Technology Corp., Inc. Verfahren zur Herstellung einer resistiv schaltenden nicht-flüchtigen Speicherzelle
US7544606B2 (en) * 2005-06-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method to implement stress free polishing
US7795134B2 (en) * 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20070032077A1 (en) * 2005-08-08 2007-02-08 Tzung-Yu Hung Method of manufacturing metal plug and contact
CN1983550A (zh) * 2005-12-14 2007-06-20 中芯国际集成电路制造(上海)有限公司 提高可靠性和成品率的消除铜位错的方法
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US20090197114A1 (en) * 2007-01-30 2009-08-06 Da-Yuan Shih Modification of pb-free solder alloy compositions to improve interlayer dielectric delamination in silicon devices and electromigration resistance in solder joints
US8157158B2 (en) * 2007-01-30 2012-04-17 International Business Machines Corporation Modification of solder alloy compositions to suppress interfacial void formation in solder joints
US20090197103A1 (en) * 2007-01-30 2009-08-06 Da-Yuan Shih Modification of pb-free solder alloy compositions to improve interlayer dielectric delamination in silicon devices and electromigration resistance in solder joints
JP2008198703A (ja) * 2007-02-09 2008-08-28 Nec Electronics Corp 半導体装置の製造方法
DE102007035837A1 (de) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
US7998857B2 (en) * 2007-10-24 2011-08-16 Intel Corporation Integrated circuit and process for fabricating thereof
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
JP5502339B2 (ja) * 2009-02-17 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI467658B (zh) * 2009-07-21 2015-01-01 United Microelectronics Corp 半導體製程
CN101996932B (zh) * 2009-08-20 2013-03-06 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
US9177917B2 (en) * 2010-08-20 2015-11-03 Micron Technology, Inc. Semiconductor constructions
CN103187395B (zh) * 2011-12-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体互连结构及形成方法
CN103943550B (zh) * 2013-01-18 2016-07-27 中芯国际集成电路制造(上海)有限公司 顶层金属互连层的制造方法
US9425092B2 (en) 2013-03-15 2016-08-23 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
KR101482429B1 (ko) * 2013-08-12 2015-01-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9558930B2 (en) 2014-08-13 2017-01-31 International Business Machines Corporation Mixed lithography approach for e-beam and optical exposure using HSQ
DE112017001788B4 (de) * 2016-03-30 2024-05-08 Mitsubishi Electric Corporation Halbleitereinheit, Verfahren zur Herstellung derselben und Leistungswandler
US9847468B1 (en) * 2016-06-20 2017-12-19 Asm Technology Singapore Pte Ltd Plated lead frame including doped silver layer
CN107154380B (zh) * 2017-05-11 2020-04-24 上海华力微电子有限公司 一种金属互连结构的制备方法
CN109037148B (zh) * 2018-07-27 2021-06-15 武汉新芯集成电路制造有限公司 一种改善铜沉积富积的方法
CN111952263B (zh) * 2019-05-16 2022-08-05 上海交通大学 一种微米级单晶铜互连结构及其制备方法
US11430693B1 (en) * 2021-03-10 2022-08-30 Yuan Ze University Method for microstructure modification of conducting lines

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61264739A (ja) * 1985-05-20 1986-11-22 Oki Electric Ind Co Ltd 電極配線パタ−ンの形成方法
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
JPH04207033A (ja) * 1990-11-30 1992-07-29 Fujitsu Ltd 半導体装置の製造方法
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6043153A (en) * 1997-09-25 2000-03-28 Advanced Micro Devices, Inc. Method for reducing electromigration in a copper interconnect
JP3040745B2 (ja) 1998-01-12 2000-05-15 松下電子工業株式会社 半導体装置及びその製造方法
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
EP1091024A4 (en) * 1998-04-30 2006-03-22 Ebara Corp METHOD AND DEVICE FOR COATING SUBSTRATES
JP2933615B1 (ja) * 1998-07-15 1999-08-16 静岡日本電気株式会社 デジタルコードレスにおける通話チャネル切替判定装置
US6218302B1 (en) 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6121141A (en) * 1998-11-24 2000-09-19 Advanced Micro Devices, Inc. Method of forming a void free copper interconnects
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
JP3351383B2 (ja) 1999-04-21 2002-11-25 日本電気株式会社 半導体装置の製造方法
JP2000349085A (ja) 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
US6465376B2 (en) * 1999-08-18 2002-10-15 International Business Machines Corporation Method and structure for improving electromigration of chip interconnects
GB0031806D0 (en) * 2000-12-29 2001-02-07 Chemetall Plc Electroless copper plating of ferrous metal substrates
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728432B2 (en) 2004-08-05 2010-06-01 Nec Electronics Corporation Narrow and wide copper interconnections composed of (111), (200) and (511) surfaces
WO2006016678A1 (ja) * 2004-08-12 2006-02-16 Nec Corporation 半導体装置及びその製造方法
JPWO2006016678A1 (ja) * 2004-08-12 2008-05-01 日本電気株式会社 半導体装置及びその製造方法
US8004087B2 (en) 2004-08-12 2011-08-23 Nec Corporation Semiconductor device with dual damascene wirings and method for manufacturing same
US8916466B2 (en) 2004-08-12 2014-12-23 Renesas Electronics Corporation Method for manufacturing dual damascene wiring in semiconductor device
US9257390B2 (en) 2004-08-12 2016-02-09 Renesas Electronics Corporation Semiconductor device with dual damascene wirings
US7314827B2 (en) 2004-09-30 2008-01-01 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2007281485A (ja) * 2006-04-10 2007-10-25 Interuniv Micro Electronica Centrum Vzw 狭いトレンチ中でスーパー第２結晶粒の成長を発生させる方法
US7601638B2 (en) 2006-10-30 2009-10-13 Kabushiki Kaisha Toshiba Interconnect metallization method having thermally treated copper plate film with reduced micro-voids
JP2013243408A (ja) * 2007-06-12 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置及び配線
US9935363B2 (en) 2007-06-12 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20040014312A1 (en) 2004-01-22
US20050095847A1 (en) 2005-05-05
US7476611B2 (en) 2009-01-13
CN101030568A (zh) 2007-09-05
JP4555540B2 (ja) 2010-10-06
CN100339972C (zh) 2007-09-26
CN1494129A (zh) 2004-05-05
CN101030568B (zh) 2010-05-26
US6949832B2 (en) 2005-09-27

Similar Documents

Publication Publication Date Title
JP4555540B2 (ja) 半導体装置
US8216940B2 (en) Method for manufacturing a semiconductor device
TW483105B (en) A semiconductor integrated circuit device and a method of manufacturing the same
US7663239B2 (en) Semiconductor device and method for fabricating the same
JP4647184B2 (ja) 半導体装置の製造方法
JP4052868B2 (ja) 半導体装置の製造方法
US6943111B2 (en) Barrier free copper interconnect by multi-layer copper seed
US6306732B1 (en) Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier
JP2004039916A (ja) 半導体装置およびその製造方法
US20040004288A1 (en) Semiconductor device and manufacturing method of the same
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
US20050277298A1 (en) Adhesion of copper and etch stop layer for copper alloy
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
KR101481934B1 (ko) 적어도 하나의 전도성 요소를 형성하는 방법, 반도체 구조물을 형성하는 방법, 메모리 셀 및 관련된 반도체 구조물을 형성하는 방법
US6465867B1 (en) Amorphous and gradated barrier layer for integrated circuit interconnects
JP2011009439A (ja) 半導体装置の製造方法および半導体装置
JP2007115980A (ja) 半導体装置及びその製造方法
JP5089850B2 (ja) 半導体装置
US6531780B1 (en) Via formation in integrated circuit interconnects
US11887888B2 (en) Multi-pass plating process with intermediate rinse and dry
US6462416B1 (en) Gradated barrier layer in integrated circuit interconnects
JP2010003906A (ja) 半導体装置及びその製造方法
US6417100B1 (en) Annealing ambient in integrated circuit interconnects
JPH1140516A (ja) 半導体装置の製造方法
KR20030081614A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060724

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070626

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070827

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070914

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20071214

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100618

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100716

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees