CN100364057C - 用于金属阻挡层与晶种集成的方法与系统 - Google Patents

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Abstract

一种用于在半导体器件中形成电极的方法。所述方法包括在第一层中形成一个沟槽。第一层与一个顶表面相关联，沟槽与一个底表面和一个侧表面相关联。此外，所述方法包括在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个扩散阻挡层，从所述底表面的至少一部分上去除所述扩散阻挡层，在至少所述底表面的所述部分和所述扩散阻挡层上沉积一个晶种层，以及在所述晶种层上沉积一个电极层。

Description

用于金属阻挡层与晶种集成的方法与系统
技术领域
本发明一般地涉及集成电路及其制造半导体器件的加工方法。更具体地说，本发明提供了一种方法与器件，用于为制造集成电路进行电介质和/或金属阻挡层与晶种集成。仅仅作为示例，本发明已应用于单/双金属镶嵌后端工艺过程(BEOL)集成，用于制造集成电路。但是应当认识到，本发明具有更宽泛的适用范围。例如，本发明可以应用于浅槽隔离或接触区域形成中的沟槽或通孔(via)。
背景技术
集成电路(或“IC”)已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前IC提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路而变得更小。现在制备的半导体器件的特征尺寸小于1/4微米。
逐渐提高的电路密度不但改进了IC的复杂度和性能，而且为消费者提供了较低成本的零部件。IC制造设备可能花费几亿甚至几十亿美元。每个制造设备将具有一定的晶圆生产量，而在每个晶圆上将有一定数量的IC。因此，通过使IC的个体器件变得更小，可以在每个晶圆上制备更多的器件，从而提高制造设备的产量。将器件做的更小非常具有挑战性，因为在IC制造过程中使用的每道工艺都有一个极限。也就是说，一个给定的工艺通常只能作到某一特征尺寸，之后要么需要改变工艺，要么需要改变器件布局。这种极限的一个示例是用于以节约成本且有效的方式制造集成电路的金属阻挡层与晶种集成。
在过去的几年里，已经发展出利用芯片代工服务来制备专用集成电路。无生产线芯片设计公司通常设计专用集成电路。这些专用集成电路需要制造一套专用掩模，通常叫做“光罩”。提供代工服务的芯片公司的一个例子是叫做上海中芯国际(SMIC)的芯片代工公司。尽管无生产设备的芯片设计公司与代工服务在这几年间迅速增加，但是仍然存在许多限制。例如，金属阻挡层和金属层可能具有有限的可靠性。在下文的本说明书中详细描述了这些和其它限制。
从上面可以看出，需要一种改进的技术，用于加工半导体器件。
发明内容
本发明一般地涉及集成电路及其制造半导体器件的加工方法。更具体地说，本发明提供了一种方法与器件，用于为制造集成电路进行电介质和/或金属阻挡层与晶种集成。仅仅作为示例，本发明已应用于单/双金属镶嵌后端工艺过程(BEOL)集成，用于制造集成电路。但是应当认识到，本发明具有更宽泛的适用范围。例如，本发明可以应用于浅槽隔离或接触区域形成中的沟槽或通孔。
在具体实施例中，本发明提供了用于在半导体器件中形成电极的方法。该方法包括以浅槽隔离应用在电介质层或硅衬底中形成一个沟槽。所述电介质层与一个顶表面相关联，并且所述沟槽与一个底表面和一个侧表面相关联。此外，所述方法包括：在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个电介质和/或扩散阻挡层，从所述底表面的至少一部分上去除所述电介质和/或扩散阻挡层，在至少所述底表面的所述部分和所述电介质和/或扩散阻挡层上沉积一个晶种层，以及在所述晶种层上沉积一个电极层。所述底表面包括金属层。去除所述电介质和/或扩散阻挡层包括至少露出所述底表面的所述部分。去除所述电介质和/或扩散阻挡层与第一蚀刻速率和第一沉积速率相关联，并且第一蚀刻速率和第一沉积速率与所述底表面相关。所述第一蚀刻速率高于所述第一沉积速率。去除所述电介质和/或扩散阻挡层还与第二蚀刻速率和第二沉积速率相关联，并且第二蚀刻速率和第二沉积速率与所述顶表面相关。所述第二蚀刻速率低于所述第二沉积速率。去除所述电介质和/或扩散阻挡层还与AC功率电平和DC功率电平相关联。DC功率电平与AC功率电平的比率在1.0至1.3的范围内。
根据本发明的另一个实施例，用于在半导体器件中形成电极的方法包括在一个电介质层中形成一个沟槽。所述电介质层与一个顶表面相关联。所述沟槽与一个底表面和一个侧表面相关联。此外，所述方法包括：在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个电介质层和/或铜扩散阻挡层，所述电介质层包括二氧化硅、氮化硅或氮氧化硅或它们的组合，从所述底表面的至少一部分上去除所述电介质层和/或铜扩散阻挡层，在至少所述底表面的所述部分和所述电介质层和/或铜扩散阻挡层上沉积一个铜晶种层，以及在所述铜晶种层上沉积一个铜电极层。所述底表面至少包括铜表面、硅表面、硅化钛表面、硅化钴表面和硅化镍中的一种。去除所述电介质层和/或铜扩散阻挡层包括至少露出所述底表面的所述部分。去除所述电介质层和/或铜扩散阻挡层与第一蚀刻速率和第一沉积速率相关联，并且第一蚀刻速率和第一沉积速率与所述底表面相关。所述第一蚀刻速率高于所述第一沉积速率。去除所述电介质层和/或铜扩散阻挡层还与第二蚀刻速率和第二沉积速率相关联，并且第二蚀刻速率和第二沉积速率与所述顶表面相关。所述第二蚀刻速率低于所述第二沉积速率。去除所述电介质层和/或铜扩散阻挡层还与AC功率电平和DC功率电平相关联。DC功率电平与AC功率电平的比率在1.0至1.3的范围内。
根据本发明的另一个实施例，用于在半导体器件中形成电极的方法包括在第一层中形成一个沟槽。所述第一层与一个顶表面相关联。所述沟槽与一个底表面和一个侧表面相关联。此外，所述方法包括：在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个扩散阻挡层，从所述底表面的至少一部分上去除所述扩散阻挡层，在至少所述底表面的所述部分和所述扩散阻挡层上沉积一个晶种层，以及在所述晶种层上沉积一个电极层。去除所述扩散阻挡层包括至少露出所述底表面的所述部分。去除所述扩散阻挡层与第一蚀刻速率和第一沉积速率相关联，并且第一蚀刻速率和第一沉积速率与所述底表面相关，所述第一蚀刻速率高于所述第一沉积速率。去除所述扩散阻挡层还与第二蚀刻速率和第二沉积速率相关联，并且第二蚀刻速率和第二沉积速率与所述顶表面相关，所述第二蚀刻速率低于所述第二沉积速率。去除所述扩散阻挡层还与AC功率电平和DC功率电平相关联。DC功率电平与AC功率电平的比率在1.0至1.3的范围内。
根据本发明的另一个实施例，用于在半导体器件中形成电极的方法包括在一个电介质层中形成一个沟槽。所述电介质层与一个顶表面相关联。所述沟槽与一个底表面和一个侧表面相关联。此外，所述方法包括：在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个铜扩散阻挡层，从所述底表面的至少一部分上去除所述铜扩散阻挡层，在至少所述底表面的所述部分和所述铜扩散阻挡层上沉积一个铜晶种层，以及在所述铜晶种层上沉积一个铜电极层。所述底表面包括铜表面。去除所述铜扩散阻挡层包括至少露出所述底表面的所述部分。去除所述铜扩散阻挡层与第一蚀刻速率和第一沉积速率相关联，并且第一蚀刻速率和第一沉积速率与所述底表面相关，所述第一蚀刻速率高于所述第一沉积速率。去除所述铜扩散阻挡层还与第二蚀刻速率和第二沉积速率相关联，并且第二蚀刻速率和第二沉积速率与所述顶表面相关，所述第二蚀刻速率低于所述第二沉积速率。去除所述铜扩散阻挡层还与AC功率电平和DC功率电平相关联。DC功率电平与AC功率电平的比率在1.0至1.3的范围内。
通过本发明，实现了许多优于传统技术的优点。例如，本技术易于使用依赖于传统技术的工艺。本发明的某些实施例改进了沟槽侧壁上的电介质和/或金属扩散阻挡层的质量，防止金属扩散到电介质层。例如，避免或减少了从沟槽底部溅射到沟槽侧壁上的杂质。本发明的一些实施例提高了沟槽角落处的击穿电压。例如，通过减少角落处的氩蚀刻，避免了角落处的刻面(faceting)。本发明的某些实施例减少了金属和/或杂质从沟槽底部到沟槽侧壁的再沉积。再沉积可能降低金属阻挡层和电介质层之间的附着力。本发明的一些实施例减少金属电极层的薄层电阻。例如，改善了沟槽侧壁上的扩散阻挡层的厚度和覆盖范围。本发明的某些实施例消除了沟槽底部处的孔隙，并且改进了金属电极层和金属插塞(plug)。本发明的一些实施例改进了可靠性。此外，本方法提供了与传统工艺相兼容的工艺，而基本不用对现有的设备或工艺进行改动。根据实施例，可以实现一个或多个这些优点。在本说明书的下文中，将详细描述这些以及其它的优点。
参考下文详细的描述和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是用于形成金属层的简化的传统方法；
图2示出了用于沟槽形成、湿法清洁和除气的简化的传统工艺；
图3是用于蚀刻清洁的简化的传统工艺；
图4是用于阻挡层形成的简化的传统工艺；
图5是用于铜晶种层形成的简化的传统工艺；
图6是用于铜电极层形成的简化的传统工艺；
图7是用于机械化学抛光的简化的传统工艺；
图8是根据本发明实施例的用于形成金属层的简化方法；
图9示出了根据本发明实施例的分别用于沟槽形成、湿法清洁和除气的工艺；
图10示出了根据本发明实施例的用于电介质和/或金属阻挡层形成的简化工艺；
图11是根据本发明实施例的用于蚀刻和清洁的简化工艺；
图12是根据本发明实施例的用于金属晶种层形成的简化工艺；
图13是根据本发明实施例的用于金属电极层形成的简化工艺；
图14是根据本发明实施例的用于化学机械抛光的简化工艺；
图15A是简化的传统沟槽横截面；
图15B是根据本发明实施例的简化沟槽横截面；
图16A-16D是根据本发明实施例的简化沟槽横截面。
具体实施方式
本发明一般地涉及集成电路及其制造半导体器件的加工方法。更具体地说，本发明提供了一种方法与器件，用于为制造集成电路进行电介质和/或金属阻挡层与晶种集成。仅仅作为示例，本发明已应用于单/双金属镶嵌后端工艺过程(BEOL)集成，用于制造集成电路。但是应当认识到，本发明具有更宽泛的适用范围。例如，本发明可以应用于浅槽隔离或接触区域形成中的沟槽或通孔。
图1是用于形成金属层的简化的传统方法。方法100包括下述步骤：
1.步骤110，形成沟槽；
2.步骤120，湿法清洁；
3.步骤130，除气；
4.步骤140，蚀刻；
5.步骤150，形成阻挡层；
6.步骤160，沉积铜晶种层；
7.步骤170，形成铜电极层；
8.步骤180，退火；
9.步骤190，化学机械抛光。
在步骤110，以干法蚀刻形成沟槽。图2示出了用于沟槽形成、湿法清洁和除气的简化的传统工艺。如图2所示，沟槽200被形成在电介质层230中。电介质层230位于电介质层210上。在电介质层210中，有一个钨或铜插塞220。钨或铜插塞220的顶表面形成沟槽200的底表面。在步骤120，进行湿法清洁以去除沟槽200内部或外部的某些杂质。在步骤130，为去除沟槽200内部或外部的水分进行除气工艺。
在步骤140，进行氩蚀刻工艺。图3是用于蚀刻清洁的简化的传统工艺。如图3所示，利用氩蚀刻工艺清洁沟槽200。例如，从沟槽200的底表面处的钨或铜插塞220去除某些蚀刻残留物和氧化铜。
在步骤150，形成阻挡层。图4是用于阻挡层形成的简化的传统工艺。如图4所示，金属阻挡层400被沉积在沟槽200中。金属阻挡层通常不完全覆盖沟槽200的底表面，并且钨或铜插塞220的顶表面的至少一部分保持裸露。在另一个实施例中，金属阻挡层400被电介质层400代替。钨或铜插塞220的顶表面的至少一部分保持裸露。在另一个实施例中，金属阻挡层400被包括电介质层和金属阻挡层的层400代替。钨或铜插塞220的顶表面的至少一部分保持裸露。
在步骤160，形成铜晶种层。图5是用于铜晶种层形成的简化的传统工艺。如图5所示，铜晶种层500被沉积在沟槽200中的电介质和/或金属阻挡层400上。钨或铜插塞220的顶表面被铜层500或电介质和/或金属阻挡层400覆盖。
在步骤170，形成铜电极层。图6是用于铜电极层形成的简化的传统工艺。如图6所示，铜电极层600被沉积在铜晶种层500上。在步骤180，对铜电极层600进行退火。在步骤190，进行化学机械抛光工艺。图7是用于化学机械抛光的简化的传统工艺。如图7所示，对电介质和/或金属阻挡层400、铜晶种层500和铜电极层600进行抛光。抛光层与电介质层230的顶表面共面。
图8是根据本发明实施例的用于形成金属层的简化方法。方法800包括下述步骤：
1.步骤810，形成沟槽；
2.步骤820，湿法清洁；
3.步骤830，除气；
4.步骤840，形成电介质和/或金属阻挡层；
5.步骤850，蚀刻和清洁；
6.步骤860，沉积金属晶种层；
7.步骤870，形成金属电极层；
8.步骤880，退火；
9.步骤890，化学机械抛光。
上面的步骤序列提供了根据本发明的实施例的一种方法。在不脱离这里的权利要求的范围的条件下，可以增加步骤，去除一个或多个步骤或者以不同的次序提供一个或多个步骤。在本说明书以及下文的详细描述中可以发现本发明的其它细节。
在步骤810，形成沟槽。图9示出了根据本发明实施例的分别用于沟槽形成、湿法清洁和除气的工艺。该示图仅仅是一个示例，不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到很多变化、替换和修改。如图9所示，沟槽900被形成在电介质层930中。电介质层930位于电介质层910上。在电介质层910中，存在金属插塞920。金属插塞920的顶表面形成沟槽900的底表面940。举例来说，电介质层910和电介质层930每个包括二氧化硅、氮化硅、氮氧化硅、掺氟氧化物(FSG)、无掺杂的硅酸盐玻璃(USG)、掺碳硅玻璃和其它低k电介质材料中的一种或多种。电介质层910和930可以具有相同成分或不同成分。在一个示例中，金属插塞920包括钨、铜、铝、银、金和其它金属材料中的一种或多种。在另一个示例中，金属插塞被另一类型的导电插塞代替。导电插塞包括多晶硅或其它导电材料。在另一个示例中，金属插塞被由下述材料中的至少一种制成的插塞代替，所述材料包括硅、硅化钛、硅化钴和硅化镍。在一个实施例中，利用干法蚀刻工艺形成沟槽900。在另一个实施例中，利用湿法蚀刻工艺或湿法蚀刻与干法蚀刻的结合来形成沟槽900。
在步骤820，进行湿法蚀刻以去除沟槽900内部和外部的某些杂质。例如，杂质包括聚合物、橡胶、光刻胶和其它不需要的材料中的一种或多种。在步骤830，进行除气工艺。例如，除气工艺包括退火。可以在100℃到150℃的温度范围内退火30秒至2分钟。除气工艺减少或去除沟槽900内部和外部的某些水分。
在步骤840，形成电介质和/或金属阻挡层。图10示出了根据本发明实施例的用于电介质和/或金属阻挡层形成的简化工艺840。该示图仅仅是一个示例，不应当不适当地限制本发明的范围。本领域普通技术人员将认识到许多变化、替换和修改。如图10所示，电介质和/或金属阻挡层1000被沉积在沟槽900中。在一个实施例中，层1000包括一个电介质层。在另一个实施例中，层1000包括一个金属阻挡层。在另一个实施例中，层1000包括一个电介质和一个金属阻挡层。例如，电介质层包括二氧化硅、氮化硅、氮氧化硅和其它材料中的一种或多种。在另一个示例中，金属阻挡层包括氮化钽、钽、钌和其它材料中的一种或多种。在另一个示例中，金属阻挡层是铜阻挡层。
可以利用化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)、溅射沉积或其它沉积技术形成电介质和/或金属阻挡层1000。在一个实施例中，电介质和/或金属阻挡层1000没有完全覆盖沟槽900的底表面940，并且铜插塞920的顶表面的至少一部分保持裸露。在另一个实施例中，电介质和/或金属阻挡层1000完全覆盖沟槽900的底表面940。在另一个示例中，电介质和/或金属阻挡层还覆盖电介质层930的顶表面1010的至少一部分。举例来说，电介质层包括二氧化硅层、氮化硅层和氮氧化硅层中的一种或多种，每种材料的厚度在100埃到500埃之间。金属阻挡层包括厚度在100埃到1000埃之间的氮化钽层和厚度在100埃到500埃之间的钽层中的一种或俩种。
在步骤850，进行蚀刻工艺。图11是根据本发明实施例的用于蚀刻和清洁的简化工艺850。该示图仅仅是一个示例，不应当不适当地限制本发明的范围。本领域普通技术人员将认识到许多变化、替换和修改。如图11所示，从沟槽900的底表面940的至少一部分刻蚀阻挡层1000。金属插塞920的顶表面的至少一部分被露出。例如，蚀刻工艺850保留顶表面1010、中间表面1100和侧表面1130处的阻挡层1000。此外，蚀刻工艺还清洁沟槽900。例如，从沟槽900的底表面940处的铜插塞920处去除某些蚀刻残留物和氧化铜。在一个实施例中，蚀刻工艺集中于沟槽900的底表面940而非沟槽900的其它区域。在另一个实施例中，蚀刻工艺包括氩蚀刻工艺、射频蚀刻工艺或它们的组合中的一种或多种。在另一个实施例中，蚀刻工艺在底表面940处的蚀刻速率与沉积速率的比率大于1.0。此外，蚀刻工艺在顶表面1010和中间表面1100的蚀刻速率与沉积速率的比率小于1.0。例如，对于射频蚀刻工艺，蚀刻速率至少取决于DC功率，而沉积速率至少取决于AC功率。在优选实施例中，DC功率与AC功率的比率在1.0至1.3之间。例如，DC功率等于300瓦，AC功率等于280瓦。在另一个示例中，射频蚀刻工艺包括溅射蚀刻工艺。
在一个实施例中，电介质和/或金属阻挡层1000可以显著阻止金属扩散。蚀刻工艺850保留顶表面1010、中间表面1100处的阻挡层1000，其中在这两个地方蚀刻速率与沉积速率的比率小于1.0。此外，蚀刻工艺850还保留侧表面1130上的电介质和/或金属阻挡层1000。相反，蚀刻工艺850去除底表面940处的电介质和/或金属阻挡层1000的至少一部分，其中底表面940处的蚀刻速率与沉积速率的比率大于1.0。余下的电介质和/或金属阻挡层1000可以防止金属扩散进入电介质层930，去除底表面处的电介质和/或金属阻挡层1000可以有助于形成以金属插塞920形成的金属接触区域。
在步骤860，形成金属晶种层。图12是根据本发明实施例的用于金属晶种层形成的简化工艺860。该示图仅仅是一个示例，不应当不适当地限制本发明的范围。本领域普通技术人员将认识到许多变化、替换和修改。如图12所示，金属晶种层1210被沉积在金属插塞920的顶表面940的至少一部分之上，以及沟槽900中的电介质和/或金属阻挡层1000上。例如，使用化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)、溅射沉积或其它沉积技术形成金属晶种层1210。在另一个示例中，金属晶种层1210是铜晶种层。
在步骤870，形成金属电极层。图13是根据本发明实施例的用于金属电极层形成的工艺870。该示图仅仅是一个示例，不应当不适当地限制本发明的范围。本领域普通技术人员将认识到许多变化、替换和修改。如图13所示，金属电极层1310被沉积在铜晶种层1210上。例如，使用化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强型化学气相沉积(PECVD)、溅射沉积或其它沉积技术形成金属电极层1310。在另一个示例中，金属电极层1310包括铜。
在步骤880，对金属电极层1310进行退火。例如，退火工艺增加金属晶粒的尺寸。在另一个示例中，在100℃至150℃的温度范围内退火10分钟至30分钟。在步骤890，进行化学机械抛光工艺。图14是根据本发明实施例的用于化学机械抛光的简化工艺890。如图14所示，对金属阻挡层1000、金属晶种层1210和金属电极层1310进行抛光。抛光层与电介质层930的顶表面共面。
本发明具有众多优点。本发明的某些实施例改进了沟槽侧壁上的电介质和/或金属扩散阻挡层的质量，并且防止金属扩散进入电介质层。例如，避免或减少了从沟槽底部溅射到沟槽侧壁上的杂质。本发明的一些实施例提高了沟槽角落处的击穿电压。例如，通过减少角落处的氩蚀刻，避免了角落处的刻面。本发明的某些实施例减少了金属和/或杂质从沟槽底部到沟槽侧壁的再沉积。再沉积可能降低金属阻挡层和电介质层之间的附着力。本发明的一些实施例减少金属电极层的薄层电阻。例如，改善了沟槽侧壁上的扩散阻挡层的厚度和覆盖范围。本发明的某些实施例消除了沟槽底部处的孔隙，并且改进了金属电极层和金属插塞。本发明的一些实施例改进了可靠性。
图15A是简化的传统沟槽横截面，图15B是根据本发明实施例的简化沟槽横截面。在图15A中，沟槽角落1510具有明显的刻面效应。相反在图15B中，沟槽角落1520基本没有刻面效应。例如，在蚀刻和清洁工艺期间由扩散阻挡层保护沟槽角落1520。
图16A和图16B是根据本发明实施例的简化沟槽横截面，该沟槽形成于沉积阻挡层之后且在蚀刻和清洁工艺之前。图16C和图16D是根据本发明实施例的简化沟槽横截面，该沟槽形成于蚀刻和清洁工艺之后。如图16A和16C所示，在电介质层的顶表面1630之上和靠近顶表面1630的沟槽侧表面1610之上的扩散阻挡层的厚度在蚀刻和清洁工艺之后基本保持相同。并且如图16B和16D所示，在蚀刻和清洁工艺之后，从沟槽底表面1620的至少一部分之上去除扩散阻挡层。此外，沟槽侧表面1610的至少一部分上的扩散阻挡层的厚度在蚀刻和清洁工艺之后甚至可能增加。例如，蚀刻和清洁工艺包括射频蚀刻工艺。DC功率约等于300瓦，AC功率约等于280瓦。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。

Claims (20)

1.一种用于在半导体器件中制备电极的方法，所述方法包括：
在第一层中形成一个沟槽，所述第一层与一个顶表面相关联，所述沟槽与一个底表面和一个侧表面相关联；
在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个扩散阻挡层；
从所述底表面的至少一部分上去除所述扩散阻挡层；
在至少所述底表面的所述部分和所述扩散阻挡层上沉积一个晶种层；
在所述晶种层上沉积一个电极层；
其中去除所述扩散阻挡层包括至少露出所述底表面的所述部分；
其中去除所述扩散阻挡层与第一蚀刻速率和第一沉积速率相关联，并且所述第一蚀刻速率和所述第一沉积速率与所述底表面相关，所述第一蚀刻速率高于所述第一沉积速率；
其中去除所述扩散阻挡层还与第二蚀刻速率和第二沉积速率相关联，并且所述第二蚀刻速率和所述第二沉积速率与所述顶表面相关，所述第二蚀刻速率低于所述第二沉积速率；
其中去除所述扩散阻挡层还与交流功率和直流功率相关联，其中所述直流功率与所述交流功率的比率在1.0至1.3的范围内。
2.如权利要求1所述的方法，其中去除所述扩散阻挡层包括执行与所述第一蚀刻速率、所述第二蚀刻速率、所述第一沉积速率和所述第二沉积速率相关联的蚀刻工艺。
3.如权利要求2所述的方法，其中所述蚀刻工艺包括与所述交流功率和所述直流功率相关联的射频蚀刻工艺。
4.如权利要求3所述的方法，其中所述直流功率等于300瓦，并且交流功率等于280瓦。
5.如权利要求1所述的方法，其中所述第一层包括电介质材料。
6.如权利要求1所述的方法，其中所述第一层包括半导体材料。
7.如权利要求6所述的方法，其中所述半导体材料包括硅。
8.如权利要求1所述的方法，其中所述扩散阻挡层包括铜扩散的阻挡层。
9.如权利要求8所述的方法，其中所述扩散阻挡层包括从由氮化钽、钽和钌构成的组中选择的至少一种材料。
10.如权利要求9所述的方法，其中所述扩散阻挡层包括厚度在100埃到500埃之间的氮化钽层。
11.如权利要求1所述的方法，其中所述扩散阻挡层包括含有选自下述组中的至少一种材料的电介质层，所述组由二氧化硅、氮化硅和氮氧化硅构成。
12.如权利要求1所述的方法，其中所述晶种层包括铜晶种层。
13.如权利要求12所述的方法，其中所述电极层包括铜。
14.如权利要求1所述的方法，其中所述底表面包括金属表面。
15.如权利要求1所述的方法，还包括：
退火所述电极层；
抛光所述电极层。
16.一种用于在半导体器件中形成电极的方法，所述方法包括：
在一个电介质层中形成一个沟槽，所述电介质层与一个顶表面相关联，所述沟槽与一个底表面和一个侧表面相关联；
在至少所述底表面、所述侧表面和一部分所述顶表面上沉积一个铜扩散阻挡层；
从所述底表面的至少一部分上去除所述铜扩散阻挡层；
在至少所述底表面的所述部分和所述铜扩散阻挡层上沉积一个铜晶种层；
在所述铜晶种层上沉积一个铜电极层；
其中所述底表面包括铜表面；
其中去除所述铜扩散阻挡层包括至少露出所述底表面的所述部分；
其中去除所述铜扩散阻挡层与第一蚀刻速率和第一沉积速率相关联，并且所述第一蚀刻速率和所述第一沉积速率与所述底表面相关，所述第一蚀刻速率高于所述第一沉积速率；
其中去除所述铜扩散阻挡层还与第二蚀刻速率和第二沉积速率相关联，并且所述第二蚀刻速率和所述第二沉积速率与所述顶表面相关，所述第二蚀刻速率低于所述第二沉积速率；
其中去除所述铜扩散阻挡层还与交流功率和直流功率相关联，其中直流功率与交流功率的比率在1.0至1.3的范围内。
17.如权利要求16所述的方法，其中去除所述铜扩散阻挡层包括执行与所述第一蚀刻速率、所述第二蚀刻速率、所述第一沉积速率和所述第二沉积速率相关联的蚀刻工艺。
18.如权利要求17所述的方法，其中所述蚀刻工艺包括与所述交流功率和所述直流功率相关联的射频蚀刻工艺。
19.如权利要求18所述的方法，其中所述直流功率等于300瓦，并且交流功率等于280瓦。
20.如权利要求19所述的方法，其中所述铜扩散阻挡层包括从由氮化钽、钽和钌构成的组中选择的至少一种材料。
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