DE112017001788B4 - Halbleitereinheit, Verfahren zur Herstellung derselben und Leistungswandler - Google Patents

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Abstract

Halbleitereinheit, die Folgendes aufweist:- ein Halbleitersubstrat;- eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist;- einen ersten Halbleiterbereich (4) eines zweiten Leitfähigkeitstyps, der selektiv in einem oberen Schichtbereich der Halbleiterschicht (2) angeordnet ist;- einen zweiten Halbleiterbereich (3) des ersten Leitfähigkeitstyps, der selektiv in einem oberen Schichtbereich des ersten Halbleiterbereichs (4) angeordnet ist;- eine Gate-Isolierschicht (6), die in Kontakt mit Oberflächen des ersten und des zweiten Halbleiterbereichs (4, 3) und der Halbleiterschicht (2) angeordnet ist;- eine Isolierschicht (14), die dicker als die Gate-Isolierschicht (6) ist und in einem Bereich der Halbleiterschicht (2) angeordnet ist, in dem die Gate-Isolierschicht (6) nicht angeordnet ist;- eine Gate-Elektrode (7), die zumindest auf der Gate-Isolierschicht (6) angeordnet ist;- eine Zwischenisolierschicht (8), die so angeordnet ist, dass sie die Gate-Elektrode (7) bedeckt;- ein Kontaktloch (12), das durch die Gate-Isolierschicht (6) und die Zwischenisolierschicht (8) hindurch ausgebildet ist und zumindest den zweiten Halbleiterbereich (3) an einem Boden desselben freilegt;- eine erste Hauptelektrode (10), die auf der Zwischenisolierschicht (8) angeordnet ist und über das Kontaktloch (12) mit dem zweiten Halbleiterbereich (3) elektrisch verbunden ist; und- eine zweite Hauptelektrode (9), die auf einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist,wobei die erste Hauptelektrode (10) Folgendes aufweist:- eine darunterliegende Elektrodenschicht (51a, 51b, 52a, 52b), die über das Kontaktloch (12) mit dem zweiten Halbleiterbereich (3) verbunden ist; und- eine Kupfer-Schicht (53a, 53b), die auf der darunterliegenden Elektrodenschicht (51a, 51b, 52a, 52b) angeordnet ist, und wobei die Kupfer-Schicht (53a, 53b) eine Dicke größer als oder gleich 15 µm aufweist und wobei die Kupfer-Schicht (53a, 53b) eine Spannungsrelaxationsschicht (54, 54b), die eine kleinere Kornabmessung als ein anderer Bereich der Kupfer-Schicht (53a, 53b) aufweist, über einem Bereich aufweist, der zumindest einen Übergang zwischen der Gate-Isolierschicht (6) und der Isolierschicht (14) aufweist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Halbleitereinheit, die eine verbesserte Kurzschluss-Stromfestigkeit aufweist.
  • STAND DER TECHNIK
  • Geräte der Leistungselektronik verwenden Schalteinrichtungen, wie beispielsweise Silicium-Bipolartransistoren mit isoliertem Gate (IGBTs) und Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), als Einrichtungen zum Schalten von Start und Stopp bei einer Stromversorgung zum Antreiben von Lasten, wie beispielsweise Elektromotoren. Die Verwendung von Siliciumcarbid-MOSFETs und Siliciumcarbid-IGBTs wird auch für Hochspannungseinrichtungen in Betracht gezogen, deren Nennspannungen in der Nähe von 1 kV liegen oder größer als oder gleich 1 kV sind. Bei diesen Schalteinrichtungen handelt es sich jeweils um Halbleitereinheiten vom Typ mit isoliertem Gate.
  • Siliciumcarbid (SiC)-Halbleiter weisen breitere Bandlücken als Silicium (Si)-Halbleiter auf. SiC-Halbleitereinheiten, die SiC-Halbleiter verwenden, weisen eine höhere Spannungsfestigkeit, höhere zulässige Stromdichten sowie eine höhere Wärmebeständigkeit als Si-Halbleitereinheiten auf, die Si-Halbleiter verwenden, so dass sie zu einem Hochtemperatur-Betrieb in der Lage sind. Dementsprechend sind SiC-Halbleitereinheiten als Leistungs-Halbleitereinheiten der nächsten Generation in der Entwicklung.
  • Ein Beispiel für Einheiten von besonderer Bedeutung unter MOSFETs, die als Leistungs-Halbleitereinheiten verwendet werden, ist ein vertikaler MOSFET. Der vertikale MOSFET weist Folgendes auf: eine Halbleiterschicht, die durch Laminieren von Schichten erhalten wird, wie beispielsweise einer Halbleiterschicht vom n-Typ, einer Drift-Schicht und einer Halbleiterschicht vom p-Typ, wo ein Kanal gebildet wird, sowie Elektroden, wie beispielsweise eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode.
  • Ein vertikaler MOSFET weist eine Source-Elektrode und eine Gate-Elektrode auf, die an der Vorderseite der Halbleiterschicht ausgebildet sind, und weist eine Drain-Elektrode auf, die an der Rückseite der Halbleiterschicht ausgebildet ist. In Abhängigkeit vom Unterschied in ihrer Gate-Struktur gibt es verschiedene Typen von vertikalen MOSFETs, wie beispielsweise einen planaren Typ und einen Graben-Typ.
  • IGBTs, die als Leistungs-Halbleitereinheiten verwendet werden, sind derart konfiguriert, dass die Halbleiterschicht vom n-Typ, die als Drain des vorstehend beschriebenen vertikalen MOSFET dient, durch eine Halbleiterschicht vom p-Typ ersetzt ist, um so einen Kollektor zu bilden. IGBTs werden als Schalteinrichtungen für höhere Spannungen verwendet, da sie in der Lage sind, einen höheren Strom zu führen als die vertikalen MOSFETs.
  • SiC-MOSFETs, die SiC verwenden, setzen zum Beispiel einen Aufbau ein, der konform mit dem Aufbau der Einheit von Si-MOSFETs ist, die Si verwenden. Da SiC eine breitere Bandlücke als Si aufweist, sind SiC-MOSFETs zu einem Betrieb bei einer höheren Temperatur in der Lage als Si-MOSFETs, die bei Temperaturen von weniger als 200 °C betrieben werden.
  • Leistungs-Halbleitereinheiten (Leistungseinheiten) setzen eine Konfiguration ein, bei der ein Aluminium (Al)-Draht durch Drahtbonden mit einer Al-Elektrode (einer Source-Elektrode) verbunden ist, die an einer Oberfläche der Einheit ausgebildet ist, um so einen Strom zu ziehen. Das Patentdokument 1 offenbart eine Konfigu-ration, bei der eine AlCu-Elektrode auf einem Chip (einer Leistungseinheit) ausgebildet ist und ein AlCu-Draht mit der AlCu-Elektrode verbunden ist, wobei es sich bei AlCu um eine Legierung handelt, die durch Zumischen einer geringen Menge an Kupfer (Cu) zu Al erhalten wird. Die Zuverlässigkeit beim Verbinden des Al-Drahts mittels Drahtbonden ist jedoch während eines Betriebs bei hohen Temperaturen, die über 200 °C hinausgehen, gering, und es ergeben sich Schwie-rigkeiten für Leistungselemente, die bei hohen Temperaturen betrieben werden.
  • Vor diesem Hintergrund wird anstelle eines Drahtbondens unter Verwendung eines Al-Drahts ein Drahtbonden in Betracht gezogen, bei dem ein Kupfer (Cu)-Draht verwendet wird, der bei hohen Temperaturen äußerst zuverlässig ist. Im Vergleich mit dem Drahtbonden, bei dem ein Al-Draht verwendet wird, hat das Drahtbonden unter Verwendung eines Cu-Drahts zum Zeitpunkt des Verbindens eine starke Auswirkung auf eine Baugruppe und kann daher eine Fehlfunktion der Baugruppe verursachen.
  • Insbesondere ist die Auswirkung auf Leistungseinheiten stark, da die Leistungseinheiten einen hohen Strom ziehen und es somit notwendig ist, den Drahtdurchmesser zu vergrößern. So kann das Drahtbonden unter Verwendung eines Cu-Drahts Fehlfunktionen der Baugruppen verursachen, wenn die Oberfläche der Baugruppe, mit welcher der Cu-Draht verbunden wird, eine nicht adäquate Elektrodenstruktur aufweist.
  • Das Patentdokument 2 offenbart eine Konfiguration, die eine Elektrode für ein Verbinden eines Cu-Drahts mit einer SiC-Halbleitereinheit mittels Bonden aufweist, und offenbart eine Elektrodenstruktur, bei der die oberste Schicht der Elektrode eine Cu-Schicht ist und unterhalb der Cu-Schicht zumindest eine Schutzschicht angeordnet ist, deren Härte gleich der Härte von Tantal (Ta) oder größer ist. Die Cu-Schicht weist eine Dicke von 10 µm auf, und das Vorhandensein der Cu-Schicht verhindert das Entstehen von Rissen in einem Bereich der Halbleitereinheit, der sich direkt unter der Cu-Schicht befindet.
  • Das Patentdokument 3 offenbart eine Elektrodenstruktur, bei der eine Cu-Schicht und eine organische Isolierschicht, die durch eine Polyimid-Schicht konfiguriert ist, an einer Halbleitereinheit ausgebildet sind und die Oberfläche der Cu-Schicht mit einer Barrieren-Schicht bedeckt ist. Es wird angenommen, dass die Cu-Schicht eine Dicke von 10 µm aufweist.
  • Aus der JP S63- 76 456 A ist eine Halbleitereinheit bekannt, bei der die Source-Elektrode eine Kupferschicht aufweist, die vollständig von einer Isolierschicht bedeckt wird.
  • Aus der US 2011 / 0 284 874 A1 ist ein Halbleiterbauelement bekannt, das Folgendes aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche hat, die einander gegenüberliegen; eine erste Mulde eines zweiten Leitfähigkeitstyps in einer oberen Oberfläche der ersten Hauptoberfläche in einem Zellenbereich der ersten Hauptoberfläche; einen Diffusionsbereich eines ersten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche in der ersten Mulde; eine erste Gateisolierschicht auf der ersten Mulde; eine erste Gateelektrode auf der ersten Gateisolierschicht; eine zweite Mulde eines zweiten Leitfähigkeitstyps in der oberen Oberfläche der ersten Hauptoberfläche an einem Umfangsbereich des Zellenbereichs; eine zweite Gateisolierschicht an der zweiten Mulde; eine Feldoxidschicht an der zweiten Mulde an der Umfangsseite der zweiten Gateisolierschicht, welche dicker als die zweite Gateisolierschicht ist; eine zweite Gateelektrode, die an der zweiten Gateisolierschicht und der Feldoxidschicht sequentiell vorgesehen und mit der ersten Gateelektrode elektrisch verbunden ist; eine erste Elektrode, die mit der ersten Mulde, der zweiten Mulde und dem Diffusionsbereich elektrisch verbunden ist; eine zweite Elektrode an der zweiten Hauptoberfläche des Halbleitersubstrats; eine Gateverdrahtung an der Feldoxidschicht, die um den Umfang des Zellenbereichs herum verläuft und mit der zweiten Gateelektrode elektrisch verbunden ist; und ein Gatepad, das mit der Gateverdrahtung elektrisch verbunden ist, wobei die Gateverdrahtung ein Silizid einer Substanz der zweiten Gateelektrode ist.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2008 - 311 383 A
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2014 - 82 367 A
    • Patentdokument 3: Internationale Veröffentlichung WO 00/ 44 043 A1
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Mit der Erfindung zu lösendes Problem
  • Wie vorstehend beschrieben, ist es in einem Fall, in dem ein Cu-Draht verwendet wird, notwendig, die Schichtdicke einer Cu-Elektrode an einer Oberfläche zu vergrößern, um so zu verhindern, dass eine Halbleitereinheit durch die Auswirkungen eines Drahtbondvorgangs beschädigt wird.
  • Außerdem ist es möglich, dass eine Leistungs-Schalteinrichtung zum Beispiel aufgrund des Auftretens eines Kurzschlusses in einem Kurzschlusszustand betrieben wird, d.h. in einem Zustand, in dem keine Lasten (z.B. kein induktiver Widerstand) angeschlossen sind, und wenn eine Halbleitereinheit in diesem Zustand eingeschaltet wird, fließt ein hoher Strom durch die Schalteinrichtung. Wenn dieser Stromfluss anhält, tritt in der Einheit selbst ein schneller Temperaturanstieg auf und verursacht eine Beschädigung an der Einheit. Diese Zeitspanne von dem Beginn des Fließens eines Überstroms bis zum Auftreten einer Beschädigung wird als Kurzschluss-Stromfestigkeit bezeichnet, bei der es sich um einen wichtigen Indikator von Schalteinrichtungen handelt.
  • Wenn die Schalteinrichtung in einem Kurzschlusszustand betrieben wird und ein Strom fließt, wird Wärme, die durch das Fließen des Stroms erzeugt wird, zu der Vorderseite und der Rückseite der Halbleitereinheit diffundiert. Um die Kurzschluss-Stromfestigkeit zu verbessern, ist es denkbar, die Dicke der Cu-Elektrode zu vergrößern, um so zu bewirken, dass die dicke Cu-Elektrode die durch den Kurzschlussstrom erzeugte Wärme absorbiert.
  • Wenn die Dicke der Cu-Elektrode, die als vordere Hauptelektrode der Halbleitereinheit dient, jedoch auf 10 µm oder mehr vergrößert wird, entsteht ein neues Problem dahingehend, dass Spannungen der dicken Cu-Elektrode vor einem Drahtbondvorgang Risse in einem SiC-Substrat und einer Isolierschicht verursachen, die sich in Kontakt mit der Cu-Elektrode befinden.
  • Die vorliegende Erfindung wurde im Hinblick auf die vorstehend beschriebenen Probleme konzipiert, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit anzugeben, die eine verbesserte Kurzschluss-Stromfestigkeit aufweist und die keinerlei Probleme verursacht, die sonst aus der Dicke der vorderen Hauptelektrode entstehen.
  • Mittel zum Lösen des Problems
  • Die Lösung der Aufgabe erfolgt durch eine Halbleitereinheit mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen der Halbleitereinheit ergeben sich aus den Unteransprüchen 2 bis 6. Ferner erfolgt die Lösung der Aufgabe durch ein Verfahren zur Herstellung einer Halbleitereinheit mit den Merkmalen des Anspruchs 7. Vorteilhafte Weiterbildungen des Verfahrens ergeben sich aus den Unteransprüchen 8 und 9. Darüber hinaus erfolgt die Lösung der Aufgabe durch einen Leistungswandler mit den Merkmalen des Anspruchs 10.
  • Effekte der Erfindung
  • Da die Spannungsrelaxationsschicht in der Kupfer-Schicht angeordnet ist, welche die erste Hauptelektrode bildet, werden Spannungen der Kupfer-Schicht bei der Halbleitereinheit gemäß der vorliegenden Erfindung relaxiert. Dadurch wird eine Spannungskonzentration in dem Bereich vermieden, der den Übergang zwischen der Gate-Isolierschicht und der Isolierschicht in dem unteren Bereich der ersten Hauptelektrode aufweist, und es wird das Entstehen von Rissen in der Gate-Isolierschicht und der Isolierschicht in jenem Bereich verhindert, so dass eine äußerst zuverlässige Halbleitereinheit erzielt wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den Figuren sind:
    • 1 eine Ansicht von oben auf eine Halbleitereinheit gemäß der vorliegenden Erfindung;
    • 2 eine Draufsicht, die den jeweiligen Störstellenbereich schematisch darstellt, der in einer Hauptoberfläche einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung ausgebildet ist;
    • 3 eine Schnittansicht der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 4 bis 15 Schnittansichten zur Beschreibung von Schritten bei der Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung;
    • 16 eine Draufsicht, die den jeweiligen Störstellenbereich schematisch darstellt, der in einer Hauptoberfläche einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung ausgebildet ist;
    • 17 eine Schnittansicht der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung;
    • 18 bis 20 Schnittansichten zur Beschreibung von Schritten bei der Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 der vorliegenden Erfindung;
    • 21 eine Schnittansicht einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 der vorliegenden Erfindung;
    • 22 eine Draufsicht, welche die Form und die Anordnung einer Spannungsrelaxationsschicht gemäß einer Variation der vorliegenden Erfindung darstellt;
    • 23 eine Draufsicht, welche die Form und die Anordnung einer Spannungsrelaxationsschicht gemäß einer Variation der vorliegenden Erfindung darstellt;
    • 24 eine Draufsicht, welche die Form und die Anordnung einer Spannungsrelaxationsschicht gemäß einer Variation der vorliegenden Erfindung darstellt;
    • 25 und 26 Draufsichten auf eine Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung
    • 27 eine Schnittansicht der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 4 der vorliegenden Erfindung;
    • 28 ein Blockdiagramm, das eine Konfiguration eines Leistungswandlersystems gemäß Ausführungsform 5 der vorliegenden Erfindung darstellt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Einleitung
  • Den Begriff MOS hat man früher für eine Übergangsstruktur aus einem Metall, einem Oxid und einem Halbleiter verwendet, und er ist mit den Anfangsbuchstaben von Metal-Oxide-Semiconductor (Metall-Oxid-Halbleiter) gebildet. Insbesondere bei Feldeffekttransistoren mit einer MOS-Struktur (auf die im Folgenden einfach als „MOS-Transistoren“ Bezug genommen wird) hat man jedoch in den letzten Jahren die Materialien für die Gate-Isolierschicht und die Gate-Elektrode zum Beispiel unter den Gesichtspunkten einer Integration und einer Verbesserung des Herstellungsprozesses verbessert.
  • Bei MOS-Transistoren hat man in erster Linie unter dem Gesichtspunkt einer Bildung von Source und Drain in einer selbstjustierenden Weise jedoch anstelle von Metall zum Beispiel polykristallines Silicium als Material für die Gate-Elektrode eingesetzt. Außerdem hat man unter dem Gesichtspunkt einer Verbesserung von elektrischen Eigenschaften ein Material mit einer hohen Dielektrizitätskonstanten als Material für die Gate-Isolierschicht eingesetzt; dieses Material ist jedoch nicht zwangsläufig auf ein Oxid beschränkt.
  • Aufgrund der vorstehenden Erläuterungen wird der Begriff MOS nicht beschränkt für eine laminierte Struktur aus einem Metall, einem Oxid und einem Halbleiter verwendet, und die Beschreibung der vorliegenden Erfindung basiert ebenfalls nicht auf einer derartigen Beschränkung. Das heißt, im Licht von allgemein üblichem technischem Wissen bezieht sich der Begriff MOS, wie er hier verwendet ist, nicht nur auf eine Abkürzung, die aus dem Begriff abgeleitet ist, sondern hat auch eine Bedeutung dahingehend, dass umfassend laminierte Strukturen aus einem Leiter und einem Isolator und einem Halbleiter enthalten sind.
  • Wenngleich bei der folgenden Beschreibung der Leitfähigkeitstyp von Störstellen derart definiert ist, dass es sich bei einem n-Typ um einen „ersten Leitfähigkeitstyp“ und bei einem p-Typ um einen „zweiten Leitfähigkeitstyp“ handelt, kann diese Definition auch umgekehrt werden.
  • Ausführungsform 1
  • Konfiguration einer Einheit
  • 1 ist eine Draufsicht, welche die Konfiguration einer oberen Oberfläche einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 der vorliegenden Erfindung und insbesondere einen Feldeffekttransistor mit einer MOS-Struktur (Siliciumcarbid-MOSFET) 100 schematisch darstellt, die an einem SiC-Substrat (Siliciumcarbid-Halbleitersubstrat) ausgebildet ist. Wenngleich der Siliciumcarbid-MOSFET 100 so beschrieben ist, dass er von einem Typ mit planarem Gate ist, ist die Anwendung der vorliegenden Erfindung nicht auf den Typ mit planarem Gate beschränkt, und der Halbleiter ist nicht auf Siliciumcarbid beschränkt.
  • Wie in 1 dargestellt, weist der Siliciumcarbid-MOSFET 100 eine viereckige äußere Gestalt auf, und eine Gate-Leitung 71 ist so angeordnet, dass sie den äußeren Rand des Siliciumcarbid-MOSFET 100 umgibt. In dem mittleren Bereich einer Hauptoberfläche (einer vorderen Hauptoberfläche) des Siliciumcarbid-MOSFET 100 befindet sich ein Zellenanordnungsbereich 20, in dem eine Mehrzahl von Strukturen von minimalen Einheiten des MOS angeordnet ist, auf die als „Einheitszellen“ Bezug genommen wird, und der äußere Rand des Zellenanordnungsbereichs 20 ist durch eine darunterliegende Elektrodenschicht 52a gebildet.
  • Bei der Gestalt des Zellenanordnungsbereichs 20 in einer Draufsicht handelt es sich um eine viereckige Gestalt, deren eine Seite in dem mittleren Bereich nach innen vertieft ist, und ein Gate-Pad 21 ist so angeordnet, dass es in einen Bereich passt, der durch die nach innen gehende Vertiefung des Zellenanordnungsbereichs 20 ausgebildet ist. Der äußere Rand des Gate-Pads 21 ist durch eine viereckige darunterliegende Elektrodenschicht 51b gebildet, und in dem in einer Draufsicht mittleren Bereich der darunterliegenden Elektrodenschicht 51b ist eine externe Ausgangs-Gate-Elektrode 15 angeordnet. Der Zellenanordnungsbereich 20, das Gate-Pad 21 und die Gate-Leitung 71 sind voneinander beabstandet.
  • Von einer externen Steuerschaltung (nicht gezeigt) wird eine Gate-Spannung an die externe Ausgangs-Gate-Elektrode 15 des Gate-Pads 21 angelegt, und die angelegte Gate-Spannung wird den Gate-Elektroden der Einheitszellen durch die Gate-Leitung 71 zugeführt.
  • Außerdem ist in dem Zellenanordnungsbereich 20 eine externe Ausgangs-Source-Elektrode 10 (eine erste Hauptelektrode) angeordnet, welche die Source-Elektrode (nicht gezeigt) jeder Einheitszelle parallel verbindet.
  • In 1 ist eine Cu-Schicht 53a auf der äußersten Oberfläche der externen Ausgangs-Source-Elektrode 10 angeordnet, und eine Cu-Schicht 53b ist auf der äußersten Oberfläche der externen Ausgangs-Gate-Elektrode 15 angeordnet. Die anderen Bereiche, mit Ausnahme der Bereiche, in denen die Cu-Schichten 53a und 53b angeordnet sind, sind mit einer Harzschicht bedeckt, die transparent und somit nicht gezeigt ist, so dass Schichten unter der Harzschicht, wie beispielsweise die darunterliegende Elektrodenschicht 52a in der Darstellung visuell erkennbar sind.
  • Wenngleich übliche Produkte häufig ferner Elektroden für Temperatursensoren und Stromsensoren aufweisen, ist das Vorhandensein oder das Fehlen derartiger Elektroden für die Konfiguration und die Wirkungsweise der vorliegenden Erfindung irrelevant, und daher sind eine Beschreibung und eine Darstellung derselben weggelassen.
  • Wenngleich außerdem die Merkmale von MOSFETs, wie beispielsweise die Positionen und die Anzahl von Gate-Pads 21, die Form der Gate-Leitung 71 sowie die Formen und die Anzahl von Zellenanordnungsbereichen 20, stark variieren, sind derartige Merkmale ebenfalls irrelevant für die Konfiguration und die Wirkungsweise der vorliegenden Erfindung, und daher sind eine Beschreibung und eine Darstellung derselben weggelassen.
  • 2 ist eine Draufsicht, die eine Konfiguration eines in 1 dargestellten Bereichs PR1 schematisch darstellt. Der Bereich PR1 bildet einen Bereich, der von einem Teil des Randbereichs des Zellenanordnungsbereichs 20 auf der Seite, die dem Gate-Pad 21 gegenüberliegt, zu einem Teil des Randbereichs des Gate-Pads 21 reicht, der dem Randbereich des Zellenanordnungsbereichs 20 gegenüberliegt.
  • Der Zellenanordnungsbereich 20 weist eine Mehrzahl von Einheitszellen UC auf (bei dem vorliegenden Beispiel Einheitszellen mit einem vertikalen MOSFET), die in einer Matrix angeordnet sind, während das Gate-Pad 21 keine Einheitszellen aufweist und eine Mehrzahl von darin angeordneten Gate-Kontaktlöchern 13 aufweist.
  • Wenngleich 2 ein Beispiel darstellt, bei dem die Einheitszellen UC in drei Zeilen und drei Spalten in den Richtungen nach oben, nach unten, nach rechts und nach links in dem Zellenanordnungsbereich 20 angeordnet sind, ist diese Anordnung lediglich ein Teil des Zellenanordnungsbereichs 20, und der gesamte Zellenanordnungsbereich 20 weist eine größere Anzahl von darin angeordneten Einheitszellen auf.
  • Wie in 2 dargestellt, ist die Form jeder Einheitszelle UC in einer Draufsicht derart ausgebildet, dass ein Kontaktbereich 5, der eine im Allgemeinen viereckige äußere Form aufweist, von einem Source-Bereich 3 umgeben ist und der äußere Umfang des Source-Bereichs 3 von einem Muldenbereich 4 umgeben ist. Ein Source-Kontaktloch 12 ist so angeordnet, dass es mit dem Kontaktbereich 5 und einem Teil des Source-Bereichs 3 in Kontakt kommt, der den Kontaktbereich 5 umgibt, und an dem Boden des Source-Kontaktlochs 12 ist eine aus Nickelsilicid (NiSi2) bestehende Silicid-Schicht 17 so angeordnet, dass der Kontaktbereich 5 mit der Silicid-Schicht 17 bedeckt ist. Es ist anzumerken, dass die externe Ausgangs-Source-Elektrode 10 (die schraffiert ist) in das Source-Kontaktloch 12 eingebettet ist. Die Details der Konfiguration der externen Ausgangs-Source-Elektrode 10 werden später beschrieben.
  • Das Gate-Pad 21 ist über der Gate-Elektrode 7 angeordnet, die auf einer Siliciumoxid-Schicht 14 (einer Isolierschicht) angeordnet ist, und die Gate-Elektrode 7 ist über die Gate-Kontaktlöcher 13 mit der vorstehend angegebenen externen Ausgangs-Gate-Elektrode 15 (die schraffiert ist) elektrisch verbunden. Die Details der Konfiguration der externen Ausgangs-Gate-Elektrode 15 werden später beschrieben.
  • Als nächstes wird eine Schnittkonfiguration entlang der Linie A-A in 2 unter Bezugnahme auf eine Schnittansicht in 3 beschrieben. Wie in 3 dargestellt, ist der Siliciumcarbid-MOSFET 100 an einem SiC-Substrat 1 ausgebildet, das eine relativ hohe Konzentration (n+) von Störstellen des n-Typs (des ersten Leitfähigkeitstyps) enthält.
  • Auf der vorderen Hauptoberfläche (der ersten Hauptoberfläche) des SiC-Substrats 1 ist eine Drift-Schicht 2 (eine Halbleiterschicht) ausgebildet, bei der es sich um eine Halbleiterschicht handelt, die eine relativ geringe Konzentration (n-) von Störstellen des n-Typs enthält. Bei der Drift-Schicht 2 kann es sich um eine epitaxial aufgewachsene Schicht handeln, die durch epitaxiales Aufwachsen gebildet wird.
  • In dem oberen Schichtbereich der Drift-Schicht 2 ist selektiv eine Mehrzahl von Muldenbereichen 4 (ersten Halbleiterbereichen) ausgebildet, die Störstellen des p-Typs (des zweiten Leitfähigkeitstyps) enthalten, und in dem oberen Schichtbereich jedes Muldenbereichs 4 ist selektiv der Kontaktbereich 5 ausgebildet, der eine relativ hohe Konzentration (p+) von Störstellen des p-Typs enthält. Dann ist der n+-Source-Bereich 3 (der zweite Halbleiterbereich) so ausgebildet, dass er den Kontaktbereich 5 umgibt. Es ist anzumerken, dass auf den Source-Bereich 3 auch als ein Stromabgabebereich Bezug genommen wird.
  • Wie unter Bezugnahme auf 2 beschrieben, sind die Source-Bereiche 3 und die Muldenbereiche 4 so ausgebildet, dass sie die Kontaktbereiche 5 in einer Draufsicht konzentrisch umgeben, und die Tiefe der Muldenbereiche 4 von der äußersten Oberfläche der Drift-Schicht 2 aus wird größer als die Tiefen der Source-Bereiche 3 und der Kontaktbereiche 5 von der äußersten Oberfläche der Drift-Schicht 2 aus ausgeführt.
  • In dem Zellenanordnungsbereich 20 ist eine Gate-Oxid-Schicht 6 (eine Gate-Isolierschicht) auf der Drift-Schicht 2 ausgebildet, und die Gate-Elektrode 7 ist auf der Gate-Oxid-Schicht 6 ausgebildet. In dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, ist auf der Drift-Schicht 2 die Silicium-Oxid-Schicht 14 ausgebildet, deren Dicke ungefähr gleich 1 µm und größer als die Dicke der Gate-Oxid-Schicht 6 ist, und die Gate-Elektrode 7 ist aus einer Schicht aus Phosphor (P) enthaltendem polykristallinen Silicium gebildet, die sich von einem Ort oberhalb der Gate-Oxid-Schicht 6 zu einem Ort oberhalb der Silicium-Oxid-Schicht 14 erstreckt.
  • Das heißt, ein Zwischenraum zwischen den Randbereichen der Seite der oberen Oberfläche von jeweils zwei benachbarten Muldenbereichen 4 bildet einen Sperrschicht-Feldeffekttransistor (JFET)-Bereich 16, und die Gate-Elektrode 7 ist auf der Gate-Oxid-Schicht 6 ausgebildet, die sich von einem Ort oberhalb der JFET-Bereiche 16 zu einem Ort oberhalb der Randbereiche der Muldenbereiche 4 erstreckt.
  • In dem Bereich, der sich von dem Gate-Pad 21 zu dem Zellenanordnungsbereich 20 erstreckt, ist die Gate-Elektrode 7 auf der Silicium-Oxid-Schicht 14 und auf der Gate-Oxid-Schicht 6 ausgebildet. Es ist anzumerken, dass die Silicium-Oxid-Schicht 14 auch in dem Bereich angeordnet ist, in dem die Gate-Leitung 71 (1) ausgebildet ist, und sämtliche Gate-Elektroden 7 sind über die Gate-Leitung 71 elektrisch miteinander verbunden.
  • Die Gate-Oxid-Schicht 6 ist so ausgebildet, dass sie nahezu die gesamte Hauptoberfläche der Drift-Schicht 2 in dem Zellenanordnungsbereich 20 bedeckt, sie ist jedoch nicht auf den Kontaktbereichen 5 und einem Teil der Source-Bereiche 3 angeordnet, der die Kontaktbereiche 5 umgibt, auf denen die Silicid-Schicht 17 ausgebildet ist. In dem Bereich, in dem das Gate-Pad 21 ausgebildet wird, ist anstelle der Gate-Oxid-Schicht 6 die Silicium-Oxid-Schicht 14 angeordnet, und daher kann auf die Gate-Oxid-Schicht 6 und die Silicium-Oxid-Schicht 14 kollektiv als eine „Isolierschicht“ Bezug genommen werden. Die Kontaktbereiche 5 sind so angeordnet, dass der Kontaktwiderstand verringert ist, sie stellen jedoch keine absolute Notwendigkeit dar.
  • Dann ist eine Zwischenisolierschicht 8 so ausgebildet, dass sie sämtliche Gate-Elektroden 7 bedeckt. Die Source-Kontaktlöcher 12 sind in dem Zellenanordnungsbereich 20 durch die Zwischenisolierschicht 8 hindurch so angeordnet, dass sie bis zu der Silicid-Schicht 17 reichen, während die Gate-Kontaktlöcher in dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, durch die Zwischenisolierschicht 8 hindurch so ausgebildet sind, dass sie bis zu der Gate-Elektrode 7 reichen.
  • Dann ist die externe Ausgangs-Source-Elektrode 10 in dem Zellenanordnungsbereich 20 auf der Zwischenisolierschicht 8 ausgebildet und in den Source-Kontaktlöchern 12 eingebettet, während die externe Ausgangs-Gate-Elektrode 15 in dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, auf der Zwischenisolierschicht 8 ausgebildet ist und in den Gate-Kontaktlöchern 13 eingebettet ist.
  • Zwischen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Gate-Elektrode 15 ist eine Harzschicht 70 so angeordnet, dass sie eine elektrische Isolierung zwischen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Gate-Elektrode 15 liefert.
  • Auf der rückwärtigen Hauptoberfläche des SiC-Substrats 1 (der zweiten Hauptoberfläche auf der Seite, die sich gegenüber von der Seite befindet, auf der die Drift-Schicht 2 angeordnet ist) ist eine Drain-Elektrode 9 (eine zweite Hauptelektrode) ausgebildet, die eine laminierte Struktur aus einer Metallschicht und einer Metallsilicid-Schicht aufweist. Der Zweckmäßigkeit halber ist die Drain-Elektrode 9 in 3 als eine Einzelschichtstruktur dargestellt.
  • Bei der Ausführungsform 1 der vorliegenden Erfindung handelt es sich bei der Metallschicht der Drain-Elektrode 9 um eine Nickel (Ni)-Schicht, und bei der Metallsilicid-Schicht der Drain-Elektrode 9 handelt es sich um eine NiSi2-Schicht. Dann ist eine externe Ausgangs-Drain-Elektrode 11, die eine laminierte Struktur zum Beispiel aus einer Ni-Schicht und einer Gold (Au)-Schicht aufweist, auf der Drain-Elektrode 9 ausgebildet. Der Zweckmäßigkeit halber ist die externe Ausgangs-Drain-Elektrode 11 in 3 als eine Einzelschichtstruktur dargestellt.
  • Die externe Ausgangs-Source-Elektrode 10 ist durch die darunterliegenden Elektrodenschichten 51a und 52a, eine Cu-Schicht 53a und eine Spannungsrelaxationsschicht 54 konfiguriert. Das heißt, die darunterliegende Elektrodenschicht 52a ist entlang des Randbereichs des Zellenanordnungsbereichs 20 auf der Zwischenisolierschicht 8 angeordnet, und die darunterliegende Elektrodenschicht 51a ist in dem verbleibenden Bereich des Zellenanordnungsbereichs 20, der von der darunterliegenden Elektrodenschicht 52a umgeben ist, auf der Zwischenisolierschicht 8 angeordnet.
  • Die Innenwände der Source-Kontaktlöcher 12 sind mit der darunterliegenden Elektrodenschicht 51a bedeckt. Dann ist die Spannungsrelaxationsschicht 54 auf der darunterliegenden Elektrodenschicht 52a angeordnet, und die Cu-Schicht 53a ist so angeordnet, dass sie den gesamten Zellenanordnungsbereich 20 einschließlich der Spannungsrelaxationsschicht 54 bedeckt.
  • Die Spannungsrelaxationsschicht 54 ist angeordnet, um die an der Cu-Schicht 53a anliegenden Spannungen abzubauen, und ist in der Lage, das Entstehen von Rissen in der Silicium-Oxid-Schicht 14 aufgrund dieser Spannungen zu verhindern. Im Fall einer herkömmlichen Struktur, bei der die Spannungsrelaxationsschicht 54 nicht angeordnet ist, entstehen Risse in einem Bereich, der in 3 mit „C“ gekennzeichnet ist.
  • Die externe Ausgangs-Gate-Elektrode 15 ist indessen durch eine darunterliegende Elektrodenschicht 51b und eine Cu-Schicht 53b konfiguriert. Das heißt, die darunterliegende Elektrodenschicht 51b ist überall in dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, auf der Zwischenisolierschicht 8 angeordnet, so dass die Innenwände der Gate-Kontaktlöcher 13 mit der darunterliegenden Elektrodenschicht 51b bedeckt sind. Die Cu-Schicht 53b ist so auf der darunterliegenden Elektrodenschicht 51b angeordnet, dass sie den gesamten Bereich bedeckt, in dem das Gate-Pad 21 ausgebildet ist. Die Cu-Schichten 53a und 53b weisen bei der Ausführungsform 1 der vorliegenden Erfindung eine Schichtdicke von 20 µm auf.
  • In dem Fall, in dem an den Gate-Elektroden 7 keine Spannung anliegt, sind in den Muldenbereichen 4, die sich direkt unterhalb der Gate-Elektroden 7 befinden, keine Kanäle ausgebildet, auch wenn zwischen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Drain-Elektrode 11 eine hohe Spannung anliegt. Das heißt, in dieser Situation des Anliegens einer Spannung befindet sich der Siliciumcarbid-MOSFET 100 in seinem AUS-Zustand, in dem keine Elektronen fließen.
  • Wenn im Gegensatz dazu zwischen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Drain-Elektrode 11 eine hohe Spannung anliegt und an den Gate-Elektroden 7 eine positive Spannung anliegt, werden auf der oberen Seite der Muldenbereiche 4 Kanäle ausgebildet, und es fließen Elektronen entlang von Pfaden von den Source-Bereichen 3 durch die Kanalbereiche (Bereiche der Muldenbereiche 4, die sich direkt unterhalb der Gate-Elektroden 7 befinden), die JFET-Bereiche 16, die Drift-Schicht 2, das SiC-Substrat 1 und die Drain-Elektrode 9 hindurch.
  • Das heißt, in dieser Situation des Anliegens eines Stroms befindet sich der Siliciumcarbid-MOSFET 100 in seinem EIN-Zustand, in dem Elektronen von der externen Ausgangs-Source-Elektrode 10 in Richtung zu der Drain-Elektrode 9 fließen. Auf diese Weise ist eine Ein-Aus-Steuerung des Stroms mit der an die Gate-Elektroden 7 angelegten Gate-Spannung möglich.
  • Herstellungsverfahren
  • Als nächstes wird ein Verfahren zur Herstellung des Siliciumcarbid-MOSFET 100 unter Bezugnahme auf die 4 bis 15 beschrieben, bei denen es sich um Schnittansichten handelt, die Herstellungsschritte in einer geordneten Abfolge darstellen.
  • Zunächst wird die Drift-Schicht 2 vom n-Typ mittels chemischer Gasphasenabscheidung (CVD) epitaxial auf der einen Hauptoberfläche (der vorderen Hauptoberfläche) des SiC-Substrats 1 aufgewachsen, wie in 4 dargestellt. Es ist anzumerken, dass es sich bei der Drift-Schicht 2 um eine Siliciumcarbid-Halbleiterschicht handelt.
  • Das SiC-Substrat 1 weist eine Dicke von 50 bis 500 µm auf und enthält Störstellen vom n-Typ in Konzentrationen in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3. Die Drift-Schicht 2 weist eine Dicke von 1 bis 60 µm auf und enthält Störstellen vom n-Typ mit Konzentrationen in einem Bereich von 1 × 1015 bis 1 × 1017 cm-3. Es ist anzumerken, dass die Dicke der Drift-Schicht 2 durch eine Durchbruchspannung bestimmt ist, die für den Siliciumcarbid-MOSFET 100 erforderlich ist.
  • Auf dieser Drift-Schicht 2 wird unter Verwendung einer photolithographischen Technik (Photolithographie) eine Resist-Maske (nicht gezeigt) gebildet, die Öffnungen aufweist, um Bereiche freizulegen, die später zu den Muldenbereichen 4 werden. Diese Resist-Maske wird als eine die Dotierung mit Störstellen verhindernde Maske verwendet.
  • Nach der Bildung der Resist-Maske werden Störstellenionen vom p-Typ von einem Ort oberhalb der Resist-Maske implantiert, um selektiv die Muldenbereiche 4 in dem oberen Schichtbereich der Drift-Schicht 2 in dem Zellenanordnungsbereich 20 zu bilden. Hierbei weisen die Muldenbereiche 4 eine Dicke von 0,5 µm bis 2,0 µm auf, und bei den Störstellen vom p-Typ kann es sich um Al handeln, dessen Störstellenkonzentrationen in einem Bereich von 1 × 1017 bis 5 × 1017 cm-3 vorgegeben werden.
  • Dann wird die Resist-Maske entfernt, und unter Verwendung einer photolithographischen Technik wird eine neue Resist-Maske (nicht gezeigt) gebildet, die Öffnungen aufweist, um Bereiche freizulegen, die später zu den Source-Bereichen 3 werden. Diese Resist-Maske wird ebenfalls als eine die Dotierung mit Störstellen verhindernde Maske verwendet.
  • Nach der Bildung der Resist-Maske werden Störstellenionen vom n-Typ von einem Ort oberhalb der Resist-Maske implantiert, um die Source-Bereiche 3 in den oberen Schichtbereichen der Muldenbereiche 4 zu bilden. Hierbei weisen die Source-Bereiche 3 eine Dicke von 0,5 bis 2,0 µm auf, und bei den Störstellen vom n-Typ kann es sich um Stickstoff (N) handeln, dessen Konzentrationen in einem Bereich von 1 × 1018 bis 1 × 1021 cm-3 vorgegeben werden.
  • Dann wird die Resist-Maske entfernt, und unter Verwendung einer photolithographischen Technik wird eine neue Resist-Maske (nicht gezeigt) gebildet, die Öffnungen aufweist, um Bereiche freizulegen, die später zu den Kontaktbereichen 5 werden. Diese Resist-Maske wird ebenfalls als eine die Dotierung mit Störstellen verhindernde Maske verwendet.
  • Nach der Bildung der Resist-Maske werden Störstellenionen vom p-Typ von einem Ort oberhalb der Resist-Maske implantiert, um die Kontaktbereiche 5 in den mittleren Bereichen der Source-Bereiche 3 zu bilden. Hierbei weisen die Kontaktbereiche 5 eine Dicke von 0,2 bis 0,5 µm auf, und bei den Störstellen vom p-Typ kann es sich um Al handeln, dessen Störstellenkonzentrationen in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 vorgegeben werden.
  • Dann wird die Resist-Maske entfernt, und es wird ein Hochtemperatur-Tempervorgang bei einer Temperatur von 1500 °C oder einer höheren Temperatur durchgeführt, um die Dotier-Störstellen vom n- und vom p-Typ zu aktivieren.
  • Als nächstes wird zum Beispiel mittels CVD eine Oxid-Schicht (SiO2) auf der Drift-Schicht 2 gebildet. Danach wird unter Verwendung einer photolithographischen Technik eine Ätz-Maske gebildet, die Öffnungen aufweist, um den Zellenanordnungsbereich 20 freizulegen, und diese Ätz-Maske wird dazu verwendet, die Oxid-Schicht in dem Zellenanordnungsbereich 20 mittels eines Ätzvorgangs zu entfernen.
  • Auf diese Weise wird die Siliciumoxid-Schicht 14 auf der Drift-Schicht 2 in dem Bereich gebildet, in dem das Gate-Pad 21 ausgebildet ist, wie in 4 dargestellt. Die Dicke der Siliciumoxid-Schicht 14 wird in einem Bereich von 0,5 µm bis 2 µm vorgegeben, und die Siliciumoxid-Schicht 14 weist bei der Ausführungsform 1 der vorliegenden Erfindung eine Dicke von 1 µm auf.
  • Danach wird das SiC-Substrat 1 (das die vorstehende Konfiguration aufweist) in dem in 5 dargestellten Schritt einer Atmosphäre ausgesetzt, die Sauerstoff und Wasserdampf enthält und eine Temperatur von ungefähr 1000 °C aufweist, so dass die Oberfläche des Zellenanordnungsbereichs 20 thermisch oxidiert wird, um die Gate-Oxid-Schicht 6 aus einer Schicht aus einem thermischen Oxid (SiO2) zu bilden. Die Gate-Oxid-Schicht 6 weist zum Beispiel eine Dicke von 50 nm auf.
  • Auf diesen Schritt der Bildung der Gate-Oxid-Schicht 6 und der Siliciumoxid-Schicht 14 wird als einen Schritt der Bildung einer „Isolierschicht“ auf der oberen Oberfläche des Zellenanordnungsbereichs 20 und des Bereichs Bezug genommen, in dem das Gate-Pad 21 ausgebildet ist.
  • Wenngleich die vorstehende Gate-Oxid-Schicht 6 als eine Schicht aus einem thermischen Oxid beschrieben ist, kann es sich bei der Gate-Oxid-Schicht 6 auch um eine Oxid-Schicht handeln, die mittels CVD gebildet wird, oder es kann sich um eine laminierte Schicht handeln, die aus einer Schicht aus einem thermischen Oxid und einer mittels CVD gebildeten Oxid-Schicht besteht.
  • Außerdem kann die Oberfläche der Gate-Oxid-Schicht 6 einer Nitrierung unterzogen werden. Eine Nitrierung kann realisiert werden, indem das SiC-Substrat 1 bei einer hohen Temperatur, wie beispielsweise 1000 °C oder einer höheren Temperatur, in einem Stickstoffmonoxid (NO)-Gas oder einem Distickstoffmonoxid (N2O)-Gas getempert wird, nachdem die Gate-Oxid-Schicht 6 gebildet worden ist.
  • Als nächstes wird eine Schicht aus polykristallinem Silicium, die Phosphor (P) mit Konzentrationen in einem Bereich von 1 × 1019 bis 1 × 1021 cm-3 enthält, mittels CVD auf der Isolierschicht gebildet, um die Gate-Elektroden 7 zu bilden. Die Dicke der Gate-Elektroden 7 wird in einem Bereich von 300 nm bis 600 nm vorgegeben, und die Gate-Elektroden 7 weisen bei der Ausführungsform 1 der vorliegenden Erfindung eine Dicke von 500 nm auf. Es ist anzumerken, dass die Gate-Elektroden 7 aus einem polykristallinen Silicium vom p-Typ, das Bor enthält (B), gebildet werden können.
  • Als nächstes wird unter Verwendung einer photolithographischen Technik eine Ätz-Maske gebildet, die Öffnungen aufweist, um die Gate-Elektroden 7 oberhalb der Source-Bereiche 3 und der Kontaktbereiche 5 freizulegen, und diese Ätz-maske wird verwendet, um die zu den Öffnungen hin freiliegenden Gate-Elektroden 7 mittels eines Ätzvorgangs zu entfernen. Auf diese Weise werden die Gate-Elektroden 7 von einem Ort oberhalb der Source-Bereiche 3 und der Kontaktbereiche 5 entfernt, während die Gate-Elektroden 7 über die Isolierschicht oberhalb der Muldenbereiche 4, der JFET-Bereiche 16 und des Bereichs verbleiben, in dem das Gate-Pad 21 ausgebildet ist, wie in 6 dargestellt.
  • Als nächstes wird zum Beispiel mittels CVD eine Siliciumoxid-Schicht mit einer Dicke von 1 µm auf der gesamten Oberfläche des SiC-Substrats 1 (das die obere Konfiguration aufweist) gebildet, welche die Zwischenisolierschicht 8 bildet. Dann wird unter Verwendung einer photolithographischen Technik eine Ätz-Maske gebildet, die Öffnungen aufweist, um die Zwischenisolierschicht 8 über den Kontaktbereichen 5 und den die Kontaktbereiche 5 umgebenden Source-Bereichen 3 in dem Zellenanordnungsbereich 20 freizulegen, und diese Ätz-Maske wird dazu verwendet, die zu den Öffnungen hin freiliegende Zwischenisolierschicht 8 mittels eines Ätzvorgangs zu entfernen und außerdem die Gate-Oxid-Schicht 6 unter jener Zwischenisolierschicht 8 zu entfernen, um die in 7 dargestellten Source-Kontaktlöcher 12 zu bilden.
  • Bei diesem Ätzvorgang kann es sich entweder um einen Nassätzvorgang oder um einen Trockenätzvorgang handeln, oder es kann sich um eine Kombination aus einem Nassätzvorgang und einem Trockenätzvorgang handeln. Der Nassätzvorgang verwendet eine gepufferte Fluorwasserstoff (BHF)-Lösung, die durch Mischen von HF und NH4F erhalten wird. Der Trockenätzvorgang verwendet reaktives Ionenätzen (RIE).
  • In diesem Fall werden Trifluormethan (CHF3) und Sauerstoff (O2) als Ätzgase verwendet. Bei diesem Trockenätzvorgang handelt es sich um einen anisotropen Ätzvorgang. Es ist anzumerken, dass das Ätzgas nicht auf CHF3 beschränkt ist und auch Perfluorpropan (C3F8) als Ätzgas verwendet werden kann.
  • Als ein Ergebnis dieses Ätzvorgangs sind ein Teil der Source-Bereiche 3 und die Kontaktbereiche 5 zu den Böden der Source-Kontaktlöcher 12 hin freigelegt.
  • Nach einem Entfernen der Ätz-Maske wird in dem in 8 dargestellten Schritt zum Beispiel mittels Sputtern eine Ni-Schicht ML mit einer Dicke von ungefähr 50 nm auf der gesamten Oberfläche des SiC-Substrats 1 gebildet (das die obere Konfiguration aufweist), und dann wird das SiC-Substrat 1 einem Tempervorgang (einem ersten Tempervorgang) unterzogen. Auf diese Weise wird eine Metallsilicid-Schicht (hier eine NiSi2-Schicht) auf den Source-Bereichen 3 und den Kontaktbereichen 5 gebildet, die zu den Böden der Source-Kontaktlöcher 12 hin freigelegt sind.
  • Der Tempervorgang, wie er hier verwendet wird, bezieht sich auf eine Erwärmung des SiC-Substrats 1 durch schnelles thermisches Tempern (RTA, Rapid Thermal Annealing) auf eine Temperatur von 300 °C bis 800 °C über einen Zeitraum von ein bis drei Minuten. Die Erwärmung auf diese Temperatur bewirkt eine Reaktion zwischen dem Ni der Ni-Schicht und dem SiC, das die Kontaktbereiche 5 und die Source-Bereiche 3 bildet, die sich in Kontakt mit der Ni-Schicht befinden, so dass die Silicid-Schicht 17 gebildet wird. Es ist anzumerken, dass sich die Ni-Schicht, die sich nicht in Kontakt mit dem SiC befindet, nicht mit dem SiC reagiert und somit als Ni unverändert bleibt.
  • Nach der Bildung der Silicid-Schicht 17 wird das SiC-Substrat 1 zum Beispiel mit einer sauren Lösung gereinigt, die entweder Schwefelsäure oder Salzsäure enthält. Diese Reinigung entfernt die Ni-Schicht, die bei der Silicidierungs-Reaktion nicht umgesetzt worden ist. Durch Entfernen der nicht reagierten Ni-Schicht wird die in 9 dargestellte Konfiguration erhalten.
  • Als nächstes wird unter Verwendung einer photolithographischen Technik eine Ätz-Maske gebildet, die eine Mehrzahl von Öffnungen aufweist, um die Zwischenisolierschicht 8 auf der Gate-Elektrode 7 in dem Bereich freizulegen, in dem das Gate-Pad 21 gebildet wird, und diese Ätz-Maske wird dazu verwendet, die Zwischenisolierschicht 8, die zu der Mehrzahl von Öffnungen hin freigelegt ist, mittels eines Ätzvorgangs zu entfernen und die Gate-Kontaktlöcher 13 zu bilden.
  • Bei diesem Ätzvorgang kann das gleiche Verfahren verwendet werden, wie bei dem Ätzen der Source-Kontaktlöcher 12 verwendet wird.
  • Als ein Ergebnis dieses Ätzvorgangs ist die Gate-Elektrode 7 zu den Böden der Gate-Kontaktlöcher 13 hin freigelegt, wie in 10 dargestellt.
  • Danach wird in dem in 10 dargestellten Schritt die Drain-Elektrode 9 auf der rückwärtigen Oberfläche des SiC-Substrats 1 gebildet. Das Verfahren zum Bilden der Drain-Elektrode 9 wird im Folgenden beschrieben.
  • Zunächst wird mittels Sputtern eine Ni-Schicht mit einer Dicke von 300 nm auf der rückwärtigen Oberfläche des SiC-Substrats 1 gebildet. Als nächstes wird diese Ni-Schicht einer Wärmebehandlung unterzogen, um so silicidiert zu werden. Das SiC-Substrat 1 wird zum Beispiel mittels RTA einem Tempervorgang (einem zweiten Tempervorgang) bei einer Temperatur von 1000 °C unterzogen. Der zweite Tempervorgang wird bei einer Temperatur durchgeführt, die höher als die Temperatur (300 bis 800 °C) des ersten Tempervorgangs ist, und die Ni-Schicht wird über einen Zeitraum von 30 Sekunden erwärmt.
  • Dadurch wird der Kontaktwiderstand der Silicid-Schicht 17 im Inneren der Source-Kontaktlöcher 12 weiter verringert. Darüber hinaus reagiert die auf der rückwärtigen Oberfläche des SiC-Substrats 1 ausgebildete Ni-Schicht mit der rückwärtigen Oberfläche des SiC-Substrats 1, so dass gleichzeitig eine NiSi2-Schicht gebildet wird. Dadurch wird außerdem ein ohmscher Kontakt mit einem geringen Widerstand zwischen der NiSi2-Schicht und dem SiC-Substrat 1 erzielt.
  • Es ist anzumerken, dass nicht die gesamte Ni-Schicht in der Dickenrichtung zu der NiSi2-Schicht wird, da die Dicke der Ni-Schicht gleich 300 nm und groß ist. Auf diese Weise wird die Drain-Elektrode 9, die eine laminierte Struktur aus der Ni-Schicht und der NiSi2-Schicht aufweist, auf der rückwärtigen Oberfläche des SiC-Substrats 1 gebildet, wie in 10 dargestellt.
  • Als nächstes wird in dem in 11 dargestellten Schritt auf den Source-Kontaktlöchern 12, den Gate-Kontaktlöchern 13 und der Zwischenisolierschicht 8 eine darunterliegende Elektrodenschicht 51 gebildet. Die darunterliegende Elektrodenschicht 51 weist eine laminierte Struktur auf, bei der eine Ti-Schicht auf der Seite vorhanden ist, die sich in Kontakt mit der Silicid-Schicht 17 befindet, und auf die Ti-Schicht wird eine Cu-Schicht laminiert.
  • Die Ti-Schicht weist eine Schichtdicke von 100 bis 500 nm auf und wird zum Beispiel mittels Sputtern gebildet. Die Cu-Schicht weist eine Schichtdicke von 100 bis 500 nm auf und wird zum Beispiel mittels Sputtern gebildet. Die Cu-Schicht, welche die darunterliegende Elektrodenschicht 51 bildet, wird zu einer Kristallkeimschicht einer Cu-Schicht, die später beschrieben wird. Es ist anzumerken, dass die darunterliegende Elektrodenschicht 51 nicht auf eine laminierte Schicht aus Ti und Cu beschränkt ist.
  • Bei der darunterliegenden Elektrodenschicht 51 kann es sich um Folgendes handeln: eine laminierte Schicht aus Ti, TiN und Cu der Reihe nach von der Seite her, die sich in Kontakt mit der Silicid-Schicht 17 befindet, eine laminierte Schicht aus TiN und Cu der Reihe nach von der gleichen Seite her, eine laminierte Schicht aus Ti, Al und Cu der Reihe nach von der gleichen Seite her, eine laminierte Schicht aus Ti, TiN, Al und Cu der Reihe nach von der gleichen Seite her, eine laminierte Schicht aus Ti, Al, Ni und Cu der Reihe nach von der gleichen Seite her oder eine laminierte Schicht aus Ti, TiN, Al, Ni und Cu der Reihe nach von der gleichen Seite her. TiN fungiert als ein Barrieren-Metall.
  • Es können auch andere Materialien als ein Barrieren-Metall verwendet werden, wie beispielsweise Ta, W, WN und TiW. Das Verfahren zur Bildung der darunterliegenden Elektrodenschicht 51 ist nicht auf Sputtern beschränkt, und es kann sich auch um andere Verfahren handeln, wie beispielsweise Gasphasenabscheidung oder CVD.
  • Dann wird die darunterliegende Elektrodenschicht 51 mittels Photolithographie und Ätzen strukturiert, um die darunterliegende Elektrodenschicht 51a in dem Zellenanordnungsbereich 20 zu bilden und um die darunterliegende Elektrodenschicht 51b in dem Bereich zu bilden, in dem das Gate-Pad 21 gebildet wird, wie in 12 dargestellt.
  • Danach wird in dem in 13 dargestellten Schritt mittels Photolithographie ein Resist 75 gebildet, das eine Öffnung OP1 aufweist, die entlang des Randbereichs der darunterliegenden Elektrodenschicht 51a verläuft. Wenngleich die darunterliegende Elektrodenschicht 51a zu dem Boden der Öffnung OP1 des Resists 75 hin freiliegt, kann die Breite der freiliegenden darunterliegenden Elektrodenschicht 51a in einem Bereich von 0,1 mm bis 1,0 mm vorgegeben werden, indem die Öffnung OP1 festgelegt wird.
  • Dann werden Oberflächenunebenheiten an der Oberfläche der darunterliegenden Elektrodenschicht 51a gebildet, die zu dem Boden der Öffnung OP1 hin freiliegt. Die Oberflächenunebenheiten werden so gebildet, dass sie in einer planaren Richtung eine Breite, die geringer als oder gleich 1 µm ist, und eine Höhe von 10 nm bis 100 nm aufweisen. Durch Bilden der Oberflächenunebenheiten an der Oberfläche der freigelegten darunterliegenden Elektrodenschicht 51a wird die darunterliegende Elektrodenschicht 52a erhalten, wie in 13 dargestellt. Es ist anzumerken, dass die Oberflächenunebenheiten sehr klein sind und daher in 13 nicht gezeigt sind.
  • Die Oberflächenunebenheiten werden bei der Ausführungsform 1 der vorliegenden Erfindung durch Bestrahlen der Oberfläche der darunterliegenden Elektrodenschicht 52a mit Argon (Ar)-Ionen gebildet. Spezifischer wird in dem Stadium, in dem das Resist 75 gebildet worden ist, ein Ar-Gas in einen Vakuumbehälter eingeleitet, in dem das SiC-Substrat 1 angeordnet ist, und durch Erzeugen eines hohen elektrischen Felds durch das Anlegen einer hohen Spannung zwischen dem SiC-Substrat 1 und einer vorab festgelegten Elektrode werden Ar-Ionen erzeugt.
  • Dann wird das SiC-Substrat 1 mit den Ar-Ionen unter dem hohen elektrischen Feld bestrahlt, um so Oberflächenunebenheiten an der Oberfläche der freigelegten darunterliegenden Elektrodenschicht 51a zu bilden, so dass die darunterliegende Elektrodenschicht 52a erzeugt wird. Es ist anzumerken, dass der Druck des Ar-Gases gleich 10 Pa ist, die angelegte Spannung gleich 1 kV ist und die Eingangsleistung gleich 800 W ist.
  • Als nächstes wird das Resist 75 entfernt, und zwischen der darunterliegenden Elektrodenschicht 52a und der darunterliegenden Elektrodenschicht 51b wird mittels Photolithographie ein Resist 76 gebildet, wie in 14 dargestellt. Das Resist 76 wird so gebildet, dass es einen Teil der darunterliegenden Elektrodenschicht 52a und einen Teil der darunterliegenden Elektrodenschicht 51b bedeckt, und wird entlang des Randbereichs der darunterliegenden Elektrodenschicht 52a gebildet. Somit wird das Resist 76 auch in dem Bereich gebildet, in dem die darunterliegende Elektrodenschicht 52a der Gate-Leitung 71 gegenüberliegt (vgl. 1).
  • Als nächstes wird in dem in 15 dargestellten Schritt eine Cu-Schicht gebildet. Die Cu-Schicht kann mittels eines üblichen Elektroplattier-Verfahrens gebildet werden. Unter der Annahme, dass es sich bei der Plattier-Lösung um Kupfersulfat handelt, besteht die positive Elektrode aus Kupfer, und die Stromdichte liegt in einem Bereich von 0,03 bis 0,06 A/cm2. Durch Elektroplattieren werden Cu-Schichten 53a und 53b mit einer Dicke von 20 µm jeweils in dem Zellenanordnungsbereich 20 und dem Bereich gebildet, in dem das Gate-Pad 21 gebildet wird.
  • Dabei werden die Cu-Schichten 53a und 53b, deren Kornabmessungen ungefähr gleich 10 µm sind, jeweils auf den darunterliegenden Elektrodenschichten 51a und 51b gebildet, die keine Oberflächenunebenheiten aufweisen. Andererseits wird eine Cu-Schicht 54, deren Kornabmessung kleiner als oder gleich 1 µm ist, auf der darunterliegenden Elektrodenschicht 52a gebildet, die Oberflächenunebenheiten aufweist. Die Cu-Schicht 54 weist eine Schichtdicke von ungefähr 5 µm auf. Diese Cu-Schicht 54, die eine kleine Kornabmessung aufweist, fungiert als eine Spannungsrelaxationsschicht, und auf sie kann somit als „Spannungsrelaxationsschicht 54“ Bezug genommen werden.
  • Es ist anzumerken, dass die Cu-Schichten 53a, 53b und 54, die mittels Elektroplattieren gebildet werden, nur auf den darunterliegenden Elektrodenschichten 51a, 51b und 52a aufwachsen.
  • Nach der Bildung der Cu-Schichten 53a, 53b und 54 wird in dem Stadium, in dem das Resist 76 entfernt worden ist, eine Harzschicht auf dem SiC-Substrat 1 gebildet, und die Harzschicht wird mittels Photolithographie und Ätzen derart strukturiert, dass die Harzschicht 70 in der Öffnung eingebettet ist, die durch die Entfernung des Resists 76 gebildet worden ist. Bei der Harzschicht kann es sich um Polyimid handeln, das ein organisches Harz ist.
  • Die Schichtdicke der Harzschicht ist etwas größer als die Schichtdicke der Cu-Schichten 53a und 53b vorgegeben, so dass die Harzschicht 70 die Gate-Leitung 71 in dem Bereich bedeckt, in dem die Gate-Leitung 71 ausgebildet ist. Durch die vorstehend beschriebenen Schritte wird der Prozess zur Herstellung der vorderen Hauptoberfläche des SiC-Substrats 1 abgeschlossen.
  • Danach wird die externe Ausgangs-Drain-Elektrode 11 zum Beispiel mittels Sputtern auf der Drain-Elektrode 9 gebildet. Bei der externen Ausgangs-Drain-Elektrode 11 kann es sich um eine laminierte Schicht aus einer Au-Schicht mit einer Schichtdicke von 150 nm und entweder einer Gold (Au)-Schicht mit einer Schichtdicke von 150 nm oder einer Ni-Schicht mit einer Schichtdicke von 500 nm handeln. Durch den vorstehend beschriebenen Schritt wird der in 3 dargestellte Siliciumcarbid-MOSFET 100 fertiggestellt.
  • Nach einem Verbinden eines Cu-Drahts (nicht gezeigt) mit den Cu-Schichten 53a und 53b mittels Drahtbonden wird der MOSFET zum Beispiel mit einem Harz abgedichtet. Dies stellt ein MOSFET-Modul vom Typ mit planarem Gate fertig.
  • Wie vorstehend beschrieben, ist die darunterliegende Elektrodenschicht 52a bei dem Siliciumcarbid-MOSFET 100 auf der Zwischenisolierschicht 8 entlang des Randbereichs des Zellenanordnungsbereichs 20 angeordnet, und die Spannungsrelaxationsschicht 53 ist auf dieser ausgebildet. Diese Konfiguration relaxiert die Spannungen der Cu-Schicht 53a, auch wenn die Cu-Schicht 53a eine große Dicke aufweist, z.B. 20 µm, und verhindert somit das Entstehen von Rissen in der Umgebung des Übergangs zwischen der Siliciumoxid-Schicht 14 und der Gate-Oxid-Schicht 6.
  • Da ein Entstehen von Rissen beginnt, wenn die Dicke der Cu-Schicht 53a über 10 µm hinausgeht, ist die vorliegende Erfindung wirkungsvoll für Halbleitereinheiten, die Cu-Schichten mit Dicken aufweisen, die über 10 µm hinausgehen, und ist praktikabler wirkungsvoll für Halbleitereinheiten, die Cu-Schichten mit Dicken von 15 bis 30 µm aufweisen.
  • Es ist anzumerken, dass die Kurzschluss-Stromfestigkeit verbessert werden kann, indem die Dicke der Cu-Schicht 53a größer als oder gleich 15 µm vorgegeben wird.
  • Außerdem nimmt der Widerstand der externen Ausgangs-Source-Elektrode 10 nicht zu, da die Spannungsrelaxationsschicht 54 aus der Cu-Schicht mit einer kleinen Kornabmessung gebildet ist.
  • Darüber hinaus wird die Cu-Schicht 54 (die Spannungsrelaxationsschicht 54) mit einer kleinen Kornabmessung in einer selbstjustierenden Weise gebildet, wenn die Cu-Schicht durch einen üblichen Elektroplattier-Vorgang auf der darunterliegenden Elektrodenschicht 52a gebildet wird, deren Oberflächenunebenheiten durch eine Bestrahlung mit Ar-Ionen erzeugt werden. Dadurch wird eine Erhöhung der Anzahl von Herstellungsschritten zur Bildung der Spannungsrelaxationsschicht 54 unterbunden und wird eine Erhöhung der Herstellungskosten unterbunden.
  • Grund für ein Unterbinden der Entstehung von Rissen
  • Im Folgenden wird der Grund beschrieben, warum die Cu-Schicht 54, die eine kleine Kornabmessung aufweist (deren Kornabmessung kleiner als oder gleich 1 µm ist), auf der darunterliegenden Elektrodenschicht 52a gebildet wird, die Oberflächenunebenheiten aufweist. Außerdem wird der Grund beschrieben, warum die Cu-Schicht 54 (die Spannungsrelaxationsschicht 54), die eine kleine Kornabmessung aufweist, in der Lage ist, das Entstehen von Rissen in der Siliciumoxid-Schicht 14 zu verhindern.
  • Eine Cu-Schicht, die mittels Elektroplattieren gebildet wird, wächst nur auf einer Cu-Schicht auf. Die obersten Schichten der darunterliegenden Elektrodenschichten 51a, 51b und 52a, bei denen es sich um laminierte Schichten handelt, sind Cu-Schichten und fungieren als Kristallkeimschichten.
  • Hierbei weist die Cu-Schicht, die als oberste Schicht der darunterliegenden Elektrodenschicht 51a dient, eine ebene Oberfläche auf, während die Cu-Schicht, die als die oberste Schicht der darunterliegenden Elektrodenschicht 52a dient, Oberflächenunebenheiten aufweist, die in einer planaren Richtung Breiten von kleiner als oder gleich 1 µm und Höhen von 10 bis 100 nm aufweisen. Wenn diese Cu-Schichten einem Elektroplattier-Vorgang unterzogen werden, um Cu-Schichten aufzuwachsen, ist es möglich, in Abhängigkeit von den Oberflächenunebenheiten Cu-Schichten mit unterschiedlichen Kristallkörnern aufzuwachsen.
  • Da die Oberflächenunebenheiten in einer planaren Richtung Breiten von weniger als oder gleich 1 µm aufweisen, wird die Kornabmessung der Cu-Schicht, die auf der darunterliegenden Elektrodenschicht 52a aufwächst, nicht größer als oder gleich 1 µm. Folglich wird die Cu-Schicht 54, deren Kornabmessung gleich 1 µm oder kleiner ist, in einer selbstjustierenden Weise auf der darunterliegenden Elektrodenschicht 52a gebildet, die Oberflächenunebenheiten aufweist.
  • Außerdem weisen die aufgewachsenen Kristallkörner säulenförmige Gestalten und Höhen von ungefähr 5 µm auf. Das heißt, es wächst ein säulenförmiger Kristall mit einer lateralen Breite von kleiner als oder gleich 1 µm und einer Höhe von ungefähr 5 µm in der Cu-Schicht 54.
  • Es ist anzumerken, dass die Höhe des säulenförmigen Kristalls zunimmt, wenn die Wachstumsrate der Cu-Schicht durch einen Elektroplattier-Vorgang verringert wird. Dies liegt daran, dass es Zeit benötigt, die Kristallinität der Kristallkörner darunter während des Aufwachsens zu übernehmen. Die Aufwachsrate der Cu-Schicht bei dem Elektroplattier-Vorgang kann verringert werden, indem entweder die Stromdichte oder die Temperatur der Plattierlösung verringert wird, so dass die Höhe des säulenförmigen Kristalls durch Einstellen der Aufwachsrate der Cu-Schicht eingestellt werden kann.
  • Es ist anzumerken, dass die Kornabmessung der Cu-Schicht 54 ungefähr in einem Bereich von 0,1 bis 1 µm liegt und die Kornabmessungen der Cu-Schichten 53a und 53b ungefähr in einem Bereich von 3 bis 15 µm liegen.
  • Die Cu-Schicht 54 mit einer kleinen Kornabmessung enthält eine große Anzahl von Korngrenzen. Die Korngrenzen verteilen die Spannungen, die im Inneren der dicken Cu-Schicht 53a erzeugt werden. Dies verhindert eine Spannungskonzentration in dem Randbereich der externen Ausgangs-Source-Elektrode 10 und verhindert das Entstehen von Rissen in der Umgebung des Übergangs zwischen der Siliciumoxid-Schicht 14 und der Gate-Oxid-Schicht 6, die in dem Randbereich der externen Ausgangs-Source-Elektrode 10 angeordnet sind.
  • Gemäß den von den Erfindern durchgeführten Experimenten wurde bestätigt, dass eine Kombination aus einer Kupfer-Schicht, die eine Kornabmessung von 0,1 bis 1 µm und eine Dicke von 5 µm aufweist, und Kupfer-Schichten, die Kornabmessungen von ungefähr 10 µm und Dicken von 15 µm, 20 µm bzw. 30 µm aufweisen, das Entstehen von Rissen verhindert.
  • Ausführungsform 2
  • Konfiguration einer Einheit
  • Wenngleich der vorstehend beschriebene Siliciumcarbid-MOSFET 100 gemäß Ausführungsform 1 eine Konfiguration darstellt, bei der die Spannungsrelaxationsschicht 54 in dem Randbereich der externen Ausgangs-Source-Elektrode 10 angeordnet ist, so ist die Position, an der die Spannungsrelaxationsschicht 54 angeordnet ist, nicht auf diesen Randbereich beschränkt.
  • 16 ist eine Teildraufsicht auf einen Siliciumcarbid-MOSFET 200 vom Typ mit planarem Gate gemäß Ausführungsform 2 der vorliegenden Erfindung und stellt eine Konfiguration eines in 1 dargestellten Bereichs PR2 schematisch dar. Wie in 16 dargestellt, sind bei dem Siliciumcarbid-MOSFET 200 zusätzlich zu der darunterliegenden Elektrodenschicht 52a, die in dem Randbereich des Zellenanordnungsbereichs 20 angeordnet ist, streifenartige darunterliegende Elektrodenschichten 52b mit Oberflächenunebenheiten in anderen Bereichen als dem Randbereich des Zellenanordnungsbereichs 20 angeordnet.
  • Das heißt, die streifenartigen darunterliegenden Elektrodenschichten 52b sind entlang der longitudinalen Anordnungen von Einheitszellen UC (in Y-Richtung) zwischen den Einheitszellen UC angeordnet, die in der horizontalen Richtung (der X-Richtung) angeordnet sind. Auf den streifenartigen darunterliegenden Elektrodenschichten 52 sind streifenartige Spannungsrelaxationsschichten 54b in einer selbstjustierten Weise ausgebildet, die jedoch nicht gezeigt sind. Die Spannungsrelaxationsschichten 54b weisen eine Breite von 5 µm auf und sind mit einem Abstand von 30 µm angeordnet.
  • Als nächstes wird eine Schnittkonfiguration entlang einer Linie B-B in 16 unter Bezugnahme auf die Schnittansicht in 17 beschrieben. Wie in 17 dargestellt, ist die Schnittkonfiguration des Siliciumcarbid-MOSFET 200 im Wesentlichen identisch mit der in 3 dargestellten Schnittkonfiguration des Siliciumcarbid-MOSFET 100, unterscheidet sich jedoch dahingehend, dass die darunterliegende Elektrodenschicht 52a in dem Zellenanordnungsbereich 20 von dem Randbereich des Zellenanordnungsbereichs 20 bis oberhalb der Einheitszellen UC angeordnet ist, die sich benachbart zu dem Randbereich befinden.
  • Das heißt, die darunterliegende Elektrodenschicht 52a bedeckt die inneren Oberflächen der Source-Kontaktlöcher 12 der Einheitszellen UC, die sich benachbart zu dem Randbereich des Zellenanordnungsbereichs 20 befinden. Die inneren Oberflächen der Source-Kontaktlöcher 12 der anderen Einheitszellen UC mit Ausnahme der Einheitszellen UC, die sich benachbart zu dem Randbereich des Zellenanordnungsbereichs 20 befinden, sind mit der darunterliegenden Elektrodenschicht 51a bedeckt.
  • Außerdem sind die darunterliegenden Elektrodenschichten 52b über die Zwischenisolierschicht 8 auf den Gate-Elektroden 7 ausgebildet, die zwischen den in der horizontalen Richtung angeordneten Einheitszellen UC ausgebildet sind.
  • Dementsprechend ist die Spannungsrelaxationsschicht 54 auf der darunterliegenden Elektrodenschicht 52a ausgebildet, die so angeordnet ist, dass sie sich von dem Randbereich des Zellenanordnungsbereichs 20 bis oberhalb der Einheitszellen UC erstreckt, die benachbart zu dem Randbereich sind, während die Spannungsrelaxationsschichten 54b auf den darunterliegenden Elektrodenschichten 52b ausgebildet sind, die oberhalb der Gate-Elektroden 7 angeordnet sind, die zwischen den in der horizontalen Richtung angeordneten Einheitszellen UC ausgebildet sind.
  • Auf diese Weise sind die streifenartigen darunterliegenden Elektrodenschichten 52b in den Bereichen mit Ausnahme des Randbereichs des Zellenanordnungsbereichs 20 angeordnet, und die streifenartigen Spannungsrelaxationsschichten 54b sind in einer selbstjustierten Weise auf den darunterliegenden Elektrodenschichten 52b ausgebildet. Diese Konfiguration reduziert die Spannungen weiter, die im Inneren der Cu-Schicht 53a erzeugt werden.
  • Diese Konfiguration ist dahingehend wirkungsvoll, die Spannung der Cu-Schicht 53a für den Fall zu verringern, in dem die Dicke der Cu-Schicht 53a größer als oder gleich 20 µm, z.B. 30 µm, vorgegeben ist, und für den Fall zu verringern, in dem die Chip-Abmessung groß ist, d.h. die Cu-Schicht 53a eine große Breite aufweist. Es ist anzumerken, dass der Effekt, durch den das Entstehen von Rissen in der Zwischenisolierschicht 8 verhindert wird, durch das Anordnen der darunterliegenden Elektrodenschichten 52b in den Bereichen mit Ausnahme des Randbereichs des Zellenanordnungsbereichs 20 verstärkt wird.
  • Das Verfahren zur Herstellung der Spannungsrelaxationsschichten 54 und 54b ist das gleiche wie das bei der Ausführungsform 1 beschriebene Verfahren. Dadurch wird eine Erhöhung der Anzahl von Herstellungsschritten zur Bildung der Spannungsrelaxationsschichten 54 und 54b unterbunden und wird eine Erhöhung der Herstellungskosten unterbunden.
  • Herstellungsverfahren
  • Als nächstes wird ein Verfahren zur Herstellung des Siliciumcarbid-MOSFET 200 unter Bezugnahme auf die 18 bis 20 beschrieben, bei denen es sich um Schnittansichten handelt, die Herstellungsschritte in einer ordnungsgemäßen Abfolge darstellen.
  • Es ist anzumerken, dass die Schritte, die zu der Konfiguration in 18 führen, identisch mit jenen sind, die unter Bezugnahme auf die 4 bis 12 beschrieben sind, und daher ist eine Beschreibung derselben weggelassen
  • Nach der Bildung der darunterliegenden Elektrodenschicht 51a in dem Zellenanordnungsbereich 20 und der darunterliegenden Elektrodenschichten 51b in den Bereichen, in denen das Gate-Pad 21 und die Gate-Leitung 71 gebildet werden, durch die unter Bezugnahme auf die 4 bis 12 beschriebenen Schritte wird in dem in 18 dargestellten Schritt mittels Photolithographie ein Resist 75 gebildet, das eine Öffnung OP11 und eine streifenartige Öffnung OP12 aufweist, wobei die Öffnung OP11 so gebildet wird, dass sie sich von dem Randbereich der darunterliegenden Elektrodenschicht 51a bis oberhalb der Einheitszellen UC erstreckt, die sich benachbart zu diesem Randbereich befinden, und wobei die Öffnung OP12 oberhalb der Gate-Elektroden 7 gebildet wird, die zwischen den in der horizontalen Richtung angeordneten Einheitszellen UC ausgebildet sind. Die darunterliegende Elektrodenschicht 51a liegt zu den Böden der Öffnungen OP11 und OP12 des Resists 75 hin frei.
  • Dann werden Oberflächenunebenheiten an der Oberfläche der darunterliegenden Elektrodenschicht 51a gebildet, die zu den Böden der Öffnungen OP11 und OP12 hin frei liegt. Die Oberflächenunebenheiten werden so gebildet, dass sie in einer planaren Richtung Breiten von kleiner als oder gleich 1 µm und Höhen von 10 bis 100 nm aufweisen. Durch Bilden von Oberflächenunebenheiten an der Oberfläche der freiliegenden darunterliegenden Elektrodenschicht 51a werden die darunterliegenden Elektrodenschichten 52a und 52b jeweils auf den Böden der Öffnungen OP11 und OP12 gebildet, wie in 18 dargestellt. Es ist anzumerken, dass das Verfahren zur Bildung von Oberflächenunebenheiten das gleiche wie jenes ist, das bei der Ausführungsform 1 beschrieben ist.
  • Als nächstes wird das Resist 75 entfernt, und mittels Photolithographie wird ein Resist 76 zwischen der darunterliegenden Elektrodenschicht 52a und der darunterliegenden Elektrodenschicht 51b gebildet, wie in 19 dargestellt. Das Resist 76 wird so gebildet, dass es einen Teil der darunterliegenden Elektrodenschicht 52a und einen Teil der darunterliegenden Elektrodenschicht 51b bedeckt, und es wird außerdem entlang des Randbereichs der darunterliegenden Elektrodenschicht 52a gebildet.
  • Somit wird das Resist 76 auch in dem Bereich gebildet, in dem die darunterliegende Elektrodenschicht 52a dem Gate-Pad 21 (1) gegenüberliegt. In dem Bereich, in dem die Gate-Leitung 71 gebildet wird, wird das Resist 76 derart strukturiert, dass oberhalb der darunterliegenden Elektrodenschicht 51b eine Öffnung gebildet wird.
  • Als nächstes wird in dem in 20 dargestellten Schritt eine Cu-Schicht gebildet. Die Cu-Schicht kann wie bei der Ausführungsform 1 mittels eines üblichen Elektroplattier-Vorgangs gebildet werden. Die Bedingungen für den Elektroplattier-Vorgang sind die gleichen wie bei der Ausführungsform 1.
  • Durch Elektroplattieren werden Cu-Schichten 53a und 53b mit einer Dicke von 20 µm jeweils in dem Zellenanordnungsbereich 20 und dem Bereich gebildet, in dem die Gate-Leitung 71 gebildet wird. Dabei werden die Cu-Schichten 53a und 53b, deren Kornabmessungen ungefähr gleich 10 µm sind, jeweils auf den darunterliegenden Elektrodenschichten 51a und 51b gebildet, die keine Oberflächenunebenheiten aufweisen. Andererseits werden Cu-Schichten 54 und 54b, deren Kornabmessungen kleiner als oder gleich 1 µm sind, jeweils auf den darunterliegenden Elektrodenschichten 52a und 52b gebildet, die Oberflächenunebenheiten aufweisen.
  • Die Cu-Schicht 54 weist eine Schichtdicke von ungefähr 5 µm auf. Die Cu-Schichten 54 und 54b, deren Kornabmessungen klein sind, fungieren als Spannungsrelaxationsschichten, und somit kann auf sie als „Spannungsrelaxationsschichten 54 und 54b“ Bezug genommen werden. In dem Bereich, in dem das Gate-Pad 21 gebildet wird (1), wird die Cu-Schicht 53b auf der darunterliegenden Elektrodenschicht 51b gebildet.
  • Nach der Bildung der Cu-Schichten 53a, 53b, 54 und 54b wird in dem Stadium, in dem das Resist 76 entfernt worden ist, eine Resist-Schicht auf dem SiC-Substrat 1 gebildet, und diese Resist-Schicht wird mittels Photolithographie und Ätzen so strukturiert, dass die Harzschicht 70 in die Öffnung eingebettet wird, die durch die Entfernung des Resists 76 gebildet worden ist. Bei der Harzschicht kann es sich um Polyimid handeln.
  • Die Schichtdicke der Harzschicht ist etwas größer als die Schichtdicke der Cu-Schichten 53a und 53b, so dass die Harzschicht 70 die Gate-Leitung 71 in dem Bereich bedeckt, in dem die Gate-Leitung 71 ausgebildet ist. Durch die vorstehend beschriebenen Schritte wird der Prozess zur Herstellung der vorderen Hauptoberfläche des SiC-Substrats 1 abgeschlossen.
  • Danach wird die externe Ausgangs-Drain-Elektrode 11 durch die gleichen Schritte wie bei der Ausführungsform 1 auf der Drain-Elektrode 9 gebildet. Dies stellt den in 17 dargestellten Siliciumcarbid-MOSFET 200 fertig.
  • Wenngleich die Spannungsrelaxationsschichten 54b bei den vorstehenden Beschreibungen eine Breite von 5 µm aufweisen und mit einem Abstand von 30 µm ausgebildet sind, sind die Breite und der Abstand der Spannungsrelaxationsschichten 54b nicht auf dieses Beispiel beschränkt und können in einer geeigneten Weise gemäß den Schichtdicken der Cu-Schichten 53a und 53b und gemäß der Chip-Abmessung angepasst werden.
  • Ausführungsform 3
  • Anwendung auf einen MOSFET vom Typ mit Graben-Gate
  • Während die vorstehend beschriebenen Ausführungsformen 1 und 2 Konfigurationen darstellen, die durch Anwenden der vorliegenden Erfindung auf Siliciumcarbid-MOSFETs vom Typ mit planarem Gate erhalten werden, kann die vorliegende Erfindung auch auf MOSFETs vom Typ mit Graben-Gate angewendet werden.
  • Bei den bei den Ausführungsformen 1 und 2 beschriebenen Siliciumcarbid-MOSFETs 100 und 200 vom Typ mit planarem Gate fließen Elektronen entlang eines Pfads von den Source-Bereichen 3 durch die Kanalbereiche (Bereiche der Muldenbereiche 4, die sich direkt unterhalb der Gate-Elektroden 7 befinden), die JFET-Bereiche 16, die Drift-Schicht 2, das SiC-Substrat 1 und die Drain-Elektrode 9 hindurch.
  • Hierbei weisen die JFET-Bereiche 16 geringe Störstellenkonzentrationen auf und weisen somit einen hohen Widerstandswert auf, so dass der Widerstand der MOSFETs im Ein-Zustand erhöht ist. Um diesen Widerstand im Ein-Zustand zu verringern, d.h. um den Drain-Strom zu erhöhen, hat man sogenannte MOSFETs vom Typ mit Graben-Gate entwickelt, die keine JFET-Bereiche 16 aufweisen.
  • 21 ist eine Schnittansicht, die eine Konfiguration eines Siliciumcarbid-MOSFET 300 vom Typ mit Graben-Gate gemäß Ausführungsform 3 der vorliegenden Erfindung darstellt. In 21 sind Bestandteilselementen, die identisch mit jenen des unter Bezugnahme auf 3 beschriebenen Siliciumcarbid-MOSFET 100 sind, die gleichen Bezugszeichen zugewiesen, und redundante Beschreibungen derselben sind weggelassen.
  • 21 ist eine Schnittansicht, die 3 entspricht, die bei der Ausführungsform 1 beschrieben ist, bei der eine Mehrzahl von Gräben TR in dem oberen Schichtbereich der Drift-Schicht 2 so ausgebildet ist, dass diese sich in der Dickenrichtung des SiC-Substrats 1 erstrecken, bei der Muldenbereiche 4 in dem oberen Schichtbereich der Drift-Schicht 2 zwischen der Mehrzahl von Gräben TR angeordnet sind, Kontaktbereiche 5 selektiv in den oberen Schichtbereichen der Muldenbereiche 4 angeordnet sind und Source-Bereiche 3 so angeordnet sind, dass sie die Kontaktbereiche 5 sandwichartig anordnen.
  • Die Tiefe der Muldenbereiche 4 von der äußersten Oberfläche der Drift-Schicht 2 aus ist größer als die Tiefen der Source-Bereiche 3 und der Kontaktbereiche 5 von der äußersten Oberfläche der Drift-Schicht 2 aus. Es ist anzumerken, dass die Kontaktbereiche 5, die Muldenbereiche 4 und die Source-Bereiche 3 entlang der Gräben TR angeordnet sind.
  • Die Gräben TR sind so angeordnet, dass sie bis in eine Tiefe reichen, welche über die tiefsten Bereiche der Muldenbereiche 4 hinausgeht, die inneren Oberflächen der Gräben TR sind mit einer Gate-Oxid-Schicht 6 bedeckt, und die Gate-Elektroden 7A sind in Zwischenräumen eingebettet, die durch die Gate-Oxid-Schicht 6 in den Gräben TR gebildet sind. Die Gate-Oxid-Schicht 6 befindet sich in Kontakt mit den seitlichen Oberflächen der Muldenbereiche 4 und der Source-Bereiche 3. Es ist anzumerken, dass die Gate-Elektroden 7A so ausgebildet sind, dass sie bis in eine Tiefe reichen, die über die tiefsten Bereiche der Muldenbereiche 4 hinausgeht.
  • Wenngleich die Gate-Oxid-Schicht 6 so angeordnet ist, dass sie die inneren Oberflächen der Gräben TR und die Oberseite der Drift-Schicht 2 bedeckt, ist die Gate-Oxid-Schicht 6 nicht auf der Oberseite der Kontaktbereiche 5 und auf einem Teil der Oberseite der Source-Bereiche 3 auf beiden Seiten der Kontaktbereiche 5 angeordnet, da eine Silicid-Schicht 17 auf diesen ausgebildet ist. In dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, ist anstelle der Gate-Oxid-Schicht 6 eine Siliciumoxid-Schicht 14 angeordnet.
  • Die Gate-Elektroden 7A sind in den Gräben TR eingebettet und sind auf der Oberseite der Gate-Oxid-Schicht 6 und der Silicium-Oxid-Schicht 14 auf der Drift-Schicht 2 angeordnet, und eine Zwischenisolierschicht 8 ist so angeordnet, dass sie sämtliche Gate-Elektroden 7A bedeckt.
  • Dann werden die Source-Kontaktlöcher 12 in dem Zellenanordnungsbereich 20 durch die Zwischenisolierschicht 8 hindurch so angeordnet, dass sie bis zu der Silicid-Schicht 17 reichen, während die Gate-Kontaktlöcher 13 in dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, so durch die Zwischenisolierschicht 8 hindurch angeordnet sind, dass sie bis zu der Gate-Elektrode 7A reichen.
  • Dann wird eine externe Ausgangs-Source-Elektrode 10 in dem Zellenanordnungsbereich 20 auf der Zwischenisolierschicht 8 so ausgebildet, dass sie in den Source-Kontaktlöchern 12 eingebettet ist, während eine externe Ausgangs-Gate-Elektrode 15 in dem Bereich, in dem das Gate-Pad 21 ausgebildet ist, auf der Zwischenisolierschicht 8 ausgebildet ist und in den Gate-Kontaktlöchern 13 eingebettet ist.
  • Außerdem ist eine Harzschicht 70 zwischen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Gate-Elektrode 15 so angeordnet, dass sie eine elektrische Isolierung zwischen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Gate-Elektrode 15 liefert.
  • Wie in 21 dargestellt, ist die darunterliegende Elektrodenschicht 52a in dem Siliciumcarbid-MOSFET 300 auf der Zwischenisolierschicht 8 entlang des Randbereichs des Zellenanordnungsbereichs 20 angeordnet, und die Spannungsrelaxationsschicht 54 ist wie bei dem in 3 dargestellten Siliciumcarbid-MOSFET 100 auf der darunterliegenden Elektrodenschicht 52a angeordnet. Auch wenn die Dicke der Cu-Schicht 53a auf 20 µm vergrößert wird, ist es somit möglich, die Spannungen der Cu-Schicht 53a abzubauen und das Entstehen von Rissen in der Umgebung des Übergangs zwischen der Siliciumoxid-Schicht 14 und der Gate-Oxid-Schicht 6 zu verhindern.
  • Da die Spannungsrelaxationsschicht 54 aus der Cu-Schicht mit einer kleinen Kornabmessung gebildet ist, nimmt der Widerstand der externen Ausgangs-Source-Elektrode 10 nicht zu.
  • Das Verfahren zur Herstellung der Spannungsrelaxationsschicht 54 ist das gleiche wie jenes, das bei der Ausführungsform 1 beschrieben ist. Dadurch wird eine Erhöhung der Anzahl von Herstellungsschritten zur Bildung der Spannungsrelaxationsschicht 54 unterbunden und wird eine Erhöhung der Herstellungskosten unterbunden.
  • Bei dem Siliciumcarbid-MOSFET 300 werden Bereiche der Muldenbereiche 4, die den Gate-Elektroden 7A über die Gate-Oxid-Schicht 6 gegenüberliegen und in denen während eines Betriebs im EIN-Zustand Inversionsschichten gebildet werden, zu Kanalbereichen. Anders als bei dem Typ mit planarem Gate sind die Kanalbereiche in einer Richtung senkrecht zu den Hauptoberflächen des SiC-Substrats 1 ausgebildet.
  • Bei den MOSFETs vom Typ mit Graben-Gate sind keine JFET-Bereiche vorhanden, die bei den MOSFETs vom Typ mit planarem Gate existieren. Die JFET-Bereiche, die geringe Störstellenkonzentrationen aufweisen, weisen einen hohen Widerstandswert auf und verursachen somit eine Erhöhung der Widerstandswerte der MOSFETs im Ein-Zustand. Im Gegensatz dazu sind die MOSFETs vom Typ mit Graben-Gate, die keine JFET-Bereiche aufweisen, in der Lage, die Widerstandswerte im Ein-Zustand im Vergleich zu den MOSFETs vom Typ mit planarem Gate zu verringern.
  • Wenngleich der Siliciumcarbid-MOSFET 300 gemäß Ausführungsform 3 eine Konfiguration darstellt, bei der die Spannungsrelaxationsschicht 54 in dem Randbereich der externen Ausgangs-Source-Elektrode 10 angeordnet ist, ist die Position, an der die Spannungsrelaxationsschicht 54 angeordnet ist, nicht auf diesen Randbereich beschränkt. Wie bei der unter Bezugnahme auf 16 beschriebenen Ausführungsform 2 ist auch eine Konfiguration möglich, bei der zusätzlich zu der darunterliegenden Elektrodenschicht 52a, die in dem Randbereich des Zellenanordnungsbereichs 20 angeordnet ist, die streifenartigen darunterliegenden Elektrodenschichten 52b, die Oberflächenunebenheiten aufweisen, in anderen Bereichen als dem Randbereich des Zellenanordnungsbereichs 20 angeordnet sind.
  • Variation 1
  • Wenngleich der vorstehend beschriebene Siliciumcarbid-MOSFET 200 gemäß Ausführungsform 2 eine Konfiguration offenbart, bei der die streifenartigen Spannungsrelaxationsschichten 54b in dem Zellenanordnungsbereich 20 angeordnet sind, so sind die Formen und Positionen der Spannungsrelaxationsschichten nicht auf dieses Beispiel beschränkt.
  • 22 stellt zum Beispiel eine Konfiguration dar, bei der eine Spannungsrelaxationsschicht 54b entlang der Anordnungen der Einheitszellen UC in der Y-Richtung zwischen den in der horizontalen Richtung (der X-Richtung) angeordneten Einheitszellen UC angeordnet ist und entlang der Anordnungen der Einheitszellen UC in der X-Richtung zwischen den in der Längsrichtung (der Y-Richtung) angeordneten Einheitszellen UC angeordnet ist, um so in einer Draufsicht eine Matrix zu bilden.
  • Die Spannungsrelaxationsschicht 54b muss nicht zwangsläufig durchgehend angeordnet sein und kann in einer Draufsicht eine rechteckige oder kreisförmige (ovale) Gestalt aufweisen.
  • 23 stellt zum Beispiel eine Konfiguration dar, bei der Spannungsrelaxationsschichten 54b, die in einer Draufsicht jeweils eine rechteckige Gestalt aufweisen, eine Länge, die ungefähr äquivalent zu der Länge der Einheitszellen UC in der Y-Richtung ist, und eine Breite aufweisen, die ungefähr äquivalent zu dem Abstand der Einheitszellen UC in der X-Richtung ist, zwischen den in der X-Richtung angeordneten Einheitszellen UC angeordnet sind.
  • 24 stellt eine Konfiguration dar, bei der Spannungsrelaxationsschichten 54b, die in einer Draufsicht jeweils eine kreisförmige Gestalt und einen Durchmesser aufweisen, der ungefähr äquivalent zu der Länge der Einheitszellen UC in der Y-Richtung ist, zwischen den in der X-Richtung angeordneten Einheitszellen UC angeordnet sind.
  • Alternativ muss es sich bei der Anordnung der Spannungsrelaxationsschichten 54b nicht zwangsläufig um eine lineare Anordnung handeln, und es kann sich auch um eine versetzte oder zickzackförmige Anordnung, eine streifenartige Anordnung oder eine gekrümmte Anordnung handeln. Die Anordnung der Spannungsrelaxationsschichten 54b kann in einer geeigneten Weise gemäß den Schichtdicken der Cu-Schichten 53a und 53b und gemäß der Chip-Abmessung angepasst werden.
  • Variation 2
  • Wenngleich die vorstehend beschriebenen Ausführungsformen 1 und 2 Konfigurationen darstellen, bei denen die Einheitszellen UC in einer Draufsicht eine viereckige Gestalt aufweisen, werden die gleichen Effekte der vorliegenden Erfindung auch erzielt, wenn die Einheitszellen UC in einer Draufsicht eine rechteckige oder polygonale Gestalt aufweisen.
    Im Fall von MOSFETs vom Typ mit Graben-Gate besteht die einzige Anforderung darin, dass Gräben um die Einheitszellen UC herum angeordnet sind. Somit gibt es auch in dem Fall, in dem der bei der Ausführungsform 3 beschriebene MOSFET vom Typ mit Graben-Gate verwendet wird, keine Beschränkungen in Bezug auf die Gestalt der Einheitszellen UC in einer Draufsicht.
  • Variation 3
  • Wenngleich die vorstehend beschriebenen Ausführungsformen 1 bis 3 Konfigurationen darstellen, bei denen die Spannungsrelaxationsschichten 54b nur in dem Zellenanordnungsbereich 20 angeordnet sind, können die Spannungsrelaxationsschichten in dem Bereich angeordnet sein, in dem das Gate-Pad 21 ausgebildet ist. Die Gestalten und Anordnungen der Spannungsrelaxationsschichten können in einer geeigneten Weise gemäß den Schichtdicken der Cu-Schichten 53a und 53b und gemäß der Chip-Abmessung angepasst werden.
  • Wenngleich die Ausführungsformen 1 bis 3 Konfigurationen darstellen, bei denen die Spannungsrelaxationsschichten 54b in einigen Bereichen des Zellenanordnungsbereichs 20 angeordnet sind, ist auch eine Konfiguration möglich, bei der eine Spannungsrelaxationsschicht 54b in dem gesamten Zellenanordnungsbereich 20 angeordnet ist. Das heißt, die darunterliegende Elektrodenschicht 51a oberhalb der Einheitszellen UC kann durch die darunterliegende Elektrodenschicht 52a ersetzt werden.
  • Variation 4
  • Wenngleich die vorstehend beschriebene Ausführungsform 1 ein Verfahren zur Bildung der darunterliegenden Elektrodenschicht 52a mit Oberflächenunebenheiten durch eine Bestrahlung mit Ar-Ionen darstellt, ist das Verfahren zur Bildung der darunterliegenden Elektrodenschicht 52a nicht auf dieses Beispiel beschränkt. Zum Beispiel können Oberflächenunebenheiten durch andere Verfahren gebildet werden, wie beispielsweise einen kurzzeitigen anisotropen Ätzvorgang, der ein Gas auf der Basis von Chlor verwendet, oder einen Sandstrahlvorgang, bei dem ein Abstrahlen mit feinen SiO2-Partikeln erfolgt.
  • Alternativ kann auf einer Oberfläche eine modifizierte Schicht gebildet werden, anstelle Oberflächenunebenheiten zu erzeugen. Zum Beispiel ist es ebenfalls wirkungsvoll, die Oberfläche eines Bereichs der darunterliegenden Elektrodenschicht 51a zu amorphisieren, welcher der darunterliegenden Elektrodenschicht 52a entspricht. Das Verfahren der Amorphisierung ist nicht beschränkt, solange die Oberflächenmodifikation dabei hilft, den Partikeldurchmesser der Cu-Schicht zu verringern, die mit Hilfe eines Elektroplattier-Vorgangs aufwächst.
  • Es ist anzumerken, dass die Oberflächen-Amorphisierung der darunterliegenden Elektrodenschicht eine große Anzahl von Kristallkeimen (von Ausgangspunkten) für ein Kristallwachstum der Cu-Schicht erzeugt, so dass das Kristallkorn der Cu-Schicht verkleinert wird.
  • Es ist anzumerken, dass die Steuerung relativ problemlos wird, wenn die darunterliegende Elektrodenschicht 52a durch eine Bestrahlung mit Ionen gebildet wird. In diesem Fall können Variationen der Abmessungen und Formen von Oberflächenunebenheiten unterbunden werden.
  • Variation 5
  • Um einen Kontakt zwischen den Cu-Schichten und der Harzschicht 70 zu vermeiden, kann eine anorganische Isolierschicht zwischen den Cu-Schichten 53a und 53b und der Harzschicht 70 angeordnet sein. Bei einem isolierenden Material für die anorganische Isolierschicht kann es sich um ein Material mit einer Durchbruchfestigkeit handeln, die einem elektrischen Feld standhalten kann, das anliegt, wenn eine Arbeitsspannung an ein Leistungselement angelegt wird, wie z.B. eine Siliciumnitrid-Schicht (SiN).
  • Die anorganische Isolierschicht zwischen den Cu-Schichten 53a und 53b und der Harzschicht 70 verhindert, dass die Cu-Schichten 53a und 53b und die Harzschicht 70 miteinander in Kontakt kommen, auch wenn während eines Betriebs mit einer hohen Temperatur eine thermische Spannung und eine externe Kraft an den Cu-Schichten 53a und 53b anliegen, und eliminiert daher die Möglichkeit, dass das Kupfer in die Harzschicht 70 diffundiert oder das Kupfer durch Feuchtigkeit oder Sauerstoff in der Harzschicht 70 während eines Betriebs mit einer hohen Temperatur oxidiert.
  • Dies verhindert eine Verschlechterung des Schutzvermögens der Harzschicht und eine Verringerung der Zuverlässigkeit der Einheit, wie beispielsweise die Erzeugung eines Leckstroms der Einheit. Dementsprechend werden die Ausbeute und Produktivität wesentlich verbessert.
  • Variation 6
  • Wenngleich die vorstehend beschriebene Ausführungsform 1 eine Konfiguration darstellt, bei der ein MOSFET-Modul fertiggestellt wird, indem ein Cu-Draht mit den Cu-Schichten 53a und 53b verbunden wird, ist es selbstverständlich, dass die vorliegende Erfindung auch in dem Fall, in dem eine Struktur eingesetzt wird, die keinen Cu-Draht verwendet, z.B. in dem Fall, in dem ein direkt gebondetes Kupfer (DBD, Direct Bonded Copper) eingesetzt wird, auf den Fall angewendet werden kann, in dem die Dicke der Cu-Schichten erhöht ist.
  • Variation 7
  • Wenngleich die vorstehend beschriebenen Ausführungsformen 1 bis 3 Fälle offenbaren, in denen es sich bei der Halbleitereinheit um einen vertikalen MOSFET handelt, können die gleichen Effekte erzielt werden, wie sie durch den vertikalen MOSFET erhalten werden, wenn die vorliegende Erfindung zum Beispiel auf IGBTs mit IGBT-Einheitszellen angewendet wird, bei denen der Leitfähigkeitstyp des SiC-Substrats 1, das in den 1, 3 und 18 dargestellt ist, auf einen p-Typ (einen zweiten Leitfähigkeitstyp) festgelegt ist. Dementsprechend können die Effekte der vorliegenden Erfindung auf allgemeine Schalteinrichtungen mit MOS-Strukturen erweitert werden, wie z.B. MOSFETs und IGBTs.
  • Die vorliegende Erfindung kann außerdem auf ein freistehendes Substrat (ein selbsttragendes Substrat) angewendet werden, das nur durch die Drift-Schicht 2 (die epitaxial aufgewachsene Schicht) konfiguriert ist, von der das SiC-Substrat 1 entweder mechanisch oder chemisch oder mittels anderer Verfahren entfernt worden ist. Es ist anzumerken, dass auf derartige freistehende Substrate, die nur durch die Drift-Schicht konfiguriert sind, auch als „SiC-Substrate“ Bezug genommen werden kann.
  • Variation 8
  • Wie vorstehend beschrieben, ist die vorliegende Erfindung durch die Konfigurationen der externen Ausgangs-Source-Elektrode 10 und der externen Ausgangs-Gate-Elektrode 15 auf der Zwischenisolierschicht 8 charakterisiert. So gibt es keine Beschränkungen in Bezug auf Halbleiter, die verwendet werden, und anstelle des Siliciumcarbids können auch andere Materialien verwendet werden, wie etwa Silicium (Si), Galliumnitrid (GaN) und Diamant (C).
  • In dem Fall, in dem Halbleitermaterialien verwendet werden, die breitere Bandlücken als Silicium-Halbleiter aufweisen, wie beispielsweise Siliciumcarbid, ist es möglich, Halbleitereinheiten zu erzielen, die eine höhere Durchbruchspannung, höhere zulässige Stromdichten und eine höhere Wärmebeständigkeit als Si-Halbleitereinheiten aufweisen und die zu einem Betrieb bei einer höheren Temperatur in der Lage sind.
  • Ausführungsform 4
  • Anwendung auf einen oberen Bereich der Cu-Schicht
  • Wenngleich die vorstehend beschriebenen Ausführungsformen 1 bis 3 Konfigurationen darstellen, bei denen die Spannungsrelaxationsschicht(en) in dem unteren Bereich der Cu-Schicht der Siliciumcarbid-MOSFETs angeordnet ist (sind), ist die Position, an der die Spannungsrelaxationsschicht(en) angeordnet ist (sind), nicht auf diese Beispiele beschränkt.
  • Siliciumcarbid-MOSFETs werden mit einem Modul realisiert und als Leistungsmodule verwendet, wie vorstehend beschrieben. Bei der breiten Masse der Strukturen von Leistungsmodulen handelt es sich um sogenannte GehäuseStrukturen. Ein Leistungsmodul mit einer Gehäuse-Struktur setzt eine Konfiguration ein, bei der Siliciumcarbid-MOSFETs über ein isolierendes Substrat auf einer Basisplatte für eine Wärmeabstrahlung ausgeführt sind, und ein Gehäuse, welches das isolierende Substrat und die Siliciumcarbid-MOSFETs umgibt, an die Basisplatte gebondet ist.
  • Die in dem Leistungsmodul implementierten Siliciumcarbid-MOSFETs weisen Hauptelektroden (eine Source-Elektrode und eine Drain-Elektrode) auf, die mit Hauptelektrodenanschlüssen verbunden sind. Die Verbindung zwischen den Hauptelektroden und den Hauptelektrodenanschlüssen kann durch Bonding-Drähte gebildet werden. Außerdem ist das Gehäuse mit einem abdichtenden Harz gefüllt. Um das Auftreten von Isolationsstörungen während des Anliegens einer hohen Spannung zu verhindern, wird im Allgemeinen ein isolierendes Harz in Gel-Form, das durch ein Silikon-Gel verkörpert wird, als ein abdichtendes Harz für Leistungsmodule verwendet.
  • Bei den in den Ausführungsformen 1 bis 3 dargestellten Beispielen handelt es sich bei der äußersten Oberfläche der externen Ausgangs-Source-Elektrode 10 in den Siliciumcarbid-MOSFETs um die Cu-Schicht 53a; gemäß der von den Erfindern durchgeführten Prüfung hat man jedoch festgestellt, dass zwischen dem abdichtenden Harz und der Cu-Schicht Risse entstehen können, wenn ein Cu-Draht an eine Cu-Schicht gebondet wird und ein Gehäuse mit einem abdichtenden Harz gefüllt wird. Im Hinblick darauf haben die Erfinder festgestellt, dass ein zusätzliches Anordnen einer Spannungsrelaxationsschicht in dem oberen Bereich einer Cu-Schicht ebenfalls wirkungsvoll bei einer Unterbindung der Entstehung von Rissen ist.
  • Konfiguration einer Einheit
  • 25 ist eine Draufsicht, welche die Konfiguration einer oberen Oberfläche eines Siliciumcarbid-MOSFET 400 vom Typ mit planarem Gate gemäß Ausführungsform 4 der vorliegenden Erfindung schematisch darstellt. Wenngleich 25 einen Zustand des Siliciumcarbid-MOSFET 400 darstellt, in dem ein Drahtbonden durchgeführt wird und ein Gehäuse mit einem abdichtenden Harz abgedichtet wird, sind der Zweckmäßigkeit halber das Gehäuse, eine Basisplatte für die Wärmeabstrahlung, ein isolierendes Substrat, Hauptelektroden-Anschlüsse und das abdichtende Harz nicht gezeigt.
  • Wie in 25 dargestellt, weist der Siliciumcarbid-MOSFET 400 in dem mittleren Bereich des Zellenanordnungsbereichs 20 einen Drahtverbindungsbereich 80R auf, in dem eine Cu-Schicht 53a freiliegt, und in einem anderen Bereich als dem Drahtverbindungsbereich 80R ist die Cu-Schicht 53a mit einer oberen Spannungsrelaxationsschicht 54c bedeckt (der gleichen wie 10 in 25). Der Siliciumcarbid-MOSFET 400 weist außerdem in dem mittleren Bereich des Gate-Pads 21 einen Drahtverbindungsbereich 81R auf, in dem eine Cu-Schicht 53b freiliegt, und in einem anderen Bereich als dem Drahtverbindungsbereich 81R ist die Cu-Schicht 53b mit einer oberen Spannungsrelaxationsschicht 54d bedeckt.
  • In 25 sind in dem Drahtverbindungsbereich 80R des Zellenanordnungsbereichs 20 sechs Cu-Drähte 80 (externe Verbindungsleitungen) an die Cu-Schicht 53a gebondet, und in dem Drahtverbindungsbereich 81R des Gate-Pads 21 ist ein Cu-Draht 81 (eine externe Verbindungsleitung) an die Cu-Schicht 53b gebondet. Die Durchmesser der Cu-Drähte 80 und 81 können aus dem Bereich 0,1 mm bis 0,5 mm (100 µm bis 500 µm) gewählt werden.
  • 26 ist eine Draufsicht auf den Siliciumcarbid-MOSFET 400, der durch Entfernen der Cu-Drähte 80 und 81 aus 25 erhalten wird. In 26 sind Verbindungsbereiche (Bonding-Bereiche) mit den Cu-Drähten 80 und 81 in den Drahtverbindungsbereichen 80R und 81R jeweils durch Einschließen in gestrichelten Linien als Cu-Drahtverbindungen 80a und 81a gekennzeichnet. Die Cu-Drähte 80 und 81 sind bei den Cu-Drahtverbindungen 80a und 81a jeweils direkt mit den Cu-Schichten 53a und 53b verbunden.
  • Unter Bezugnahme auf die Schnittansicht in 27 wird eine Schnittkonfiguration entlang der Linie C-C in 26 beschrieben. Wie in 27 dargestellt, ist die externe Ausgangs-Source-Elektrode 10 in dem Siliciumcarbid-MOSFET 400 durch die darunterliegenden Elektrodenschichten 51a und 52a, die Cu-Schicht 53a, eine Spannungsrelaxationsschicht 54, die in dem unteren Bereich der Cu-Schicht ausgebildet ist, und die obere Spannungsrelaxationsschicht 54c konfiguriert, die in dem oberen Bereich der Cu-Schicht ausgebildet ist. Die externe Ausgangs-Gate-Elektrode 15 ist durch eine darunterliegende Elektrodenschicht 51b, die Cu-Schicht 53b und die obere Spannungsrelaxationsschicht 54d konfiguriert, die in dem oberen Bereich der Cu-Schicht ausgebildet ist.
  • Wie bei der Ausführungsform 1 beschrieben, ist die darunterliegende Elektrodenschicht 52a auf der Zwischenisolierschicht 8 entlang des Randbereichs des Zellenanordnungsbereichs 20 angeordnet, und die darunterliegende Elektrodenschicht 51a ist auf der Zwischenisolierschicht 8 in dem restlichen Bereich des Zellenanordnungsbereichs 20 angeordnet, der von der darunterliegenden Elektrodenschicht 52a umgeben ist.
  • Dann ist die Spannungsrelaxationsschicht 54 auf der darunterliegenden Elektrodenschicht 52a angeordnet, die Cu-Schicht 53a ist so angeordnet, dass sie den gesamten Zellenanordnungsbereich 20 einschließlich der Oberseite der Spannungsrelaxationsschicht 54 bedeckt, und die obere Spannungsrelaxationsschicht 54c ist in dem oberen Schichtbereich der Cu-Schicht 53a mit Ausnahme des Drahtverbindungsbereichs 80R angeordnet.
  • Die darunterliegende Elektrodenschicht 51b ist auf der Zwischenisolierschicht 8 überall in dem Bereich angeordnet, in dem das Gate-Pad 21 ausgebildet ist, die Cu-Schicht 53b ist auf der darunterliegenden Elektrodenschicht 51b so angeordnet, dass sie den gesamten Bereich bedeckt, in dem das Gate-Pad 21 ausgebildet ist, und die obere Spannungsrelaxationsschicht 54d ist in dem oberen Schichtbereich der Cu-Schicht 53b mit Ausnahme des nicht gezeigten Drahtverbindungsbereichs 81R angeordnet.
  • Wie in 27 dargestellt, sind die Cu-Drähte 80 in dem Verbindungsbereich 80R des Zellenanordnungsbereichs 20 mit der Cu-Schicht 53a verbunden. Außerdem sind die Cu-Drähte 81 in dem Drahtverbindungsbereich 81R des Gate-Pads 21 mit der Cu-Schicht 53b verbunden, der Drahtverbindungsbereich 81R und die Cu-Drähte 81 sind jedoch in 27 nicht gezeigt.
  • Bei den oberen Spannungsrelaxationsschichten 54c und 54d handelt es sich um Cu-Schichten, deren Kornabmessungen kleiner als oder gleich 1 µm sind. Die oberen Spannungsrelaxationsschichten 54c und 54d weisen Schichtdicken von 0,5 µm bis 5 µm auf. Ähnlich wie die Spannungsrelaxationsschicht 54 fungieren diese oberen Spannungsrelaxationsschichten 54c und 54d, die kleine Kornabmessungen aufweisen, als Spannungsrelaxationsschichten.
  • Wie in 27 dargestellt, sind die Cu-Drähte 80 und 81 und der Siliciumcarbid-MOSFET 400 (25) in einem Gehäuse (nicht gezeigt) mit einem abdichtenden Harz 90, wie beispielsweise einem Silikon-Gel, abgedichtet.
  • Die oberen Spannungsrelaxationsschichten 54c und 54d sind angeordnet, um die an den Cu-Schichten 53a und 53b anliegenden Spannungen zu relaxieren, und sind somit in der Lage, das Entstehen von Rissen zwischen dem abdichtenden Harz 90 und den oberen Spannungsrelaxationsschichten 54c und 54d aufgrund der Spannungen zu verhindern.
  • Wie vorstehend beschrieben, erzielt der Siliciumcarbid-MOSFET 400 gemäß Ausführungsform 4 zusätzlich zu dem Effekt, durch den das Entstehen von Rissen in der Umgebung des Übergangs zwischen der Siliciumoxid-Schicht 14 und der Gate-Oxid-Schicht 6 verhindert wird, außerdem den Effekt, durch den das Entstehen von Rissen in dem abdichtenden Harz 90 verhindert wird, indem die oberen Spannungsrelaxationsschichten 54c und 54d in dem oberen Bereich der Cu-Schichten angeordnet werden.
  • Verfahren zur Herstellung der oberen Spannungsrelaxationsschichten
  • Die oberen Spannungsrelaxationsschichten 54c und 54d können mittels des folgenden Verfahrens gebildet werden. Im Einzelnen wird nach der Herstellung des Siliciumcarbid-MOSFET 100 durch die unter Bezugnahme auf die 4 bis 15 beschriebenen Schritte eine Maske aus einem Resist-Material oder anderen Materialien so gebildet, dass Bereiche der Cu-Schichten 53a und 53b abgedeckt sind, die zu den Drahtverbindungsbereichen 80R und 81R werden, und dann werden die Cu-Schichten 53a und 53b, die nicht mit der Maske bedeckt sind, mit Ar-Ionen bestrahlt.
  • Danach wird die Maske entfernt, und es wird ein Tempervorgang bei einer Temperatur von 100 bis 300 °C durchgeführt. Die Cu-Schichten 53a und 53b, die mit Ar-Ionen bestrahlt worden sind, verändern sich jeweils zu den oberen Spannungsrelaxationsschichten 54c und 54d, die jeweils eine Kornabmessung von ungefähr 1 µm und eine Dicke von ungefähr 1 µm aufweisen.
  • Alternativ können die oberen Spannungsrelaxationsschichten 54c und 54d gebildet werden, indem in dem Bereich mit Ausnahme der Drahtverbindungsbereiche 80R und 81R eine Last von 100 bis 1000 N/cm2 an die Cu-Schichten 53a und 53b angelegt wird. In diesem Fall werden die Cu-Schichten 53a und 53b, welche die Last aufgenommen haben, jeweils zu den oberen Spannungsrelaxationsschichten 54c und 54d, die jeweils eine Kornabmessung von ungefähr 1 µm und eine Dicke von ungefähr 5 µm aufweisen.
  • Es ist anzumerken, dass die Kornabmessung gemäß den vorstehend beschriebenen Ausführungsformen 1 bis 4 der vorliegenden Erfindung als die Länge der einen Seite von Quadraten definiert ist, wenn Kristallkörner in Quadrate umgewandelt werden, die in einem Schnitt der Cu-Schichten die gleiche Fläche aufweisen, d.h. als ein sogenannter Durchmesser definiert ist, welcher der Fläche entspricht.
  • Variation 1
  • Gemäß der vorstehend beschriebenen Ausführungsform 4 sind zwischen den Randbereichen der Cu-Drahtverbindungen 80a und 81a und den Randbereichen der Drahtverbindungsbereiche 80R und 81R, wie in 26 dargestellt, in Anbetracht der Möglichkeit einer Fehlausrichtung der Cu-Drähte 80 und 81 Zwischenräume von ungefähr 1 bis 10 µm vorhanden. Das heißt, die Drahtverbindungsbereiche 80R und 81R sind größer als die Cu-Drahtverbindungen 80a und 81a gebildet, um zu verhindern, dass die Cu-Drahtverbindungen 80a und 81a jeweils mit den oberen Spannungsrelaxationsschichten 54c und 54d überlappen.
  • Es ist jedoch möglich, dass die Cu-Drahtverbindungen 80a und 81a jeweils mit den oberen Spannungsrelaxationsschichten 54c und 54d überlappen. Das heißt, es ist möglich, dass zwischen den Randbereichen der Cu-Drahtverbindungen 80a und 81a und den Randbereichen der Drahtverbindungsbereiche 80R und 81R keine Zwischenräume vorhanden sind. Der Bereich, in dem die oberen Spannungsrelaxationsschichten 54c und 54d ausgebildet sind, kann mit der Bedingung festgelegt werden, dass zwischen den oberen Spannungsrelaxationsschichten und dem abdichtenden Harz 90 keine Risse entstehen.
  • Es ist anzumerken, dass die Möglichkeit besteht, dass die Cu-Drahtverbindungen 80a und 81a jeweils teilweise mit den oberen Spannungsrelaxationsschichten 54c und 54d überlappen. Da die oberen Spannungsrelaxationsschichten 54c und 54d ebenfalls aus Cu gebildet sind, entsteht bei den Verbindungen der Cu-Drähte 80 und 81 kein Problem, auch wenn die Cu-Drahtverbindungen 80a und 81a jeweils teilweise mit den oberen Spannungsrelaxationsschichten 54c und 54d überlappen.
  • Mit anderen Worten, es ist auch eine Konfiguration möglich, bei der die Cu-Drähte 80 und 81 mit den oberen Spannungsrelaxationsschichten 54c und 54d verbunden sind, ohne dass in dem Zellenanordnungsbereich 20 beziehungsweise dem Gate-Pad 21 die Drahtverbindungsbereiche 80R und 81R angeordnet sind, in denen die Cu-Schichten 53a und 53b freiliegen. Dadurch, dass die Drahtverbindungsbereiche 80R und 81R nicht angeordnet werden, wird der Maskierungsschritt unnötig, und die Herstellungskosten können reduziert werden.
  • Weitere Variationen
  • Wenngleich die Ausführungsform 4 eine Konfiguration darstellt, bei der die sechs Cu-Drähte 80 mit dem Zellenanordnungsbereich 20 verbunden sind, ist die Anzahl von Drähten nicht auf dieses Beispiel beschränkt. Die Anzahl von Drähten kann in Abhängigkeit zum Beispiel von der Chip-Abmessung des Siliciumcarbid-MOSFET, dem Stromwert und dem Durchmesser der Cu-Drähte in einer geeigneten Weise gewählt werden.
  • Wenngleich die Ausführungsform 4 das Beispiel eines Gehäuses annimmt, bei dem ein Silikon-Harz als das abdichtende Harz 90 verwendet wird, ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt, und bei dem abdichtenden Harz 90 kann es sich um andere Harze handeln, wie beispielsweise ein Epoxidharz, ein Polyimid-Harz oder ein Acryl-Harz. Wenngleich das abdichtende Harz 90 üblicherweise mit einer Zugabe eines Keramikpulvers verwendet wird, wie beispielsweise Al2O3 oder SiO2, ist die vorliegende Erfindung nicht darauf beschränkt.
  • Das abdichtende Harz 90 kann mit einer Zugabe eines anderen Materials verwendet werden, wie beispielsweise AlN, BN, Si3N4, Diamant, SiC oder B2O3, oder kann mit einer Zugabe eines Harzpulvers verwendet werden, wie beispielsweise eines Silikon-Harzpulvers oder eines Acryl-Harzpulvers.
  • Ausführungsform 5
  • Die vorliegende Ausführungsform beschreibt einen Fall, bei dem die Siliciumcarbid-Halbleitereinheiten gemäß den Ausführungsformen 1 und 4 auf einen Leistungswandler angewendet werden. Die vorliegende Erfindung ist nicht auf einen spezifischen Leistungswandler beschränkt, die folgende Beschreibung nimmt jedoch das Beispiel eines Falls an, bei dem die vorliegende Erfindung wie Ausführungsform 5 bei einem Dreiphasen-Wechselrichter verwendet wird.
  • 28 ist ein Blockdiagramm, das eine Konfiguration eines Leistungswandlersystems darstellt, bei dem der Leistungswandler gemäß der vorliegenden Ausführungsform verwendet wird.
  • Das in 28 dargestellte Leistungswandlersystem ist durch eine Stromversorgung 500, einen Leistungswandler 600 und eine Last 700 konfiguriert. Bei der Stromversorgung 500 handelt es sich um eine Gleichstromversorgung, und sie führt dem Leistungswandler 600 einen Gleichstrom zu. Die Stromversorgung 500 kann durch verschiedene Bestandteilselemente konfiguriert sein, wie beispielsweise ein Gleichstrom-System, eine Solarzelle und eine Speicherbatterie, oder sie kann durch eine Gleichrichter-Schaltung oder einen Wechselstrom/Gleichstrom-Wandler konfiguriert sein, die bzw. der mit einem Wechselstrom-System verbunden ist. Als eine weitere Alternative kann die Stromversorgung 500 durch einen Gleichstrom/Gleichstrom-Wandler konfiguriert sein, der einen Gleichstrom, der von einem Gleichstrom-System abgegeben wird, in eine vorgegebene Energie umwandelt.
  • Bei dem Leistungswandler 600 handelt es sich um einen Dreiphasen-Wechselrichter, der zwischen die Stromversorgung 500 und die Last 700 geschaltet ist und den von der Stromversorgung 500 zugeführten Gleichstrom in einen Wechselstrom umwandelt und der Last 700 den Wechselstrom zuführt. Der Leistungswandler 600 weist Folgendes auf: eine Haupt-Wandlerschaltung 601, die einen Gleichstrom in einen Wechselstrom umwandelt und den Wechselstrom abgibt, eine Treiberschaltung 602, die ein Treibersignal zum Antreiben jedes Schaltelements der Haupt-Wandlerschaltung 601 abgibt, sowie eine Steuerschaltung 603, die ein Steuersignal zum Steuern der Treiberschaltung 602 an die Treiberschaltung 602 abgibt, wie in 28 dargestellt.
  • Bei der Last 700 handelt es sich z.B. um einen Dreiphasen-Elektromotor, der durch den von dem Leistungswandler 600 zugeführten Wechselstrom angetrieben wird. Es ist anzumerken, dass die Verwendung der Last 700 nicht auf spezifische Anwendungen beschränkt ist und die Last 700 auch ein Elektromotor sein kann, der an verschiedenen Typen von elektrischen Vorrichtungen montiert ist. Die Last 700 kann als ein Elektromotor für Hybrid-Fahrzeuge, Elektrofahrzeuge, Schienenfahrzeuge, Fahrstühle oder Klimaanlagen verwendet werden.
  • Im Folgenden werden die Details des Leistungswandlers 600 beschrieben. Die Haupt-Wandlerschaltung 601 weist Schaltelemente und Freilaufdioden (nicht gezeigt) auf und wandelt einen von der Stromversorgung 500 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 700 durch Schalten der Schaltelemente den Wechselstrom zu. Die Haupt-Wandlerschaltung 601 kann verschiedene Typen von spezifischen Schaltungskonfigurationen annehmen, und bei der Haupt-Wandlerschaltung 601gemäß der vorliegenden Ausführungsform handelt es sich um eine zweistufige Dreiphasen-Vollbrückenschaltung, die durch sechs Schaltelemente und sechs Freilaufdioden konfiguriert sein kann, die jeweils antiparallel mit den sechs Schaltelementen geschaltet sind.
  • Die Siliciumcarbid-Halbleitereinheit gemäß einer der vorstehend beschriebenen Ausführungsformen wird auf jedes Schaltelement der Haupt-Wandlerschaltung 601 angewendet. Jeweils zwei der sechs Schaltelemente sind in Reihe geschaltet und bilden obere und untere Zweige, und jeweils ein Paar von oberen und unteren Zweigen bildet jede Phase (U-Phase, V-Phase oder W-Phase) der Vollbrückenschaltung. Der Ausgangsanschluss für jedes Paar von oberen und unteren Zweigen, d.h. drei Ausgangsanschlüsse der Haupt-Wandlerschaltung 601, ist mit der Last 700 verbunden.
  • Die Treiberschaltung 602 erzeugt Treibersignale zum Antreiben der Schaltelemente der Haupt-Wandlerschaltung 601 und führt den Steuerelektroden der Schaltelemente der Haupt-Wandlerschaltung 601 die Treibersignale zu. Im Einzelnen gibt die Treiberschaltung 602 gemäß dem Steuersignal, das von der Steuerschaltung 603 empfangen wird, die später beschrieben wird, ein Treibersignal, um ein Schaltelement einzuschalten, und ein Treibersignal, um ein Schaltelement auszuschalten, an die Steuerelektrode jedes Schaltelements ab.
  • In dem Fall, in dem ein Schaltelement im EIN-Zustand gehalten wird, handelt es sich bei dem Treibersignal um ein Spannungssignal (ein Ein-Signal) mit einem Wert, der größer als die Schwellenspannung des Schaltelements oder gleich dieser ist, und in dem Fall, in dem ein Schaltelement im AUS-Zustand gehalten wird, handelt es sich bei dem Treibersignal um ein Spannungssignal (ein Aus-Signal) mit einem Wert, der kleiner als der Schwellenwert des Schaltelements oder gleich diesem ist.
  • Die Steuerschaltung 603 steuert die Schaltelemente der Haupt-Wandlerschaltung 601 so, dass der Last 700 der gewünschte Strom zugeführt wird. Im Einzelnen berechnet die Steuerschaltung 603 auf der Basis des Stroms, welcher der Last 700 zugeführt werden soll, den Zeitpunkt (die EIN-Zeit), wenn jedes Schaltelement der Haupt-Wandlerschaltung 601 eingeschaltet werden soll. Zum Beispiel kann die Haupt-Wandlerschaltung 601 durch eine PWM-Steuerung gesteuert werden, bei der die EIN-Zeit jedes Schaltelements gemäß der Spannung moduliert wird, die abgegeben werden soll.
  • Dann gibt die Steuerschaltung 603 einen Steuerbefehl (ein Steuersignal) an die Treiberschaltung 602 ab, so dass das EIN-Signal zu jedem Zeitpunkt an ein Schaltelement abgegeben wird, an dem es eingeschaltet werden soll, und das AUS-Signal wird an ein Schaltelement abgegeben, das ausgeschaltet werden soll. Die Treiberschaltung 602 gibt gemäß diesem Steuersignal entweder das EIN-Signal oder das AUS-Signal als ein Treibersignal an die Steuerelektrode jedes Schaltelements ab.
  • Der Leistungswandler gemäß der vorliegenden Ausführungsform verwendet eine Siliciumcarbid-Halbleitereinheit gemäß einer der Ausführungsformen 1 bis 4 für die Schaltelemente der Haupt-Wandlerschaltung 601. Auch wenn die Dicke der Cu-Schicht in dem Zellenanordnungsbereich auf 20 µm erhöht wird, werden so die Spannungen der Cu-Schicht relaxiert, und das Entstehen von Rissen in der Umgebung des Übergangs zwischen der Siliciumoxid-Schicht und der Gate-Oxid-Schicht wird verhindert.
  • Wenngleich die vorliegende Ausführungsform ein Beispiel beschreibt, bei dem die vorliegende Erfindung auf einen zweistufigen Dreiphasen-Wechselrichter angewendet wird, ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt und kann auch auf verschiedene andere Typen von Leistungswandlern angewendet werden. Wenngleich die vorliegende Ausführungsform einen zweistufigen Leistungswandler als ein Beispiel beschreibt, kann die vorliegende Erfindung auf einen dreistufigen oder mehrstufigen Leistungswandler angewendet werden oder kann auf einen Einzelphasen-Wechselrichter angewendet werden, wenn einer Last bei einer einzelnen Phase ein Strom zugeführt wird.
  • Die vorliegende Erfindung kann auch auf einen Gleichstrom/Gleichstrom-Wandler oder einen Wechselstrom/Gleichstrom-Wandler angewendet werden, wenn einer Gleichstromlast oder dergleichen ein Strom zugeführt wird.
  • Die Verwendung des Leistungswandlers, auf den die vorliegende Erfindung angewendet wird, ist nicht auf den Fall beschränkt, in dem die vorstehend erwähnte Last ein Elektromotor ist. Der Leistungswandler kann zum Beispiel als Stromzuführungseinheit für elektrische Entladungsvorrichtungen oder für Laserstrahl-Geräte oder für Kochgeräte oder kontaktlose Stromzuführungssysteme verwendet werden oder kann als Leistungskonditionierer für Systeme verwendet werden, wie beispielsweise photovoltaische Stromerzeugungssysteme und elektrische Kondensatorsysteme.

Claims (10)

  1. Halbleitereinheit, die Folgendes aufweist: - ein Halbleitersubstrat; - eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist; - einen ersten Halbleiterbereich (4) eines zweiten Leitfähigkeitstyps, der selektiv in einem oberen Schichtbereich der Halbleiterschicht (2) angeordnet ist; - einen zweiten Halbleiterbereich (3) des ersten Leitfähigkeitstyps, der selektiv in einem oberen Schichtbereich des ersten Halbleiterbereichs (4) angeordnet ist; - eine Gate-Isolierschicht (6), die in Kontakt mit Oberflächen des ersten und des zweiten Halbleiterbereichs (4, 3) und der Halbleiterschicht (2) angeordnet ist; - eine Isolierschicht (14), die dicker als die Gate-Isolierschicht (6) ist und in einem Bereich der Halbleiterschicht (2) angeordnet ist, in dem die Gate-Isolierschicht (6) nicht angeordnet ist; - eine Gate-Elektrode (7), die zumindest auf der Gate-Isolierschicht (6) angeordnet ist; - eine Zwischenisolierschicht (8), die so angeordnet ist, dass sie die Gate-Elektrode (7) bedeckt; - ein Kontaktloch (12), das durch die Gate-Isolierschicht (6) und die Zwischenisolierschicht (8) hindurch ausgebildet ist und zumindest den zweiten Halbleiterbereich (3) an einem Boden desselben freilegt; - eine erste Hauptelektrode (10), die auf der Zwischenisolierschicht (8) angeordnet ist und über das Kontaktloch (12) mit dem zweiten Halbleiterbereich (3) elektrisch verbunden ist; und - eine zweite Hauptelektrode (9), die auf einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, wobei die erste Hauptelektrode (10) Folgendes aufweist: - eine darunterliegende Elektrodenschicht (51a, 51b, 52a, 52b), die über das Kontaktloch (12) mit dem zweiten Halbleiterbereich (3) verbunden ist; und - eine Kupfer-Schicht (53a, 53b), die auf der darunterliegenden Elektrodenschicht (51a, 51b, 52a, 52b) angeordnet ist, und wobei die Kupfer-Schicht (53a, 53b) eine Dicke größer als oder gleich 15 µm aufweist und wobei die Kupfer-Schicht (53a, 53b) eine Spannungsrelaxationsschicht (54, 54b), die eine kleinere Kornabmessung als ein anderer Bereich der Kupfer-Schicht (53a, 53b) aufweist, über einem Bereich aufweist, der zumindest einen Übergang zwischen der Gate-Isolierschicht (6) und der Isolierschicht (14) aufweist.
  2. Halbleitereinheit nach Anspruch 1, die Folgendes aufweist: - eine externe Verbindungsleitung (80, 81), die mit der Kupfer-Schicht (53a, 53b) elektrisch verbunden ist; und - ein abdichtendes Harz (90), das auf der Kupfer-Schicht (53a, 53b) angeordnet ist, welche die externe Verbindungsleitung (80, 81) aufweist, wobei die Spannungsrelaxationsschicht (54, 54b) außerdem an einem Übergang zwischen dem abdichtenden Harz (90) und der Kupfer-Schicht (53a, 53b) angeordnet ist.
  3. Halbleitereinheit nach Anspruch 1 oder 2, wobei die Kupfer-Schicht (53a, 53b) die Spannungsrelaxationsschicht (54, 54b), die eine vergleichsweise kleine Kornabmessung aufweist, und einen Bereich aufweist, der eine vergleichsweise große Kornabmessung aufweist.
  4. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei die Kornabmessung der Spannungsrelaxationsschicht (54, 54b) in einem Bereich von 0,1 µm bis 1 µm liegt.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, wobei die darunterliegende Elektrodenschicht (51a, 51b, 52a, 52b) Oberflächenunebenheiten zumindest auf einem Teil einer Oberfläche aufweist, die sich in Kontakt mit der Kupfer-Schicht (53a, 53b) befindet.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 5, wobei das Halbleitersubstrat ein Siliciumcarbid-Halbleitersubstrat (1) ist.
  7. Verfahren zur Herstellung einer Halbleitereinheit, das die folgenden Schritte aufweist: (a) Bilden einer Halbleiterschicht (2) eines ersten Leitfähigkeitstyps auf einer ersten Hauptoberfläche eines Halbleitersubstrats; (b) selektives Bilden eines ersten Halbleiterbereichs (4) eines zweiten Leitfähigkeitstyps in einem oberen Schichtbereich der Halbleiterschicht (2); (c) selektives Bilden eines zweiten Halbleiterbereichs (3) des ersten Leitfähigkeitstyps in einem oberen Schichtbereich des ersten Halbleiterbereichs (4); (d) Bilden einer Isolierschicht (14) auf der Oberfläche der Halbleiterschicht (2); (e) Bilden einer Gate-Isolierschicht (6), die dünner als die Isolierschicht (14) ist, in Kontakt mit Oberflächen des ersten und zweiten Halbleiterbereichs (4, 3) und der Halbleiterschicht (2), in denen die Isolierschicht (14) nicht angeordnet ist; (f) Bilden einer Gate-Elektrode (7) zumindest auf der Gate-Isolierschicht (6); (g) Bilden einer Zwischenisolierschicht (8), um die Gate-Elektrode (7) zu bedecken; (h) Bilden eines Kontaktlochs (12) durch die Gate-Isolierschicht (6) und die Zwischenisolierschicht (8) hindurch, wobei das Kontaktloch (12) zumindest den zweiten Halbleiterbereich (3) an seinem Boden freilegt; (i) Bilden einer ersten Hauptelektrode (10) auf der Zwischenisolierschicht (8), wobei die erste Hauptelektrode (10) über das Kontaktloch (12) mit dem zweiten Halbleiterbereich (3) elektrisch verbunden wird; und (j) Bilden einer zweiten Hauptelektrode (9) auf einer zweiten Hauptoberfläche des Halbleitersubstrats, wobei der Schritt (i) die folgenden Schritte aufweist: (i-1) Bilden einer darunterliegenden Elektrodenschicht (51a, 51b, 52a, 52b), die über das Kontaktloch mit dem zweiten Halbleiterbereich (3) verbunden wird; (i-2) Bilden von Oberflächenunebenheiten auf einer Oberfläche von zumindest einem Teil der darunterliegenden Elektrodenschicht (51a, 51b, 52a, 52b) auf einer Seite, die sich gegenüber von der Zwischenisolierschicht (8) befindet; und (i-3) Bilden einer Kupfer-Schicht (53a, 53b) auf der darunterliegenden Elektrodenschicht (51a, 51b, 52a, 52b) mittels eines Elektroplattier-Vorgangs.
  8. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 7, wobei der Schritt, bei dem die Oberflächenunebenheiten auf der darunterliegenden Elektrodenschicht (51a, 51b, 52a, 52b) gebildet werden, einen Schritt aufweist, bei dem die darunterliegende Elektrodenschicht (51a, 51b, 52a, 52b) mit Ionen bestrahlt wird.
  9. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 7 oder 8, wobei das Halbleitersubstrat ein Siliciumcarbid-Halbleitersubstrat (1) ist.
  10. Leistungswandler (600), der Folgendes aufweist: - eine Haupt-Wandlerschaltung (601), welche die Halbleitereinheit gemäß einem der Ansprüche 1 bis 5 aufweist und eine Eingangsleistung umwandelt und abgibt; - eine Treiberschaltung (602), die ein Treibersignal zum Antreiben der Halbleitereinheit an die Halbleitereinheit abgibt; und - eine Steuerschaltung (603), die ein Steuersignal zum Steuern der Treiberschaltung an (602) die Treiberschaltung (602) abgibt.
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