DE112019006756T5 - Halbleiterelement und leistungswandlereinheit - Google Patents

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Kohei Ebihara
Shiro Hino
Kosuke MIYAZAKI
Yasushi Takaki
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Mitsubishi Electric Corp
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Abstract

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit, in der ein Hauptstrom in einer Dickenrichtung eines Halbleitersubstrats fließt, wobei das Halbleitersubstrat Folgendes aufweist: eine Halbleiterschicht mit einem ersten Leitfähigkeitstyp; sowie einen Muldenbereich mit einem zweiten Leitfähigkeitstyp, der in einem oberen Schichtbereich der Halbleiterschicht angeordnet ist, wobei die Halbleitereinheit Folgendes aufweist: eine Oberflächenelektrode, die auf einer zweiten Hauptoberfläche auf einer Seite angeordnet ist, die einer ersten Hauptoberfläche gegenüberliegt; eine rückwärtige Oberflächenelektrode, die auf der ersten Hauptoberfläche angeordnet ist; sowie eine obere Oberflächenschicht, die einen Randbereich des Endes der Oberflächenelektrode und zumindest einen Teil eines äußeren Seitenbereichs des Halbleitersubstrats bedeckt, wobei der Muldenbereich einen Bereich, der sich von einer Endoberfläche der Oberflächenelektrode nach außen bis in einen äußeren Seitenbereich erstreckt, und einen Bereich aufweist, der sich von der Endoberfläche der Oberflächenelektrode nach innen bis in einen inneren Seitenbereich erstreckt, wobei die Oberflächenelektrode zumindest einen Teil des inneren Seitenbereichs bedeckt und mit dem Muldenbereich elektrisch verbunden ist und wobei die obere Oberflächenschicht zumindest einen entlang einer äußeren Peripherie der Oberflächenelektrode entfernt von der Oberflächenelektrode angeordneten äußeren peripheren Öffnungsbereich des äußeren Seitenbereichs aufweist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Halbleitereinheit, die eine Oberflächenschutzschicht aufweist.
  • STAND DER TECHNIK
  • Zur Sicherstellung der Spannungsfestigkeit in einer vertikalen Halbleitereinheit, die zum Beispiel für eine Leistungseinheit verwendet wird, ist die Anordnung eines Schutzringbereichs vom p-Typ (eines Anschlussmuldenbereichs) in einem sogenannten Anschlussbereich in einer Halbleiterschicht vom n-Typ bekannt, wie zum Beispiel im Patentdokument 1 offenbart.
  • Wenn ein Schutzringbereich angeordnet ist, reduziert eine Verarmungsschicht, die sich durch einen pn-Übergang zwischen der Halbleiterschicht und dem Schutzringbereich bildet, ein elektrisches Feld, das zu einem Zeitpunkt auftritt, wenn eine Sperrspannung an eine Hauptelektrode der Halbleitereinheit angelegt wird. In einer Schottky-Barrieren-Diode (SBD), die in dem nachstehend angegebenen Patentdokument 1 beschrieben wird, ist ein Bereich einer Oberflächenelektrode mit Ausnahme eines Bereichs, an dem ein Draht-Bonding durchgeführt wird, mit Polyimid als einer Oberflächenschutzschicht bedeckt.
  • Der Bereich derselben ist in einigen Fällen mit einem Abdichtungsmaterial abgedichtet, wie beispielsweise mit einem Gel. Eine derartige Oberflächenschutzschicht und ein derartiges Abdichtungsharz können nicht nur bei der SBD eingesetzt werden, sondern auch bei der sonstigen Halbleitereinheit, wie beispielsweise einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET).
  • DOKUMENT ZUM STAND DER TECHNIK
  • Patentdokument
  • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2013-211 503 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösende Probleme
  • Eine Oberflächenschutzschicht aus Polyimid und ein Abdichtungsmaterial, wie beispielsweise ein Gel, neigen zum Beispiel dazu, bei hoher Umgebungsfeuchtigkeit Feuchtigkeit aufzuweisen. Diese Feuchtigkeit kann eine negative Auswirkung auf die Oberflächenelektrode haben. Insbesondere kann die Oberflächenelektrode in die Feuchtigkeit transferiert werden, oder die Feuchtigkeit und die Oberflächenelektrode reagieren miteinander, so dass dadurch in einigen Fällen eine Abscheidungsreaktion eines isolierenden Materials verursacht wird.
  • In einem derartigen Fall besteht die Tendenz, dass sich die Oberflächenschutzschicht an einer Grenzfläche zwischen der Oberflächenschutzschicht und einer Schicht ablöst, die sich unter der Oberflächenschutzschicht befindet. Es besteht die Möglichkeit, dass ein Hohlraum zwischen der Oberflächenelektrode und der Oberflächenschutzschicht, der sich durch das Ablösen bildet, als ein Leckpfad wirkt und die Isolationszuverlässigkeit der Halbleitereinheit verringert wird.
  • Die vorliegende Erfindung wurde daher konzipiert, um Probleme, wie sie vorstehend beschrieben sind, zu lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit anzugeben, bei der die Isolationszuverlässigkeit erhöht ist.
  • Mittel zum Lösen der Probleme
  • Bei einer Halbleitereinheit gemäß der vorliegenden Erfindung handelt es sich um eine Halbleitereinheit, in der ein Hauptstrom in einer Dickenrichtung eines Halbleitersubstrats fließt, wobei das Halbleitersubstrat Folgendes aufweist:
    • eine Halbleiterschicht mit einem ersten Leitfähigkeitstyp; sowie einen in einem oberen Schichtbereich der Halbleiterschicht angeordneten Muldenbereich mit einem zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet, wobei die Halbleitereinheit Folgendes aufweist: eine Oberflächenelektrode, die auf einer zweiten Hauptoberfläche auf einer Seite angeordnet ist, die einer ersten Hauptoberfläche gegenüberliegt; eine rückwärtige Oberflächenelektrode, die auf der ersten Hauptoberfläche angeordnet ist; sowie eine obere Oberflächenschicht, die einen Randbereich eines Endes der Oberflächenelektrode sowie zumindest einen Teil eines äußeren Seitenbereichs des Halbleitersubstrats bedeckt, wobei der Muldenbereich einen Bereich, der sich außerhalb einer Endoberfläche der Oberflächenelektrode bis in einen äußeren Seitenbereich erstreckt, sowie einen Bereich aufweist, der sich innerhalb der Endoberfläche der Oberflächenelektrode bis in einen inneren Seitenbereich erstreckt, wobei die Oberflächenelektrode zumindest einen Teil des inneren Seitenbereichs bedeckt und mit dem Muldenbereich elektrisch verbunden ist und wobei die obere Oberflächenschicht zumindest einen entlang einer äußeren Peripherie der Oberflächenelektrode entfernt von der Oberflächenelektrode angeordneten äußeren peripheren Öffnungsbereich des äußeren Seitenbereichs aufweist.
  • Effekte der Erfindung
  • Gemäß der Halbleitereinheit der vorliegenden Erfindung wird eine Ausdehnung einer Ablösung über den äußeren peripheren Öffnungsbereich hinaus auch in einem Fall unterbunden, in dem sich ein isolierendes Material auf der Oberflächenelektrode abscheidet und sich die obere Oberflächenschicht ablöst, so dass die Isolationszuverlässigkeit der Halbleitereinheit erhöht werden kann.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Querschnittsteilansicht, die eine Konfiguration einer Halbleitereinheit einer Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 2 eine Draufsicht, welche die Konfiguration der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 3 eine Querschnittsteilansicht, die eine Verteilung einer maximalen Verarmungsschicht schematisch darstellt;
    • 4 eine Querschnittsteilansicht, die eine Konfiguration eines Modifikationsbeispiels 1 für die Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 5 eine Querschnittsteilansicht, die eine Konfiguration eines Modifikationsbeispiels 2 für die Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 6 eine Draufsicht, die eine Konfiguration eines Modifikationsbeispiels 3 für die Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 7 eine Querschnittsteilansicht, die eine Konfiguration eines Modifikationsbeispiels 4 für die Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 8 eine Querschnittsteilansicht, die eine Konfiguration eines Modifikationsbeispiels 5 für die Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 9 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 10 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 11 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 12 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 13 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 14 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 15 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 16 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 17 eine Querschnittsteilansicht, die eine Konfiguration einer Halbleitereinheit einer Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 18 eine Draufsicht, welche die Konfiguration der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 19 eine Querschnittsansicht, die eine Konfiguration einer Einheitszelle der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 20 eine Draufsicht, die eine Konfiguration eines Modifikationsbeispiels 1 für die Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 21 eine Draufsicht, die eine Konfiguration eines Modifikationsbeispiels 2 für die Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 22 eine Draufsicht, die eine Konfiguration eines Modifikationsbeispiels 3 für die Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 23 eine Querschnittsteilansicht, die eine Konfiguration eines Modifikationsbeispiels 4 für die Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 24 eine Draufsicht, die eine Konfiguration eines Modifikationsbeispiels 5 für die Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 25 eine Querschnittsteilansicht, die eine Konfiguration eines Modifikationsbeispiels 6 für die Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 26 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 27 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 28 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 29 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 30 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 31 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 32 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 33 eine Querschnittsteilansicht, die einen Prozess zur Herstellung der Halbleitereinheit der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 34 ein Blockschaubild, das eine Konfiguration eines Leistungswandlungssystems darstellt, bei dem eine Leistungswandlereinheit gemäß einer Ausführungsform 3 der vorliegenden Erfindung eingesetzt wird.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Einleitung
  • In der folgenden Beschreibung handelt es sich bei „einem aktiven Bereich“ um einen Bereich, in dem ein Hauptstrom fließt, wenn sich eine Halbleitereinheit in einem EIN-Zustand befindet, und bei einem „Anschlussbereich“ handelt es sich um einen Bereich um den aktiven Bereich herum. In der Beschreibung handelt es sich bei „einer äußeren Seite“ um eine Richtung zu einer äußeren Peripherie der Halbleitereinheit hin, und bei einer „inneren Seite“ handelt es sich um eine zu „der äußeren Seite“ entgegengesetzte Richtung.
  • In Bezug auf einen Leitfähigkeitstyp von Störstellen ist in der folgenden Beschreibung ein n-Typ üblicherweise als „ein erster Leitfähigkeitstyp“ definiert, und ein p-Typ, bei dem es sich um einen zu dem n-Typ entgegengesetzten Leitfähigkeitstyp handelt, ist als „ein zweiter Leitfähigkeitstyp“ definiert, es kann jedoch auch eine umgekehrte Definition gelten.
  • Die Zeichnungen sind schematische Darstellungen; somit sind eine Abmessung eines Bilds und eine wechselseitige Beziehung von Positionen desselben nicht zwangsläufig präzise dargestellt, sondern können entsprechend verändert sein. In der folgenden Beschreibung sind gleichartigen Komponenten oder Bestandteilen in der Darstellung die gleichen Bezugszeichen zugewiesen, und das Gleiche gilt für Bezeichnungen und Funktionen derselben. Somit kann eine detaillierte Beschreibung derselben in einigen Fällen weggelassen werden. Wenn in der vorliegenden Beschreibung von „auf ...“ und „bedecken“ die Rede ist, schließt dies das Vorhandensein eines dazwischenliegenden Objekts zwischen den Komponenten oder Bestandteilen nicht aus.
  • Wenn zum Beispiel von „B ist auf A angeordnet“ oder „A bedeckt B“ die Rede ist, kann dies bedeuten, dass eine weitere Komponente oder ein weiterer Bestandteil C zwischen A und B angeordnet ist oder nicht angeordnet ist. In der folgenden Beschreibung werden Begriffe verwendet, die zum Beispiel jeweils eine spezielle Position und Richtung bezeichnen, wie beispielsweise „obere Seite“, „untere Seite“, „laterale Seite“, „unten“, „vorn“ und „hinten“, diese Begriffe werden jedoch zur Vereinfachung des Verständnisses der Inhalte der Ausführungsformen verwendet und beziehen sich nicht auf eine Richtung bei einer tatsächlichen Anwendung.
  • Der Begriff „MOS“ wurde früher für eine Junction-Struktur oder Übergangsstruktur eines Metall-Oxid-Halbleiters verwendet, und er wird als aus den Anfangsbuchstaben von Metal-Oxide-Semiconductor (Metall-Oxid-Halbleiter) zusammengesetzt betrachtet. Insbesondere bei einem Feldeffekttransistor mit einer MOS-Struktur (auf den im Folgenden einfach als „MOS-Transistor“ Bezug genommen wird) handelt es sich jedoch bei Materialien einer Gate-Isolierschicht und einer Gate-Elektrode unter dem Gesichtspunkt der jüngsten Integration und Verbesserung eines Herstellungsprozesses um verbesserte Materialien.
  • Bei dem MOS-Transistor wird zum Beispiel unter dem Gesichtspunkt einer Bildung hauptsächlich eine Source und ein Drain in einer selbstausrichtenden Form anstelle von Metall polykristallines Silicium als Material für eine Gate-Elektrode eingesetzt. Unter dem Gesichtspunkt einer Verbesserung von elektrischen Eigenschaften wird ein Material mit einer hohen Dielektrizitätskonstanten als Material für die Gate-Isolierschicht eingesetzt, das Material ist jedoch nicht zwangsläufig auf ein Oxid beschränkt.
  • Dementsprechend wird der Begriff „MOS“ nicht zwangsläufig nur für eine Laminatstruktur eines Metall-Oxid-Halbleiters eingesetzt, und die vorliegende Beschreibung basiert nicht auf einer derartigen Voraussetzung. Das heißt, hinsichtlich eines allgemeinen technischen Verständnisses hat „MOS“ hier nicht nur die Bedeutung eines abgekürzten Worts, das vom Ursprung eines Worts abgeleitet ist, sondern umfasst weitestgehend eine Laminatstruktur von einem Leiterkörper-Isolierkörper-Halbleiter.
  • Ausführungsform 1
  • Im Folgenden wird eine Halbleitereinheit einer Ausführungsform 1 gemäß der vorliegenden Erfindung unter Bezugnahme auf 1 bis 16 beschrieben.
  • Konfiguration der Einheit
  • 1 ist eine Querschnittsteilansicht, die eine Konfiguration einer SBD 100 (einer Halbleitereinheit) der Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt, und 2 ist eine Draufsicht, welche die Konfiguration der SBD 100 darstellt. Eine Querschnittsansicht entlang einer Linie A-A in der Richtung eines Pfeils in 2 entspricht 1. In 2 ist eine Oberflächenschutzschicht 6 (eine obere Oberflächenschicht) in der Konfiguration einer oberen Oberfläche der SBD 100 der Einfachheit halber weggelassen, und die Oberflächenschutzschicht 6 und ein äußerer peripherer Öffnungsbereich 71 der Oberflächenschutzschicht 6 sind mit einer gestrichelten Linie gekennzeichnet. In 1 handelt es sich bei der rechten Seite um einen Anschlussbereich der SBD 100, und bei der linken Seite handelt es sich um einen aktiven Bereich, in dem im EIN-Zustand der SBD 100 ein Hauptstrom fließt.
  • Die SBD 100 weist Folgendes auf: ein epitaxiales Substrat 30 (ein Halbleitersubstrat), eine rückwärtige Oberflächenelektrode 8 (eine erste Hauptelektrode), eine Oberflächenelektrode 5 (eine zweite Hautelektrode) sowie eine Oberflächenschutzschicht 6. Bei der vorliegenden Ausführungsform handelt es sich bei dem epitaxialen Substrat 30 um ein Siliciumcarbid(SiC)-Substrat, das einen Polytyp 4H aufweist, und bei der SBD 100 handelt es sich um eine SiC-SBD.
  • Das epitaxiale Substrat 30 weist eine rückwärtige Oberfläche S1 (eine erste Hauptoberfläche) und eine vordere Oberfläche S2 (eine zweite Hauptoberfläche) auf einer Seite auf, die der rückwärtigen Oberfläche S1 gegenüberliegt.
  • Die Oberflächenelektrode 5 und die Oberflächenschutzschicht 6 sind auf der vorderen Oberfläche S2 angeordnet, und eine innere Seite in Bezug auf eine Endoberfläche der Oberflächenelektrode 5 ist als ein innerer Seitenbereich RI definiert, und eine äußere Seite ist als ein äußerer Seitenbereich RO definiert. Die rückwärtige Oberflächenelektrode 8 ist auf der rückwärtigen Oberfläche S1 angeordnet.
  • Das epitaxiale Substrat 30 weist ein aus SiC bestehendes einkristallines Substrat 31 (ein Trägersubstrat) vom n-Typ (einem ersten Leitfähigkeitstyp) sowie eine epitaxiale Schicht 32 (eine Halbleiterschicht) auf, die auf dem einkristallinen Substrat 31 ausgebildet ist. Bei der epitaxialen Schicht 32 handelt es sich um eine SiC-Schicht (eine Siliciumcarbid-Schicht).
  • Bei der epitaxialen Schicht 32 handelt es sich mit Ausnahme eines Anschlussmuldenbereichs 2 (eines Muldenbereichs) vom p-Typ (einem zweiten Leitfähigkeitstyp), der selektiv in einem oberen Schichtbereich der epitaxialen Schicht 32 angeordnet ist, hauptsächlich um eine Drift-Schicht 1, in der durch Drift ein Strom fließt. Auf den Anschlussmuldenbereich 2 wird auch als einen Schutzringbereich Bezug genommen.
  • Die Drift-Schicht 1 weist gemäß der vorliegenden Ausführungsform den gleichen Leitfähigkeitstyp vom n-Typ wie jenen des einkristallinen Substrats 31 auf. Eine Störstellenkonzentration der Drift-Schicht 1 ist geringer als die des einkristallinen Substrats 31. Somit weist das einkristalline Substrat 31 einen geringeren spezifischen elektrischen Widerstand auf als die Drift-Schicht 1. Die Störstellenkonzentration der Drift-Schicht 1 ist gleich oder höher als 1 × 1014/cm3 und gleich oder geringer als 1 × 1017/cm3.
  • Der Anschlussmuldenbereich 2 weist einen Bereich auf, der sich von einer Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO in dem oberen Schichtbereich der epitaxialen Schicht 32 bis in den inneren Seitenbereich RI und in den äußeren Seitenbereich RO erstreckt. Mit anderen Worten, es ist der Anschlussmuldenbereich 2 über die Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO hinweg angeordnet. Der Anschlussmuldenbereich 2 kann eine Mehrzahl von Bereichen mit unterschiedlichen Störstellenkonzentrationen aufweisen, wie beispielsweise einen Bereich mit einer hohen Konzentration und einen Bereich mit einer geringen Konzentration.
  • Außerdem kann eine Anordnung des Störstellenbereichs vom p-Typ, bei dem es sich um den gleichen Typ wie jenen des Anschlussmuldenbereichs 2 handelt, in einer Schleifenform eingesetzt werden, so dass er den Anschlussmuldenbereich 2 in dem oberen Schichtbereich der epitaxialen Schicht 32 an der äußeren Peripherie des Anschlussmuldenbereichs 2 umgibt. Die Anzahl der Störstellenbereiche ist jedoch nicht auf einen beschränkt, es können auch zwei oder mehr Störstellenbereiche in einer Schleifenform angeordnet sein.
  • Die Oberflächenelektrode 5 ist auf zumindest einem Bereich der vorderen Oberfläche S2 des inneren Seitenbereichs RI in dem epitaxialen Substrat 30 angeordnet. Gemäß der vorliegenden Ausführungsform ist die Oberflächenelektrode 5 über dem gesamten inneren Seitenbereich RI angeordnet und ist in dem äußeren Seitenbereich RO nicht angeordnet. Die Oberflächenelektrode 5 weist eine Schottky-Elektrode 5a, die auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 angeordnet ist, sowie eine Elektroden-Kontaktstelle 5b auf, die auf der Schottky-Elektrode 5a angeordnet ist.
  • Die Schottky-Elektrode 5a befindet sich an der vorderen Oberfläche S2 in Kontakt mit dem inneren Seitenbereich RI und befindet sich insbesondere in Kontakt mit der Drift-Schicht 1 und dem Anschlussmuldenbereich 2. Dementsprechend ist die Oberflächenelektrode 5 mit dem Anschlussmuldenbereich 2 elektrisch verbunden. Als ein Material für die Schottky-Elektrode 5a kann bei der vorliegenden Ausführungsform ein Metall eingesetzt werden, das einen Schottky-Übergang zu dem SiC-Halbleiter vom n-Typ bildet, und zum Beispiel können Titan (Ti), Molybdän (Mo), Nickel (Ni), Gold (Au) oder Wolfram (W) verwendet werden. Die Dicke der Schottky-Elektrode 5a ist bevorzugt gleich oder größer als 30 nm und gleich oder geringer als 300 nm, und sie besteht zum Beispiel aus einer Ti-Schicht mit einer Dicke von 100 nm.
  • Als Material für die Elektroden-Kontaktstelle 5b kann ein Metall, das Aluminium (Al), Kupfer (Cu), Mo oder Ni aufweist, oder eine Al-Legierung verwendet werden, wie beispielsweise Al-Si (Silicium). Die Dicke der Elektroden-Kontaktstelle 5b ist bevorzugt gleich oder größer als 300 nm und gleich oder geringer als 10 µm, und sie besteht zum Beispiel aus einer Al-Schicht mit einer Dicke von 3 µm.
  • Die Oberflächenschutzschicht 6 ist so angeordnet, dass sie einen Randbereich des Endes der Oberflächenelektrode 5 bedeckt, und sie bedeckt insbesondere einen Bereich von einem Endbereich der oberen Oberfläche der Elektroden-Kontaktstelle 5b bis zu einer Endoberfläche der Elektroden-Kontaktstelle 5b und einer Endoberfläche der Schottky-Elektrode 5a. Somit ist ein äußerer peripherer Bereich der oberen Oberfläche der Elektroden-Kontaktstelle 5b mit der Oberflächenschutzschicht 6 bedeckt.
  • Die Oberflächenschutzschicht 6 bedeckt zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30. Die Oberflächenschutzschicht 6 weist einen Öffnungsbereich OP in einem mittleren Bereich der Elektroden-Kontaktstelle 5b auf, das heißt, in einem Bereich auf der linken Seite in 1, so dass die Elektroden-Kontaktstelle 5b als ein externer Anschluss fungieren kann.
  • Die Oberflächenschutzschicht 6 weist einen äußeren peripheren Öffnungsbereich 71 auf, der an einer Position entfernt von der Oberflächenelektrode 5 in dem äußeren Seitenbereich RO bis zu der vorderen Oberfläche S2 des epitaxialen Substrats 30 reicht. Der äußere periphere Öffnungsbereich 71 ist bevorzugt so angeordnet, dass er sich auf dem Anschlussmuldenbereich 2 befindet, und ist zusammenhängend in einer Schleifenform angeordnet, so dass er die Oberflächenelektrode 5 umgibt, wie in 2 dargestellt.
  • Es ist bevorzugt, dass die Oberflächenschutzschicht 6 aus einem isolierenden Material besteht und dass es sich zum Beispiel um ein Harz handelt, wie beispielsweise Polyimid, um Spannungen von außen zu reduzieren.
  • 3 ist eine Querschnittsansicht, die ein Beispiel für eine Verteilung einer maximalen Verarmungsschicht MDL schematisch darstellt, bei der es sich um eine Verarmungsschicht handelt, die sich von der Grenze zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 2 aus erstreckt, wenn eine maximale Spannung (die im Folgenden beschrieben wird) an die SBD 100 angelegt wird. Wie in 3 dargestellt, ist eine Anordnung des äußeren peripheren Öffnungsbereichs 71 auf einer inneren Seite entfernt von einem Bereich ER bevorzugt, in dem die maximale Verarmungsschicht MDL bis zu der vorderen Oberfläche S2 des epitaxialen Substrats 30 reicht (zu dieser hin freiliegt), das heißt, auf der linken Seite in 3.
  • Bei der vorstehenden Beschreibung besteht das epitaxiale Substrat 30 aus SiC. SiC weist eine größere Bandlücke auf als Si, und die SiC-Halbleitereinheit, bei der SiC verwendet wird, zeigt eine ausgezeichnete Druckbeständigkeit und weist im Vergleich zu der Si-Halbleitereinheit, bei der Si verwendet wird, eine hohe zulässige Stromdichte und eine hohe Wärmebeständigkeit auf, so dass sie bei einer hohen Temperatur betrieben werden kann.
  • Das Material ist jedoch nicht auf SiC beschränkt, das epitaxiale Substrat 30 kann zum Beispiel auch aus einem anderen Halbleiter mit großer Bandlücke bestehen, wie beispielsweise Galliumnitrid (GaN). Anstelle des Halbleiters mit großer Bandlücke kann zum Beispiel auch Silicium (Si) verwendet werden. Bei der Halbleitereinheit kann es sich um eine andere Diode als die SBD handeln, und es kann sich zum Beispiel auch um eine Diode mit pn-Übergang oder eine Junction-Barrier-Schottky(JBS)-Diode handeln.
  • Modifikationsbeispiel 1
  • 4 ist eine Querschnittsansicht, die eine Konfiguration einer SBD 101 in einem Modifikationsbeispiel 1 der Ausführungsform 1 darstellt, und ist eine Darstellung, die 1 entspricht. Wie in 4 dargestellt, weist die SBD 101 anstelle der in 1 dargestellten Oberflächenschutzschicht 6 eine hochohmige Schicht 15 auf (eine obere Oberflächenschicht). Das heißt, die hochohmige Schicht 15 ist so angeordnet, dass sie einen Bereich von dem Endbereich der oberen Oberfläche der Elektroden-Kontaktstelle 5b bis zu der Endoberfläche der Schottky-Elektrode 5a bedeckt und zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 bedeckt.
  • Die hochohmige Schicht 15 weist an einer Position entfernt von der Oberflächenelektrode 5 in dem äußeren Seitenbereich RO einen äußeren peripheren Öffnungsbereich 72 auf, der bis zu der vorderen Oberfläche S2 des epitaxialen Substrats 30 reicht. Der äußere periphere Öffnungsbereich 72 ist bevorzugt so angeordnet, dass er sich auf dem Anschlussmuldenbereich 2 befindet. Ein Material für die hochohmige Schicht 15 weist bevorzugt einen spezifischen elektrischen Widerstand auf, der gleich oder höher als 1 × 1012 Ωcm ist, und als Material für dieselbe wird SiN verwendet. Die Dicke der hochohmigen Schicht 15 ist zum Beispiel gleich oder größer als 100 nm.
  • Modifikationsbeispiel 2
  • 5 ist eine Querschnittsansicht, die eine Konfiguration einer SBD 102 in einem Modifikationsbeispiel 2 der Ausführungsform 1 darstellt, und ist eine Darstellung, die 1 entspricht. Wie in 5 dargestellt, weist die SBD 102 ferner die Oberflächenschutzschicht 6 auf, die so angeordnet ist, dass sie die hochohmige Schicht 15 der in 4 dargestellten SBD 101 bedeckt.
  • Die Oberflächenschutzschicht 6 ist so angeordnet, dass sie einen Bereich von dem Endbereich der oberen Oberfläche der Elektroden-Kontaktstelle 5b bis zu einem oberen Bereich der hochohmigen Schicht 15 bedeckt und zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 bedeckt. Außerdem ist eine nicht vollständige Bedeckung der hochohmigen Schicht 15 mit der Oberflächenschutzschicht 6 geeignet, so dass ein Randbereich des Endes der hochohmigen Schicht 15 auf der Elektroden-Kontaktstelle 5b freiliegt, ein Randbereich des Endes der hochohmigen Schicht 15 auf dem epitaxialen Substrat 30 freiliegt und ein Randbereich des Endes der hochohmigen Schicht 15 sowohl auf der Elektroden-Kontaktstelle 5b als auch dem epitaxialen Substrat 30 freiliegt.
  • In 5 ist der äußere periphere Öffnungsbereich 72 der hochohmigen Schicht 15 so angeordnet, dass er eingebettet ist, außerdem ist jedoch eine Anordnung des äußeren peripheren Öffnungsbereichs 71 (1), der so durch die Oberflächenschutzschicht 6 hindurch verläuft, dass er bis zu dem äußeren peripheren Öffnungsbereich 72 reicht, in einem Bereich geeignet, der dem äußeren peripheren Öffnungsbereich 72 entspricht, oder der äußere periphere Öffnungsbereich 72 ist nicht in der hochohmigen Schicht 15 angeordnet, sondern es ist nur der äußere periphere Öffnungsbereich 71 (1) darin angeordnet, der so durch die Oberflächenschutzschicht 6 hindurch verläuft, dass er bis zu der hochohmigen Schicht 15 reicht. Wenn sowohl der äußere periphere Öffnungsbereich 71 als auch der äußere periphere Öffnungsbereich 72 angeordnet sind, können sie an Positionen angeordnet sein, die sich voneinander unterscheiden.
  • Modifikationsbeispiel 3
  • 6 ist eine Draufsicht, die eine Konfiguration einer SBD 103 in einem Modifikationsbeispiel 3 der Ausführungsform 1 darstellt, und ist eine Darstellung, die 2 entspricht. Wie in 6 dargestellt, besteht ein äußerer peripherer Öffnungsbereich 71A, der so angeordnet ist, dass er die Oberflächenelektrode 5 umgibt, in der SBD 103 aus einer Mehrzahl von Teilöffnungsbereichen 711 und 712, die keinen zusammenhängenden Öffnungsbereich bilden, sondern voneinander getrennt sind.
  • Das heißt, der rechtwinklige Teilöffnungsbereich 711 ist in einem geradlinigen Bereich entlang jeder Seite der Oberflächenelektrode 5 angeordnet, und der gekrümmte Teilöffnungsbereich 712, der eine Krümmung aufweist, ist in einem Bereich entlang eines Eckenbereichs der Oberflächenelektrode 5 angeordnet, so dass dadurch eine Konfiguration derart vorliegt, dass der äußere periphere Öffnungsbereich 71A die Oberflächenelektrode 5 nicht vollständig umgibt.
  • Mit anderen Worten, es ist in dem äußeren peripheren Öffnungsbereich 71, der eine Schleifenform derart aufweist, dass er die Oberflächenelektrode 5 vollständig umgibt, wie in 2 dargestellt, ein Bereich zwischen einer inneren Peripherie und einer äußeren Peripherie der Schleife an einer Position oder mehreren Positionen durch die Oberflächenschutzschicht 6 eingebettet.
  • Hierbei ist ein Bereich, bei dem es sich nicht um einen Öffnungsbereich handelt, der jedoch mit der Oberflächenschutzschicht 6 angeordnet ist, wie beispielsweise ein Bereich zwischen den Teilöffnungsbereichen 711 und ein Bereich zwischen dem Teilöffnungsbereich 711 und dem Teilöffnungsbereich 712, die in 6 dargestellt sind, als ein „zusammenhängender Bereich“ definiert. Es ist bevorzugt, dass in dem Bereich entlang des Eckenbereichs der Oberflächenelektrode 5, der in einer Draufsicht die Krümmung aufweist, der zusammenhängende Bereich nicht angeordnet ist, sondern der Teilöffnungsbereich 712 angeordnet ist. Ein Grund dafür wird nachfolgend beschrieben.
  • Modifikationsbeispiel 4
  • 7 ist eine Querschnittsansicht, die eine Konfiguration einer SBD 104 in einem Modifikationsbeispiel 4 der Ausführungsform 1 darstellt, und ist eine Darstellung, die 1 entspricht. Wie in 7 dargestellt, weist die SBD 104 eine Feldisolierschicht 3 (eine Isolierschicht) auf, die auf der vorderen Oberfläche S2 der epitaxialen Schicht 32 angeordnet ist. Das heißt, die Feldisolierschicht 3 ist so angeordnet, dass sie sich auf der epitaxialen Schicht 32 von der Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO bis in den inneren Seitenbereich RI erstreckt und sich außerdem bis in den äußeren Seitenbereich RO erstreckt.
  • Ein Bereich der Feldisolierschicht 3 auf einer Seite des inneren Seitenbereichs RI erstreckt sich unter einem Randbereich des Endes der Schottky-Elektrode 5a, so dass sich ein Bereich der Schottky-Elektrode 5a und der Elektroden-Kontaktstelle 5b auf diesem befindet. Ein Bereich der Feldisolierschicht 3 auf einer Seite des äußeren Seitenbereichs RO erstreckt sich in dem äußeren Seitenbereich RO über einen Endbereich des Anschlussmuldenbereichs 2 hinaus.
  • Die Oberflächenschutzschicht 6 ist so angeordnet, dass sie einen Bereich von dem Endbereich der oberen Oberfläche der Elektroden-Kontaktstelle 5b bis zu der Endoberfläche der Schottky-Elektrode 5a bedeckt und dass sie zumindest einen Bereich der Feldisolierschicht 3 und des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 bedeckt.
  • Die Oberflächenschutzschicht 6 weist den äußeren peripheren Öffnungsbereich 71 auf, der an einer Position entfernt von der Oberflächenelektrode 5 in dem äußeren Seitenbereich RO bis zu der Feldisolierschicht 3 reicht. Die Position des äußeren peripheren Öffnungsbereich 71 ist die gleiche wie jene in 1.
  • Bei dem Material der Feldisolierschicht 3 handelt es sich zum Beispiel um ein isolierendes Material, wie beispielsweise SiO2 oder SiN. Es ist bevorzugt so ausgebildet, dass es eine Dicke von 10 nm oder eine größere Dicke aufweist, und es ist zum Beispiel aus einer SiO2-Schicht mit einer Dicke von 1 µm gebildet.
  • Modifikationsbeispiel 5
  • 8 ist eine Querschnittsansicht, die eine Konfiguration einer SBD 105 in einem Modifikationsbeispiel 5 der Ausführungsform 1 darstellt, und ist eine Darstellung, die 1 entspricht. Wie in 8 dargestellt, weist die SBD 105 zusätzlich zu dem äußeren peripheren Öffnungsbereich 71 (dem ersten äußeren peripheren Öffnungsbereich) der unter Verwendung von 7 beschriebenen SBD 104 einen äußeren peripheren Öffnungsbereich 73 (einen zweiten äußeren peripheren Öffnungsbereich) auf, der innerhalb einer äußeren Endoberfläche der Feldisolierschicht 3 in der Oberflächenschutzschicht 6 angeordnet ist.
  • 8 stellt ein Beispiel einer Verteilung der maximalen Verarmungsschicht MDL schematisch dar, bei der es sich um eine Verarmungsschicht handelt, die sich von der Grenze zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 2 aus erstreckt, wenn eine maximale Spannung (die im Folgenden beschrieben wird) an der SBD 105 angelegt wird. Wie in 8 dargestellt, ist der äußere periphere Öffnungsbereich 73 bevorzugt auf einer äußeren Seite, das heißt, auf der rechten Seite in 8, entfernt von dem Bereich ER angeordnet, in dem die maximale Verarmungsschicht MDL bis zu der vorderen Oberfläche S2 des epitaxialen Substrats 30 reicht (zu dieser hin freiliegt).
  • Betrieb
  • Als Nächstes wird ein Betrieb der unter Verwendung von 1 beschriebenen SBD 100 der Ausführungsform 1 erläutert. Wenn basierend auf einem Potential der Elektroden-Kontaktstelle 5b der Oberflächenelektrode 5 eine negative Spannung an die rückwärtige Oberflächenelektrode 8 angelegt wird, gelangt die SBD 100, bei der es sich um eine SiC-SBD handelt, in einen Zustand, in dem ein Strom von der Oberflächenelektrode 5 zu der rückwärtigen Oberflächenelektrode 8 fließt, das heißt in einen Leitungszustand (einen EIN-Zustand). Wenn dagegen basierend auf der Oberflächenelektrode 5 eine positive Spannung an die rückwärtige Oberflächenelektrode 8 angelegt wird, gelangt die SBD 100 in einen Sperrzustand (einen AUS-Zustand).
  • Wenn sich die SBD 100 im AUS-Zustand befindet, liegt unter Bezugnahme auf 3 ein starkes elektrisches Feld an einer Oberfläche eines aktiven Bereichs in der Drift-Schicht 1 und eines Bereichs in der Nähe einer pn-Übergangs-Grenzfläche zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 2 an. Eine Spannung, die an der rückwärtigen Oberflächenelektrode 8 zu einem Zeitpunkt anliegt, wenn das elektrische Feld ein kritisches elektrisches Feld erreicht und ein Lawinendurchbruch auftritt, ist als eine maximale Spannung (Lawinendurchbruchspannung) definiert. Üblicherweise ist eine Nennspannung so bestimmt, dass die SBD 100 innerhalb eines Spannungsbereichs verwendet wird, in dem der Lawinendurchbruch nicht auftritt.
  • Im AUS-Zustand dehnt sich die Verarmungsschicht in einer Richtung (einer Richtung nach unten) zu dem einkristallinen Substrat 31 hin und in einer Richtung von der Drift-Schicht 1 von der Oberfläche des aktiven Bereichs in der Drift-Schicht 1 und der pn-Übergangs-Grenzfläche zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 2 nach außen zur Peripherie aus (in einer Richtung nach rechts).
  • Die Verarmungsschicht dehnt sich außerdem von der pn-Übergangs-Grenzfläche zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 2 in den Anschlussmuldenbereich 2 hinein aus, und ein Ausmaß der Ausdehnung ist signifikant von der Konzentration des Anschlussmuldenbereichs 2 abhängig. Das heißt, wenn die Konzentration des Anschlussmuldenbereichs 2 zunimmt, wird die Ausdehnung der Verarmungsschicht in dem Anschlussmuldenbereich 2 unterbunden, und eine Position eines Rands der Verarmungsschicht befindet sich in der Nähe der Grenze zwischen dem Anschlussmuldenbereich 2 und der Drift-Schicht 1.
  • Hier handelt es sich bei einer Position, die in 3 mit zwei gestrichelten Linien gekennzeichnet ist, um eine Position eines Rands der maximalen Verarmungsschicht MDL. Die Position des Rands der maximalen Verarmungsschicht MDL kann zum Beispiel mittels der Technologie CAD (TCAD) geprüft werden. Dabei tritt eine Potentialdifferenz von einer äußeren peripheren Seite der epitaxialen Schicht 32 in Richtung zur Mitte in einem verarmten Bereich in der epitaxialen Schicht 32 auf.
  • Hier wird ein Fall betrachtet, in dem sich die SBD 100 bei hoher Umgebungsfeuchtigkeit im AUS-Zustand befindet. Die Oberflächenschutzschicht 6 weist stark ausgeprägte Wasserabsorptionseigenschaften auf, so dass sie bei hoher Umgebungsfeuchtigkeit eine große Menge an Feuchtigkeit enthält. Diese Feuchtigkeit erreicht die Oberflächen der epitaxialen Schicht 32 und der Elektroden-Kontaktstelle 5b. Ein Randbereich des Endes der Drift-Schicht 1 wirkt durch die im AUS-Zustand an der SBD 100 anliegende Spannung als eine positive Elektrode, und die Elektroden-Kontaktstelle 5b wirkt als eine negative Elektrode.
  • Eine Reduktionsreaktion von Sauerstoff, die durch die folgende chemische Formel (1) wiedergegeben wird, und eine Bildungsreaktion von Wasserstoff, die durch die folgende chemische Formel (2) wiedergegeben wird, treten bei der vorstehend beschriebenen Feuchtigkeit in der Nähe der Elektroden-Kontaktstelle 5b auf, die zu der negativen Elektrode wird. O2 + 2H2O + 4e-→ 4OH (1) H2O + e- → OH- + 1/2H2 (2)
  • Gemäß diesen Reaktionen nimmt eine Konzentration von Hydroxid-Ionen in der Nähe der Elektroden-Kontaktstelle 5b zu. Die Hydroxid-Ionen reagieren chemisch mit der Elektroden-Kontaktstelle 5b. Wenn die Elektroden-Kontaktstelle 5b zum Beispiel aus Aluminium besteht, wird Aluminium in einigen Fällen durch die vorstehend beschriebene chemische Reaktion in Aluminiumhydroxid umgewandelt. Aluminiumhydroxid scheidet sich als ein isolierendes Material auf der Oberfläche der Elektroden-Kontaktstelle 5b ab.
  • Wenn das epitaxiale Substrat 30 aus SiC besteht, können die Breite des Anschlussmuldenbereichs 2 und die Breite von dem Anschlussmuldenbereich 2 zu dem Randbereich des Endes der Drift-Schicht 1 so ausgelegt werden, dass sie gering sind, wenn SiC mit guten Isoliereigenschaften gegenüber einem Durchbruch durch ein elektrisches Feld verwendet wird.
  • Bei einer derartigen Auslegung nimmt der Abstand von dem Randbereich des Endes der Drift-Schicht 1, die im AUS-Zustand zur positiven Elektrode wird, zu der Elektroden-Kontaktstelle 5b ab, die zur negativen Elektrode wird. Somit tritt ein starkes elektrisches Feld in der Nähe der Elektroden-Kontaktstelle 5b auf, und die chemische Reaktion wird unterstützt, so dass die Konzentration von Hydroxid-Ionen weiter zunimmt. Somit scheidet sich das isolierende Material signifikanter auf der Oberfläche der Elektroden-Kontaktstelle 5b ab.
  • Dabei scheidet sich das isolierende Material in dem Randbereich des Endes der Elektroden-Kontaktstelle 5b (am rechten Ende in 3) an einer oberen Oberfläche und einer lateralen Oberfläche der Elektroden-Kontaktstelle 5b ab. Die Oberflächenschutzschicht 6 wird durch die Abscheidung nach oben gedrückt, und im Ergebnis löst sich die Oberflächenschutzschicht 6 in einigen Fällen an einer Grenzfläche zwischen der Elektroden-Kontaktstelle 5b und der Oberflächenschutzschicht 6 ab.
  • Das Ablösen der Oberflächenschutzschicht 6 dehnt sich in einigen Fällen auf der epitaxialen Schicht 32 aus. Mit anderen Worten, es löst sich die Oberflächenschutzschicht 6 auch an einer Grenzfläche zwischen der epitaxialen Schicht 32 und der Oberflächenschutzschicht 6 ab. Wenn sich durch dieses Ablösen ein Hohlraumbereich auf dem Anschlussmuldenbereich 2 bildet, gelangt Feuchtigkeit in den Hohlraumbereich und verursacht einen übermäßigen Leckstrom, oder es findet eine Luftentladung in dem Hohlraumbereich statt, so dass in einigen Fällen ein Elementdurchschlag in der SBD 100 auftritt.
  • In der SBD 100 der vorliegenden Ausführungsform 1 ist der äußere periphere Öffnungsbereich 71, der in der Schleifenform zusammenhängend ausgebildet ist, jedoch außerhalb der Elektroden-Kontaktstelle 5b angeordnet. Auch wenn das Ablösen der Oberflächenschutzschicht 6 von dem Randbereich des Endes der Elektroden-Kontaktstelle 5b bis zu dem Randbereich des Endes der Drift-Schicht 1 auftritt, kann dementsprechend verhindert werden, dass sich das Ablösen von dem äußeren peripheren Öffnungsbereich 71 weiter nach außen ausdehnt.
  • Allgemein besteht die Tendenz, dass sich das elektrische Feld insbesondere in der Nähe des pn-Übergangs in dem Halbleiter konzentriert, und bei der SBD 100 der vorliegenden Ausführungsform 1 besteht die Tendenz, dass sich das elektrische Feld in der Nähe des pn-Übergangs konzentriert, der durch die Drift-Schicht 1 und den Anschlussmuldenbereich 2 gebildet wird. Dementsprechend besteht die Tendenz, dass sich das elektrische Feld in der Nähe eines Randbereichs des äußeren Endes (des rechten Endes in 1) des Anschlussmuldenbereichs 2 an der vorderen Oberfläche S2 konzentriert.
  • Wenn sich die Ablösung der Oberflächenschutzschicht 6 bis zu diesem Bereich mit einem starken elektrischen Feld ausdehnt, findet leicht eine Luftentladung statt. Wenn der äußere periphere Öffnungsbereich 71 so angeordnet ist, dass er sich auf dem Anschlussmuldenbereich 2 befindet, und sich der äußere periphere Öffnungsbereich 71 innerhalb (auf der linken Seite in 3) der äußeren Endoberfläche (des rechten Endes in 3) des Anschlussmuldenbereichs 2 befindet, wird die Ausdehnung der Ablösung der Oberflächenschutzschicht 6 bis zu dem vorstehend beschriebenen Bereich mit einem starken elektrischen Feld verhindert. Somit kann die durch das Ablösen der Oberflächenschutzschicht 6 verursachte Luftentladung vermieden werden.
  • Im Allgemeinen tritt in einem verarmten Bereich in einer Oberfläche eines Halbleiters ein Potentialgradient auf, und bei der SBD 100 der vorliegenden Ausführungsform 1 tritt ein Potentialgradient in einem Bereich auf, in dem die maximale Verarmungsschicht MDL zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt. Somit besteht eine Tendenz, dass sich das elektrische Feld in dem Bereich konzentriert, in dem die maximale Verarmungsschicht MDL zu der Oberfläche des epitaxialen Substrats 30 an der vorderen Oberfläche S2 freiliegt.
  • Wenn sich die Ablösung der Oberflächenschutzschicht 6 bis zu diesem Bereich mit einem starken elektrischen Feld ausdehnt, findet leicht eine Luftentladung statt. Wenn der äußere periphere Öffnungsbereich 71 so angeordnet ist, dass er sich auf dem Anschlussmuldenbereich 2 befindet, und sich der äußere periphere Öffnungsbereich 71 innerhalb (auf der linken Seite in 3) des Bereichs ER befindet, in dem die maximale Verarmungsschicht MDL zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, wird die Ausdehnung der Ablösung der Oberflächenschutzschicht 6 bis zu dem vorstehend beschriebenen Bereich mit einem starken elektrischen Feld verhindert. Somit kann die durch das Ablösen der Oberflächenschutzschicht 6 verursachte Luftentladung vermieden werden.
  • Ein ähnlicher Effekt wird auch bei den Modifikationsbeispielen 1 bis 5 der Ausführungsform 1 erzielt. Das heißt, wenn die hochohmige Schicht 15 bezugnehmend auf 4 wie bei der SBD 101 anstelle der Oberflächenschutzschicht 6 angeordnet ist, tritt durch einen in der hochohmigen Schicht 15 fließenden Strom ein Potentialgradient von dem Bereich ER, in dem die maximale Verarmungsschicht MDL zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, wie in 3 dargestellt, weiter nach innen auf, und es besteht die Tendenz, dass das starke elektrische Feld in einem Randbereich des äußeren Endes der Oberflächenelektrode 5 auftritt.
  • Dabei besteht die Tendenz, dass sich isolierendes Material an der oberen Oberfläche und der lateralen Oberfläche der Elektroden-Kontaktstelle 5b in dem Randbereich des Endes der Elektroden-Kontaktstelle 5 abscheidet. Bei der in 4 dargestellten SBD 101 ist der äußere periphere Öffnungsbereich 72 der hochohmigen Schicht 15 außerhalb des Randbereichs des Endes der Elektroden-Kontaktstelle 5b angeordnet. Auch wenn die Ablösung der hochohmigen Schicht 15 von dem Randbereich des Endes der Elektroden-Kontaktstelle 5b bis zu dem Randbereich des Endes der Drift-Schicht 1 auftritt, kann dementsprechend die Ablösung verhindert werden, die sich von dem äußeren peripheren Öffnungsbereich 71 weiter nach außen ausdehnt.
  • Wenn die Oberflächenschutzschicht 6 wie bei der unter Verwendung von 5 beschriebenen SBD 102 auf der hochohmigen Schicht 15 angeordnet ist, besteht die Möglichkeit, dass das an der oberen Oberfläche und der lateralen Oberfläche der Elektroden-Kontaktstelle 5b abgeschiedene isolierende Material das Auftreten einer Ablösung sowohl der hochohmigen Schicht 15 als auch der Oberflächenschutzschicht 6 verursacht.
  • Wenn somit zumindest einer von dem äußeren peripheren Öffnungsbereich 72, der durch die hochohmige Schicht 15 hindurch verläuft, und dem äußeren peripheren Öffnungsbereich 71 (1) angeordnet ist, der durch die Oberflächenschutzschicht 6 hindurch verläuft, kann eine Ausdehnung der Ablösung der hochohmigen Schicht 15 und der Oberflächenschutzschicht 6 unterbunden werden.
  • Wenn, bezugnehmend auf 6, der äußere periphere Öffnungsbereich 71A angeordnet ist, der wie bei der SBD 103 aus der Mehrzahl von Teilöffnungsbereichen 711 und 712 besteht, die voneinander getrennt sind, kann die Ausdehnung einer Ablösung der Oberflächenschutzschicht 6 unterbunden werden, und eine Ablösung der Oberflächenschutzschicht 6 in einem von dem Randbereich des inneren Endes und dem Randbereich des äußeren Endes, die etwa durch bei einer thermischen Bearbeitung in einem Prozess zur Herstellung der Halbleitereinheit auftretende Spannungen verursacht wird, kann unterbunden werden.
  • Das heißt, bei dem äußeren peripheren Öffnungsbereich 71A handelt es sich nicht um einen zusammenhängenden Öffnungsbereich, sondern er besteht aus der Mehrzahl von Teilöffnungsbereichen 711 und 712, so dass die Zuverlässigkeit der Oberflächenschutzschicht 6 durch den zusammenhängenden Bereich sichergestellt ist und die durch Spannungen verursachte Ablösung unterbunden werden kann.
  • Im Allgemeinen besteht die Tendenz, dass eine Konzentration des elektrischen Felds in der Nähe des Eckenbereichs der Oberflächenelektrode 5 auftritt, die in einer Draufsicht eine Krümmung aufweist, und das isolierende Material scheidet sich leichter an der oberen Oberfläche und der lateralen Oberfläche der Elektroden-Kontaktstelle 5b ab. Somit ist in dem Bereich entlang des Eckenbereichs der Oberflächenelektrode 5 in einer Draufsicht nicht der zusammenhängende Bereich angeordnet, sondern es ist der Teilöffnungsbereich 712 angeordnet, so dass eine Ausdehnung der durch das abgeschiedene isolierende Material verursachten Ablösung der Oberflächenschutzschicht 6 unterbunden wird.
  • Wie unter Bezugnahme auf 7 ersichtlich, ist der äußere periphere Öffnungsbereich 71, der bis zu der Feldisolierschicht 3 reicht, bei der SBD 104 entfernt von der Oberflächenelektrode 5 in der Oberflächenschutzschicht 6 angeordnet, so dass in dem Fall, in dem sich das isolierende Material an der oberen Oberfläche und der lateralen Oberfläche der Elektroden-Kontaktstelle 5b abscheidet, die Ausdehnung der Ablösung von dem äußeren peripheren Öffnungsbereich 71 weiter nach außen verhindert werden kann, auch wenn die Ablösung der Oberflächenschutzschicht 6 von der Feldisolierschicht 3 von dem Randbereich des äußeren Endes der Elektroden-Kontaktstelle 5b von der Drift-Schicht 1 nach außen auftritt.
  • Die Feldisolierschicht 3 ist wie bei der SBD 104 auf der vorderen Oberfläche S2 der epitaxialen Schicht 32 angeordnet, so dass ein Bereich reduziert wird, in dem sich die Oberflächenschutzschicht 6 in direktem Kontakt mit der Oberfläche des Halbleiters befindet, so dass zum Beispiel unterbunden werden kann, dass durch den Einfluss von Feuchtigkeit hervorgerufene Floating-Ionen die epitaxiale Schicht 32 erreichen und als eine feste Ladung auf der Oberfläche des Halbleiters fungieren.
  • Das heißt, wenn sich die Verarmungsschicht in der Halbleiterschicht ausdehnt, bildet sich in der p-Schicht in der Verarmungsschicht eine negative Raumladung, und in der n-Schicht in der Verarmungsschicht bildet sich eine positive Raumladung, und sie sind durch eine elektrische Feldlinie verbunden. Wenn eine feste Ladung vorhanden ist, verbindet die elektrische Feldlinie außerdem die Raumladung und die feste Ladung, so dass die Raumladung in der Verarmungsschicht effektiv zunimmt und abnimmt.
  • Wenn die Floating-Ionen als feste Ladung fungieren, nimmt die Raumladung in der Verarmungsschicht effektiv zu und ab, wie vorstehend beschrieben, und dies ist nicht wünschenswert. Wenn jedoch die Feldisolierschicht 3 angeordnet ist, kann unterbunden werden, dass die Floating-Ionen die epitaxiale Schicht 32 erreichen und als feste Ladung fungieren.
  • Auch in dem Fall, in dem die Feldisolierschicht 3 wie bei der SBD 104 auf der vorderen Oberfläche S2 der epitaxialen Schicht 32 angeordnet ist, besteht die Möglichkeit, dass die epitaxiale Schicht 32 und Feuchtigkeit außerhalb des Randbereichs des äußeren Endes der Feldisolierschicht 3 miteinander reagieren, dass sich SiO2 abscheidet und dass sich die Oberflächenschutzschicht 6 ablöst.
  • Wenn der äußere periphere Öffnungsbereich 73, der durch die Oberflächenschutzschicht 6 hindurch verläuft, wie bei der unter Verwendung von 8 beschriebenen SBD 105 in der Nähe des Randbereichs des äußeren Endes der Feldisolierschicht 3 angeordnet ist, kann die Ausdehnung der Ablösung der Oberflächenschutzschicht 6, die von dem Randbereich des äußeren Endes der Feldisolierschicht 3 aus auftritt, von dem äußeren peripheren Öffnungsbereich 73 weiter nach innen somit auch in einem Fall verhindert werden, in dem sich SiO2 in der Nähe des Randbereichs des äußeren Endes der Feldisolierschicht 3 abscheidet.
  • Wenn sich der äußere periphere Öffnungsbereich 73 außerhalb (auf der rechten Seite in 3) des Bereichs ER befindet, in dem die maximale Verarmungsschicht MDL zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, wie in 8 dargestellt, wird eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 zu dem vorstehend beschriebenen Bereich ER hin verhindert. Somit können eine Erhöhung des Leckstroms und die durch das Ablösen der Oberflächenschutzschicht 6 verursachte Luftentladung vermieden werden.
  • Herstellungsverfahren
  • Als Nächstes wird ein Verfahren zur Herstellung der SBD 100 der Ausführungsform 1 unter Verwendung von 9 bis 14 beschrieben, bei denen es sich um Querschnittsansichten handelt, die der Reihe nach jeweils einen Herstellungsprozess darstellen.
  • Zunächst wird in einem in 9 dargestellten Prozess ein niederohmiges einkristallines Substrat 31 hergestellt, das Störstellen vom n-Typ mit einer relativ hohen Konzentration aufweist (n+). Bei dem einkristallinen Substrat 31 handelt es sich um ein SiC-Substrat mit dem Polytyp 4H, und es weist einen Versatzwinkel von vier Grad oder acht Grad auf.
  • Als Nächstes wird SiC epitaxial auf dem einkristallinen Substrat 31 aufgewachsen, und die epitaxiale Schicht 32 vom n-Typ mit einer Störstellenkonzentration von gleich oder höher als 1 × 1014/cm3 und gleich oder geringer als 1 × 1017/cm3 wird gebildet, um das epitaxiale Substrat 30 zu erhalten.
  • Als Nächstes wird in einem in 10 dargestellten Prozess eine Resist-Maske RM1 mit einer vorgegebenen Struktur mittels eines Photolithographie-Prozesses auf der epitaxialen Schicht 32 gebildet, und anschließend werden Störstellen vom p-Typ (Akzeptoren), wie beispielsweise Al oder Bor (B), unter Verwendung der Resist-Maske RM1 als Implantationsmaske durch Ionenimplantation eingebracht, um den Anschlussmuldenbereich 2 vom p-Typ in einem oberen Schichtbereich der epitaxialen Schicht 32 zu bilden. Eine Dosismenge für den Anschlussmuldenbereich 2 ist bevorzugt gleich oder höher als 0,5 × 1013 /cm2 und gleich oder geringer als 5 × 1013 /cm2 und ist zum Beispiel gleich 1 × 1013 /cm2.
  • In dem Fall, in dem Al durch Ionenimplantation eingebracht wird, ist die Implantationsenergie der Ionenimplantation zum Beispiel gleich oder höher als 100 keV und gleich oder geringer als 700 keV. In diesem Fall ist die aus der vorstehend beschriebenen Dosismenge [cm-2] umgerechnete Störstellenkonzentration gleich oder höher als 1 × 1017/cm3 und gleich oder geringer als 1 × 1019 /cm3.
  • Beim Bilden des Anschlussmuldenbereichs 2 wird die Resist-Maske RM1 so strukturiert, dass zumindest ein Störstellenbereich vom p-Typ mit einer Schleifenform außerhalb des Anschlussmuldenbereichs 2 gebildet wird, so dass der Störstellenbereich gleichzeitig gebildet werden kann.
  • Die Prozesse für eine Strukturierung der Resist-Maske und eine Ionenimplantation werden wiederholt durchgeführt, so dass der Anschlussmuldenbereich 2 mit einer Mehrzahl von Störstellenkonzentrationen gebildet werden kann.
  • Nach dem Bilden des Anschlussmuldenbereichs 2 führt eine Vorrichtung für eine thermische Bearbeitung ein Tempern über dreißig Sekunden bis eine Stunde hinweg bei einer Temperatur gleich oder höher als 1300 °C und gleich oder niedriger als 1900 °C in einer inaktiven Gasatmosphäre durch, wie beispielsweise in Argon(Ar)-Gas. Die durch die Ionenimplantation hinzugefügten Störstellen werden durch den Tempervorgang aktiviert.
  • In einem in 11 dargestellten Prozess werden als Nächstes eine Materialschicht MLa für die Schottky-Elektrode 5a und eine Materialschicht MLb für die Elektroden-Kontaktstelle 5b in dieser Reihenfolge zum Beispiel mittels eines Sputter-Verfahrens auf der epitaxialen Schicht 32 gebildet. Die Materialschicht MLa wird zum Beispiel durch eine Ti-Schicht mit einer Dicke von 100 nm gebildet, und die Materialschicht MLb wird zum Beispiel durch eine Al-Schicht mit einer Dicke von 3 µm gebildet.
  • In einem in 12 dargestellten Prozess wird als Nächstes eine Resist-Maske RM2 mit einer vorgegebenen Struktur mittels eines Photolithographie-Prozesses auf der Materialschicht MLb gebildet, und anschließend werden die Materialschicht MLb und die Materialschicht MLa unter Verwendung der Resist-Maske RM2 als Ätzmaske strukturiert, und die Schottky-Elektrode 5a und die Elektroden-Kontaktstelle 5b, die jeweils eine vorgegebene Form aufweisen, werden gebildet, um die Oberflächenelektrode 5 zu erhalten.
  • Zum Ätzen der Materialschicht MLb und der Materialschicht MLa kann ein Trockenätzprozess oder ein Nassätzprozess verwendet werden. Eine Ätzlösung eines Fluorwasserstoffsäure(HF)- oder Phosphorsäure-Verfahrens wird als Ätzlösung für den Nassätzprozess verwendet.
  • Die Strukturierung der Schottky-Elektrode 5a und die Strukturierung der Elektroden-Kontaktstelle 5b können getrennt durchgeführt werden. In diesem Fall kann eine Struktur derart erhalten werden, dass der Randbereich des Endes der Elektroden-Kontaktstelle 5b aus dem Randbereich des Endes der Schottky-Elektrode 5a hervorsteht und die Elektroden-Kontaktstelle 5b die Schottky-Elektrode 5a vollständig bedeckt. Alternativ kann eine Struktur derart erhalten werden, dass der Randbereich des Endes der Schottky-Elektrode 5a aus dem Randbereich des Endes der Elektroden-Kontaktstelle 5b hervorsteht und ein Bereich der Schottky-Elektrode 5a nicht mit der Elektroden-Kontaktstelle 5b bedeckt ist.
  • In einem in 13 dargestellten Prozess wird als Nächstes eine Harzschicht RL derart gebildet, dass sie die Oberflächenelektrode 5 und die vordere Oberfläche S2 des epitaxialen Substrats 30 bedeckt. Die Harzschicht RL wird zum Beispiel durch Aufbringen eines photoaktiven Polyimids gebildet.
  • In einem in 14 dargestellten Prozess wird die Harzschicht RL als Nächstes mittels eines Photolithographie-Prozesses strukturiert, um die Oberflächenschutzschicht 6 zu bilden, die den Randbereich des Endes der Oberflächenelektrode 5 und zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 bedeckt. Dabei wird die Harzschicht RL so strukturiert, dass der äußere periphere Öffnungsbereich 71 an einer vorgegebenen Position auf dem Anschlussmuldenbereich 2 entfernt von der Oberflächenelektrode 5 gebildet wird.
  • Als Nächstes wird die rückwärtige Oberflächenelektrode 8 zum Beispiel mittels eines Sputter-Verfahrens auf der rückwärtigen Oberfläche S1 des epitaxialen Substrats 30 gebildet, um die in 1 dargestellte SBD 100 zu erhalten.
  • Die rückwärtige Oberflächenelektrode 8 kann vor oder nach dem unter Verwendung von 11 beschriebenen Prozess zur Bildung der Materialschichten MLa und MLb gebildet werden. Als Material für die rückwärtige Oberflächenelektrode 8 kann ein Metall verwendet werden, das zum Beispiel eines oder einige von Ti, Ni, Al, Cu und Au umfasst. Die Dicke der rückwärtigen Oberflächenelektrode 8 ist bevorzugt gleich oder größer als 50 nm und gleich oder geringer als 2 µm, und sie besteht zum Beispiel aus einer Doppelschicht aus Ti und Al (Ti/Al) mit einer Dicke von 1 µm.
  • Bei der Strukturierung der Oberflächenschutzschicht 6 wird eine Belichtungsmaske zur Bildung des in 6 dargestellten äußeren peripheren Öffnungsbereichs 71A, der aus der Mehrzahl von Teilöffnungsbereichen 711 und der Mehrzahl von Teilöffnungsbereichen 712 besteht, anstelle des äußeren peripheren Öffnungsbereichs 71 verwendet, so dass die in 6 dargestellte SBD 103 erhalten werden kann.
  • Wenn die unter Verwendung von 4 dargestellte SBD 101 hergestellt wird, wird hierbei zum Beispiel, wie in 15 dargestellt, mittels eines plasmachemischen Gasphasenabscheidungs(CVD)-Verfahrens anstelle des unter Verwendung von 13 beschriebenen Prozesses eine SiN-Schicht SN auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 gebildet, auf der die Oberflächenelektrode 5 angeordnet ist. Bei diesem Prozess wird ein Verhältnis von Si und N eingestellt, so dass ein spezifischer elektrischer Widerstand der SiN-Schicht SN eingestellt werden kann.
  • Als Nächstes wird die SiN-Schicht SN mittels eines Photolithographie-Prozesses und eines Ätzprozesses strukturiert, um die in 4 dargestellte hochohmige Schicht 15 zu bilden. Dabei wird die SiN-Schicht SN so strukturiert, dass der äußere periphere Öffnungsbereich 72 an einer vorgegebenen Position auf dem Anschlussmuldenbereich 2 entfernt von der Oberflächenelektrode 5 gebildet wird. Die Dicke der hochohmigen Schicht 15 ist bevorzugt gleich oder größer als 100 nm und ist zum Beispiel gleich 1 µm.
  • Wenn die unter Verwendung von 7 beschriebene SBD 104 und die unter Verwendung von 8 beschriebene SBD 105 hergestellt werden, wird eine SiO2-Schicht OX1 mit einer Dicke von 1 µm zum Beispiel mittels eines CVD-Verfahrens, wie in 16 dargestellt, vor dem unter Verwendung von 11 beschriebenen Prozess auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 gebildet. Als Nächstes wird die SiO2-Schicht OX1 mittels eines Photolithographie-Prozesses und eines Ätzprozesses strukturiert, um die in 7 und 8 dargestellte Feldisolierschicht 3 zu bilden.
  • Dabei wird die Strukturierung so durchgeführt, dass sich die Feldisolierschicht 3 von der Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO auf der epitaxialen Schicht 32 bis in den inneren Seitenbereich RI erstreckt, sich bis in den äußeren Seitenbereich RO erstreckt und sich weiter über einen Endbereich des Anschlussmuldenbereichs 2 hinaus in dem äußeren Seitenbereich RO erstreckt.
  • Zusammenfassung
  • Gemäß den vorstehend beschriebenen Konfigurationen der Ausführungsform 1 und des Modifikationsbeispiels derselben wird eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 über die äußeren peripheren Öffnungsbereiche 71, 72 und 73 hinaus verhindert, so dass ein Isolationsschutz des äußeren Seitenbereichs RO durch die Oberflächenschutzschicht 6 von den äußeren peripheren Öffnungsbereichen 71 und 72 nach außen und von dem äußeren peripheren Öffnungsbereich 73 nach innen aufrechterhalten wird und die Isolationszuverlässigkeit der SBD erhöht werden kann.
  • Ausführungsform 2
  • Im Folgenden wird eine Halbleitereinheit einer Ausführungsform 2 gemäß der vorliegenden Erfindung unter Bezugnahme auf 17 bis 33 beschrieben.
  • Konfiguration der Einheit
  • 17 ist eine Querschnittsteilansicht, die eine Konfiguration eines MOSFET 200 (einer Halbleitereinheit) der Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt, und 18 ist eine Draufsicht, welche die Konfiguration des MOSFET 200 darstellt. Eine Querschnittsansicht entlang einer Linie B-B in der Richtung eines Pfeils in 18 entspricht 17. In 18 ist die Oberflächenschutzschicht 6 in der Konfiguration der oberen Oberfläche des MOSFET 200 der Einfachheit halber weggelassen, und die Oberflächenschutzschicht 6 sowie ein äußerer peripherer Öffnungsbereich 74 der Oberflächenschutzschicht 6 sind mittels einer durchbrochenen Linie gekennzeichnet. In 17 handelt es sich bei der rechten Seite um einen Anschlussbereich des MOSFET 200, und bei der linken Seite handelt es sich um einen aktiven Bereich AR, in dem im EIN-Zustand des MOSFET 200 ein Hauptstrom fließt.
  • 19 ist eine Querschnittsansicht, die eine Konfiguration einer Einheitszelle UC darstellt, bei der es sich um eine minimale Einheitsstruktur des MOSFET in dem aktiven Bereich AR handelt. Der aktive Bereich AR besteht aus einer Anordnung einer Mehrzahl von Einheitszellen UC.
  • In den 17 bis 19 sind den gleichen Komponenten oder Bestandteilen wie jenen der unter Verwendung von 1 und 2 beschriebenen SBD 100 die gleichen Bezugszeichen zugewiesen, und eine erneute Beschreibung ist weggelassen.
  • Der MOSFET 200 weist Folgendes auf: das epitaxiale Substrat 30, die rückwärtige Oberflächenelektrode 8 (die erste Hauptelektrode), eine Oberflächenelektrode 50 (eine Elektrodenstruktur), die Oberflächenschutzschicht 6 sowie die Feldisolierschicht 3. Der MOSFET 200 weist eine Gate-Isolierschicht 12, eine Gate-Elektrode 13 sowie eine Zwischenisolierschicht 14 auf.
  • Gemäß der vorliegenden Ausführungsform handelt es sich bei dem epitaxialen Substrat 30 um ein SiC-Substrat mit dem Polytyp 4H, und bei dem MOSFET 200 handelt es sich um einen SiC-MOSFET.
  • Die Oberflächenelektrode 50, die Feldisolierschicht 3 und die Oberflächenschutzschicht 6 sind auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 angeordnet, und eine innere Seite in Bezug auf eine Endoberfläche der Oberflächenelektrode 50 ist als der innere Seitenbereich RI definiert, und eine äußere Seite ist als der äußere Seitenbereich RO definiert. Die rückwärtige Oberflächenelektrode 8 ist auf der rückwärtigen Oberfläche S1 angeordnet.
  • Das epitaxiale Substrat 30 weist das aus SiC bestehende einkristalline Substrat 31 (Trägersubstrat) vom n-Typ (von einem ersten Leitfähigkeitstyp) sowie die auf dem einkristallinen Substrat 31 ausgebildete epitaxiale Schicht 32 (Halbleiterschicht) auf. Bei der epitaxialen Schicht 32 handelt es sich um eine SiC-Schicht.
  • Die epitaxiale Schicht 32 weist Folgendes auf: einen Anschlussmuldenbereich 20 und einen Elementmuldenbereich 9, die selektiv in dem oberen Schichtbereich der epitaxialen Schicht 32 angeordnet sind, sowie einen Kontaktbereich 19 und einen Source-Bereich 11, die selektiv in einem oberen Schichtbereich des Elementmuldenbereichs 9 angeordnet sind. Bei dem Hauptbereich der epitaxialen Schicht 32 mit Ausnahme dieser Störstellenbereiche handelt es sich um die Drift-Schicht 1, in welcher der Strom durch Drift fließt.
  • Gemäß der vorliegenden Ausführungsform weist die Drift-Schicht 1 den gleichen Leitfähigkeitstyp vom n-Typ wie jenen des einkristallinen Substrats 31 auf. Die Störstellenkonzentration der Drift-Schicht 1 ist geringer als jene des einkristallinen Substrats 31. Somit weist das einkristalline Substrat 31 einen geringeren spezifischen elektrischen Widerstand auf als die Drift-Schicht 1. Die Störstellenkonzentration der Drift-Schicht 1 ist gleich oder höher als 1 × 1014 /cm3 und gleich oder geringer als 1 × 1017/cm3.
  • Der Source-Bereich 11 weist den gleichen Leitfähigkeitstyp vom n-Typ wie jenen der Drift-Schicht 1 auf, und der Anschlussmuldenbereich 20, der Elementmuldenbereich 9 sowie der Kontaktbereich 19 weisen eine Leitfähigkeit vom p-Typ auf, die Störstellenkonzentration des Kontaktbereichs 19 ist jedoch höher als jene des Elementmuldenbereichs 9 vorgegeben.
  • Der Anschlussmuldenbereich 20 weist einen Bereich auf, der sich von einer Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO in dem oberen Schichtbereich der epitaxialen Schicht 32 bis in den inneren Seitenbereich RI und den äußeren Seitenbereich RO erstreckt. Mit anderen Worten, es ist der Anschlussmuldenbereich 20 über die Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO hinweg angeordnet.
  • Der Anschlussmuldenbereich 20 weist einen Grenzbereich 21, bei dem es sich um einen Bereich über die Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO hinweg handelt, sowie einen Erweiterungsbereich 22 auf, der sich von dem Grenzbereich 21 weiter nach außen erstreckt.
  • Der Grenzbereich 21 ist so angeordnet, dass er den aktiven Bereich AR umgibt, und er weist einen Bereich 21a mit einer geringen Konzentration (einen ersten Bereich), der eine geringe Störstellenkonzentration aufweist, und einen Bereich 21b mit einer hohen Konzentration (einen zweiten Bereich) auf, der in einem oberen Schichtbereich des Bereichs 21a mit einer geringen Konzentration angeordnet ist und eine höhere Störstellenkonzentration als jene des Bereichs 21a mit einer geringen Konzentration aufweist.
  • Die Oberflächenelektrode 50 ist so angeordnet, dass sie sich in Kontakt mit zumindest einem Bereich der vorderen Oberfläche S2 des inneren Seitenbereichs RI in dem epitaxialen Substrat 30 befindet, und die innere Seite in Bezug auf die Endoberfläche der Oberflächenelektrode 50 ist als der innere Seitenbereich RI definiert, und die äußere Seite ist als der äußere Seitenbereich RO definiert. Bei der vorliegenden Ausführungsform ist die Oberflächenelektrode 50 über dem gesamten inneren Seitenbereich RI angeordnet und ist in dem äußeren Seitenbereich RO nicht angeordnet. Die Oberflächenelektrode 50 weist eine Source-Elektrode 51 (eine zweite Hauptelektrode) sowie eine Gate-Verdrahtungselektrode 52 (eine Steuerverdrahtungselektrode) auf.
  • Die Source-Elektrode 51 ist mit dem Bereich 21b mit einer hohen Konzentration in dem Anschlussmuldenbereich 20 verbunden und bildet einen ohmschen Kontakt, und sie ist mit dem Source-Bereich 11 in dem Elementmuldenbereich 9 verbunden. Die Source-Elektrode 51 ist mit dem Kontaktbereich 19 verbunden und bildet einen ohmschen Kontakt, und sie ist über dem gesamten aktiven Bereich AR angeordnet.
  • Bei der Gate-Verdrahtungselektrode 52 handelt es sich um eine Elektrode für das Empfangen eines Gate-Signals (eines Steuersignals) zur Steuerung eines elektrischen Pfads zwischen der Source-Elektrode 51 und der rückwärtigen Oberflächenelektrode 8, die als eine Drain-Elektrode fungiert, sie ist mit der Gate-Elektrode 13 verbunden, die über die Gate-Isolierschicht 12 auf dem Bereich 21b mit einer hohen Konzentration angeordnet ist, und ist getrennt und elektrisch isoliert von der Source-Elektrode 51 angeordnet. Die innere Seite in Bezug auf die Endoberfläche auf der äußeren Seite der Gate-Verdrahtungselektrode 51 ist als der innere Seitenbereich RI definiert, und die äußere Seite ist als der äußere Seitenbereich RO definiert.
  • Wie in 18 dargestellt, besteht die Gate-Verdrahtungselektrode 52 aus einer Gate-Verdrahtung 52w, die so angeordnet ist, dass sie die Source-Elektrode 51 umgibt, und einer Gate-Kontaktstelle 52p, die so angeordnet ist, dass sie in einer Draufsicht in einem konkaven Bereich auf der einen Seite der rechtwinkligen Source-Elektrode 51 eingebettet ist, und mit der die Gate-Verdrahtung 52w verbunden ist. Die in 17 dargestellte Gate-Verdrahtungselektrode 52 entspricht der Gate-Verdrahtung 52w.
  • Die Feldisolierschicht 3 ist auf der vorderen Oberfläche S2 des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 angeordnet und bedeckt einen Teil des Grenzbereichs 21 in dem Anschlussmuldenbereich 20 sowie den gesamten Erweiterungsbereich 22, so dass sie sich bis in die Nähe des Randbereichs des Endes des epitaxialen Substrats 30 erstreckt. Die Feldisolierschicht 3 ist jedoch im inneren Seitenbereich RI nicht angeordnet, sondern bildet einen Öffnungsbereich.
  • In 17 befindet sich ein inneres peripheres Ende der Feldisolierschicht 3 in Kontakt mit einer Endoberfläche der Zwischenisolierschicht 14, die Zwischenisolierschicht 14 kann jedoch so ausgebildet sein, dass sie sich an dem Randbereich des Endes der Feldisolierschicht 3 befindet.
  • Die Zwischenisolierschicht 14 ist so angeordnet, dass sie die Gate-Isolierschicht 12 und die Gate-Elektrode 13 bedeckt, und sie isoliert die Source-Elektrode 51 und die Gate-Elektrode 13 elektrisch. Die Zwischenisolierschicht 14 ist über den inneren Seitenbereich RI und den äußeren Seitenbereich RO in dem epitaxialen Substrat 30 hinweg angeordnet, und die Oberflächenelektrode 50 ist auf dieser angeordnet. Mit anderen Worten, es ist die Oberflächenelektrode 50 so angeordnet, dass sich die gesamte Oberflächenelektrode 50 auf der Zwischenisolierschicht 14 befindet.
  • Die Gate-Elektrode 13 ist über die Gate-Isolierschicht 12 auf dem Bereich 21b mit einer hohen Konzentration in dem Anschlussmuldenbereich 20 angeordnet und ist außerdem über die Gate-Isolierschicht 12 auf einer oberen Seite zwischen den Source-Bereichen 11 in den in dem aktiven Bereich AR zueinander benachbarten Einheitszellen UC (19) angeordnet. Die in dem aktiven Bereich AR angeordnete Gate-Elektrode 13 ist mit der auf dem Anschlussmuldenbereich 20 angeordneten Gate-Elektrode 13 verbunden, und das Gate-Signal wird über die Gate-Verdrahtung 52w von der Gate-Kontaktstelle 52p zugeführt.
  • Die Oberflächenschutzschicht 6 bedeckt die Source-Elektrode 51 und die Gate-Verdrahtungselektrode 52 an dem Randbereich des Endes der Oberflächenelektrode 50 und zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30. Die Oberflächenschutzschicht 6 weist Öffnungsbereiche OP1 und OP2 auf einem mittleren Bereich der Source-Elektrode 51 beziehungsweise einem mittleren Bereich der Gate-Kontaktstelle 52p auf, wie in 18 dargestellt, so dass die Source-Elektrode 51 und die Gate-Kontaktstelle 52p der Gate-Verdrahtungselektrode 52 als externe Anschlüsse fungieren können.
  • Die Oberflächenschutzschicht 6 weist den äußeren peripheren Öffnungsbereich 74, der bis zu der Feldisolierschicht 3 reicht, an einer Position entfernt von der Gate-Verdrahtungselektrode 52 in dem äußeren Seitenbereich RO innerhalb einer äußeren Endoberfläche des Bereichs 21b mit einer hohen Konzentration auf. Der äußere periphere Öffnungsbereich 74 ist bevorzugt so angeordnet, dass er sich auf dem Anschlussmuldenbereich 20 befindet, und ist zusammenhängend in einer Schleifenform so angeordnet, dass er die Oberflächenelektrode 50 umgibt, wie in 18 dargestellt. Es ist bevorzugt, dass die Oberflächenschutzschicht 6 aus einem isolierenden Material besteht und dass es sich zum Beispiel um ein Harz handelt, wie beispielsweise Polyimid, um Spannungen von außen zu reduzieren.
  • Wie bei der SBD 100 gemäß Ausführungsform 1 ist der äußere periphere Öffnungsbereich 74 basierend auf der Annahme einer maximalen Verarmungsschicht, die sich in einem Fall, in dem auch in dem MOSFET 200 eine maximale Spannung anliegt, von der Grenze zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 2 aus erstreckt, bevorzugt auf einer inneren Seite, das heißt, auf der linken Seite in 17, entfernt von dem Bereich angeordnet, in dem die maximale Verarmungsschicht bis zu der vorderen Oberfläche S2 des epitaxialen Substrats 30 reicht (zu dieser hin freiliegt).
  • Bei der vorstehenden Beschreibung besteht das epitaxiale Substrat 30 aus SiC. SiC weist eine größere Bandlücke auf als Si, und die SiC-Halbleitereinheit, bei der SiC verwendet wird, zeigt eine ausgezeichnete Druckbeständigkeit und weist im Vergleich zu der Si-Halbleitereinheit, bei der Si verwendet wird, eine hohe zulässige Stromdichte und eine hohe Wärmebeständigkeit auf, so dass sie bei einer hohen Temperatur betrieben werden kann.
  • Das Material ist jedoch nicht auf SiC beschränkt, das epitaxiale Substrat 30 kann zum Beispiel auch aus einem anderen Halbleiter mit großer Bandlücke bestehen, wie beispielsweise Galliumnitrid (GaN). Anstelle des Halbleiters mit großer Bandlücke kann zum Beispiel auch Si verwendet werden. Bei der Halbleitereinheit kann es sich um einen anderen Transistor als einen MOSFET handeln, so dass es sich zum Beispiel um einen Junction-FET (JFET) oder einen Bipolartransistor mit isoliertem Gate (IGBT) handeln kann. Bei der vorliegenden Ausführungsform ist beispielhaft ein Transistor vom planaren Typ aufgezeigt, es kann jedoch auch ein Transistor vom Graben-Typ eingesetzt werden.
  • Modifikationsbeispiel 1
  • 20 ist eine Draufsicht, die eine Konfiguration eines MOSFET 201 gemäß einem Modifikationsbeispiel 1 der Ausführungsform 2 darstellt, und ist eine Darstellung, die 18 entspricht. Anstelle des äußeren peripheren Öffnungsbereichs 74 in dem MOSFET 200 ist in dem MOSFET 201 ein äußerer peripherer Öffnungsbereich 75 in einem Bereich zwischen der Source-Elektrode 51 und der Gate-Verdrahtungselektrode 52 angeordnet, wie in 20 dargestellt.
  • Modifikationsbeispiel 2
  • 21 ist eine Draufsicht, die eine Konfiguration eines MOSFET 202 gemäß einem Modifikationsbeispiel 2 der Ausführungsform 2 darstellt, und ist eine Darstellung, die 18 entspricht. In dem MOSFET 202 ist, wie in 21 dargestellt, die Oberflächenschutzschicht 6, die eine Seite der Source-Elektrode 51 (eine innere periphere Seite) und eine Seite der Gate-Verdrahtungselektrode 52 (eine äußere periphere Seite) in dem äußeren peripheren Öffnungsbereich 75 trennt, innerhalb des äußeren peripheren Öffnungsbereichs 75 des unter Verwendung von 20 beschriebenen MOSFET 201 angeordnet.
  • Modifikationsbeispiel 3
  • 22 ist eine Draufsicht, die eine Konfiguration eines MOSFET 203 gemäß einem Modifikationsbeispiel 3 der Ausführungsform 2 darstellt, und ist eine Darstellung, die 18 entspricht. Wie in 22 dargestellt, ist in dem MOSFET 203 ein konkaver Bereich angeordnet, der in einer Draufsicht auf der einen Seite der rechtwinkligen Source-Elektrode 51 so angeordnet ist, dass er sich bis zu einer Position über mehr als die Hälfte der Länge der Source-Elektrode 51 erstreckt, und die Gate-Verdrahtungselektrode 52 ist so angeordnet, dass sie darin eingebettet ist.
  • Das heißt, der MOSFET 200 weist eine Konfiguration derart auf, dass lediglich die Gate-Kontaktstelle 52p in dem konkaven Bereich eingebettet ist, der auf der einen Seite der Source-Elektrode 51 angeordnet ist, und die Gate-Verdrahtung 52w so angeordnet ist, dass sie die Source-Elektrode 51 umgibt; bei dem MOSFET 203 ist jedoch die langgestreckte Gate-Verdrahtung 52w in dem konkaven Bereich eingebettet, und die Gate-Kontaktstelle 52p ist auf einer Seite des Öffnungsendes des konkaven Bereichs angeordnet.
  • Der Muldenbereich vom p-Typ ist in dem aktiven Bereich AR angeordnet, der sich unterhalb der Gate-Verdrahtung 52w und der Gate-Kontaktstelle 52p befindet, und die Gate-Verdrahtungselektrode 52 ist über die Gate-Isolierschicht auf dem Muldenbereich angeordnet. Jede Gate-Elektrode 13 jeder Einheitszelle UC (19) ist über den Öffnungsbereich, der in der Zwischenisolierschicht 14 angeordnet ist, mit der Gate-Verdrahtung 52w verbunden.
  • Ein äußerer peripherer Öffnungsbereich 76 ist an einer Position entfernt von der Source-Elektrode 51 und der Gate-Kontaktstelle 52p in der Oberflächenschutzschicht 6 so angeordnet, dass er die Source-Elektrode 51 umgibt.
  • Modifikationsbeispiel 4
  • 23 ist eine Querschnittsansicht, die eine Konfiguration eines MOSFET 204 gemäß einem Modifikationsbeispiel 4 der Ausführungsform 2 darstellt, und ist eine Darstellung, die 17 entspricht. Wie in 23 dargestellt, weist der MOSFET 204 die hochohmige Schicht 15 anstelle der in 17 dargestellten Oberflächenschutzschicht 6 auf. Das heißt, die hochohmige Schicht 15 ist so angeordnet, dass sie die Source-Elektrode 51 und die Gate-Verdrahtungselektrode 52 an dem Randbereich des Endes der Oberflächenelektrode 50 und zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 bedeckt.
  • Die hochohmige Schicht 15 weist einen äußeren peripheren Öffnungsbereich 77, der bis zu der Feldisolierschicht 3 reicht, an einer Position entfernt von der Oberflächenelektrode 5 in dem äußeren Seitenbereich RO auf. Der äußere periphere Öffnungsbereich 77 ist bevorzugt so angeordnet, dass er sich auf dem Anschlussmuldenbereich 20 befindet. Material, spezifischer elektrischer Widerstand und Dicke der hochohmigen Schicht 15 sind die gleichen wie jene der hochohmigen Schicht 15 bei Ausführungsform 1.
  • Modifikationsbeispiel 5
  • 24 ist eine Draufsicht, die eine Konfiguration eines MOSFET 205 gemäß einem Modifikationsbeispiel 5 der Ausführungsform 2 darstellt, und ist eine Darstellung, die 18 entspricht. Wie in 24 dargestellt, besteht ein äußerer peripherer Öffnungsbereich 74A, der in dem MOSFET 205 so angeordnet ist, dass er die Oberflächenelektrode 50 umgibt, aus einer Mehrzahl von Teilöffnungsbereichen 741 und 742, die keinen zusammenhängenden Öffnungsbereich bilden, sondern voneinander getrennt sind.
  • Das heißt, der rechtwinklige Teilöffnungsbereich 741 ist in einem geradlinigen Bereich entlang jeder Seite der Oberflächenelektrode 50 angeordnet, und der gekrümmte Teilöffnungsbereich 742, der eine Krümmung aufweist, ist in einem Bereich entlang eines Eckenbereichs der Oberflächenelektrode 50 angeordnet, so dass dadurch eine Konfiguration derart vorliegt, dass der äußere periphere Öffnungsbereich 74A die Oberflächenelektrode 50 nicht vollständig umgibt.
  • Mit anderen Worten, es ist in dem äußeren peripheren Öffnungsbereich 74, der eine Schleifenform derart aufweist, dass er die Oberflächenelektrode 50 vollständig umgibt, wie in 17 dargestellt, ein Bereich zwischen einer inneren Peripherie und einer äußeren Peripherie der Schleife an einer Position oder mehreren Positionen durch die Oberflächenschutzschicht 6 eingebettet.
  • Hier ist ein Bereich, bei dem es sich nicht um einen Öffnungsbereich handelt, der jedoch mit der Oberflächenschutzschicht 6 angeordnet ist, wie beispielsweise ein Bereich zwischen den Teilöffnungsbereichen 741 und ein Bereich zwischen dem Teilöffnungsbereich 741 und dem Teilöffnungsbereich 742, die in 24 dargestellt sind, als ein „zusammenhängender Bereich“ definiert. Es ist bevorzugt, dass in dem Bereich entlang des Eckenbereichs der Oberflächenelektrode 50, der in einer Draufsicht die Krümmung aufweist, nicht der zusammenhängende Bereich angeordnet ist, sondern der Teilöffnungsbereich 742 angeordnet ist.
  • Modifikationsbeispiel 6
  • 25 ist eine Querschnittsansicht, die eine Konfiguration eines MOSFET 206 gemäß einem Modifikationsbeispiel 6 der Ausführungsform 2 darstellt, und ist eine Darstellung, die 18 entspricht. Wie in 25 dargestellt, weist der MOSFET 206 zusätzlich zu dem äußeren peripheren Öffnungsbereich 74 (dem ersten äußeren peripheren Öffnungsbereich) des unter Verwendung von 17 beschriebenen MOSFET 200 einen äußeren peripheren Öffnungsbereich 78 (einen zweiten äußeren peripheren Öffnungsbereich) auf, der innerhalb der äußeren Endoberfläche der Feldisolierschicht 3 in der Oberflächenschutzschicht 6 angeordnet ist.
  • In 25 ist der äußere periphere Öffnungsbereich 78 basierend auf der Annahme einer maximalen Verarmungsschicht, die sich in einem Fall, in dem eine maximale Spannung an dem MOSFET 206 anliegt, von der Grenze zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 20 aus erstreckt, bevorzugt auf einer äußeren Seite, das heißt, auf der rechten Seite in 25, entfernt von dem Bereich angeordnet, in dem die maximale Verarmungsschicht bis zu der vorderen Oberfläche S2 des epitaxialen Substrats 30 reicht (zu dieser hin freiliegt).
  • Betrieb
  • Ein Betrieb des unter Verwendung von 17 beschriebenen MOSFET 200 der Ausführungsform 2 ist in zwei Zustände unterteilt und wird als Nächstes beschrieben.
  • Bei einem ersten Zustand handelt es sich um einen Zustand, in dem eine positive Spannung, die gleich einem Schwellenwert oder größer als dieser ist, an der Gate-Elektrode 13 anliegt, und auf diesen wird im Folgenden als ein „EIN-Zustand“ Bezug genommen. Im EIN-Zustand bildet sich in einem Kanalbereich ein Inversionskanal. Der Inversionskanal fungiert als ein Pfad für Elektronen als Ladungsträger, die zwischen dem Source-Bereich 11 und der Drift-Schicht 1 fließen.
  • Wenn im EIN-Zustand basierend auf der Source-Elektrode 51 als Standard eine hohe Spannung an der rückwärtigen Oberflächenelektrode 8 anliegt, fließt ein Strom, der durch das einkristalline Substrat 31 und die Drift-Schicht 1 hindurchfließt. Auf eine Spannung zwischen der Source-Elektrode 51 und der rückwärtigen Oberflächenelektrode 8 zu diesem Zeitpunkt und einen dort fließenden Strom wird als eine EIN-Spannung beziehungsweise einen EIN-Strom Bezug genommen. Der EIN-Strom fließt nur in dem aktiven Bereich AR, der den Kanal aufweist, und fließt nicht in dem Anschlussbereich außerhalb des aktiven Bereichs AR.
  • Bei einem zweiten Zustand handelt es sich um einen Zustand, in dem eine Spannung, die niedriger als ein Schwellenwert ist, an der Gate-Elektrode 13 anliegt, und auf diesen wird im Folgenden als ein „AUS-Zustand“ Bezug genommen. Im AUS-Zustand bildet sich in einem Kanalbereich kein Inversionskanal, so dass der EIN-Strom nicht fließt. Wenn somit eine hohe Spannung zwischen der Source-Elektrode 51 und der rückwärtigen Oberflächenelektrode 8 anliegt, wird diese hohe Spannung aufrechterhalten. Dabei ist die Spannung zwischen der Gate-Elektrode 13 und der Source-Elektrode 51 im Vergleich zu der Spannung zwischen der Source-Elektrode 51 und der rückwärtigen Oberflächenelektrode 8 signifikant niedrig, so dass die hohe Spannung auch zwischen der Gate-Elektrode 13 und der rückwärtigen Oberflächenelektrode 8 anliegt.
  • Außerdem liegt die hohe Spannung in dem Anschlussbereich außerhalb des aktiven Bereichs AR zwischen der Gate-Verdrahtungselektrode 52 und der rückwärtigen Oberflächenelektrode 8 und zwischen der Gate-Elektrode 13 und der rückwärtigen Oberflächenelektrode 8 an. Wie bei einem Fall, in dem ein elektrischer Kontakt mit der Source-Elektrode 51 in dem Elementmuldenbereich 9 in dem aktiven Bereich AR ausgebildet ist, ist ein elektrischer Kontakt mit der Source-Elektrode 51 in dem Grenzbereich 21 in dem Anschlussmuldenbereich 20 ausgebildet, so dass das Anliegen eines starken elektrischen Felds an der Gate-Isolierschicht 12 und der Zwischenisolierschicht 14 verhindert wird.
  • Der Anschlussbereich außerhalb des aktiven Bereichs AR wirkt in einer Weise ähnlich dem bei Ausführungsform 1 beschriebenen EIN-Zustand. Das heißt, das starke elektrische Feld liegt in der Nähe der pn-Übergangs-Grenzfläche zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 20 an, und wenn eine Spannung, die über ein kritisches elektrisches Feld hinausgeht, an der rückwärtigen Oberflächenelektrode 8 anliegt, tritt ein Lawinendurchbruch auf. Üblicherweise ist die Nennspannung so bestimmt, dass der MOSFET 200 innerhalb eines Bereichs verwendet wird, in dem der Lawinendurchbruch nicht auftritt.
  • Im AUS-Zustand dehnt sich die Verarmungsschicht in einer Richtung (einer Richtung nach unten) zu dem einkristallinen Substrat 31 hin und in einer Richtung von der Drift-Schicht 1 von der pn-Übergangs-Grenzfläche zwischen der Drift-Schicht 1 und dem Elementmuldenbereich 9 und zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 20 nach außen zur Peripherie (einer Richtung nach rechts) aus.
  • Hier wird ein Fall betrachtet, in dem sich der MOSFET 200 bei hoher Umgebungsfeuchtigkeit im AUS-Zustand befindet. Die Oberflächenschutzschicht 6 weist stark ausgeprägte Wasserabsorptionseigenschaften auf, so dass sie bei hoher Umgebungsfeuchtigkeit eine große Menge an Feuchtigkeit enthält. Diese Feuchtigkeit erreicht eine Oberfläche von jeder von der Feldisolierschicht 3, der Zwischenisolierschicht 14 und der Oberflächenelektrode 50. Hierbei wirkt eine äußere periphere Seite der Drift-Schicht 1 durch eine an dem MOSFET 200 anliegende Spannung als eine positive Elektrode, und die Oberflächenelektrode 50 wirkt als eine negative Elektrode.
  • Wie bei der vorstehenden Ausführungsform 1 beschrieben, tritt eine Reduktionsreaktion von Sauerstoff und eine Bildungsreaktion von Wasserstoff in der Nähe der Oberflächenelektrode 50 auf, die zu der negativen Elektrode wird. Gemäß diesen Reaktionen nimmt die Konzentration von Hydroxid-Ionen in der Nähe der Oberflächenelektrode 50 zu.
  • Wenn eine negative Spannung an die Gate-Verdrahtungselektrode 52 angelegt wird, nimmt die Konzentration von Hydroxid-Ionen weiter zu. Die Hydroxid-Ionen reagieren chemisch mit der Oberflächenelektrode 50, so dass sich ein isolierendes Material an einer oberen Oberfläche und einer lateralen Oberfläche der Oberflächenelektrode 50 in dem Randbereich des äußeren Endes der Oberflächenelektrode 50 abscheidet, das heißt, am rechten Ende in 17.
  • Die Oberflächenschutzschicht 6 wird durch die Abscheidung nach oben gedrückt, und im Ergebnis tritt in einigen Fällen eine Ablösung an einer Grenzfläche zwischen der Oberflächenelektrode 50 und der Oberflächenschutzschicht 6 auf. Die Ablösung der Oberflächenschutzschicht 6 dehnt sich in einigen Fällen auf der Zwischenisolierschicht 14 und der Feldisolierschicht 3 aus. Mit anderen Worten, es kann die Ablösung auch an der Grenzfläche zwischen der Zwischenisolierschicht 14 und der Oberflächenschutzschicht 6 und zwischen der Feldisolierschicht 3 und der Oberflächenschutzschicht 6 auftreten.
  • Diese Ablösung tritt signifikanter auf, wenn die Gate-Verdrahtungselektrode 52, an welche die negative Spannung angelegt wird, so ausgebildet ist, dass sie den aktiven Bereich AR umgibt. Wenn sich durch diese Ablösung ein Hohlraumbereich auf dem Anschlussmuldenbereich 20 bildet, gelangt Feuchtigkeit in den Hohlraumbereich und verursacht einen übermäßigen Leckstrom, der zwischen dem Drain und dem Gate oder zwischen dem Drain und der Source fließt, oder es tritt eine Luftentladung in dem Hohlraumbereich auf, so dass in einigen Fällen ein Elementdurchschlag in dem MOSFET 200 auftritt.
  • Wenn sich durch die Ablösung der Oberflächenschutzschicht 6 ein Hohlraumbereich zwischen der Source-Elektrode 51 und der Gate-Verdrahtungselektrode 52 bildet, gelangt Feuchtigkeit in den Hohlraumbereich und verursacht in einigen Fällen einen übermäßigen Leckstrom, der zwischen der Source und dem Gate fließt.
  • In dem MOSFET 200 der vorliegenden Ausführungsform 2 ist der äußere periphere Öffnungsbereich 74, der zusammenhängend in der Schleifenform ausgebildet ist, jedoch außerhalb der Oberflächenelektrode 50 angeordnet. Dementsprechend ist es möglich zu verhindern, dass sich die Ablösung der Oberflächenschutzschicht 6, die von dem Randbereich des Endes der Oberflächenelektrode 50 in Richtung zu dem Randbereich des Endes der Drift-Schicht 1 hin auftritt, von dem äußeren peripheren Öffnungsbereich 74 weiter nach außen ausdehnt.
  • Ein ähnlicher Effekt wird auch bei dem in 20 dargestellten MOSFET 201 erzielt. Auch in einem Fall, in dem der äußere periphere Öffnungsbereich 75 zwischen der Source-Elektrode 51 und der Gate-Verdrahtungselektrode 52 angeordnet ist, kann eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 von dem äußeren peripheren Öffnungsbereich 74 weiter nach außen verhindert werden.
  • Wenn der äußere periphere Öffnungsbereich 75 angeordnet ist, wird eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6, die von einer von der Source-Elektrode 51 und der Gate-Verdrahtungselektrode 52 aus auftritt, über den äußeren peripheren Öffnungsbereich 75 hinaus verhindert.
  • Wenn die Oberflächenschutzschicht 6 in dem äußeren peripheren Öffnungsbereich 75 verbleibt, so dass sie die Seite der Source-Elektrode 51 und die Seite der Gate-Verdrahtungselektrode 52 in dem äußeren peripheren Öffnungsbereich 75 wie bei dem in 21 dargestellten MOSFET 202 trennt, wird eine Verbindung der Ablösung der Oberflächenschutzschicht 6, die sowohl von der Source-Elektrode 51 aus als auch von der Gate-Verdrahtungselektrode 52 aus auftritt, in dem äußeren peripheren Öffnungsbereich 75 verhindert.
  • Im Allgemeinen besteht die Tendenz, dass sich das elektrische Feld insbesondere in der Nähe des pn-Übergangs in dem Halbleiter konzentriert, und bei dem MOSFET 202 der vorliegenden Ausführungsform 2 besteht die Tendenz, dass sich das elektrische Feld in der Nähe des pn-Übergangs konzentriert, der durch die Drift-Schicht 1 und den Anschlussmuldenbereich 2 gebildet wird.
  • Dementsprechend besteht die Tendenz, dass sich das elektrische Feld in der Nähe eines Randbereichs des äußeren Endes (des rechten Endes in 17) des Anschlussmuldenbereichs 20 auf der vorderen Oberfläche S2 konzentriert. Somit besteht die Tendenz, dass ein Bereich mit einem starken elektrischen Feld auf der Feldisolierschicht 3 um den Randbereich des äußeren Endes des Anschlussmuldenbereichs 20 herum entsteht.
  • Wenn sich die Ablösung der Oberflächenschutzschicht 6 bis zu diesem Bereich mit einem starken elektrischen Feld ausdehnt, tritt leicht eine Luftentladung auf. Wenn sich der äußere periphere Öffnungsbereich 74 innerhalb (auf der linken Seite) der äußeren Endoberfläche des Anschlussmuldenbereichs 20 befindet, wird eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 bis zu dem vorstehend beschriebenen Bereich mit einem starken elektrischen Feld verhindert.
  • Somit kann die durch die vorstehend beschriebene Ablösung verursachte Luftentladung vermieden werden. Das Gleiche gilt für den äußeren peripheren Öffnungsbereich 76 des in 22 dargestellten MOSFET 203.
  • Die äußeren peripheren Öffnungsbereiche 74 und 76 befinden sich bevorzugt innerhalb (auf der linken Seite) der äußeren Endoberfläche des Bereichs 21b mit einer hohen Konzentration in dem Anschlussmuldenbereich 20. Dementsprechend reicht die Verarmungsschicht, die sich innerhalb des Anschlussmuldenbereichs 20 von dem pn-Übergang zwischen der Drift-Schicht 1 und dem Anschlussmuldenbereich 20 aus ausdehnt, im AUS-Zustand kaum bis zu dem Randbereich des äußeren Endes der äußeren peripheren Öffnungsbereiche 74 und 76.
  • Wie bei der Ausführungsform 1 beschrieben, besteht die Tendenz, dass sich das elektrische Feld in dem Bereich, in dem die maximale Verarmungsschicht zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, auf der vorderen Oberfläche S2 konzentriert. Wenn sich die Ablösung der Oberflächenschutzschicht 6 bis zu diesem Bereich mit einem starken elektrischen Feld ausdehnt, tritt leicht eine Luftentladung auf.
  • Die äußeren peripheren Öffnungsbereiche 74 und 76 sind so angeordnet, dass sie sich auf dem Anschlussmuldenbereich 20 entfernt von dem Bereich befinden, in dem die maximale Verarmungsschicht zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, so dass eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 zu dem vorstehend beschriebenen Bereich mit einem starken elektrischen Feld verhindert wird. Somit kann die durch die Ablösung der Oberflächenschutzschicht 6 verursachte Luftentladung vermieden werden.
  • Ein ähnlicher Effekt wird auch bei den Modifikationsbeispielen 4 bis 6 der Ausführungsform 2 erzielt. Das heißt, wenn die hochohmige Schicht 15 wie bei dem MOSFET 204 bezugnehmend auf 23 anstelle der Oberflächenschutzschicht 6 angeordnet ist, tritt durch den Strom, der in der hochohmigen Schicht 15 fließt, von dem Bereich weiter nach innen, in dem die maximale Verarmungsschicht zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, ein Potentialgradient auf, und es besteht die Tendenz, dass das starke elektrische Feld in einem Randbereich des äußeren Endes der Oberflächenelektrode 50 auftritt. Dabei scheidet sich das isolierende Material leichter an dem Randbereich des äußeren Endes der Source-Elektrode 51 und der Gate-Verdrahtungselektrode 52 ab.
  • Die hochohmige Schicht 15 befindet sich auf der oberen Seite der Feldisolierschicht 3, und der äußere periphere Öffnungsbereich 77 ist angeordnet, so dass ein Strom, der von dem äußeren peripheren Bereich der Feldisolierschicht 3, mit dem die Drift-Schicht 1 und die hochohmige Schicht 15 verbunden sind, zu der hochohmigen Schicht 15 fließt, unterbunden werden kann und auch eine Konzentration des elektrischen Felds in dem Endbereich der Oberflächenelektrode 50 unterbunden werden kann. Auch wenn sich das isolierende Material weiterhin abscheidet, kann ferner eine Ausdehnung der Ablösung der hochohmigen Schicht 15 durch den äußeren peripheren Öffnungsbereich 77 verhindert werden.
  • Wenn die Oberflächenschutzschicht 6 auf der hochohmigen Schicht 15 angeordnet ist, besteht die Möglichkeit, dass das isolierende Material, das sich an der oberen Oberfläche und der lateralen Oberfläche der Oberflächenelektrode 50 abscheidet, das Auftreten einer Ablösung sowohl der hochohmigen Schicht 15 als auch der Oberflächenschutzschicht 6 verursacht. Wenn somit zumindest einer von dem äußeren peripheren Öffnungsbereich 77, der durch die hochohmige Schicht 15 hindurch verläuft, und dem äußeren peripheren Öffnungsbereich 74 (17), der durch die Oberflächenschutzschicht 6 hindurch verläuft, angeordnet ist, kann eine Ausdehnung der Ablösung der hochohmigen Schicht 15 und der Oberflächenschutzschicht 6 unterbunden werden.
  • Es ist ersichtlich, dass der äußere periphere Öffnungsbereich 75 des Modifikationsbeispiels 1 oder der äußere periphere Öffnungsbereich 75 des Modifikationsbeispiels 3 anstelle des äußeren peripheren Öffnungsbereichs 74 angeordnet sein kann.
  • Wenn der äußere periphere Öffnungsbereich 74A, der so angeordnet ist, dass er die Oberflächenelektrode 50 umgibt, wie bei dem MOSFET 205 bezugnehmend auf 24 aus der Mehrzahl von Teilöffnungsbereichen 741 und 742 besteht, die keinen zusammenhängenden Öffnungsbereich bilden, sondern voneinander getrennt sind, kann eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 unterbunden werden, und die Ablösung der Oberflächenschutzschicht 6 in einem von dem Randbereich des inneren Endes und dem Randbereich des äußeren Endes, die durch Spannungen verursacht wird, die zum Beispiel bei einer thermischen Bearbeitung in einem Prozess zur Herstellung der Halbleitereinheit auftreten, kann unterbunden werden.
  • Das heißt, bei dem äußeren peripheren Öffnungsbereich 74A handelt es sich nicht um einen zusammenhängenden Bereich, sondern er besteht aus der Mehrzahl von Teilöffnungsbereichen 741 und 742, so dass die Zuverlässigkeit der Oberflächenschutzschicht 6 durch den zusammenhängenden Bereich sichergestellt ist und eine durch die Spannungen verursachte Ablösung unterbunden werden kann.
  • Im Allgemeinen besteht die Tendenz, dass die Konzentration eines elektrischen Felds in der Nähe des Eckenbereichs der Oberflächenelektrode 50 auftritt, die in einer Draufsicht die Krümmung aufweist, und das isolierende Material scheidet sich leichter an der oberen Oberfläche und der lateralen Oberfläche der Oberflächenelektrode 50 ab. Somit ist in einer Draufsicht in dem Bereich entlang des Eckenbereichs der Oberflächenelektrode 50 nicht der zusammenhängende Bereich angeordnet, sondern der Teilöffnungsbereich 742 ist angeordnet, so dass eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 unterbunden wird, die durch das abgeschiedene isolierende Material verursacht wird.
  • Es ist ersichtlich, dass es möglich ist, dass die äußeren peripheren Öffnungsbereiche 75 und 76 der Modifikationsbeispiele 1 und 3 nicht aus einem zusammenhängenden Öffnungsbereich bestehen, sondern aus einer Mehrzahl von Teilöffnungsbereichen, die voneinander getrennt sind.
  • Es besteht die Möglichkeit, dass die epitaxiale Schicht 32 und Feuchtigkeit außerhalb des Randbereichs des äußeren Endes der Feldisolierschicht 3 miteinander reagieren, SiO2 abgeschieden wird und sich die Oberflächenschutzschicht 6 ablöst.
  • Wenn somit der äußere periphere Öffnungsbereich 78, der durch die Oberflächenschutzschicht 6 hindurch verläuft, wie bei dem unter Verwendung von 25 beschriebenen MOSFET 206 in der Nähe des Randbereichs des äußeren Endes der Feldisolierschicht 3 angeordnet ist, kann eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6, die in der Nähe des Randbereichs des äußeren Endes der Feldisolierschicht 3 auftritt, von dem äußeren peripheren Öffnungsbereich 78 weiter nach innen auch in einem Fall verhindert werden kann, in dem sich SiO2 in der Nähe des Randbereichs des äußeren Endes der Feldisolierschicht 3 abscheidet.
  • Wenn sich der äußere periphere Öffnungsbereich 78 außerhalb (auf der rechten Seite in 25) des Bereichs befindet, in dem die maximale Verarmungsschicht zu der Oberfläche des epitaxialen Substrats 30 hin freiliegt, wird eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 zu dem vorstehend beschriebenen Bereich verhindert. Somit können eine Zunahme eines Leckstroms und eine durch die Ablösung der Oberflächenschutzschicht 6 verursachte Luftentladung vermieden werden.
  • Herstellungsverfahren
  • Als Nächstes wird ein Verfahren zur Herstellung des MOSFET 200 der Ausführungsform 2 unter Verwendung von 26 bis 33 beschrieben, bei denen es sich um Querschnittsansichten handelt, die der Reihe nach jeweils einen Herstellungsprozess darstellen.
  • Zunächst wird bei dem in 9 dargestellten Prozess, wie bei dem Fall gemäß Ausführungsform 1, das niederohmige einkristalline Substrat 31 hergestellt, das Störstellen vom n-Typ mit einer relativ hohen Konzentration (n+) aufweist. Bei dem einkristallinen Substrat 31 handelt es sich um ein SiC-Substrat vom Polytyp 4H, und es weist einen Versatzwinkel von vier Grad oder acht Grad auf.
  • Als Nächstes wird SiC epitaxial auf dem einkristallinen Substrat 31 aufgewachsen, und die epitaxiale Schicht 32 vom n-Typ mit einer Störstellenkonzentration von gleich oder höher als 1 × 1014/cm3 und gleich oder geringer als 1 × 1017/cm3 wird gebildet, um das epitaxiale Substrat 30 zu erhalten.
  • In einem in 26 dargestellten Prozess wird als Nächstes durch Kombinieren eines Prozesses zur Bildung einer Resist-Maske mittels eines Photolithographie-Prozesses und eines Ionenimplantationsprozesses unter Verwendung der Resist-Maske als Implantationsmaske wiederholt ein Prozess zur Bildung eines Störstellenbereichs in dem oberen Schichtbereich der epitaxialen Schicht 32 durchgeführt, so dass dadurch der Anschlussmuldenbereich 20, der Elementmuldenbereich 9, der Kontaktbereich 19 sowie der Source-Bereich 11 in dem oberen Schichtbereich der epitaxialen Schicht 32 gebildet werden.
  • Bei der Ionenimplantation wird zum Beispiel Stickstoff (N) für Störstellen vom n-Typ verwendet, und Al oder B wird zum Beispiel für Störstellen vom p-Typ verwendet. Der Elementmuldenbereich 9 und der Bereich 21a mit einer geringen Konzentration in dem Anschlussmuldenbereich 20 können gemeinsam gebildet werden. Der Kontaktbereich 19 und der Bereich 21b mit einer hohen Konzentration in dem Anschlussmuldenbereich 20 können gemeinsam gebildet werden.
  • Die Störstellenkonzentration von jedem von dem Elementmuldenbereich 9 und dem Bereich 21a mit einer geringen Konzentration in dem Anschlussmuldenbereich 20 ist gleich oder höher als 1,0 × 1018/cm3 und gleich oder geringer als 1,0 × 1020/cm3. Die Störstellenkonzentration des Source-Bereichs 11 ist gleich oder höher als 1,0 × 1019/cm3 und gleich oder geringer als 1,0 × 1021/cm3 und ist höher als jene des Elementmuldenbereichs 9 vorgegeben. Eine Dosismenge des Kontaktbereichs 19 und des Erweiterungsbereichs 22 in dem Anschlussmuldenbereich 20 ist bevorzugt gleich oder höher als 0,5 × 1013/cm2 und gleich oder geringer als 5 × 1013/cm2 und ist zum Beispiel gleich 1,0 × 1013/cm2.
  • In dem Fall, in dem Al durch Ionenimplantation eingebracht wird, ist die Implantationsenergie der Ionenimplantation zum Beispiel gleich oder höher als 100 keV und gleich oder geringer als 700 keV. In diesem Fall ist die Störstellenkonzentration des Erweiterungsbereichs 22, die aus der vorstehend beschriebenen Dosismenge [cm-2] umgerechnet wird, gleich oder höher als 1 × 1017/cm3 und gleich oder geringer als 1 × 1019/cm3. In dem Fall, in dem N durch Ionenimplantation eingebracht wird, ist die Implantationsenergie der Ionenimplantation zum Beispiel gleich oder höher als 20 keV und gleich oder geringer als 300 keV.
  • Anschließend wird ein Temperprozess bei einer Temperatur von 1500 °C oder einer höheren Temperatur durchgeführt. Dementsprechend werden die durch die Ionenimplantation hinzugefügten Störstellen aktiviert.
  • Als Nächstes wird in einem in 27 dargestellten Prozess eine SiO2-Schicht OX2 mit einer Dicke, die gleich oder größer als 0,5 µm und gleich oder geringer als 2 µm ist, zum Beispiel mittels eines CVD-Verfahrens auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 gebildet.
  • Als Nächstes wird die SiO2-Schicht OX2 in einem in 28 dargestellten Prozess mittels eines Photolithographie-Prozesses und eines Ätzprozesses strukturiert, um die Feldisolierschicht 3 auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 zu bilden. Dabei wird die Strukturierung so durchgeführt, dass sich die Feldisolierschicht 3 von der Grenze zwischen dem inneren Seitenbereich RI und dem äußeren Seitenbereich RO aus auf der epitaxialen Schicht 32 bis in den inneren Seitenbereich RI erstreckt, sich bis in den äußeren Seitenbereich RO erstreckt und sich ferner in dem äußeren Seitenbereich RO über einen Endbereich des Anschlussmuldenbereichs 20 hinaus erstreckt.
  • Anschließend wird die Oberfläche der epitaxialen Schicht 32, die nicht mit der Feldisolierschicht 3 bedeckt ist, thermisch oxidiert, um eine SiO2-Schicht OX3 zu bilden, die zu der Gate-Isolierschicht 12 wird.
  • Als Nächstes wird in einem in 29 dargestellten Prozess mittels eines CVD-Verfahrens eine polykristalline Silicium-Schicht PS, die eine Leitfähigkeit aufweist, auf der Gate-Isolierschicht 12 gebildet.
  • Als Nächstes wird die polykristalline Silicium-Schicht PS in einem in 30 dargestellten Prozess mittels eines Photolithographie-Prozesses und eines Ätzprozesses strukturiert, um die Gate-Elektrode 13 zu bilden. Anschließend wird mittels eines CVD-Verfahrens eine SiO2-Schicht OX4 gebildet, die zu der Zwischenisolierschicht 14 wird.
  • Als Nächstes werden in einem in 31 dargestellten Prozess Kontaktlöcher CH1 und CH2, die durch die SiO2-Schichten OX4 und OX3 hindurch verlaufen, mittels eines Photolithographie-Prozesses und eines Ätzprozesses so gebildet, dass sie bis zu dem Kontaktbereich 19 beziehungsweise bis zu dem Source-Bereich 11 reichen. Gleichzeitig wird ein Kontaktloch CH3, das durch die Zwischenisolierschicht 14 hindurch verläuft, außerhalb des aktiven Bereichs AR so gebildet, dass es bis zu der Gate-Elektrode 13 reicht. Die SiO2-Schichten OX4 und OX3 werden von der oberen Seite der Feldisolierschicht 3 und dem Randbereich des Endes der epitaxialen Schicht 32 entfernt.
  • Als Nächstes wird in einem in 32 dargestellten Prozess eine Materialschicht ML1 für die Oberflächenelektrode 50 mittels eines Sputter-Verfahrens oder eines Aufdampf-Verfahrens auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 gebildet, und eine Materialschicht ML2 für die rückwärtige Oberflächenelektrode 8 wird mittels des gleichen Verfahrens auf der rückwärtigen Oberfläche S1 des epitaxialen Substrats 30 gebildet.
  • Zur Bildung der Materialschicht ML1 wird zum Beispiel ein Metall, das eines oder einige von Ti, Ni, Al, Cu und Au umfasst, oder eine Al-Legierung verwendet, wie beispielsweise Al-Si. Zur Bildung der Materialschicht ML2 wird zum Beispiel ein Metall verwendet, das eines oder einige von Ti, Ni, Al, Cu und Au umfasst. Auf einem Bereich, in dem sich die Materialschicht ML1 und die Materialschicht ML2 in Kontakt mit dem epitaxialen Substrat 30 befinden, kann mittels einer thermischen Bearbeitung im Voraus eine Silicid-Schicht gebildet werden.
  • Als Nächstes wird die Materialschicht ML1 in einem in 33 dargestellten Prozess mittels eines Photolithographie-Prozesses und eines Ätzprozesses strukturiert, um die Oberflächenelektrode 50 zu bilden, und die Materialschicht ML1 wird von der oberen Seite der Feldisolierschicht 3 und dem Randbereich des Endes der epitaxialen Schicht 32 entfernt. Die Materialschicht ML2 wird zu der rückwärtigen Oberflächenelektrode 8. Die Materialschicht ML2 kann am Ende sämtlicher Prozesse gebildet werden.
  • Schließlich wird die Oberflächenschutzschicht 6 so gebildet, dass sie den Randbereich des Endes der Oberflächenelektrode 50 und zumindest einen Teil des äußeren Seitenbereichs RO in dem epitaxialen Substrat 30 bedeckt, um den in 17 dargestellten MOSFET 200 zu erhalten.
  • Die Oberflächenschutzschicht 6 wird durch Aufbringen und Belichten eines photoaktiven Polyimids in einer gewünschten Form gebildet. Dabei wird die Strukturierung so durchgeführt, dass die Oberflächenschutzschicht 6 nicht in dem Bereich gebildet wird, in dem der äußere periphere Öffnungsbereich 74 gebildet wird. Die äußeren peripheren Öffnungsbereiche 75, 76, 74A und 78 der MOSFETs 201 bis 203, 205 und 206 können ebenfalls durch Strukturieren gebildet werden.
  • Wenn der unter Verwendung von 23 beschriebene MOSFEET 204 hergestellt wird, so wird hierbei im Anschluss an den unter Verwendung von 33 beschriebenen Prozess zum Beispiel mittels eines plasmachemischen Gasphasenabscheidungs(CVD)-Verfahrens eine SiN-Schicht auf der vorderen Oberfläche S2 des epitaxialen Substrats 30 dort gebildet, wo die Oberflächenelektrode 50 angeordnet ist.
  • In diesem Prozess wird ein Verhältnis von Si und N eingestellt, so dass der spezifische elektrische Widerstand der SiN-Schicht eingestellt werden kann. Als Nächstes wird die SiN-Schicht mittels eines Photolithographie-Prozesses und eines Ätzprozesses strukturiert, um die in 23 dargestellte hochohmige Schicht 15 zu bilden. Dabei wird die SiN-Schicht so strukturiert, dass der äußere periphere Öffnungsbereich 77 an einer vorgegebenen Position auf dem Anschlussmuldenbereich 20 entfernt von der Oberflächenelektrode 50 gebildet wird. Die Dicke der hochohmigen Schicht 15 ist bevorzugt gleich oder größer als 100 nm und ist zum Beispiel gleich 1 µm.
  • Zusammenfassung
  • Gemäß den vorstehend beschriebenen Konfigurationen der Ausführungsform 2 und des Modifikationsbeispiels derselben wird eine Ausdehnung der Ablösung der Oberflächenschutzschicht 6 über die äußeren peripheren Öffnungsbereiche 74, 75, 76, 74A und 77 hinaus verhindert, so dass der Isolationsschutz des äußeren Seitenbereichs RO durch die Oberflächenschutzschicht 6 von den äußeren peripheren Öffnungsbereichen 74, 76, 74A und 77 nach außen und von dem äußeren peripheren Öffnungsbereich 78 nach innen aufrechterhalten wird und die Isolationszuverlässigkeit des MOSFET erhöht werden kann. Wenn der äußere periphere Öffnungsbereich 75 angeordnet ist, wird der Isolationsschutz zwischen der Source-Elektrode 51 und der Gate-Verdrahtungselektrode 52 aufrechterhalten, und die Isolationszuverlässigkeit des MOSFET kann erhöht werden.
  • Ausführungsform 3
  • Die vorstehend beschriebene Halbleitereinheit gemäß den Ausführungsformen 1 und 2 wird bei einer Leistungswandlereinheit gemäß der vorliegenden Ausführungsform eingesetzt. Im Folgenden wird ein Fall beschrieben, in dem die Halbleitereinheit gemäß den Ausführungsformen 1 und 2 bei einem Dreiphasen-Wechselrichter als Ausführungsform 3 eingesetzt wird.
  • 34 ist ein Blockschaubild, das eine Konfiguration eines Leistungswandlungssystems schematisch darstellt, bei dem eine Leistungswandlereinheit 2000 gemäß der vorliegenden Ausführungsform eingesetzt wird.
  • Das in 34 dargestellte Leistungswandlungssystem weist eine Stromquelle 1000, die Leistungswandlereinheit 2000 sowie eine Last 3000 auf. Bei der Stromquelle 1000 handelt es sich um eine Gleichstromquelle, und sie führt der Leistungswandlereinheit 2000 einen Gleichstrom zu. Die Stromquelle 1000 kann aus verschiedenen Komponenten bestehen, so kann sie zum Beispiel aus einem Gleichstromsystem, einer Solarbatterie oder einer Speicherbatterie bestehen und kann außerdem aus einer Gleichrichterschaltung, die mit einem Wechselstromsystem verbunden ist, oder einem AD/DC-Wandler bestehen. Die Stromquelle 1000 kann auch aus einem DC/DC-Wandler bestehen, der einen von einem Gleichstromsystem abgegebenen Gleichstrom in einen vorgegebenen Strom umwandelt.
  • Bei der Leistungswandlereinheit 2000 handelt es sich um einen Dreiphasen-Wechselrichter, der zwischen die Stromquelle 1000 und die Last 3000 geschaltet ist, sie wandelt einen von der Stromquelle 1000 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 3000 den Wechselstrom zu. Wie in 34 dargestellt, weist die Leistungswandlereinheit 2000 eine Hauptwandlerschaltung 2001, die einen Gleichstrom in einen Wechselstrom umwandelt und den Wechselstrom abgibt, eine Treiberschaltung 2002, die ein Treibersignal zum Treiben des jeweiligen Schaltelements der Hauptwandlerschaltung 2001 ausgibt, sowie eine Steuerschaltung 2003 auf, die ein Steuersignal zum Steuern der Treiberschaltung 2002 an die Treiberschaltung 2002 ausgibt.
  • Bei der Last 3000 handelt es sich um einen Dreiphasen-Elektromotor, der durch den von der Leistungswandlereinheit 2000 zugeführten Wechselstrom angetrieben wird. Die Last 300 dient nicht einem speziellen Verwendungszweck, sondern es handelt sich um einen Elektromotor, der an verschiedenen Arten von elektrischen Geräten montiert werden kann, der somit zum Beispiel als Elektromotor für ein Hybrid-Kraftfahrzeug, ein Elektro-Kraftfahrzeug, ein Schienenfahrzeug, einen Fahrstuhl oder eine Klimaanlage verwendet wird.
  • Im Folgenden werden Details der Leistungswandlereinheit 2000 beschrieben. Die Hauptwandlerschaltung 2001 weist ein Schaltelement und eine Freilaufdiode (nicht gezeigt) auf, und wenn das Schaltelement geschaltet wird, wandelt die Hauptwandlerschaltung 2001 den von der Stromquelle 1000 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 3000 den Wechselstrom zu. Beispiele für eine spezielle Schaltungskonfiguration der Hauptwandlerschaltung 2001 umfassen verschiedene Konfigurationen; bei der Hauptwandlerschaltung 2001 gemäß der vorliegenden Ausführungsform handelt es sich jedoch um eine Dreiphasen-Vollbrückenschaltung mit zwei Stufen, und sie kann aus sechs Schaltelementen und sechs Freilaufdioden bestehen, die zu einem Schaltelement jeweils antiparallel geschaltet sind.
  • Die Halbleitereinheit gemäß irgendeiner der vorstehend beschriebenen Ausführungsformen 1 und 2 wird bei zumindest einem/einer von jedem Schaltelement und jeder Freilaufdiode der Hauptwandlerschaltung 2001 eingesetzt. Die sechs Schaltelemente sind paarweise in Reihe geschaltet, so dass sie obere und untere Zweige bilden, und jedes Paar aus dem oberen und dem unteren Zweig bildet jeweils eine Phase (U-Phase, V-Phase und W-Phase) einer Vollbrückenschaltung. Ausgangsanschlüsse des Paars aus dem oberen und dem unteren Zweig, das heißt, drei Ausgangsanschlüsse der Hauptwandlerschaltung 2001, sind mit der Last 3000 verbunden.
  • Die Treiberschaltung 2002 erzeugt ein Treibersignal zum Treiben eines Schaltelements der Hauptwandlerschaltung 2001 und führt das Treibersignal einer Steuerelektrode des Schaltelements der Hauptwandlerschaltung 2001 zu. Insbesondere gibt die Treiberschaltung 2002 ein Treibersignal, um zu bewirken, dass das Schaltelement in einen EIN-Zustand gelangt, und ein Treibersignal, um zu bewirken, dass das Schaltelement in einen AUS-Zustand gelangt, gemäß einem Steuersignal von der nachstehend beschriebenen Steuerschaltung 2003 an eine Steuerelektrode jedes Schaltelements aus.
  • Wenn das Schaltelement im EIN-Zustand gehalten wird, ist das Treibersignal ein Spannungssignal (EIN-Signal), das gleich oder höher als eine Schwellenspannung des Schaltelements ist, und wenn das Schaltelement im AUS-Zustand gehalten wird, ist das Treibersignal ein Spannungssignal (AUS-Signal), das gleich oder niedriger als die Schwellenspannung des Schaltelements ist.
  • Die Steuerschaltung 2003 steuert das Schaltelement der Hauptwandlerschaltung 2001 so, dass der Last 3000 ein gewünschter elektrischer Strom zugeführt wird. Daher berechnet die Steuerschaltung 2003 einen Zeitpunkt (EIN-Zeitpunkt), an dem jedes Schaltelement der Hauptwandlerschaltung 2001 in den EIN-Zustand gelangen soll, basierend auf dem der Last 3000 zuzuführenden elektrischen Strom. Die Steuerschaltung 2003 kann die Hauptwandlerschaltung 2001 zum Beispiel mit einer Pulsbreitenmodulations(PWM)-Steuerung steuern, die den EIN-Zeitpunkt des Schaltelements gemäß der auszugebenden Spannung moduliert.
  • Dann gibt die Steuerschaltung 2003 einen Steuerbefehl (ein Steuersignal) an die Treiberschaltung 2002 aus, so dass zu jedem Zeitpunkt das EIN-Signal an das Schaltelement, das in den EIN-Zustand gelangen soll, und das AUS-Signal an das Schaltelement ausgegeben wird, das in den AUS-Zustand gelangen soll. Die Treiberschaltung 2002 gibt gemäß dem Steuersignal das EIN-Signal oder das AUS-Signal als das Treibersignal an die Steuerelektrode jedes Schaltelements aus.
  • Die Halbleitereinheit gemäß Ausführungsform 1 kann als Freilaufdiode der Hauptwandlerschaltung 2001 in der Leistungswandlereinheit gemäß der vorliegenden Ausführungsform eingesetzt werden. Wenn die Halbleitereinheit gemäß Ausführungsform 1 und Ausführungsform 2 auf diese Weise bei der Leistungswandlereinheit 2000 eingesetzt wird, so wird die Halbleitereinheit im Allgemeinen bei der Verwendung in ein Gel oder ein Harz eingebettet; diese Materialien können jedoch Feuchtigkeit nicht vollständig blockieren, somit wird der Isolationsschutz der Halbleitereinheit durch die bei Ausführungsform 1 und Ausführungsform 2 beschriebene Konfiguration aufrechterhalten. Dadurch kann die Zuverlässigkeit erhöht werden.
  • Bei der vorstehenden vorliegenden Ausführungsform ist ein Beispiel beschrieben, bei dem die vorliegende Erfindung bei einem Dreiphasen-Wechselrichter mit zwei Stufen verwendet wird. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt, sondern kann bei verschiedenen Leistungswandlereinheiten verwendet werden. Bei der vorliegenden Ausführungsform ist die Leistungswandlereinheit mit zwei Stufen beschrieben, es kann jedoch auch eine Leistungswandlereinheit mit drei Stufen oder eine mehrstufige Leistungswandlereinheit eingesetzt werden.
  • Wenn einer Einzelphasen-Last ein elektrischer Strom zugeführt wird, kann die vorliegende Erfindung bei einem Einzelphasen-Wechselrichter verwendet werden. Wenn zum Beispiel einer Gleichstromlast ein elektrischer Strom zugeführt wird, kann die vorliegende Erfindung bei einem DC/DC-Wandler oder einem AC/DC Wandler verwendet werden.
  • Die Leistungswandlereinheit, bei der die vorliegende Erfindung eingesetzt wird, kann nicht nur in dem Fall verwendet werden, in dem es sich bei der Last um einen Elektromotor handelt, sondern kann auch als eine Stromversorgungseinheit einer elektrischen Entladungsvorrichtung, einer Laserstrahlvorrichtung, eines Induktionskochfelds oder eines drahtlosen Ladungssystems verwendet werden, und sie kann ferner zum Beispiel auch als Leistungskonditionierer eines Solarstromsystems oder eines Stromspeichersystems verwendet werden.
  • Bei jeder vorstehend beschriebenen Ausführungsform können Materialeigenschaften, Materialien, Abmessungen, Formen, relative Anordnungsbeziehungen, Bedingungen für eine Ausführung und so weiter für die jeweiligen Komponenten oder Bestandteile beschrieben sein, diese repräsentieren jedoch in sämtlichen Aspekten lediglich Beispiele und sind nicht auf die Darstellung in der Beschreibung der vorliegenden Anmeldung beschränkt. Dementsprechend versteht es sich, dass zahlreiche weitere Modifikationsbeispiele, die nicht beispielhaft aufgezeigt sind, konzipiert werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • Zum Beispiel sind die folgenden Fälle einbezogen, in denen optionale Komponenten oder Bestandteile modifiziert, hinzugefügt oder weggelassen werden, ferner zumindest eine der Komponenten oder einer der Bestandteile von zumindest einer der Ausführungsformen entnommen und dann mit Komponenten oder Bestandteilen einer anderen Ausführungsform kombiniert wird.
  • Bei der „einen“ Komponente oder dem „einen“ Bestandteil, die/der in den vorstehenden Ausführungsformen beschrieben ist, kann es sich um „eine/einen oder mehrere“ Komponente(n) oder Bestandteil(e) handeln, sofern diese konsistent mit den Ausführungsformen sind. Ferner handelt es sich bei einzelnen Komponenten oder Bestandteilen um konzeptionelle Einheiten. Somit kann eine Komponente oder ein Bestandteil mehrere Strukturen aufweisen, und eine Komponente oder ein Bestandteil kann einem Teil irgendeiner Struktur entsprechen. Jede Komponente oder jeder Bestandteil weist eine Struktur mit einer anderen Konfiguration oder einer anderen Form auf, solange die Struktur der anderen Konfiguration oder der anderen Form die gleiche Funktion erzielt.
  • Gemäß der vorliegenden Erfindung kann jede Ausführungsform beliebig mit einer anderen kombiniert werden oder kann jede Ausführungsform innerhalb des Umfangs der Erfindung in einer geeigneten Weise variiert oder dabei Merkmale weggelassen werden. Wenngleich die vorliegende Erfindung im Detail beschrieben ist, so ist die vorstehende Beschreibung in sämtlichen Aspekten nur illustrativ zu verstehen und beschränkt die Erfindung nicht.
  • Daher versteht es sich, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne von dem Umfang der Erfindung abzuweichen. Das in der vorliegenden Beschreibung Dargelegte bezieht sich auf sämtliche Zwecke der vorliegenden Erfindung. Es besteht somit kein Eingeständnis, dass es sich bei irgendeiner der hier angegebenen Beschreibungen um herkömmliche Techniken handelt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013211503 A [0005]

Claims (13)

  1. Halbleitereinheit, in der ein Hauptstrom in der Dickenrichtung eines Halbleitersubstrats fließt, wobei das Halbleitersubstrat Folgendes aufweist: - eine Halbleiterschicht mit einem ersten Leitfähigkeitstyp; und - einen in einem oberen Schichtbereich der Halbleiterschicht angeordneten Muldenbereich mit einem zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet, wobei die Halbleitereinheit Folgendes aufweist: - eine Oberflächenelektrode, die auf einer zweiten Hauptoberfläche auf einer Seite angeordnet ist, die einer ersten Hauptoberfläche gegenüberliegt; - eine rückwärtige Oberflächenelektrode, die auf der ersten Hauptoberfläche angeordnet ist; und - eine obere Oberflächenschicht, die einen Randbereich des Endes der Oberflächenelektrode und zumindest einen Teil eines äußeren Seitenbereichs des Halbleitersubstrats bedeckt, - wobei der Muldenbereich einen Bereich, der sich außerhalb einer Endoberfläche der Oberflächenelektrode bis in einen äußeren Seitenbereich erstreckt, und einen Bereich aufweist, der sich innerhalb der Endoberfläche der Oberflächenelektrode bis in einen inneren Seitenbereich erstreckt, - wobei die Oberflächenelektrode zumindest einen Teil des inneren Seitenbereichs bedeckt und mit dem Muldenbereich elektrisch verbunden ist und - wobei die obere Oberflächenschicht zumindest einen entlang einer äußeren Peripherie der Oberflächenelektrode entfernt von der Oberflächenelektrode angeordneten äußeren peripheren Öffnungsbereich des äußeren Seitenbereichs aufweist.
  2. Halbleitereinheit nach Anspruch 1, die ferner Folgendes aufweist: - eine isolierende Schicht, die auf der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, - wobei die isolierende Schicht in dem äußeren Seitenbereich und dem inneren Seitenbereich angeordnet ist und sich ein Teil des Randbereichs des Endes der Oberflächenelektrode auf der isolierenden Schicht befindet und - wobei zumindest ein äußerer peripherer Öffnungsbereich so angeordnet ist, dass er bis zu der isolierenden Schicht reicht.
  3. Halbleitereinheit nach Anspruch 2, wobei der zumindest eine periphere Öffnungsbereich Folgendes aufweist: - einen ersten äußeren peripheren Öffnungsbereich, der an einer Position relativ nahe bei der Oberflächenelektrode angeordnet ist; und - einen zweiten äußeren peripheren Öffnungsbereich, der an einer Position relativ nahe bei einem Randbereich des äußeren Endes der isolierenden Schicht angeordnet ist.
  4. Halbleitereinheit nach Anspruch 1, wobei der zumindest eine äußere periphere Öffnungsbereich innerhalb einer äußeren Endoberfläche des Muldenbereichs angeordnet ist.
  5. Halbleitereinheit nach Anspruch 4, wobei der Muldenbereich Folgendes aufweist: - einen ersten Bereich, der in dem oberen Schichtbereich der Halbleiterschicht angeordnet ist; und - einen zweiten Bereich, der in einem oberen Schichtbereich des ersten Bereichs angeordnet ist und eine Störstellenkonzentration aufweist, die höher als die Störstellenkonzentration des ersten Bereichs ist, und wobei der zumindest eine äußere periphere Öffnungsbereich innerhalb einer äußeren Endoberfläche des zweiten Bereichs angeordnet ist.
  6. Halbleitereinheit nach Anspruch 1, wobei in einem Fall, in dem eine Verarmungsschicht, die sich von einer Grenze zwischen der Halbleiterschicht und dem Muldenbereich aus erstreckt, zu einem Zeitpunkt, wenn eine maximale Spannung an der Halbleitereinheit anliegt, als eine maximale Verarmungsschicht definiert ist, wobei der zumindest eine äußere periphere Öffnungsbereich entfernt von einem Bereich angeordnet ist, in dem die maximale Verarmungsschicht bis zu der zweiten Hauptoberfläche reicht.
  7. Halbleitereinheit nach Anspruch 1, wobei der zumindest eine äußere periphere Öffnungsbereich in einer Draufsicht als ein zusammenhängender Öffnungsbereich ausgebildet ist.
  8. Halbleitereinheit nach Anspruch 1, wobei der zumindest eine äußere periphere Öffnungsbereich als eine Mehrzahl von Teilöffnungsbereichen ausgebildet ist, die in einer Draufsicht voneinander getrennt sind, und ein Bereich zwischen der Mehrzahl von Teilöffnungsbereichen einen zusammenhängenden Bereich bildet, der die obere Oberflächenschicht aufweist.
  9. Halbleitereinheit nach Anspruch 8, wobei der zusammenhängende Bereich in einem Bereich angeordnet ist, der sich von einem Bereich entlang eines Eckenbereichs der Oberflächenelektrode unterscheidet, der in einer Draufsicht eine Krümmung aufweist.
  10. Halbleitereinheit nach Anspruch 1, wobei die Halbleiterschicht aus einer Siliciumcarbid-Schicht besteht.
  11. Halbleitereinheit, in der ein Hauptstrom in der Dickenrichtung eines Halbleitersubstrats fließt, wobei das Halbleitersubstrat Folgendes aufweist: - eine Halbleiterschicht mit einem ersten Leitfähigkeitstyp; und - einen in einem oberen Schichtbereich der Halbleiterschicht angeordneten Muldenbereich mit einem zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet, wobei die Halbleitereinheit Folgendes aufweist: - eine Oberflächenelektrode, die auf einer zweiten Hauptoberfläche auf einer Seite angeordnet ist, die einer ersten Hauptoberfläche gegenüberliegt; - eine rückwärtige Oberflächenelektrode, die auf der ersten Hauptoberfläche angeordnet ist; und - eine obere Oberflächenschicht, die einen Randbereich des Endes der Oberflächenelektrode und zumindest einen Teil eines äußeren Seitenbereichs des Halbleitersubstrats bedeckt, - wobei der Muldenbereich einen Bereich, der sich außerhalb einer Endoberfläche der Oberflächenelektrode bis in einen äußeren Seitenbereich erstreckt, und einen Bereich aufweist, der sich innerhalb der Endoberfläche der Oberflächenelektrode bis in einen inneren Seitenbereich erstreckt, - wobei die Oberflächenelektrode zumindest einen Teil des inneren Seitenbereichs bedeckt und mit dem Muldenbereich elektrisch verbunden ist und - wobei die obere Oberflächenschicht einen äußeren peripheren Öffnungsbereich aufweist, der entlang der Oberflächenelektrode in einem Bereich des inneren Seitenbereichs angeordnet ist, in dem die Oberflächenelektrode nicht angeordnet ist.
  12. Halbleitereinheit nach Anspruch 11, wobei der äußere periphere Öffnungsbereich die obere Oberflächenschicht aufweist, die so angeordnet ist, dass sie eine innere periphere Seite und eine äußere periphere Seite des äußeren peripheren Öffnungsbereichs in dem äußeren peripheren Öffnungsbereich trennt.
  13. Leistungswandlereinheit, die Folgendes aufweist: - eine Hauptwandlerschaltung, welche eine Halbleitereinheit nach einem der Ansprüche 1 bis 12 aufweist und eine in die Hauptwandlerschaltung eingegebene elektrische Leistung umwandelt und abgibt; - eine Treiberschaltung, die ein Treibersignal zum Treiben der Halbleitereinheit an die Halbleitereinheit ausgibt; und - eine Steuerschaltung, die ein Steuersignal zum Steuern der Treiberschaltung an die Treiberschaltung ausgibt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220149163A1 (en) * 2019-04-11 2022-05-12 Mitsubishi Electric Corporation Semiconductor device and power conversion device
CN115863397A (zh) * 2023-01-19 2023-03-28 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020122323A1 (de) 2020-08-26 2022-03-03 Infineon Technologies Ag Chip mit chip-pad und zugehörigem lotflussmittel-ausgasungsgraben

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211503A (ja) 2012-03-30 2013-10-10 Fuji Electric Co Ltd ＳｉＣ半導体デバイス

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4840849B2 (ja) 2005-09-30 2011-12-21 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP5089194B2 (ja) * 2007-02-26 2012-12-05 セイコーインスツル株式会社 半導体装置及びその製造方法
JP2009224642A (ja) * 2008-03-18 2009-10-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5439901B2 (ja) * 2009-03-31 2014-03-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5656889B2 (ja) * 2012-01-24 2015-01-21 三菱電機株式会社 半導体装置及びこれを備えた半導体モジュール
JP2013239607A (ja) * 2012-05-16 2013-11-28 Mitsubishi Electric Corp 半導体装置
JP6248392B2 (ja) * 2013-01-17 2017-12-20 富士電機株式会社 半導体装置
CN104704611B (zh) 2013-10-08 2017-04-05 新电元工业株式会社 碳化硅半导体装置的制造方法
JP6513339B2 (ja) * 2014-04-30 2019-05-15 三菱電機株式会社 炭化珪素半導体装置
JP6363540B2 (ja) 2015-03-16 2018-07-25 株式会社東芝 半導体装置
JP6538960B2 (ja) * 2016-02-23 2019-07-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6200107B1 (ja) 2016-03-04 2017-09-20 新電元工業株式会社 ワイドギャップ型半導体装置
JP6524002B2 (ja) 2016-03-16 2019-06-05 株式会社東芝 半導体装置
CN110366782B (zh) 2017-03-06 2023-04-28 三菱电机株式会社 碳化硅半导体装置及其制造方法、电力变换装置及其制造方法
DE112018002471B4 (de) * 2017-05-12 2022-11-10 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlungsvorrichtung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211503A (ja) 2012-03-30 2013-10-10 Fuji Electric Co Ltd ＳｉＣ半導体デバイス

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220149163A1 (en) * 2019-04-11 2022-05-12 Mitsubishi Electric Corporation Semiconductor device and power conversion device
US11842895B2 (en) * 2019-04-11 2023-12-12 Mitsubishi Electric Corporation Semiconductor device and power conversion device
CN115863397A (zh) * 2023-01-19 2023-03-28 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115863397B (zh) * 2023-01-19 2023-04-21 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Also Published As

Publication number Publication date
CN113330579A (zh) 2021-08-31
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