JP4840849B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP4840849B2
JP4840849B2 JP2005289275A JP2005289275A JP4840849B2 JP 4840849 B2 JP4840849 B2 JP 4840849B2 JP 2005289275 A JP2005289275 A JP 2005289275A JP 2005289275 A JP2005289275 A JP 2005289275A JP 4840849 B2 JP4840849 B2 JP 4840849B2
Authority
JP
Japan
Prior art keywords
semiconductor device
protective film
film
organic protective
peripheral side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005289275A
Other languages
English (en)
Other versions
JP2007103524A (ja
Inventor
勝 滝沢
一 岩田
朋弥 佐藤
竜二 末本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2005289275A priority Critical patent/JP4840849B2/ja
Publication of JP2007103524A publication Critical patent/JP2007103524A/ja
Application granted granted Critical
Publication of JP4840849B2 publication Critical patent/JP4840849B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/27011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
図14は、従来のショットキバリアダイオード801を説明するために示す図である。従来のショットキバリアダイオード801は、図14に示すように、n+型半導体基板812と、n+型半導体基板812の上面に形成されたn-型エピタキシャル層814と、n-型エピタキシャル層814の上面におけるp+型ガードリング層816の外周側の部分からn++型チャネルストッパ層818の内周側の部分にかけて形成され、酸化珪素膜822及び窒化珪素膜824の積層膜からなる環状の無機保護膜820と、無機保護膜820の内周側開口部に形成され、バリア金属膜828及び金属電極膜830(ともに図示せず。)の積層膜からなる電極膜826とを備えている。そして、従来のショットキバリアダイオード801は、電極膜826の周辺部を覆うように形成された有機保護膜としてのポリイミド膜832をさらに備えている。
従来のショットキバリアダイオード801においては、無機保護膜820の外周側側壁がポリイミド膜832で覆われていないため、高い耐湿性を実現することが困難であるという問題があった。また、従来のショットキバリアダイオード801においては、はんだ等のろう付け材でろう付けを行う場合、金属電極膜830とポリイミド膜832との密着性よりもろう付け材(はんだ834)と金属電極膜830との濡れ性が強いため、ポリイミド膜832が金属電極膜830から剥がれてしまうという問題があった。
図15は、従来の他のショットキバリアダイオード901を説明するために示す図である。従来の他のショットキバリアダイオード901においては、図15に示すように、従来のショットキバリアダイオード801の場合とは異なり、電極膜926の周辺部分を覆うのに加えて無機保護膜920の全部を覆うようにポリイミド膜932が形成されている(例えば、特許文献1参照。)。このため、従来の他のショットキバリアダイオード901によれば、無機保護膜920の外周側側壁がポリイミド膜932で覆われているため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
特許第2518044号公報(第4図)
しかしながら、近年、ショットキバリアダイオードは、屋外用、車載用などのように湿度の高い環境で使用されることが多くなってきたため、従来よりも高い耐湿性を有することが求められている。このため、従来の他のショットキバリアダイオード901の構造を用いたとしても、必要とされる耐湿性を実現することが容易ではないという問題があった。また、従来の他のショットキバリアダイオード901においても、従来のショットキバリアダイオード801の場合と同様に、ろう付けの際にポリイミド膜932が電極膜926から剥がれてしまうという問題があった。
なお、これらの問題は、ショットキバリアダイオードだけに見られる問題ではなく、pn接合ダイオード、パワーMOSFET、IGBTなどの他の半導体装置に見られる問題である。
そこで、本発明は上記のような問題を解決するためになされたもので、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができる半導体装置を提供することを目的とする。また、そのような高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することが可能な半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。
本発明者らは、従来の他のショットキバリアダイオード901において、必要とされる耐湿性を実現することが容易ではない原因を明らかにすべく鋭意努力を重ねた結果、この原因が、ポリイミド膜932を形成する過程でポリイミド膜が大きく収縮する(材料により異なるが、熱硬化前におけるポリイミド膜の体積と比べて約75%程度の体積に収縮する。)ことにあるという知見を得た。すなわち、図15に示すように、ポリイミド膜932は電極膜926を覆うように形成されているが、電極膜926は比較的膜厚が大きいため(例えば、2μm〜7μm。)、ポリイミド膜932を熱硬化させる熱硬化工程におけるポリイミド膜の収縮により、ポリイミド膜932における電極膜926と接する部分で縦方向に沿った大きな応力が発生する。このため、この縦方向に沿った大きな応力に起因して、無機保護膜920の上面とポリイミド膜932との接合面での接合力が低下するとともに、さらにこれに起因して無機保護膜920の外周側側壁とポリイミド膜932との接合面での接合力が低下する。これにより、無機保護膜920の外周側側壁とポリイミド膜932との接合面から水分の攻撃を受け易くなるのである。
そこで、本発明者らは、上記の知見に基づいて、電極膜を覆わないようにポリイミド膜を形成することとすれば、ポリイミド膜における電極膜と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなるため高い耐湿性を実現できることに想到し、本発明を完成させるに至った。すなわち、ポリイミド膜における電極膜と接する部分で縦方向に沿った大きな応力が発生しなくなると、これに起因して無機保護膜の上面とポリイミド膜との接合面で接合力が低下したり、無機保護膜の外周側側壁とポリイミド膜との接合面で接合力が低下したりするという事態が発生しなくなる。これにより、無機保護膜の外周側側壁とポリイミド膜との接合面から水分の攻撃を受け易くなるという事態が発生しなくなるのである。
(1)すなわち、本発明の半導体装置は、第1導電型の半導体基体と、前記半導体基体の上面に形成され、内周側開口部及び外周側開口部を有する無機保護膜と、前記内周側開口部と前記無機保護膜における少なくとも内周側側壁とを覆うように形成された電極膜と、前記外周側開口部と前記無機保護膜における少なくとも外周側側壁とを覆うように、かつ、前記電極膜と重ならないように形成された有機保護膜とを備えることを特徴とする。
このため、本発明の半導体装置によれば、無機保護膜における少なくとも外周側側壁を覆うように有機保護膜が形成されているため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
また、本発明の半導体装置によれば、電極膜と重ならないように有機保護膜が形成されているため、従来の他のショットキバリアダイオード901の場合とは異なり、有機保護膜における電極膜と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなる。その結果、これに起因して無機酸化膜の上面と有機保護膜との接合面で接合力が低下したり、無機保護膜の外周側側壁と有機保護膜との接合面で接合力が低下したりするという事態が発生しなくなり、無機保護膜の外周側側壁と有機保護膜との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
このため、本発明の半導体装置は、従来の他のショットキバリアダイオード901の場合よりも高い耐湿性を実現することが可能な半導体装置となる。
さらにまた、本発明の半導体装置によれば、電極膜と重ならないように有機保護膜が形成されているため、ろう付け材(はんだ)が有機保護膜に接触することが抑制される。
このため、本発明の半導体装置は、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができる半導体装置となる。
(2)上記(1)に記載の半導体装置においては、前記無機保護膜は、酸化珪素膜と前記酸化珪素膜上に形成され前記酸化珪素膜よりも高い耐湿性を有する膜とから構成された積層膜からなることが好ましい。
上記(1)に記載の半導体装置においては、有機保護膜が電極膜と重ならないように形成されているため、無機保護膜の上面のうち電極膜及び有機保護膜のいずれによっても覆われていない領域が存在する可能性が生じるが、上記のように構成することにより、無機保護膜の上面のうち電極膜及び有機保護膜のいずれによっても覆われていない領域においては、酸化珪素膜よりも高い耐湿性を有する膜が外部に露出することになるため、耐湿性が低下することもない。
この場合、前記酸化珪素膜よりも高い耐湿性を有する膜としては、例えば、窒化珪素膜やPSGなどを好適に用いることができる。
(3)上記(1)又は(2)に記載の半導体装置においては、前記電極膜と前記有機保護膜とは、1μm〜100μmの間隔で離間して形成されていることが好ましい。
すなわち、電極膜と有機保護膜との間隔を1μm以上としたのは、これらの間隔が1μm未満となるように形成することとした場合には、有機保護膜を形成する際に用いるフォト工程におけるマスクずれにより、有機保護膜が電極膜と重なるように形成されてしまう可能性が生じるからである。従って、電極膜と有機保護膜との間隔は、マスクずれによる悪影響がない限り、限りなく0μmに近づけるのが好ましい。
また、電極膜と有機保護膜との間隔を100μm以下としたのは、これらの間隔が100μmを超えるように形成することとした場合には、必要以上に大きな無機保護膜を形成する必要が生じ、半導体装置としての電気的特性を向上するうえでの障害になってしまうからである。
(4)上記(1)〜(3)のいずれかに記載の半導体装置においては、前記有機保護膜は、前記半導体基体の外周端部から少なくとも1μmの領域を除く領域に形成されていることが好ましい。
このように構成することにより、1枚のウェーハから多数個の半導体装置(チップ)をダイシングにより切り出す際に有機保護膜を傷つけることがなくなるため、これに起因して無機保護膜の外周側側壁と有機保護膜との接合面で接合力が低下してしまうという事態が発生しなくなり、これにより、無機保護膜の外周側側壁と有機保護膜との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
この場合、本発明の半導体装置が外周部分にダイシング領域におけるきりしろ部分を含む場合には、有機保護膜は、ダイシング領域におけるきりしろ部分から少なくとも1μmの領域を除く領域に形成されていることが好ましい。
(5)上記(1)〜(4)のいずれかに記載の半導体装置においては、前記有機保護膜は、上面から見て屈曲している部分が曲線部からなることが好ましい。
上面から見て屈曲している部分が尖頭形状を有する場合には、この部分から有機保護膜が剥がれ易くなる。これに対して、上面から見て屈曲している部分が曲線部からなる場合には、この部分から有機保護膜が剥がれ易くなるということがなくなるため、これに起因して無機保護膜の外周側側壁と有機保護膜との接合面で接合力が低下してしまうという事態が発生しなくなり、これにより、無機保護膜の外周側側壁と有機保護膜との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
(6)上記(5)に記載の半導体装置においては、前記曲線部は、10μm〜1mmの曲率半径を有することが好ましい。
すなわち、曲線部が10μm以上の曲率半径を有することとしたのは、曲線部が10μm未満の曲率半径を有する場合には、この部分から有機保護膜が剥がれ易くなるということを十分に抑制することができなくなるからである。また、曲線部が1mm以下の曲率半径を有することとしたのは、曲線部が1mmを超える曲率半径を有する場合には、半導体装置のサイズにもよるが、必要以上に大きな有機保護膜を形成する必要が生じ、半導体装置としての電気的特性を向上するうえでの障害になってしまうからである。
(7)上記(1)〜(6)のいずれかに記載の半導体装置においては、前記有機保護膜は、ポリイミド、ポリベンゾオキサゾール又はベンゾシクロオレフィンからなることが好ましい。
このように構成することにより、絶縁性、耐熱性、耐湿性など保護膜として必要な特性を有する有機保護膜を構成することができる。
(8)上記(1)〜(7)のいずれかに記載の半導体装置においては、前記電極膜における最表層は、ろう付けが可能である材料からなることが好ましい。
このように構成することにより、良好なろう付けを行うことが可能な半導体装置を構成することができる。例えば、はんだによるろう付けが可能である材料としては、ニッケル又は金を例示することができる。
(9)上記(1)〜(7)のいずれかに記載の半導体装置においては、前記電極膜における最表層は、ワイヤボンディングが可能である材料からなることが好ましい。
このように構成することにより、良好なワイヤボンディングを行うことが可能な半導体装置を構成することができる。ワイヤボンディングが可能である材料としては、アルミニウムを例示することができる。
(10)上記(1)〜(9)のいずれかに記載の半導体装置においては、前記半導体装置は、ショットキバリアダイオードであって、前記電極膜は、バリア金属膜と前記バリア金属膜上に形成された他の金属膜とから構成された積層膜からなることが好ましい。
このように構成することにより、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができるショットキバリアダイオードを構成することが可能になる。また、外部引出し電極などの他の金属膜の材料とは独立にバリアハイトの高さを調節することが可能になるため、適切なバリアハイトを有するショットキバリアダイオードを構成することが可能になる。
(11)上記(10)に記載の半導体装置においては、前記半導体基体の外周部に形成された第1導電型のチャネルストッパ層と、前記半導体基体における前記チャネルストッパ層の内周側に形成された前記第1導電型とは反対の導電型である第2導電型のガードリング層とをさらに備え、前記無機保護膜は、前記ガードリング層から前記チャネルストッパ層にかけて形成されていることが好ましい。
このように構成することにより、逆方向特性に優れ、信頼性にも優れたショットキバリアダイオードを構成することが可能になる。
(12)上記(1)〜(9)のいずれかに記載の半導体装置においては、前記半導体装置は、pn接合ダイオードであることが好ましい。
このように構成することにより、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができるpn接合ダイオードを構成することが可能になる。
(13)上記(1)〜(9)のいずれかに記載の半導体装置においては、前記半導体装置は、パワーMOSFETであって、前記電極膜は、ソース電極膜及び/又はゲート電極であることが好ましい。
このように構成することにより、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができるパワーMOSFETを構成することが可能になる。
(14)上記(1)〜(9)のいずれかに記載の半導体装置においては、前記半導体装置は、IGBTであって、前記電極膜は、エミッタ電極膜及び/又はゲート電極であることが好ましい。
このように構成することにより、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができるIGBTを構成することが可能になる。
(15)本発明の半導体装置の製造方法は、第1導電型の半導体基体の上面に、内周側開口部及び外周側開口部を有する環状の無機保護膜を形成する無機保護膜形成工程と、前記半導体基体の上面に、前記内周側開口部と前記無機保護膜における少なくとも内周側側壁とを覆うように電極膜を形成する電極膜形成工程と、前記半導体基体の上面側を覆うように有機保護膜を形成する有機保護膜形成工程と、前記有機保護膜を、前記外周側開口部と前記無機保護膜における少なくとも外周側側壁とを覆うように、かつ、前記電極膜と重ならないようにパターンニングする有機保護膜パターンニング工程と、前記電極膜を構成する金属が酸化されない酸素濃度で前記有機保護膜の熱硬化処理を行う熱硬化工程とをこの順序で含むことを特徴とする。
このため、本発明の半導体装置の製造方法によれば、無機保護膜における少なくとも外周側側壁を覆うように有機保護膜を形成することが可能になるため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
また、本発明の半導体装置の製造方法によれば、電極膜と重ならないように有機保護膜を形成することが可能になるため、従来の他のショットキバリアダイオード901の場合とは異なり、有機保護膜の熱硬化工程において有機保護膜における電極膜と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなる。その結果、これに起因して無機保護膜の上面と有機保護膜との接合面で接合力が低下したり、無機保護膜の外周側側壁と有機保護膜との接合面で接合力が低下したりするという事態が発生しなくなり、無機保護膜の外周側側壁と有機保護膜との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
このため、本発明の半導体装置の製造方法は、従来の他のショットキバリアダイオード901の場合よりも高い耐湿性を実現することが可能な半導体装置を製造することができる。
さらにまた、本発明の半導体装置の製造方法によれば、電極膜と重ならないように有機保護膜を形成することが可能になるため、ろう付け材(はんだ)が有機保護膜に接触することが抑制される。
このため、本発明の半導体装置の製造方法は、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することが可能な半導体装置を製造することのできる半導体基体の製造方法となる。
(16)上記(15)に記載の半導体装置の製造方法においては、前記熱硬化工程においては、酸素濃度が5%以下の条件で前記有機保護膜の熱硬化処理を行うことが好ましい。
このような方法とすることにより、有機保護膜の熱硬化工程で電極膜が酸化することを抑制することができる。この観点からいえば、熱硬化工程においては、酸素濃度が1%以下の条件で有機保護膜の熱硬化処理を行うことがより好ましく、酸素濃度が0.1%以下の条件で有機保護膜の熱硬化処理を行うことがさらに好ましい。
(17)本発明の他の半導体装置の製造方法は、第1導電型の半導体基体の上面に、内周側開口部及び外周側開口部を有する環状の無機保護膜を形成する無機保護膜形成工程と、前記半導体基体の上面に、前記内周側開口部と前記無機保護膜における少なくとも内周側側壁とを覆うように電極膜を形成する電極膜形成工程と、前記半導体基体の上面側を覆うように有機保護膜を形成する有機保護膜形成工程と、前記有機保護膜の熱硬化処理を行う熱硬化工程と、前記有機保護膜を、前記外周側開口部と前記無機保護膜における少なくとも外周側側壁とを覆うように、かつ、前記電極膜と重ならないようにパターンニングする有機保護膜パターンニング工程とをこの順序で含むことを特徴とする。
このため、本発明の他の半導体装置の製造方法によれば、無機保護膜における少なくとも外周側側壁を覆うように有機保護膜を形成することが可能になるため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
また、本発明の他の半導体装置の製造方法によれば、電極膜と重ならないように有機保護膜を形成することが可能になるため、従来の他のショットキバリアダイオード901の場合とは異なり、有機保護膜の熱硬化工程において有機保護膜における電極膜と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなる。その結果、これに起因して無機保護膜の上面と有機保護膜との接合面で接合力が低下したり、無機保護膜の外周側側壁と有機保護膜との接合面で接合力が低下したりするという事態が発生しなくなり、無機保護膜の外周側側壁と有機保護膜との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
このため、本発明の他の半導体装置の製造方法は、従来の他のショットキバリアダイオード901の場合よりも高い耐湿性を実現することが可能な半導体装置を製造することができる。
さらにまた、本発明の他の半導体装置の製造方法によれば、電極膜と重ならないように有機保護膜を形成することが可能になるため、ろう付け材(はんだ)が有機保護膜に接触することが抑制される。
このため、本発明の他の半導体装置の製造方法は、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することが可能な半導体装置を製造することのできる半導体基体の製造方法となる。
なお、本発明の他の半導体装置の製造方法においては、熱硬化工程においては、電極膜の全面が有機保護膜に覆われているため、酸素濃度が5%以下の条件で有機保護膜の熱硬化処理を行う必要もない。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。
[実施形態1]
図1は、実施形態1に係る半導体装置1を説明するために示す図である。図1(a)は半導体装置1の断面図であり、図1(b)は半導体装置1の上面図である。なお、図1(b)においては、p+型ガードリング層16及びn++型チャネルストッパ層18の図示を省略している。
図2は、熱硬化工程におけるポリイミド樹脂の収縮の様子を説明するために示す図である。図2(a)は実施形態1に係る半導体装置1の場合を示す図であり、図2(b)は比較例に係る半導体装置1aの場合を示す図である。なお、図2において、破線の矢印はポリイミド樹脂の収縮方向を示し、実線の矢印はポリイミド樹脂に発生する応力の方向を示す。
図3は、実施形態1に係る半導体装置1の要部を示す断面図である。図4は、実施形態1に係る半導体装置1の要部を示す平面図である。図5は、実施形態1に係る半導体装置1を説明するために示す平面図である。図5(a)は実施形態1に係る半導体装置1を含むシリコンウェーハ100を示す平面図であり、図5(b)は図5(a)の符号Aで示す部分を拡大して示す図である。
実施形態1に係る半導体装置1は、ショットキバリアダイオードであって、図1に示すように、n+型シリコン基板12と、n+型シリコン基板12の上面に形成されたn-型エピタキシャル層14(n-型エピタキシャル層14が本発明の半導体基体に該当する。)と、n-型エピタキシャル層14の上面に形成され、内周側開口部及び外周側開口部を有する環状の無機保護膜20と、無機保護膜20の内周側開口部と無機保護膜20における少なくとも内周側側壁とを覆うように形成された電極膜26と、無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように、かつ、電極膜26と重ならないように形成された有機保護膜32とを備えている。
-型エピタキシャル層14の外周側端部にはn++型チャネルストッパ層18が形成され、n++型チャネルストッパ層18の内周側にはp+型ガードリング層16が形成されている。そして、無機保護膜20は、p+型ガードリング層16からn++型チャネルストッパ層18にかけて形成されている。なお、n+型半導体基板12の裏面には、Ti及びNiの積層膜からなる電極膜38(図示せず。)が形成されている。
無機保護膜20は、酸化珪素膜22と酸化珪素膜22上に形成された窒化珪素膜24とから構成された積層膜からなっており、有機保護膜32は、ポリイミドからなっている。
電極膜26は、バリア金属膜28とバリア金属膜28上に形成された他の金属膜30(ともに図示せず。)とから構成された積層膜からなっている。バリア金属膜28としては、例えば、白金を好適に用いることができる。他の金属膜30としては、例えば、ニッケルを好適に用いることができる。
実施形態1に係る半導体装置1は、上記したように、有機保護膜として、無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように、かつ、電極膜26と重ならないように形成された有機保護膜32を備えたことを特徴としている。以下、実施形態1に係る半導体装置1と比較例に係る半導体装置1aとを比較して説明することにより、実施形態1に係る半導体装置1の効果を詳細に説明する。
比較例に係る半導体装置1aは、基本的には実施形態1に係る半導体装置1と同様の構成を有しているが、実施形態1に係る半導体装置1とは、有機保護膜の構成が異なっている。すなわち、比較例に係る半導体装置1aにおいては、図2(b)に示すように、有機保護膜32aは、電極膜26の周辺部分を覆うのに加えて無機保護膜20の全部を覆うように形成されている。なお、有機保護膜32aは、ポリイミドからなっている。
比較例に係る半導体装置1aにおいては、有機保護膜32aを熱硬化させる熱硬化工程におけるポリイミド樹脂の収縮により、有機保護膜32aにおける電極膜26と接する部分で縦方向に沿った大きな応力が発生する。このため、この縦方向に沿った大きな応力に起因して、無機保護膜20の上面と有機保護膜32aとの接合面での接合力が低下するとともに、さらにこれに起因して無機保護膜20の外周側側壁と有機保護膜32aとの接合面での接合力が低下する。これにより、無機保護膜20の外周側側壁と有機保護膜32aとの接合面から水分の攻撃を受け易くなる。
これに対し、実施形態1に係る半導体装置1においては、図2(a)に示すように、有機保護膜として、無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように、かつ、電極膜26と重ならないように形成された有機保護膜32を備えている。
このため、実施形態1に係る半導体装置1によれば、無機保護膜20における少なくとも外周側側壁を覆うように有機保護膜32が形成されているため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
また、実施形態1に係る半導体装置1によれば、電極膜26と重ならないように有機保護膜32が形成されているため、従来の他のショットキバリアダイオード901の場合とは異なり、有機保護膜32における電極膜26と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなる(図2(a)参照。)。その結果、これに起因して無機保護膜20の上面と有機保護膜32との接合面で接合力が低下したり、無機保護膜20の外周側側壁と有機保護膜32との接合面で接合力が低下したりするという事態が発生しなくなり、無機保護膜20の外周側側壁と有機保護膜32との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
このため、実施形態1に係る半導体装置1は、従来の他のショットキバリアダイオード901の場合よりも高い耐湿性を実現することが可能な半導体装置となる。
また、実施形態1に係る半導体装置1によれば、電極膜26と重ならないように有機保護膜32が形成されているため、ろう付け材(はんだ)が有機保護膜32に接触することが抑制される。
このため、実施形態1に係る半導体装置1は、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することが可能な半導体装置となる。
また、実施形態1に係る半導体装置1においては、上記したように、無機保護膜20は、酸化珪素膜22と酸化珪素膜22上に形成された窒化珪素膜24とから構成された積層膜からなる。
実施形態1に係る半導体装置1においては、図1(a)に示すように、有機保護膜32が電極膜26と重ならないように形成されているため、無機保護膜20の上面のうち電極膜26及び有機保護膜32のいずれによっても覆われていない領域が存在する。しかしながら、上記のように構成することにより、無機保護膜20の上面のうち電極膜26及び有機保護膜32のいずれによっても覆われていない領域においては、耐湿性の高い窒化珪素膜24が外部に露出することになるため、耐湿性が低下することもない。
実施形態1に係る半導体装置1においては、電極膜26と有機保護膜32とは、10μmの間隔で離隔して形成されている(図3の符号D1参照。)。
このため、実施形態1に係る半導体装置1によれば、有機保護膜32を形成する際に用いるフォト工程におけるマスクずれに起因して有機保護膜32が電極膜26と重なるように形成されてしまうという事態の発生を防止することができる。また、必要以上に大きな無機保護膜20を形成する必要も生じなくなる。
実施形態1に係る半導体装置1においては、有機保護膜32は、n-型エピタキシャル層14の外周端部から20μmの領域を除く領域に形成されている(図3の符号D2及び図4の符号D2参照。)。
このため、実施形態1に係る半導体装置1によれば、1枚のシリコンウェーハ100から多数個の半導体装置(チップ)をダイシングにより切り出す際に有機保護膜32を傷つけることがなくなるため、これに起因して無機保護膜20の外周側側壁と有機保護膜32との接合面で接合力が低下してしまうという事態が発生しなくなる。これにより、無機保護膜20の外周側側壁と有機保護膜32との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる(シリコンウェーハ100については図5参照。)。
この場合、半導体装置1が外周部分にダイシング領域におけるきりしろ部分を含む半導体装置である場合には、有機保護膜32は、ダイシング領域におけるきりしろ部分から20μmの領域を除く領域に形成されていることが好ましい。
実施形態1に係る半導体装置1においては、図1(b)に示すように、有機保護膜32は、上面から見て屈曲している部分が曲線部からなっている。
このため、ダイシングの際などに、上面から見て屈曲している部分から有機保護膜32が剥がれ易くなるということがなくなるため、これに起因して無機保護膜20の外周側側壁と有機保護膜32との接合面で接合力が低下してしまうという事態が発生しなくなる。これにより、無機保護膜20の外周側側壁と有機保護膜32との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
実施形態1に係る半導体装置1においては、曲線部は、100μmの曲率半径を有している(図4の符号R参照。)。
このため、実施形態1に係る半導体装置1によれば、この部分から有機保護膜32が剥がれ易くなるということを十分に抑制することができる。また、必要以上に大きな有機保護膜32を形成する必要も生じなくなる。
実施形態1に係る半導体装置1においては、上記したように、有機保護膜32はポリイミドからなるため、絶縁性、耐熱性、耐湿性など保護膜として必要な特性を有する有機保護膜を構成することができる。
実施形態1に係る半導体装置1においては、上記したように、電極膜26は、バリア金属膜28としての白金とバリア金属膜28上に形成された他の金属膜30としてのニッケルとから構成された積層膜からなっている。すなわち、電極膜26における最表層は、はんだによるろう付けが可能である材料を用いているため、良好なろう付けを行うことが可能な半導体装置を構成することができる。
実施形態1に係る半導体装置1においては、上記したように、電極膜26は、バリア金属膜28とバリア金属膜28上に形成された他の金属膜30とから構成された積層膜からなっている。このため、実施形態1に係る半導体装置1によれば、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができるショットキバリアダイオードを構成することが可能になる。また、外部引出し電極の材料とは独立にバリアハイトの高さを調節することが可能になるため、適切なバリアハイトを有するショットキバリアダイオードを構成することが可能になる。
実施形態1に係る半導体装置1においては、n-型エピタキシャル層14の外周側端部にはn++型チャネルストッパ層18が形成され、n++型チャネルストッパ層18の内周側にはp+型ガードリング層16が形成されている。そして、無機保護膜20は、p+型ガードリング層16からn++型チャネルストッパ層18にかけて形成されている。
このため、実施形態1に係る半導体装置1によれば、逆方向特性に優れ、信頼性にも優れたショットキバリアダイオードを構成することが可能になる。
[試験例1]
図6は、試験例で用いる半導体装置の構造を示す図である。図6(a)は実施例1に係る半導体装置1の構造を示す図であり、図6(b)は比較例1に係る半導体装置1bの構造を示す図であり、図6(c)は比較例2に係る半導体装置1cの構造を示す図であり、図6(d)は比較例3に係る半導体装置1dの構造を示す図である。
試験例1においては、PCT試験(プレッシャークッカーテスト)を行うことにより、実施例1に係る半導体装置1、比較例1に係る半導体装置1a、比較例2に係る半導体装置1b及び比較例3に係る半導体装置1cの耐湿性を評価した。
実施例1に係る半導体装置1は、図6(a)に示すように、実施形態1に係る半導体装置1と同様の構造を有する半導体装置である。
比較例1に係る半導体装置1bは、図6(b)に示すように、従来のショットキバリアダイオード801の場合と同様に、有機保護膜32bが無機保護膜20の外周側側壁を覆わないように形成された構造を有する半導体装置である。
比較例2に係る半導体装置1cは、図6(c)に示すように、従来の他のショットキバリアダイオード901の場合と同様に、有機保護膜32cが電極膜26の周辺部分及び無機保護膜20の全部を覆うように形成された構造を有する半導体装置である。
比較例3に係る半導体装置1dは、図6(d)に示すように、比較例2に係る半導体装置1cと同様の構造を有するが、有機保護膜32dが、比較例2に係る半導体装置1cにおける有機保護膜32cよりも、電極膜26の内周側まで覆うように形成された構造を有する半導体装置である。
なお、これらの図においても、図1の場合と同様に、n+型半導体基板12の裏面に形成された電極膜38は、図示を省略してある。
PCT試験は、蒸気加圧試験装置(株式会社平山製作所)を用いて、121℃、100%RH、2気圧の条件で、120h試験を行った後、不良判定を行うことにより行った。不良判定は、逆方向に150Vの電圧を印加し、そのときの逆方向漏れ電流(IR)が50μAより大きいものを不良と判定することにより行った。
PCT試験の結果を以下の表1に示す。
表1からも明らかなように、実施例1に係る半導体装置1は、比較例1に係る半導体装置1b、比較例2に係る半導体装置1c及び比較例3に係る半導体装置1dのいずれと比較しても優れた耐湿性を有することが確認できた。
[実施形態2]
図7は、実施形態2に係る半導体装置2の断面図である。なお、図7において、図1と同一の部材については同一の符号を付し、詳細な説明は省略する。また、図7においても、図1の場合と同様に、n+型半導体基板12の裏面に形成された電極膜38は、図示を省略してある。
実施形態2に係る半導体装置2は、図7に示すように、基本的には、実施形態1に係る半導体装置1とよく似た構造を有しているが、無機保護膜20の上面に等電位リング(EQR)36を介して有機保護膜32が形成されている点で、実施形態1に係る半導体装置1とは異なっている。
このように、実施形態2に係る半導体装置2は、無機保護膜20の上面に等電位リング36を介して有機保護膜32が形成されている点で、実施形態1に係る半導体装置1とは異なっているが、等電位リング36が無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように形成されており、さらに有機保護膜32が電極膜26と重ならないように形成されているため、実施形態1に係る半導体装置1の場合と同様に、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができる半導体装置となる。
また、実施形態2に係る半導体装置2においては、図7に示すように、有機保護膜32によって等電位リング36が覆われているため、ろう付け材(はんだ34)が等電位リング36に接合してしまうのを抑制することができ、結果として、電極膜26と等電位リング36とがろう付け材(はんだ34)でブリッジしショート状態になってしまうのを防止することができる。
なお、実施形態2に係る半導体装置2は、この他の点では、実施形態1に係る半導体装置1と同様の構成を有しているため、実施形態1に係る半導体装置1が有する効果のうち該当する効果を有する。
[実施形態3]
図8は、実施形態3に係る半導体装置3の断面図である。なお、図8において、図1と同一の部材については同一の符号を付し、詳細な説明は省略する。また、図8においても、図1の場合と同様に、n+型半導体基板12の裏面に形成された電極膜38は、図示を省略してある。
実施形態3に係る半導体装置3は、図8に示すように、基本的には、実施形態2に係る半導体装置2とよく似た構造を有しているが、p+層40と電極膜42とからなるpn接合を含むpn接合ダイオードである点で、実施形態2に係る半導体装置2とは異なっている。
このように、実施形態3に係る半導体装置3は、p+層40と電極膜42とからなるpn接合を含むpn接合ダイオードである点で、実施形態2に係る半導体装置2とは異なっているが、等電位リング36が無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように形成されており、さらに有機保護膜32が電極膜26と重ならないように形成されているため、実施形態2に係る半導体装置2の場合と同様に、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができるな半導体装置となる。
なお、実施形態3に係る半導体装置3は、この他の点では、実施形態2に係る半導体装置2と同様の構成を有しているため、実施形態2に係る半導体装置2が有する効果のうち該当する効果を有する。
[実施形態4]
図9は、実施形態4に係る半導体装置4の上面図である。
実施形態4に係る半導体装置4は、パワーMOSFETであって、図9に示すように、上面に、ソース電極膜26A及びゲート電極膜26Bが形成されている。
実施形態4に係る半導体装置4においては、ソース電極膜26A及びゲート電極膜26Bの外周部に対応する領域にまず無機保護膜20A,20B(図示せず。)を形成し、無機保護膜20A,20Bの内周側開口部と無機保護膜20A,20Bの内周側側壁とを覆うようにそれぞれソース電極膜26A及びゲート電極膜26Bを形成し、ソース電極膜26A及びゲート電極膜26Bと重ならないように、有機保護膜32を形成することとしている。
このため、実施形態4に係る半導体装置4によれば、実施形態1に係る半導体装置1の場合と同様に、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができる半導体装置(この場合、パワーMOSFET。)を構成することが可能になる。
[実施形態5]
図10は、実施形態5に係る半導体装置5の上面図である。
実施形態5に係る半導体装置5は、IGBTであって、図10に示すように、上面に、エミッタ電極膜26C及びゲート電極膜26Dが形成されている。
実施形態5に係る半導体装置5においては、エミッタ電極膜26C及びゲート電極膜26Dの外周部に対応する領域にまず無機保護膜20C,20D(図示せず。)を形成し、無機保護膜20C,20Dの内周側開口部と無機保護膜20C,20Dの内周側側壁とを覆うようにそれぞれエミッタ電極膜26C及びゲート電極膜26Dを形成し、エミッタ電極膜26C及びゲート電極膜26Dと重ならないように、有機保護膜32を形成することとしている。
このため、実施形態5に係る半導体装置5によれば、実施形態1に係る半導体装置1の場合と同様に、高い耐湿性を有するとともに、ろう付けの際に有機保護膜が電極膜から剥がれてしまうのを抑制することができる半導体装置(この場合、IGBT。)を構成することが可能になる。
[実施形態6]
図11及び図12は、実施形態6に係る半導体装置の製造方法を説明するために示す図である。図11(a)〜図11(c)及び図12(d)〜図12(f)は実施形態6に係る半導体装置の製造方法における各工程図である。
実施形態6に係る半導体装置の製造方法は、実施形態1に係る半導体装置1を製造するための半導体装置の製造方法であって、以下の(a)工程〜(g)工程を含む。以下、工程毎に説明する。
(a)p+型ガードリング層及びn++型チャネルストッパ層の形成工程
+型シリコン基板12の上面に形成されたn-型エピタキシャル層14の表面に、p+型ガードリング層16及びn++型チャネルストッパ層18を形成する(図11(a)参照。)。このとき、n-型エピタキシャル層14の上面には、酸化珪素膜22が形成されている。
(b)無機保護膜形成工程
次に、酸化珪素膜22の上面に窒化珪素膜24を形成し、その後必要なパターンニングを行って、n-型エピタキシャル層14の表面に、内周側開口部及び外周側開口部を有する環状の無機保護膜20を形成する(図11(b)参照。)。このとき、無機保護膜20は、酸化珪素膜22と酸化珪素膜22上に形成された窒化珪素膜24とから構成された積層膜となっている。
(c)電極膜形成工程
次に、n-型エピタキシャル層14の上面に、無機保護膜20の内周側開口部と無機保護膜20における少なくとも内周側側壁とを覆うように電極膜26を形成する(図11(c)参照。)。電極膜26としては、バリア金属膜28としての白金とバリア金属膜28上に形成された他の金属膜30としてのニッケルとから構成された積層膜を用いる。この場合、他の金属膜30の最表面は、ニッケルである。
(d)有機保護膜塗布工程
次に、n-型エピタキシャル層14の上面側を覆うように有機保護膜32を塗布する(図12(d)参照。)。
(e)有機保護膜パターンニング工程
次に、無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように、かつ、電極膜26と重ならないように、有機保護壁膜32をパターンニングする(図12(e)参照。)。
(f)熱硬化工程
次に、電極膜26を構成する金属が酸化されない酸素濃度(0.1%)で有機保護膜32の熱硬化処理を行う(図12(f)参照。)。
(g)裏面の電極膜形成工程
次に、n+型シリコン基板12の裏面に、Ti及びNiの積層膜からなる電極膜38(図示せず。)を形成する。
実施形態6に係る半導体装置の製造方法によれば、以上の工程により、実施形態1に係る半導体装置1を製造することができる。
このため、実施形態6に係る半導体装置の製造方法によれば、無機保護膜20における少なくとも外周側側壁を覆うように有機保護膜32を形成することが可能になるため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
また、実施形態6に係る半導体装置の製造方法によれば、電極膜26と重ならないように有機保護膜32を形成することが可能になるため、従来の他のショットキバリアダイオード901の場合とは異なり、有機保護膜32の熱硬化工程において有機保護膜32における電極膜26と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなる。その結果、これに起因して無機保護膜20の上面と有機保護膜32との接合面で接合力が低下したり、無機保護膜20の外周側側壁と有機保護膜32との接合面で接合力が低下したりするという事態が発生しなくなり、無機保護膜20の外周側側壁と有機保護膜32との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
このため、実施形態6に係る半導体装置の製造方法によれば、従来の他のショットキバリアダイオード901の場合よりも高い耐湿性を実現することが可能な半導体装置を製造することができる。
また、実施形態6に係る半導体装置の製造方法によれば、電極膜26と重ならないように有機保護膜32を形成することが可能になるため、ろう付け材(はんだ)が有機保護膜に接触することが抑制される。
このため、実施形態6に係る半導体装置の製造方法は、ろう付けの際に有機保護膜32が電極膜26から剥がれてしまうのを抑制することが可能な半導体装置を製造することのできる半導体基体の製造方法となる。
なお、実施形態6に係る半導体装置の製造方法においては、熱硬化工程においては、酸素濃度が0.1%の条件で有機保護膜32の熱硬化処理を行うこととしているため、有機保護膜32の熱硬化工程で電極膜26が酸化することもない。
[実施形態7]
図13は、実施形態7に係る半導体装置の製造方法を説明するために示す図である。図13(d)〜図13(f)は実施形態7に係る半導体装置の製造方法における各工程図である。なお、実施形態7に係る半導体装置の製造方法においては、工程の途中までは実施形態5に係る半導体装置の製造方法と同じであるため、図11(a)〜図11(c)を援用して説明することとする。
実施形態7に係る半導体装置の製造方法は、実施形態6に係る半導体装置の場合と同様に、実施形態1に係る半導体装置1を製造するための半導体装置の製造方法であって、以下の(a)工程〜(g)工程を含む。以下、工程毎に説明する。
(a)p+型ガードリング層及びn++型チャネルストッパ層の形成工程
+型シリコン基板12の上面に形成されたn-型エピタキシャル層14の表面に、p+型ガードリング層16及びn++型チャネルストッパ層18を形成する(図11(a)参照。)。このとき、n-型エピタキシャル層14の上面には、酸化珪素膜22が形成されている。
(b)無機保護膜形成工程
次に、酸化珪素膜22の上面に窒化珪素膜24を形成し、その後必要なパターンニングを行って、n-型エピタキシャル層14の表面に、内周側開口部及び外周側開口部を有する環状の無機保護膜20を形成する(図11(b)参照。)。このとき、無機保護膜20は、酸化珪素膜22と酸化珪素膜22上に形成された窒化珪素膜24とから構成された積層膜となっている。
(c)電極膜形成工程
次に、n-型エピタキシャル層14の上面に、無機保護膜20の内周側開口部と無機保護膜20における少なくとも内周側側壁とを覆うように電極膜26を形成する(図11(c)参照。)。電極膜26としては、バリア金属膜28としての白金とバリア金属膜28上に形成された他の金属膜30としてのニッケルとから構成された積層膜を用いる。この場合、他の金属膜30の最表面は、ニッケルである。
(d)有機保護膜塗布工程
次に、n-型エピタキシャル層14の上面側を覆うように有機保護膜32を塗布する(図13(d)参照。)。
(e)熱硬化工程
次に、有機保護膜32の熱硬化処理を行う(図13(e)参照。)。
(f)有機保護膜パターンニング工程
次に、有機保護膜32を、無機保護膜20の外周側開口部と無機保護膜20における少なくとも外周側側壁とを覆うように、かつ、電極膜26と重ならないようにパターンニングする(図13(f)参照。)。
(g)裏面の電極膜形成工程
次に、n+型シリコン基板12の裏面に、Ti及びNiの積層膜からなる電極膜38(図示せず。)を形成する。
実施形態6に係る半導体装置の製造方法によれば、以上の工程により、実施形態1に係る半導体装置1を製造することができる。
このため、実施形態7に係る半導体装置の製造方法によっても、実施形態6に係る半導体装置の製造方法の場合と同様に、無機保護膜20における少なくとも外周側側壁を覆うように有機保護膜32を形成することが可能になるため、従来のショットキバリアダイオード801の場合と比較して高い耐湿性を実現することができる。
また、実施形態7に係る半導体装置の製造方法によれば、実施形態6に係る半導体装置の製造方法の場合と同様に、電極膜26と重ならないように有機保護膜32を形成することが可能になるため、従来の他のショットキバリアダイオード901の場合とは異なり、有機保護膜32の熱硬化工程において有機保護膜32における電極膜26と接する部分で縦方向に沿った大きな応力が発生するという事態が発生しなくなる。その結果、これに起因して無機保護膜20の上面と有機保護膜32との接合面で接合力が低下したり、無機保護膜20の外周側側壁と有機保護膜32との接合面で接合力が低下したりするという事態が発生しなくなり、無機保護膜20の外周側側壁と有機保護膜32との接合面から水分の攻撃を受け易くなるという事態が発生しなくなる。
このため、実施形態7に係る半導体装置の製造方法によれば、実施形態6に係る半導体装置の製造方法の場合と同様に、従来の他のショットキバリアダイオード901の場合よりも高い耐湿性を実現することが可能な半導体装置を製造することができる。
また、実施形態7に係る半導体装置の製造方法によれば、電極膜26と重ならないように有機保護膜32を形成することが可能になるため、ろう付け材(はんだ)が有機保護膜に接触することが抑制される。
このため、実施形態7に係る半導体装置の製造方法は、ろう付けの際に有機保護膜32が電極膜26から剥がれてしまうのを抑制することが可能な半導体装置を製造することのできる半導体基体の製造方法となる。
なお、実施形態7に係る半導体装置の製造方法においては、熱硬化工程においては、電極膜26の全面が有機保護膜32に覆われているため、酸素濃度が5%以下の条件で有機保護膜32の熱硬化処理を行う必要はない。
以上、本発明の半導体装置及び半導体装置の製造方法を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
(1)上記各実施形態においては、有機保護膜としてポリイミドを用いた例を説明したが、本発明はこれに限定されるものではない。例えば、ポリイミドに代えて、ポリベンゾオキサゾール、ベンゾシクロオレフィンなどを用いることもできる。
(2)上記各実施形態においては、電極膜を構成するバリア金属膜として白金を用いた例を説明したが、本発明はこれに限定されるものではない。例えば、白金に代えて、モリブデン、クロム、チタン、アルミニウム、ニッケル、バナジウム、パラジウムなどを用いることもできる。
(3)上記各実施形態においては、電極膜を構成する他の金属膜として、例えば、はんだによるろう付けが可能な材料として、ニッケルを用いた例を説明したが、本発明はこれに限定されるものではない。例えば、ニッケルに代えて、金を用いることができる。また、ニッケル、金、その他の金属からなる積層膜を用いることもできる。また、ろう付けが可能な材料に代えて、ワイヤボンディングが可能である材料として、アルミニウムなどを用いることもできる。
(4)上記各実施形態においては、酸化珪素膜22よりも高い耐湿性を有する膜としては、窒化珪素膜24を用いた例を説明したが、本発明はこれに限定されるものではない。例えば、窒化珪素膜に代えて、PSGなどを用いることができる。
実施形態1に係る半導体装置1を説明するために示す図である。 熱硬化工程におけるポリイミド樹脂の収縮の様子を説明するために示す図である。 実施形態1に係る半導体装置1の要部を示す断面図である。 実施形態1に係る半導体装置1の要部を示す平面図である。 実施形態1に係る半導体装置1を説明するために示す平面図である。 試験例で用いる半導体装置の構造を示す図である。 実施形態2に係る半導体装置2の断面図である。 実施形態3に係る半導体装置3の断面図である。 実施形態4に係る半導体装置4の上面図である。 実施形態5に係る半導体装置5の上面図である。 実施形態6に係る半導体装置の製造方法を説明するために示す図である。 実施形態6に係る半導体装置の製造方法を説明するために示す図である。 実施形態7に係る半導体装置の製造方法を説明するために示す図である。 従来のショットキバリアダイオード801を説明するために示す図である。 従来の他のショットキバリアダイオード901を説明するために示す図である。
符号の説明
1,2,3,4…半導体装置、12…n+型シリコン基板、14,814…n-型エピタキシャル層、16,816,916…p+型ガードリング層、18,818…n++型チャネルストッパ層、20,820,920…無機保護膜、22,822…酸化珪素膜、24,824…窒化珪素膜、26,38,42,826,926…電極膜、26A…ソース電極膜、26B,26D…ゲート電極膜、26C…エミッタ電極膜、32…有機保護膜、34,834,934…はんだ、36…等電位リング(EQR)、40…p+層、100…シリコンウェーハ、801,901…ショットキバリアダイオード、812,912…n+型半導体基板、830,930…金属電極膜、832,932…ポリイミド膜、914…n型エピタキシャル層、928…バリア金属膜、936…電極端子

Claims (16)

  1. 第1導電型の半導体基体と、
    前記半導体基体の上面に形成され、内周側開口部及び外周側開口部を有し、酸化珪素膜と前記酸化珪素膜上に形成され前記酸化珪素膜よりも高い耐湿性を有する膜とから構成された積層膜からなる無機保護膜と、
    前記内周側開口部と前記無機保護膜における少なくとも内周側側壁とを覆うように形成された電極膜と、
    前記外周側開口部と前記無機保護膜における少なくとも外周側側壁とを覆うように、かつ、前記電極膜と重ならないように形成された有機保護膜とを備えることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記電極膜と前記有機保護膜とは、1μm〜100μmの間隔で離間して形成されていることを特徴とする半導体装置。
  3. 請求項1又は2のいずれかに記載の半導体装置において、
    前記有機保護膜は、前記半導体基体の外周端部から少なくとも1μmの領域を除く領域に形成されていることを特徴とする半導体装置。
  4. 請求項1〜3のいずれかに記載の半導体装置において、
    前記有機保護膜は、上面から見て屈曲している部分が曲線部からなることを特徴とする半導体装置。
  5. 請求項4に記載の半導体装置において、
    前記曲線部は、10μm〜1mmの曲率半径を有することを特徴とする半導体装置。
  6. 請求項1〜5のいずれかに記載の半導体装置において、
    前記有機保護膜は、ポリイミド、ポリベンゾオキサゾール又はベンゾシクロオレフィンからなることを特徴とする半導体装置。
  7. 請求項1〜6のいずれかに記載の半導体装置において、
    前記電極膜における最表層は、ろう付けが可能である材料からなることを特徴とする半導体装置。
  8. 請求項1〜6のいずれかに記載の半導体装置において、
    前記電極膜における最表層は、ワイヤボンディングが可能である材料からなることを特徴とする半導体装置。
  9. 請求項1〜8のいずれかに記載の半導体装置において、
    前記半導体装置は、ショットキバリアダイオードであって、
    前記電極膜は、バリア金属膜と前記バリア金属膜上に形成された他の金属膜とから構成された積層膜からなることを特徴とする半導体装置。
  10. 請求項9に記載の半導体装置において、
    前記半導体基体の外周部に形成された第1導電型のチャネルストッパ層と、
    前記半導体基体における前記チャネルストッパ層の内周側に形成された前記第1導電型とは反対の導電型である第2導電型のガードリング層とをさらに備え、
    前記無機保護膜は、前記ガードリング層から前記チャネルストッパ層にかけて形成されていることを特徴とする半導体装置。
  11. 請求項1〜8のいずれかに記載の半導体装置において、
    前記半導体装置は、pn接合ダイオードであることを特徴とする半導体装置。
  12. 請求項1〜8のいずれかに記載の半導体装置において、
    前記半導体装置は、パワーMOSFETであって、
    前記電極膜は、ソース電極膜及び/又はゲート電極膜であることを特徴とする半導体装置。
  13. 請求項1〜8のいずれかに記載の半導体装置において、
    前記半導体装置は、IGBTであって、
    前記電極膜は、エミッタ電極膜及び/又はゲート電極膜であることを特徴とする半導体装置。
  14. 第1導電型の半導体基体の上面に、内周側開口部及び外周側開口部を有し、酸化珪素膜と前記酸化珪素膜上に形成され前記酸化珪素膜よりも高い耐湿性を有する膜とから構成された積層膜からなる環状の無機保護膜を形成する無機保護膜形成工程と、
    前記半導体基体の上面に、前記内周側開口部と前記無機保護膜における少なくとも内周側側壁とを覆うように電極膜を形成する電極膜形成工程と、
    前記半導体基体の上面側を覆うように有機保護膜を形成する有機保護膜形成工程と、
    前記有機保護膜を、前記外周側開口部と前記無機保護膜における少なくとも外周側側壁とを覆うように、かつ、前記電極膜と重ならないようにパターンニングする有機保護膜パターンニング工程と、
    前記電極膜を構成する金属が酸化されない酸素濃度で前記有機保護膜の熱硬化処理を行う熱硬化工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
  15. 請求項14に記載の半導体装置の製造方法において、
    前記熱硬化工程においては、酸素濃度が5%以下の条件で前記有機保護膜の熱硬化処理を行うことを特徴とする半導体装置の製造方法。
  16. 第1導電型の半導体基体の上面に、内周側開口部及び外周側開口部を有し、酸化珪素膜と前記酸化珪素膜上に形成され前記酸化珪素膜よりも高い耐湿性を有する膜とから構成された積層膜からなる環状の無機保護膜を形成する無機保護膜形成工程と、
    前記半導体基体の上面に、前記内周側開口部と前記無機保護膜における少なくとも内周側側壁とを覆うように電極膜を形成する電極膜形成工程と、
    前記半導体基体の上面側を覆うように有機保護膜を形成する有機保護膜形成工程と、
    前記有機保護膜の熱硬化処理を行う熱硬化工程と、
    前記有機保護膜を、前記外周側開口部と前記無機保護膜における少なくとも外周側側壁とを覆うように、かつ、前記電極膜と重ならないようにパターンニングする有機保護膜パターンニング工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
JP2005289275A 2005-09-30 2005-09-30 半導体装置及び半導体装置の製造方法 Active JP4840849B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005289275A JP4840849B2 (ja) 2005-09-30 2005-09-30 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005289275A JP4840849B2 (ja) 2005-09-30 2005-09-30 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007103524A JP2007103524A (ja) 2007-04-19
JP4840849B2 true JP4840849B2 (ja) 2011-12-21

Family

ID=38030193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005289275A Active JP4840849B2 (ja) 2005-09-30 2005-09-30 半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4840849B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009101668A1 (ja) 2008-02-12 2009-08-20 Mitsubishi Electric Corporation 炭化珪素半導体装置
JP2012248572A (ja) * 2011-05-25 2012-12-13 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
JP6274968B2 (ja) * 2014-05-16 2018-02-07 ローム株式会社 半導体装置
JP6600017B2 (ja) * 2018-01-09 2019-10-30 ローム株式会社 半導体装置
JP7085959B2 (ja) 2018-10-22 2022-06-17 三菱電機株式会社 半導体装置
CN113330579B (zh) 2019-01-29 2024-02-02 三菱电机株式会社 半导体装置以及电力变换装置
JP7113230B2 (ja) * 2019-02-19 2022-08-05 パナソニックIpマネジメント株式会社 半導体素子
JP7401416B2 (ja) 2020-09-11 2023-12-19 株式会社東芝 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079988A (ja) * 2002-06-19 2004-03-11 Toshiba Corp 半導体装置
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device

Also Published As

Publication number Publication date
JP2007103524A (ja) 2007-04-19

Similar Documents

Publication Publication Date Title
JP4840849B2 (ja) 半導体装置及び半導体装置の製造方法
JP6241572B2 (ja) 半導体装置
JP5004800B2 (ja) 炭化ケイ素デバイス用のはんだ付け可能上部金属
US10115798B2 (en) Semiconductor device and method of manufacturing the same
US20080224281A1 (en) Semiconductor device and method of manufacturing same
JPH0955507A (ja) 半導体装置とその製造方法
JP2007142138A (ja) 半導体装置
JP6224292B2 (ja) 半導体装置および半導体モジュール
JP2013239607A (ja) 半導体装置
JP6411258B2 (ja) 半導体装置
JP5943819B2 (ja) 半導体素子、半導体装置
JP2006173437A (ja) 半導体装置
JP6910907B2 (ja) 半導体装置
JP2009267032A (ja) 半導体装置とその製造方法
JP2015015395A (ja) 半導体装置及びその製造方法
CN107430999B (zh) 半导体装置及其制造方法
JP2009081198A (ja) 半導体装置
JP5192163B2 (ja) 半導体装置
US20180114766A1 (en) Method of manufacturing semiconductor device
JPWO2020208706A1 (ja) 半導体装置および半導体モジュール
JP6579653B2 (ja) 半導体装置および半導体装置の製造方法
JP4305354B2 (ja) 半導体装置およびその製造方法
CN111180514B (zh) 半导体装置
JP2010087124A (ja) 絶縁ゲート型半導体装置
JP2005129747A (ja) 絶縁ゲート型バイポーラトランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080318

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20081114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110929

R150 Certificate of patent or registration of utility model

Ref document number: 4840849

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141014

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250