JPH0955507A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

Info

Publication number
JPH0955507A
JPH0955507A JP8133807A JP13380796A JPH0955507A JP H0955507 A JPH0955507 A JP H0955507A JP 8133807 A JP8133807 A JP 8133807A JP 13380796 A JP13380796 A JP 13380796A JP H0955507 A JPH0955507 A JP H0955507A
Authority
JP
Japan
Prior art keywords
region
conductivity type
semiconductor layer
sbd
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8133807A
Other languages
English (en)
Other versions
JP3272242B2 (ja
Inventor
Hiroki Eto
弘樹 江藤
Kazunori Ono
和徳 大野
Takaaki Saito
孝昭 齋藤
Takafumi Tsuchiya
尚文 土屋
Toshisaku Uchiumi
利作 内海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP13380796A priority Critical patent/JP3272242B2/ja
Priority to US08/660,479 priority patent/US5915179A/en
Publication of JPH0955507A publication Critical patent/JPH0955507A/ja
Application granted granted Critical
Publication of JP3272242B2 publication Critical patent/JP3272242B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 パワーＭＯＳＦＥＴ素子内の内蔵ダイオード
に順方向電流が流れスイッチング動作する間での逆回復
時間を短縮する。 【解決手段】 Ｎ−型層２２の表面にベース領域２５、
ソース領域２６、ゲート電極２９を形成してＭＯＳＦＥ
Ｔ素子２３とする。隣接するＮ−型層２２の表面にバリ
アメタル３１をショットキー接触させて電気的に接続す
る。Ｎ−型層２２は３ｘ１０の１６乗以下の不純物濃度
とする。バリアメタル３１を接触させた状態で７００℃
以下の温度での熱処理によりショットキー接合を得る。
ＭＯＳＦＥＴ素子２３においてはオーミック接合を得
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳＦＥＴと
ＳＢＤ素子とを共通の半導体チップ上に集積化した半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】図１２（Ａ）に示す縦型パワーＭＯＳＦ
ＥＴ素子は、Ｎ＋／Ｎ−基板のＮ−層１の表面にＰ型の
ベース領域２を多数形成し、ベース領域２の表面にＮ＋
型のソース領域３を形成し、ベース領域２のチャンネル
部分の上にゲート電極４を配置し、ベース領域２とソー
ス領域３の両方にオーミックコンタクトするソース電極
５を形成した構造を持つものである。このようなパワー
ＭＯＳＦＥＴ素子は、バイポーラ型素子に比較して回路
構成が簡単になる等の優れた特徴を持ち、特にスイッチ
ング用途として多用されている（例えば、特開平７ー１
５００９号）。
【０００３】その用途の一つに、ＤＣーＤＣコンバータ
などのスイッチング素子が挙げられる。この回路は図１
２（Ｂ）に示すように、ＰＮＰトランジスタ７のコレク
タとＮチャンネル型ＭＯＳＦＥＴ８のドレインとを共通
接続し、ＰＮＰトランジスタ７とＮｃｈＭＯＳＦＥＴと
を交互にＯＮ／ＯＦＦ動作させるものである。９はベー
ス領域２とＮ−型層１とのＰＮ接合が不可避的に形成す
る内蔵ダイオードである。このように交互にスイッチン
グ動作させる回路では、、例えば、ＰＮＰトランジスタ
７がＯＦＦの時、電流経路に接続されるコイル（図示し
ない）により、コンデンサ（図示しない）、ＭＯＳＦＥ
Ｔ素子の内蔵ダイオード９というループで電流が流れる
ことから、ＭＯＳＦＥＴ素子８がＯＦＦからＯＮする際
の逆回復時間が問題になる。
【０００４】この逆回復時間は、Ｎ−型層１に蓄積され
たキャリア（電子）が内蔵ダイオード９を介して完全に
放出され内蔵ダイオード９のＰＮ接合が回復するまでの
時間であるが、逆回復時間の間は、ＮｃｈＭＯＳＦＥＴ
のゲートにＯＮ信号が印加されても、ＭＯＳＦＥＴ素子
８がＯＮ動作しない。だから、回路全体のスイッチング
タイムを向上することができないという結果になる。そ
こで、図１２（Ｃ）に示すように、内蔵ダイオードと並
列にショットキーバリアダイオード１０を接続し、ＳＢ
Ｄ１０の順方向電圧ＶFがＰＮダイオードより低いこと
を利用して、ＮｃｈＭＯＳＦＥＴのドレイン電位を速や
かにソース電位に落とすことにより、回路全体のスイッ
チング速度を向上しようとするものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
回路を各々個別素子で構成するには、部品点数が増大し
電子機器の小型化に障害となる。そこでＦＥＴチップと
ＳＢＤチップとを１パッケージに収納することも検討し
たが、別個のウェハーで製造するために各々の良品数な
どの問題があり、また組立工程も煩雑になる問題点があ
った。
【０００６】また、上記の問題点を解決すべくＦＥＴと
ＳＢＤとをディスクリート部品を用いて構成した場合、
両部品を基板上に実装し、両者を接続する導体パターン
が基板上に形成されるために、この導体パターンがノイ
ズ発生源となり周辺回路に悪影響を及ぼす問題点があ
る。そこで本発明は、上記の事情について鑑みてなされ
たもので、縦型パワーＭＯＳＦＥＴ素子に内蔵されるダ
イオードに順方向電流が流れ、上記のＭＯＳＦＥＴ素子
がスイッチング動作する際の逆回復時間を短縮し、しか
も、諸特性の向上した半導体装置を提供することを目的
とするものである。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するため、以下の構成を採用した。即ち、第１にＭＯＳ
ＦＥＴ素子とＳＢＤ素子とを同一基板に１チップ化した
半導体装置提供するものである。第２にＭＯＳＦＥＴ素
子とＳＢＤ素子とを同一基板に１チップ化した際、バリ
アメタルを用いることにより、ＭＯＳＦＥＴ領域ではオ
ーミックコンタクト、ＳＢＤ領域ではショットキーコン
タクトが容易に得られる半導体装置を提供するものであ
る。
【０００８】第３に、ＭＯＳＦＥＴ素子の共通ドレイン
およびＳＢＤ素子のカソードとなるＮ型半導体層の不純
物濃度を、７００℃以下のアニール温度でショットキー
障壁が得られる不純物濃度以下にすることにより、ソー
ス領域からのリンの析出を防止できる半導体装置を提供
するものである。第４に、Ｎ型半導体層の不純物濃度を
ＳＢＤ素子が要求する不純物濃度とし、ＭＯＳＦＥＴ側
にはＮ型半導体層の不純物濃度を増大するＮ型ウェル領
域を形成することにより、ＭＯＳＦＥＴ素子の特性を更
に改善した半導体装置を提供するものである。
【０００９】第５に、Ｎ型半導体層の不純物濃度を３×
１０の１６乗以下の不純物濃度とし、バリアメタルを形
成した状態で７００℃以下の温度でアニールすることに
より、ＭＯＳＦＥＴ素子でのオーミックコンタクトとＳ
ＢＤ素子でのショットキーコンタクトを形成し、且つソ
ース領域からの不純物（リン等）の析出を防止できる製
造方法を提供するものである。
【００１０】第６に、その組立工程において、ＳＢＤ領
域にアノード電極パッドを形成し、ＭＯＳＦＥＴ領域に
ソース電極パッドを形成し、各々から同じ外部接続リー
ドにワイヤボンドすることにより、実質的にソース電極
パッドから複数本分のワイヤをワイヤボンドしたものと
等価にできる半導体装置を提供するものである。本発明
は以下の作用を有する。第１にＭＯＳＦＥＴ素子とＳＢ
Ｄ素子とを１チップ化することにより、煩雑な組立工程
を必要とせず、しかもノイズを励起せずにＭＯＳＦＥＴ
の逆回復時間を短縮することができる。
【００１１】第２に、バリアメタルを用いＭＯＳＦＥＴ
素子にもバリアメタルを介してソース電極をオーミック
コンタクトさせたので、ＳＢＤ素子ではショットキーコ
ンタクトを容易に得ることができ、ＭＯＳＦＥＴ素子で
はコンタクト抵抗を低減しシリコンノジュールの発生を
防止でき、アロイスパイクによる事故を防止できる。第
３に、Ｎ−型層の不純物濃度を比較的低濃度とする事に
より低温で容易にショットキーコンタクトを形成するこ
とが可能になる。
【００１２】第４に、ＭＯＳＦＥＴ素子にＮ型のウェル
領域を形成することにより、Ｎ型層の不純物濃度をＳＢ
Ｄ素子側に設定でき、しかもＭＯＳＦＥＴ素子のオン抵
抗を低減できる。第５に、Ｎ−型層の不純物濃度を低濃
度とし、しかも７００℃以下の温度でショットキー接触
を形成することにより、ソース領域からのリンの析出と
いう不具合を防止できる半導体装置の製造方法を提供す
るものである。
【００１３】第６に、アノード電極パッドを用いてソー
スのワイヤ本数を増大することにより、安全にソースの
電流容量を増大できるものである。
【００１４】
【発明の実施の形態】以下、本発明を図面を参照して詳
細に説明する。図１（Ａ）を参照して、本発明の半導体
装置は、Ｎ＋型基板の上にＮー型エピタキシャル層を形
成したものあるいはＮー型基板にＮ＋型層を拡散により
形成したＮ＋／Ｎー型の半導体基板２１を基体とし、Ｎ
−型層２２の表面にパワーＭＯＳＦＥＴ素子２３とショ
ットキーバリアダイオード素子２４（ＳＢＤ素子と称す
る）とを形成したものである。パワーＭＯＳＦＥＴ素子
２３とショットキバリアダイオード素子２４とを併設す
ることにより、各々所望の電流容量を持つ素子を１チッ
プ化できる。
【００１５】ＭＯＳＦＥＴ素子２３は、Ｎ−型層２２を
共通ドレインとし、Ｎー型層２２の表面にＰ＋型のベー
ス領域２５を複数形成し、ベース領域２５の表面にＮ＋
型のソース領域２６を形成し、ソース領域２６とＮ−型
層２２とに挟まれたベース領域２５のＰ型層をチャンネ
ル領域２７とし、チャンネル領域２７の上にゲート酸化
膜２８を挟んでポリシリコンゲート電極２９を配置し、
ゲート電極２９を被覆するＰＳＧ酸化膜３０に形成した
コンタクトホールを介して、バリアメタル３１とアルミ
電極３２とがベース領域２５とソース領域２６とにオー
ミックコンタクトしている。
【００１６】ＳＢＤ素子２４は、Ｎ−型層２２をカソー
ドとし、Ｎ−型層２２の表面にＰ＋型のガードリング領
域３３を形成し、ガードリング領域３３の上を端とする
酸化膜の開口を介してＮ−型層２２の表面にバリアメタ
ル３１がショットキーコンタクトし、その上にアルミ電
極３２を形成している。アルミ電極３２は、純粋アルミ
またはアルミニウム・シリコン合金が用いられ、ＭＯＳ
ＦＥＴ素子２３では多数のソース領域２６を並列接続す
るソース電極となり、ＳＢＤ素子２４ではアノード電極
となる。
【００１７】図１（Ｂ）はチップ全体の平面図を示す。
詳細には図示していないが、ゲート電極２９は格子型の
パターンを有し、ベース領域２５は前記格子型パターン
の網目の部分に点在する島状のパターンを持つ。反対に
ゲート電極２９が島状、ベース領域２５が格子型のパタ
ーンもある。前記格子型パターンの網目の各々が単位Ｍ
ＯＳセルとなり、該ＭＯＳセルを形成した領域がＭＯＳ
ＦＥＴ領域２３Ｂである。
【００１８】ＳＢＤ素子２４は、ガードリング領域３３
が環状のパターンを具備し、該環状パターンの内側でバ
リアメタル３１がＮ−型層２２表面にショットキー接触
している。該ガードリング領域を含めた領域が、ＳＢＤ
領域２４Ｂである。ＭＯＳＦＥＴ領域２３Ｂ、ＳＢＤ領
域２４Ｂを囲むようにチップ周囲にはＮ＋型のチャンネ
ルストッパ領域３４を形成し、チャンネルストッパ領域
３４はＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４Ｂとの
間にも延在する。間に延在するチャンネルストッパ領域
３４Ｂは、ベース領域２５と、Ｎ−型層２２と、ガード
リング領域３３とで形成する寄生のＰＮＰトランジスタ
の発生を抑制する役割を果たす。
【００１９】ソース領域２６を並列接続するアルミ電極
３２は、最終パッシベーション膜としてのシリコン窒化
膜（図示せず）で被覆され、該シリコン窒化膜に開口を
形成することによってボンディングパッドを形成する。
アルミ電極３２は、ＭＯＳＦＥＴ領域の前記ＭＯＳセル
の上部でソース電極パッド３５を形成する。ポリシリコ
ンゲート電極２９は、ポリシリコン材料をチップ周辺部
分まで延在させ、該延在したポリシリコン材料にアルミ
電極をコンタクトさせることでゲート電極パッド３６を
形成する。ゲート電極パッド３６はソース電極となるア
ルミ電極３２とは電気的に独立し、ポリシリコン層とア
ルミ材料との間にはバリアメタル３１は特に必要ない。
【００２０】バリアメタル３１とアルミ電極３２はチャ
ンネルストッパ領域３４Ｂの上方を横断してＳＢＤ領域
２４Ｂまで延在し、延在したアルミ電極３２はその上の
シリコン窒化膜の一部を開口することによってアノード
電極パッド３７を形成する。チャンネルストッパ領域３
４Ｂ上を延在するアルミ電極３２は、できるだけ電気抵
抗を下げるためおよび後述する熱的結合を強化するため
に、できるだけ幅広い線幅、例えば電極パッド３５、３
７の幅より大きい線幅で延在している。
【００２１】以下は、特に請求項３に対応する説明であ
る。バリアメタル３１は、膜厚数百オングストロームの
チタン（Ｔｉ）層と、その上に形成した膜厚数千オング
ストロームのニッケル（Ｎｉ）層からなり、ニッケルが
ショットキー障壁を形成する金属で、チタンはシリコン
とニッケルとの剥離防止の為に間に介在させている。こ
れらの２種類の金属は、製造工程内におけるショットキ
ー障壁形成用のアニールにより合金化が促され、両者の
境界はあいまいなものとなる。ニッケルはシリコンに対
して０．６４ｅＶの障壁（φＢ）を持つ。ちなみに、チ
タン（Ｔｉ）は０．５ｅＶ、モリブデン（Ｍｏ）は０．
６８ｅＶの障壁（φＢ）を持つので、障壁金属として用
いることも可能ではある。但し、チタンはニッケルに比
べて逆方向電流ＩRが大である欠点を持ち、モリブデン
はニッケルに比べて順方向電圧ＶFが大である欠点を合
わせ持つ。これ以外でニッケルと同程度の障壁（φＢ）
を持ち利用できる金属としては、クロム（Ｃｒ）、バラ
ジウム（Ｖ）が候補として挙げられる。
【００２２】ＳＢＤ領域２４Ｂでショットキー障壁とな
るバリアメタル３１は、ＭＯＳＦＥＴ領域２３Ｂでベー
ス領域２５とソース領域２６とにオーミックコンタクト
する。此のオーミックコンタクトは前記ＳＢＤ素子２４
のショットキー障壁形成用のアニールによって得られ
る。接触するベース領域２５の表面濃度が１０の１８
乗、ソース領域２６の表面濃度が１０の２０乗程度であ
るので、ショットキー接触とは成らずオーミック接触に
なる。
【００２３】また、バリアメタル３１はＭＯＳＦＥＴ素
子２３において、アロイスパイクを防止し、シリコンノ
ジュールの析出を防止するという役割を果たす。ソース
のコンタクトホールの端とソース領域２６のチャンネル
領域２７側の端との設計寸法は、近年の微細化を押し進
めた結果１〜３μ程度と極めて厳しく追い込まれ、ソー
ス領域２６の拡散深さも１．０μ以下まで追い込まれて
いるのが実状である。この様な状態で例えば純粋アルミ
を接触させた場合、アロイスパイクがソース領域２６を
貫通するばかりでなく、環状ソース領域２６のパターン
の一部が途切れるようにその一部を消滅させるような状
態が生じる。一部が消滅すれば、各ＭＯＳセル毎のソー
ス電流値が異なってくるため、セル全体でバランスを崩
して電流集中による耐圧劣化などを招く。アロイスパイ
クの発生が少ないアルミ・シリコン合金ですら、このよ
うな状況が発生しないとする保証はない。
【００２４】一方のシリコンノジュールは、アルミが接
触するコンタクトホール内にＮー型層２２のシリコンが
絶縁物として析出し、コンタクト面積の実行面積を減少
させる現象であるが、パワーＭＯＳＦＥＴはＭＯＳＬＳ
Ｉと比べて大電流を流すので、コンタクトホールの大き
さが５μ×５μ程度のものでも前記シリコンノジュール
の析出によりコンタクト抵抗が各セル毎に大きく異なっ
てしまい、オン抵抗を増大させる他、ＦＥＴ動作状態の
バランスをも崩して同じく耐圧劣化などを招く。バリア
メタル３１を接触させることにより、シリコンが移動で
きないので、シリコンノジュールの析出を防止して、前
記動作状態のアンバランスを防止する。
【００２５】従ってバリアメタル３１を形成することに
よって、アロイスパイクの発生とシリコンノジュールの
析出を防止して、信頼性の高いＭＯＳＦＥＴ素子２３を
構成できるものである。また、バリアメタル３１の上に
は安価な純粋アルミを用いることができるのも利点であ
る。もちろん加工性その他の理由によりアルミニウム・
シリコン合金を用いても良いことは言うまでもない。ア
ロイスパイクとシリコンノジュールの防止が必要ないほ
ど、ＭＯＳセルの設計寸法に余裕があれば、バリアメタ
ル３１は必ずしもソースコンタクトホール内部に形成す
る必要が無い。この場合は、アルミ電極３２がソース領
域２６とベース領域２５の表面に直接オーミックコンタ
クトさせる。
【００２６】以下は、特に請求項４に対応する説明であ
る。ニッケル等の高融点金属がアルミに比べて障壁が高
くショットキー障壁を形成しやすいとはいえ、それはカ
ソードとなるＮー型層２２の不純物濃度とバリアメタル
３１のアニール温度にも左右される。図２は、ニッケル
がショットキー障壁を形成できる、Ｎ型シリコンの不純
物濃度とアニール温度との関係を示す図である。この図
に従えば、Ｎー型層２２の不純物濃度を上げても、アニ
ール温度を上げればショットキー接触が得られることを
示している。ＭＯＳＦＥＴ素子２３におけるＮ−型層２
２は、素子のオン抵抗を決定する重要なファクターであ
り、耐圧にもよるが不純物濃度の高い方がオン抵抗を低
減できる。しかし、バリアメタル３１で絶縁膜上を被覆
する本発明の構造では、高温熱処理を加えることによる
新たな問題点が生じることが本願発明者により明らかに
された。
【００２７】即ち、ＭＯＳＦＥＴ素子２３は、ゲート電
極２９およびその直下のゲート酸化膜２８のゲッタリン
グのために、ゲート電極２９の上をＰＳＧ（リングラ
ス）膜３０で被覆するものであるが、ソース領域２６と
バリアメタル３１のような高融点金属が接触した構造の
場合、高温の熱処理を加えるとソース領域２６の不純物
（リンまたは砒素）がバリアメタル３１との界面に黒い
陰となって析出し、外観不良となるほか、前記黒い陰が
酸化膜パターンの偏光率の差でチップの位置を認識する
自動認識を利用した製造装置において、自動認識ができ
なくなると言う不具合を発生させるのである。
【００２８】アルミが接触している状態ではこの様な析
出は生じない。本願発明者の鋭意研究の結果、前記リン
の析出現象は、７００℃以上の温度で熱処理することに
より多発することが判明した。６００℃であれば完全に
安全圏であり全く発生しない。ここで図２の特性に鑑
み、７００℃以下の熱処理でショットキー接触が可能な
不純物濃度が３×１０の１６乗であるから、Ｎ−型層２
２の不純物濃度を３×１０の１６乗以下の値とすること
により、前記リンの析出現象を防止しつつショットキー
接触を形成することが可能となるのである。
【００２９】アルミ電極３２は、バリアメタル３１の上
に形成されるので別途のアニール工程（３５０〜５５０
℃の熱処理）は不要となる。前記Ｎ−型層２２の不純物
濃度は、ＭＯＳＦＥＴ素子２３にとってはオン抵抗を含
め実現可能な値ではある。即ち本発明は、Ｎ−型層２２
の不純物濃度をＳＢＤ素子２４が要求する不純物濃度に
合わせることでショットキー接触を容易に形成するもの
である。
【００３０】さらに、Ｎ−型層２２の不純物濃度を低下
することは、ＳＢＤ素子２４において、逆方向電圧ＶR
が増大するのでダイオードの逆方向リーク電流を減少で
きるという効果をも併せ持つ。以下は、特に請求項８、
９に対応する説明である。以下に本発明の半導体装置の
製造方法を図３〜図７を用いて詳細に説明する。
【００３１】図３（Ａ）を参照して、例えば２×１０の
１６乗の不純物濃度のＮ−型層２２を持つ基板２１を準
備し、先ずＮ−型層２２表面を熱酸化して酸化膜４０を
形成し、この上にホトレジストマスクを形成し、酸化膜
をパターニングし、ボロンの選択拡散によってＭＯＳＦ
ＥＴ素子２３のＰ＋型ベース領域２５とＳＢＤ素子２４
のガードリング領域３３とを同時に形成する。
【００３２】図３（Ｂ）を参照して、酸化膜４０上にホ
トレジストを形成し、レジストマスクにより酸化膜４０
を選択的に除去してＭＯＳＦＥＴ領域２３Ｂの動作部分
を露出する。この時酸化膜の膜厚を同じにしてコンタク
トホール又は拡散領域の形成を容易にするように、ＳＢ
Ｄ領域２４Ｂのショットキーコンタクト用のコンタクト
ホール部分４１とチャンネルストッパ領域形成用の部分
４２も除去しておくと良い。
【００３３】図３（Ｃ）を参照して、露出したＮ−型層
２２の表面を再度熱酸化して清浄な膜厚数百オングスト
ロームのゲート酸化膜２８を形成する。図４（Ａ）を参
照して、全面に膜厚５０００〜７０００オングストロー
ムのノンドープのポリシリコン層をＣＶＤ法により形成
し、これをパターニングすることによりゲート電極２９
を形成する。
【００３４】図４（Ｂ）を参照して、ＭＯＳＦＥＴ素子
２３の活性部分を除いた領域をホトレジスト膜４３を形
成し、ゲート電極２９をマスクとしてボロンをイオン注
入してベース領域２５のチャンネル領域２７を形成す
る。図４（Ｃ）を参照して、ホトレジスト膜４３を除去
した後、基板全体に非酸化性の雰囲気中での熱処理を加
えることにより、先にイオン注入したボロンの活性化と
チャンネル領域２７の引き延ばし拡散を行う。
【００３５】図５（Ａ）を参照して、ＳＢＤ素子２４の
領域とベース領域２５の中央部分を被覆するホトレジス
ト層４４を形成し、リンまたは砒素をイオン注入するこ
とによりソース領域２６とチャンネルストッパ領域３４
を形成する。図５（Ｂ）を参照して、全面にＣＶＤ法に
よりリンドープのシリコン酸化膜即ちＰＳＧ膜３０を１
μ程度の膜厚で形成する。その後ＰＳＧ膜３０のベーキ
ングを１０００℃、数十分の熱処理で行い、該熱処理で
ソース領域２６およびチャンネルストッパ領域３４のイ
オンの活性化と引き延ばし拡散を行う。
【００３６】図５（Ｃ）を参照して、レジストマスクの
形成とＨＦエッチャントまたはＲＩＥ等の手法により、
ソース電極用のコンタクトホール４５とショットキー接
触用のコンタクトホール４６を形成する。図６（Ａ）を
参照して、全面に膜厚数百オングストロームのチタン層
と膜厚数千オングストロームのニッケル層とを順次スパ
ッタ法により形成し、これをパターニングして少なくと
もコンタクトホール４５、４６を被覆するバリアメタル
３１を形成する。その後、図２に従いショットキー接触
形成用のアニール工程として６００℃、数十分の熱処理
を加えることにより、コンタクトホール４５ではオーミ
ックコンタクト、コンタクトホール４６ではショットキ
ー接触を形成する。このアニール工程で、コンタクトホ
ール４６では図６（Ｂ）に示すようにニッケル層４７が
チタン層４８を突き破り、アロイスパイクのように下地
のＮー型層のシリコンとの合金化が成されると考えられ
る。
【００３７】尚、アニールを経た状態ではチタン層４８
とニッケル層４７との境界は曖昧となり、互いに合金化
していると考えられる。コンタクトホール４５では、下
のソース領域２６が１０の２０乗以上と十分に高い表面
濃度を持つので、良好なオーミック接触が得られ前記ス
パイクのような合金成長もない。図６（Ｃ）を参照し
て、膜厚数μの純粋アルミ又はシリコンが１重量％程度
のアルミニウム・シリコンをスパッタ法によりバリアメ
タル３１の上に形成し、これをＭＯＳセルの並列接続に
必要な、図１（Ｂ）に点線で示したような形状にパター
ニングする。もちろんゲート電極パッド３６の分を含め
てである。
【００３８】図７を参照して、全面に膜厚数μのシリコ
ン窒化膜４９を堆積し、これに電極パッド３６、３７、
３８を形成する開口４９’を形成して、ジャケットコー
ト皮膜とする。これでチップのウェハ工程が終了する。
以上に説明した製造方法に依れば、ベース領域２５とガ
ードリング領域３３を、ソース領域２６とチャンネルス
トッパ領域３４とを各々同じ工程で形成するので、拡散
工程を簡素化できる利点を持つ。ガードリング領域３３
は、ショットキー接合の周辺に形成することにより、Ｎ
−型層２２とによる空乏層が均一な電界を作るような機
能を持つ。そして、ＭＯＳＦＥＴ素子２３のベース領域
２５の拡散深さとＳＢＤ素子２４のガードリング領域３
３の拡散深さとを同じにすることにより、共存させた２
つの素子の耐圧を同じにするという意味がある。
【００３９】また、ＭＯＳＦＥＴ素子２３とＳＢＤ素子
２４との両方にバリアメタル３１を形成し、バリアメタ
ル３１を付着した状態でアニール処理を行ってショット
キー接触とオーミック接触を得るので、その上に形成す
るアルミ電極３２にアニール工程（３５０〜５５０℃）
を加える必要が無い。つまりバリアメタル３１のアニー
ル工程以降は、該アニール工程の温度を超える温度での
熱処理が不要となる。
【００４０】従って前述したようなソース領域２６から
のリンの析出を防止できるほか、工程全体を通して低温
での工程が可能であり、熱履歴が少なくて済むので、ソ
ース領域２６等の再拡散も少なく、これによってＭＯＳ
ＦＥＴ素子２３の更なる微細化が可能になる。以下は、
特に請求項１０に対応する説明である。
【００４１】図８（Ａ）は、上記の半導体装置（チッ
プ）を実装したときの一例を示すものである。５０が半
導体チップ、５１がリードフレームのアイランド、５２
がリードフレームの外部接続リードを各々示す。図１に
図示した半導体装置は、ＭＯＳＦＥＴ素子２３のソース
・ドレイン間にＳＢＤ素子２４が図８（Ｂ）に示すよう
な回路で並列接続されたものとなる。５３はベース領域
２５とＮ−型層２２とが形成する内蔵ダイオードであ
る。半導体チップ５０はＮ＋型層側にドレイン電極が形
成され、アイランド５１の上に半田、銀ペースト等によ
りダイボンドされている。
【００４２】従って放熱板を兼ねるアイランド自体また
はこれに連続するリード５４がドレイン端子でありカソ
ード端子となる。ゲート電極パッド３６とこれに対応す
る外部接続リード５２とがワイヤ５５でワイヤボンドさ
れることにより電気的に接続され、ソース電極パッド３
５とこれに対応する外部接続リード５２Ｓとが同じくワ
イヤ５５Ａでワイヤボンドされ電気的に接続されてい
る。そして、ＳＢＤ領域２４Ｂ上に形成したアノード電
極パッド３７とソース用外部接続リード５２Ｓとが、別
個のワイヤ５５Ｂで更にワイヤボンドされている。尚、
半導体装置としては、この後チップ５０とリード５２の
先端部分を含めた主要部（図示一点鎖線部分）を樹脂封
止し、樹脂の外部に外部接続リード５２の反対側を導出
する。
【００４３】電気的接続の為だけであれば、アルミ電極
３２がソースとアノードとを接続していれば、ソースの
外部接続リード５２Ｓに対するワイヤ５５Ａ、５５Ｂの
うち一方は不要である。しかしながら、ＭＯＳＦＥＴ素
子２３のソースは大電流を要する端子であり、ワイヤの
電気抵抗を下げるために複数本のワイヤで並列にワイヤ
ボンドする場合が多い。ワイヤボンドは超音波ボンディ
ングであり、電極パッドの下部に大きな衝撃を加えるの
で、ＭＯＳセルの上部に形成したソース電極パッド３７
にこの様な衝撃を複数回加えることは、それだけ衝撃に
よるＭＯＳセルの不良（絶縁膜のクラック、ゲートポリ
シリコン又はゲート酸化膜の破壊等）の確率を増大する
ことになる。
【００４４】ソース電極パッド３５の下部にはこのよう
なＭＯＳセルが多数横たわっているのに対し、アノード
電極パッド３７の下はショットキー接触している平坦な
表面であり、Ｎ−型層２２が横たわっているだけなの
で、衝撃による素子破壊はまず無いと考えて良い。図１
（Ｂ）のように、特にパッド３７がショットキー接触面
７０より小さく、しかもショットキー接触面７０の内側
に収納された場合を想定するとよくわかる。そこで、不
良発生確率の少ないアノード電極パッド３７を用いてワ
イヤの本数を増すことにより、ＭＯＳＦＥＴ素子２３で
の不良率を増大することなく、ソースワイヤの電気容量
を増し電気抵抗を低減できるメリットがある。この考え
を発展させると、外部接続リード５２Ｓとソースとのワ
イヤボンドをアノード電極パッド３７にワイヤボンドし
たワイヤ５５Ｂで代用し、ソース電極パッド３５にはワ
イヤボンドしない実施例も容易に類推できる。
【００４５】以上は半導体チップ５０を１個だけ内蔵し
て樹脂モールドする手法を説明している。これをさらに
発展させると、以下の実施例を得ることができる。従来
例で説明した図１２（Ｃ）の回路構成は、ＦＥＴ、ＳＢ
ＤおよびバイポーラトランジスタＴＲを各々１個要する
回路であり、ＦＥＴのドレインとＰＮＰトランジスタの
コレクタとが共通接続である。従って、搭載するパッケ
ージの能力によっては、同じく図８（Ａ）に示すよう
に、半導体チップ５０をダイボンドしたアイランド５１
にトランジスタチップ５６をダイボンドし、チップ５６
のエミッタ電極パッド５７とベースボンディングパッド
５８を各々対応する外部接続リード５２にワイヤボンド
して、チップ５０と共通に樹脂封止して１パッケージ化
することが可能である。これにより部品点数を減らすこ
とができる。
【００４６】尚、トランジスタチップ５６は、コレクタ
となるＰ＋／Ｐ−基板のＰ−層側表面にＮ型のベース領
域を形成し、該ベース領域の表面にＰ＋型のエミッタ領
域を形成し、アルミ電極に各拡散領域に接続する各電極
パッド５７、５８を形成したものである。ＭＯＳＦＥＴ
素子２３とＳＢＤ素子２４とを１チップ化した結果、両
者は個別チップで構成した場合より熱的に強固に連結す
ることになる。この場合の熱伝導は、シリコンの基板２
１、リードフレームのアイランド５１、およびバリアメ
タル３１とアルミ電極３２を介して行われることにな
る。
【００４７】ＳＢＤ素子の順方向立ち上がり電圧ＶF
は、温度に対してー２ｍＶ／℃程度の温度特性を持ち、
高温の方が電圧ＶFが小さい。従って、１チップ化する
ことにより、ＭＯＳＦＥＴ素子２３のＯＮ動作時の発熱
が同一チップに形成されるＳＢＤ素子２４に瞬時に伝導
し、ＳＢＤ素子２４が加熱されるので、ＭＯＳＦＥＴ素
子２３の内蔵ダイオード、及びＳＢＤ素子２４に順方向
電流が流れ、その後にＭＯＳＦＥＴ素子２３をＯＮ動作
させたときであっても、ＳＢＤ素子２４の順方向電圧Ｖ
Fは、上記したように、ＭＯＳＦＥＴ素子２３の発熱に
より、更に低減化されるために、ＭＯＳＦＥＴ素子２３
内部の蓄積キャリアを瞬時に引き抜いて完全遮断化を促
進することになり、ＭＯＳＦＥＴ素子２３の内蔵ダイオ
ードに順方向電流が流れた時であってもＭＯＳＦＥＴ２
３のＯＮ／ＯＦＦを高速にすることができ、回路的に更
なる高速スイッチングが可能となるメリットを有する。
【００４８】また、ＭＯＳＦＥＴ素子２３とＳＢＤ素子
２４とを１チップ化することにより、上記したように、
ＳＢＤ素子２４の順方向電圧ＶFがＭＯＳＦＥＴ素子２
３動作時に更に低減化されるために、例えば、図１２
（Ｃ）に示すＤＣ−ＤＣ回路に用いた場合、ＰＮＰトラ
ンジスタ７がＯＦＦしたときに、コイル（図示しない）
電流は主にＳＢＤ素子２４を介して流れることから、電
流の電力損失の低下を抑制でき効率が向上する。
【００４９】更に、ＭＯＳＦＥＴ素子２３とＳＢＤ素子
２４とを１チップ化することにより、半導体装置のサイ
ズを最小限とすることができ、特に小型化されるセット
に有効である。ところで、ＭＯＳＦＥＴ素子２３とＳＢ
Ｄ素子２４とを１チップ化した際、バリアメタル３１
は、チャンネルストッパ領域３４Ｂの上部を横断する必
要は必ずしも無い。つまりコンタクト部分にさえ位置し
ていればよい。しかし、ニッケルなどのバリアメタルは
アルミに劣らず熱的に良導体であるから、図１（Ａ）に
点線で示したアルミ電極３２のパターンと同様に、チャ
ンネルストッパ領域３４Ｂの上部を横断させることによ
り、熱伝導を行う金属の断面積を増大できるので、前記
ＳＢＤ素子２４の温度特性を利用する点で有利となる。
尚、シリコンは金属に比べて熱伝導率で劣る。
【００５０】さらに、チャンネルストッパ領域３４Ｂの
上を横断するときの線幅にも着目する。つまり線幅が大
きいほど熱伝導の点で有利である。従ってできるだけ大
きな線幅で、例えば電極パッド３５、３７の幅より大き
い線幅で延在させると効果的である。さらにＭＯＳＦＥ
Ｔ素子２３とＳＢＤ素子２４との間隔にも着目する。図
１の構成は、ＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４
Ｂとの間にチャンネルストッパ領域３４Ｂを形成してい
る。この領域はベース領域２５をエミッタ又はコレクタ
の一方、Ｎ−型層２２をベース、ガードリング領域３３
をエミッタ又はコレクタの他方とする寄生ＰＮＰトラン
ジスタの発生を抑制する目的で形成してある。これを換
言すると、チャンネルストッパ領域３４Ｂを配置するこ
とによりＭＯＳＦＥＴ素子２３とＳＢＤ素子２４との間
隔を狭めることができる。距離が近ければ、当然上記の
熱的な結合が強化されるので、より効果的となる。
【００５１】以下は、特に請求項７に対応する説明であ
る。Ｎ−型層２２の３×１０の１６乗以下という値の不
純物濃度は、ＳＢＤ素子２４側の要求で決定したもので
ある。従ってＭＯＳＦＥＴ素子２３側に更に厳しい特
性、つまりＯＮ抵抗を低減したい場合の実施例を以下に
示す。図９を参照して、本実施例はＭＯＳＦＥＴ素子２
３を形成した領域に、選択的にＮ−型のウェル領域６０
を形成したものである。その他の箇所は図１の構成と同
じであるので、同一の符号を付して説明を省略する。
【００５２】Ｎ−ウェル領域６０はＮ−型層２２の不純
物濃度を増大するものである。ＯＮ抵抗を低減するのが
目的であるから、ドレイン電流の通路となるベース領域
２５で囲まれたＮ−型層２２、通常π領域と呼ばれる部
分に少なくとも形成する必要がある。拡散深さは求める
耐圧により左右され、耐圧が低ければ相当深く、例えば
ベース領域２５より深く、さらにはＮ＋型層に到達する
ような深さに形成する。耐圧が高いものであれば、ベー
ス領域２５より浅く形成する。Ｎー型ウェル領域６０の
不純物濃度がＮ−型層２２より大きいので、ドレイン電
流通路となる領域の抵抗成分が減少され、ＭＯＳＦＥＴ
素子２３のＯＮ抵抗を低減できる。他方のＳＢＤ素子２
４にはＮ−型ウェル領域６０を形成しないので、Ｎ−型
層２２の低い不純物濃度によりショットキー接触が容易
に得られる。さらに、Ｎ−型ウェル領域６０を用いるこ
とにより、Ｎ−型層２２の不純物濃度を更に低くするこ
とができるので、ショットキー接触の形成を更に低温で
処理できるものである。尚、ＭＯＳＦＥＴ素子２３側の
支障がなければ、ＭＯＳＦＥＴ素子２３のソースコンタ
クトホールからバリアメタル３１を除去して、アルミ電
極３２で直接オーミック接触をとっても良い。
【００５３】図９の構造は、以下の製造方法により得る
ことができる。図１０（Ａ）を参照して、Ｎ＋／Ｎ−型
構造の基板２１のＮ−型層２２の表面を熱酸化して酸化
膜４０を形成し、その上にホトレジスト層６１を形成
し、これをマスクとしてＭＯＳＦＥＴ素子２３の形成予
定部分にリンをイオン注入してＮ−型ウェル領域６０を
形成する。
【００５４】図１０（Ｂ）を参照して、基板２１全体に
熱処理を加えることにより、Ｎ−型ウェル領域６０を必
要な拡散深さまで引き延ばし拡散する。同時にＮ−型層
２２の表面の熱酸化膜４０を成長させる。図１０（Ｃ）
を参照して、酸化膜４０上にレジストマスクを形成し酸
化膜をエッチングして開口を形成し該開口を通してボロ
ンを選択拡散し、熱拡散することでベース領域２５とガ
ードリング領域３３を形成する。
【００５５】図１０（Ｃ）の工程は図２（Ａ）の工程に
対応する工程であり、以降の工程は図２（Ｂ）から図７
と同じであるので説明を省略する。この様にＮ−型ウェ
ル領域６０を形成することにより、Ｎ−型層２２の不純
物濃度を更に低減でき（例えば、１×１０の１６乗）、
ショットキーコンタクト用のアニール工程を例えば４５
０℃と、更に低温処理することが可能になる。
【００５６】以下は、特に請求項６に対応する説明であ
る。本発明の半導体装置は、一つのチップにＭＯＳＦＥ
Ｔ素子２３とＳＢＤ素子２４とを共存させている。ドレ
インとカソードはＮ−型層２２により接続されて分離不
可能であるが、ソースとアノードはアルミ電極３２によ
り並列接続している。従って、アルミ電極３２のパター
ンを変更するだけで、ソースとアノードとを分離させた
回路構成を容易に達成できる。
【００５７】図１１（Ａ）を参照して、この半導体装置
は、基本的に図１に示した構造と同じ構造を持ち、アル
ミ電極３２（バリアメタル３１を含めて）のパターンを
チャンネルストッパ領域３４Ｂの上部で分断して各々ソ
ース電極３２Ａ、アノード電極３２Ｂとしたものであ
る。その他の組立構造は図８と同じであるから、同一の
符号を付して説明を省略する。
【００５８】図１１（Ｂ）はこれを用いた半波電流共振
回路を示し、点線内が図１１（Ａ）の半導体装置であ
る。コイル負荷Ｌの一端にＳＢＤ素子２４のアノードが
接続され、ＳＢＤ素子２４のカソードがＮ＋／Ｎ−基板
２１とリードフレームのアイランド５１を介してＭＯＳ
ＦＥＴ素子２３のドレインに接続され、ソース接地され
ている。半波電流共振は共振電流の順方向のみを流すだ
けでよく、ＭＯＳＦＥＴ素子２３の内蔵ダイオードを完
全に働かないように、ＳＢＤ素子２４を逆阻止のダイオ
ードとして用いるものである。アルミ電極３２のパター
ン変更だけで、この様な複合素子を簡単に製造すること
ができる。
【００５９】
【発明の効果】以上に説明したように、本発明はＭＯＳ
ＦＥＴ素子２３とＳＢＤ素子２４とを１チップ化できる
ので、電子機器の回路構成を簡素にできる利点を有す
る。ＳＢＤ素子２４はＭＯＳＦＥＴ素子２３と併設した
ので、両者ともに任意の電流容量を得ることができる。
【００６０】バリアメタルをＭＯＳＦＥＴ素子２３にも
設けることにより、オーミック接触金属として用いるほ
かに、アロイスパイク防止とシリコンノジュール防止用
途に用いることができ、ＭＯＳＦＥＴ素子の信頼性を向
上し、素子の微細化を図ることができる。Ｎ−型層の不
純物濃度を比較的低く抑えることにより、ショットキー
コンタクトを低温アニールで容易に得ることができる。
ＳＢＤ素子２４ではリーク電流を低減できる。
【００６１】Ｎ型のウェル領域６０を設けることによ
り、Ｎ−型層２２の不純物濃度を更に下げてショットキ
ー接触を更に低温処理で形成でき、しかもＭＯＳＦＥＴ
素子２３のＯＮ抵抗を低減できる。ベース領域２５とガ
ードリング領域３３の工程を共用することにより、ソー
ス領域２６とチャンネルストッパ領域３４の工程を共用
することにより、工程を簡素化できる。またガードリン
グ領域３３はＳＢＤ素子２４の耐圧をＭＯＳＦＥＴ素子
２３の耐圧に合致させることができる。
【００６２】ＭＯＳＦＥＴ素子２３とＳＢＤ素子２４と
を１チップ化する事により、両者の熱的結合を強化でき
るので、ＳＢＤ素子２４の温度特性を利用して順方向立
ち上がり電圧ＶFを低減でき、高速スイッチング動作実
現することができる。また、この半導体装置をＤＣ−Ｄ
Ｃ回路に用いた場合には、電源効率を向上させる事がで
きる。更に、熱伝導率に優れたバリアメタル３１とアル
ミ電極３２のパターンを工夫することにより、熱的結合
を更に強化できる。チャンネルストッパ領域３４Ｂで両
者の距離を狭めることでも強化できる。
【００６３】バリアメタル３１を付着した状態で低温ア
ニールによりショットキー接触とオーミック接触を形成
することにより、その後に高温熱処理を配置する必要が
ない（アルミのアロイなど）ので、ソース領域２６から
の不純物の析出による不都合を回避できる。バリアメタ
ル３１とアルミ電極３２のパターン変更だけで、ソース
とアノードとが電気的に分離した複合装置を簡単に得る
ことができる。
【００６４】アノード電極パッド３７を利用してワイヤ
ボンドする事により、ソース電極パッド３５に打つワイ
ヤ本数を増やすことなく、ソースの電流容量と電気抵抗
を低減できる。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
【図２】本発明を説明するための図である。
【図３】本発明の製造方法を説明するための断面図であ
る。
【図４】本発明の製造方法を説明するための断面図であ
る。
【図５】本発明の製造方法を説明するための断面図であ
る。
【図６】本発明の製造方法を説明するための断面図であ
る。
【図７】本発明の製造方法を説明するための断面図であ
る。
【図８】本発明の装置を組み立てた状態を示す（Ａ）平
面図、（Ｂ）回路図である。
【図９】本発明の他の実施例を示す断面図である。
【図１０】本発明の他の実施例の製造方法を説明するた
めの断面図である。
【図１１】本発明の他の実施例を説明するための（Ａ）
平面図、（Ｂ）回路図である。
【図１２】従来例を説明するための（Ａ）断面図、
（Ｂ）回路図、（Ｃ）回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 尚文 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 内海 利作 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板と、前記基板上に
    形成されたドレイン領域となる同導電型のエピタキシャ
    ル層と、前記ドレイン領域に規則的に配列された反対導
    電型ボディ領域と、前記ボディ領域内に配置された一導
    電型のソース領域と、前記ソース領域とドレイン領域間
    にチャネルを形成するゲート電極と、前記ソース領域を
    共通接続するソース電極とを備え、前記一導電型のドレ
    イン領域と前記逆導電型のボディ領域間に形成される内
    蔵ダイオードを有し、前記内蔵ダイオードに順方向電流
    が流れた後スイッチング動作する半導体装置であって、
    前記内蔵ダイオードに並列に接続されるショットキーバ
    リアダイオードを同一の前記基板に形成したことを特徴
    とする半導体装置。
  2. 【請求項２】 高濃度層を有する一導電型の半導体層
    と、 前記一導電型の半導体層に形成した、縦型ＭＯＳＦＥＴ
    を形成するためのＦＥＴ領域と、 同じく前記一導電型の半導体層に前記ＦＥＴ領域と隣接
    するように形成した、ショットキーバリアダイオードを
    形成するためのＳＢＤ領域と、 前記ＦＥＴ領域の半導体層の表面に形成した逆導電型の
    ベース領域と、 前記ベース領域の表面に形成した一導電型のソース領域
    と、 前記ベース領域のチャンネル部分の上に絶縁膜を介して
    配置したゲート電極と、 前記ＦＥＴ領域の表面を被覆する絶縁膜を開口して形成
    したソース電極用のコンタクトホールと、 前記ＳＢＤ領域の表面を被覆する絶縁膜を開口して形成
    したＳＢＤ用のコンタクトホールと、 前記ＳＢＤ用のコンタクトホールを介して前記一導電型
    の半導体層の表面にショットキー接触するバリアメタル
    と、 前記バリアメタルの上を被覆する電極配線と、を具備す
    ることを特徴とする半導体装置。
  3. 【請求項３】 前記バリアメタルは、ニッケル、クロ
    ム、バラジウム、モリブデンのうちいずれかであること
    を特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記バリアメタルは、前記ＦＥＴ領域で
    前記ソース電極用のコンタクトホールを介して前記ベー
    ス領域と前記ソース領域の両方にオーミックコンタクト
    し、その上に前記電極配線が被覆することを特徴とする
    請求項２記載の半導体装置。
  5. 【請求項５】 前記一導電型の半導体層は３×１０の１
    ６乗以下の不純物濃度を有することを特徴とする請求項
    ２記載の半導体装置。
  6. 【請求項６】 前記バリアメタルと前記電極配線とが、
    前記ＦＥＴ領域から前記ＳＢＤ領域まで連続しているこ
    とを特徴とする請求項４記載の半導体装置。
  7. 【請求項７】 前記バリアメタルと前記電極配線とが、
    前記ＦＥＴ領域と前記ＳＢＤ領域とで分離していること
    を特徴とする請求項４記載の半導体装置。
  8. 【請求項８】 ３×１０の１６乗以下の不純物濃度を有
    する一導電型の半導体層と、 前記一導電型の半導体層に形成した、縦型ＭＯＳＦＥＴ
    を形成するためのＦＥＴ領域と、 同じく前記一導電型の半導体層に前記ＦＥＴ領域と隣接
    するように形成した、ショットキーバリアダイオードを
    形成するためのＳＢＤ領域と、 前記ＦＥＴ領域の一導電型の半導体層に形成した、前記
    一導電型半導体層の不純物濃度を増大する、一導電型の
    ウェル領域と、 前記ＦＥＴ領域の一導電型半導体層に形成した逆導電型
    のベース領域と、 前記ベース領域の表面に形成した一導電型のソース領域
    と、 前記ベース領域のチャンネル部分の上に絶縁膜を介して
    配置したゲート電極と、 前記ＦＥＴ領域の表面を被覆する絶縁膜を開口して形成
    したソース電極用のコンタクトホールと、 前記ＳＢＤ領域の表面を被覆する絶縁膜を開口して形成
    したＳＢＤ用のコンタクトホールと、 前記ＳＢＤ用のコンタクトホールを介して前記一導電型
    の半導体層の表面にショットキー接触するバリアメタル
    と、 前記バリアメタルの上を被覆する電極配線と、を具備す
    ることを特徴とする半導体装置。
  9. 【請求項９】 一導電型の半導体層の表面に、逆導電型
    のベース領域を形成する工程と、 前記ベース領域の表面に一導電型のソース領域を形成す
    る工程と、 前記半導体層の上を被覆する絶縁膜に、前記ソース領域
    と前記ベース領域の表面を露出するソース電極用のコン
    タクトホールと、前記一導電型の半導体層の表面を露出
    するＳＢＤ用のコンタクトホールを形成する工程と、 全面にバリアメタルを形成し、パターニングして前記ソ
    ース電極用のコンタクトホールを介して前記ソース領域
    と前記ベース領域との両方に接触するバリアメタル、お
    よび前記ＳＢＤ用のコンタクトホールを介して前記一導
    電型の半導体層に接触するバリアメタルとを形成する工
    程と、 全体に熱処理を加えて、前記ＳＢＤ領域でのバリアメタ
    ルと前記一導電型半導体層とのショットキー接触を形成
    する工程と、 全面にアルミ材料を形成し、パターニングして電極配線
    を形成する工程とを具備することを特徴とする半導体装
    置の製造方法。
  10. 【請求項１０】 ３×１０の１６乗以下の不純物濃度を
    持つ一導電型の半導体層の表面に、逆導電型のベース領
    域を形成する工程と、 前記ベース領域の表面に一導電型のソース領域を形成す
    る工程と、 前記半導体層の上に絶縁膜を形成する工程と、 前記半導体層の上を被覆する絶縁膜に、前記ソース領域
    と前記ベース領域の表面を露出するソース電極用のコン
    タクトホールと、前記一導電型の半導体層の表面を露出
    するＳＢＤ用のコンタクトホールを形成する工程と、 全面にバリアメタルを形成し、パターニングして前記ソ
    ース電極用のコンタクトホールを介して前記ソース領域
    と前記ベース領域との両方に接触するバリアメタル、お
    よび前記ＳＢＤ用のコンタクトホールを介して前記一導
    電型の半導体層に接触するバリアメタルとを形成する工
    程と、 全体に７００℃以下の温度で熱処理を加えて、前記ＳＢ
    Ｄ領域でのバリアメタルと前記一導電型半導体層とのシ
    ョットキー接触を形成する工程と、 全面にアルミ材料を形成し、パターニングして電極配線
    を形成する工程とを具備することを特徴とする半導体装
    置の製造方法。
  11. 【請求項１１】 一導電型の半導体層および前記半導体
    層よりは高い不純物濃度を持つ一導電型の高濃度層とを
    有する半導体チップと、 前記一導電型の半導体層を共通ドレインとして前記半導
    体層の表面に形成した多数のＭＯＳセルからなる縦型Ｍ
    ＯＳＦＥＴ素子と、 前記縦型ＭＯＳＦＥＴ素子に隣接して前記一導電型の半
    導体層をカソードとして前記一導電型の半導体層の表面
    に形成したＳＢＤ素子と、 前記縦型ＭＯＳＦＥＴ素子のソースに接続したソース電
    極と、 前記ソース電極と連続し、前記ＳＢＤ素子のアノードと
    なるアノード電極と、 前記縦型ＭＯＳＦＥＴを形成した領域に形成した外部接
    続用のソース電極パッドと、 前記ＳＢＤ素子を形成した領域に形成した外部接続用の
    アノード電極パッドと、 前記各電極パッドを外部に導出するための複数の外部接
    続リードと、 前記ゲート電極パッドと第１の外部接続リードとを電気
    的に接続する第１の接続手段と、 前記ソース電極パッドと第２の外部接続リードとを電気
    的に接続する第２の接続手段と、 前記アノード電極パッドと前記第２の外部接続リードと
    を電気的に接続する第３の接続手段とを具備することを
    特徴とする半導体装置。
JP13380796A 1995-06-09 1996-05-28 半導体装置 Expired - Fee Related JP3272242B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP13380796A JP3272242B2 (ja) 1995-06-09 1996-05-28 半導体装置
US08/660,479 US5915179A (en) 1995-06-09 1996-06-07 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP14336995 1995-06-09
JP7-143369 1995-06-09
JP13380796A JP3272242B2 (ja) 1995-06-09 1996-05-28 半導体装置

Publications (2)

Publication Number Publication Date
JPH0955507A true JPH0955507A (ja) 1997-02-25
JP3272242B2 JP3272242B2 (ja) 2002-04-08

Family

ID=26468050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13380796A Expired - Fee Related JP3272242B2 (ja) 1995-06-09 1996-05-28 半導体装置

Country Status (2)

Country Link
US (1) US5915179A (ja)
JP (1) JP3272242B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004511910A (ja) * 2000-10-06 2004-04-15 ゼネラル　セミコンダクター，インク． トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP2005294872A (ja) * 2005-07-05 2005-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2006024690A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 電力用半導体装置
US7126169B2 (en) 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
JP2008124511A (ja) * 2008-02-12 2008-05-29 Renesas Technology Corp 半導体装置
US7432579B2 (en) 2003-10-09 2008-10-07 Kabushiki Kaisha Toshiba Semiconductor device with horizontal MOSFET and Schottky barrier diode provided on single substrate
US7476935B2 (en) 2001-11-21 2009-01-13 Fuji Electric Co., Ltd. High power semiconductor device having a schottky barrier diode
JP2011014740A (ja) * 2009-07-02 2011-01-20 Toyota Motor Corp 半導体装置、半導体装置の制御方法、半導体モジュール
JP2022009745A (ja) * 2020-01-10 2022-01-14 株式会社東芝 半導体装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
KR100290903B1 (ko) * 1998-02-25 2001-06-01 김영환 반도체소자 및 이의 제조방법
JP2000188395A (ja) * 1998-12-22 2000-07-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6809348B1 (en) * 1999-10-08 2004-10-26 Denso Corporation Semiconductor device and method for manufacturing the same
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
FR2803094B1 (fr) * 1999-12-22 2003-07-25 St Microelectronics Sa Fabrication de composants unipolaires
JP3350014B2 (ja) * 2000-01-31 2002-11-25 松下電器産業株式会社 半導体装置
US6294445B1 (en) * 2000-02-22 2001-09-25 International Rectifier Corp. Single mask process for manufacture of fast recovery diode
US6690037B1 (en) 2000-08-31 2004-02-10 Agere Systems Inc. Field plated Schottky diode
US6590800B2 (en) * 2001-06-15 2003-07-08 Augustine Wei-Chun Chang Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6979879B1 (en) 2002-01-08 2005-12-27 National Semiconductor Corporation Trim zener using double poly process
US6815797B1 (en) 2002-01-08 2004-11-09 National Semiconductor Corporation Silicide bridged anti-fuse
GB0202437D0 (en) * 2002-02-02 2002-03-20 Koninkl Philips Electronics Nv Cellular mosfet devices and their manufacture
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7394158B2 (en) 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
JP4091595B2 (ja) * 2004-12-09 2008-05-28 株式会社東芝 半導体装置
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US8901699B2 (en) 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
US7751215B2 (en) * 2005-07-08 2010-07-06 Panasonic Corporation Semiconductor device and electric apparatus having a semiconductor layer divided into a plurality of square subregions
EP1909325A4 (en) * 2005-07-25 2009-05-06 Panasonic Corp SEMICONDUCTOR ELEMENT AND ELECTRICAL DEVICE
JP4167294B2 (ja) * 2005-07-26 2008-10-15 松下電器産業株式会社 半導体素子及び電気機器
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7928470B2 (en) * 2005-11-25 2011-04-19 Denso Corporation Semiconductor device having super junction MOS transistor and method for manufacturing the same
US7871912B2 (en) * 2005-12-13 2011-01-18 Versatilis Llc Methods of making semiconductor-based electronic devices by forming freestanding semiconductor structures
US7700471B2 (en) * 2005-12-13 2010-04-20 Versatilis Methods of making semiconductor-based electronic devices on a wire and articles that can be made thereby
US7638416B2 (en) * 2005-12-13 2009-12-29 Versatilis Llc Methods of making semiconductor-based electronic devices on a wire and articles that can be made using such devices
EP2047514A4 (en) * 2006-07-31 2010-12-01 Vishay Siliconix MOLYBDENUM BARRIER METAL FOR SIC SCHOTTKY DIODE AND METHOD FOR MANUFACTURING THE SAME
WO2008022488A1 (fr) * 2006-08-18 2008-02-28 He Jian Technology (Suzhou) Co., Ltd. Diode schottky pour circuit intégré submicronique et son procédé de fabrication
TWI376752B (en) * 2008-04-22 2012-11-11 Pfc Device Co Mos pn junction schottky diode and method for manufacturing the same
JP5612830B2 (ja) * 2009-05-18 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
US8518811B2 (en) * 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
TWI451498B (zh) * 2011-12-28 2014-09-01 Pfc Device Corp 具快速反應速度的金氧半ｐ－ｎ接面二極體及其製作方法
CN103208422B (zh) * 2012-01-11 2015-11-18 节能元件控股有限公司 金属氧化半导体p-n接面二极管及其制作方法
US9548294B2 (en) * 2012-08-09 2017-01-17 Fuji Electric Co., Ltd. Semiconductor device with temperature-detecting diode
CN104247014B (zh) * 2012-08-09 2017-04-12 富士电机株式会社 半导体装置及其制造方法
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
JP6170856B2 (ja) 2014-03-14 2017-07-26 株式会社東芝 半導体装置
CN106688103B (zh) * 2014-10-01 2019-09-20 三菱电机株式会社 半导体装置
US9818875B1 (en) 2016-10-17 2017-11-14 International Business Machines Corporation Approach to minimization of strain loss in strained fin field effect transistors
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US20200020679A1 (en) * 2018-07-10 2020-01-16 Sanken Electric Co., Ltd. Semiconductor Device and Method for Forming the Semiconductor Device
CN113809180B (zh) * 2021-11-19 2022-02-22 陕西亚成微电子股份有限公司 具有温度检测功能的mosfet结构及制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3368124A (en) * 1965-12-09 1968-02-06 Rca Corp Semiconductor devices
US3694719A (en) * 1970-11-27 1972-09-26 Rca Corp Schottky barrier diode
US3737742A (en) * 1971-09-30 1973-06-05 Trw Inc Monolithic bi-polar semiconductor device employing cermet for both schottky barrier and ohmic contact
US3891479A (en) * 1971-10-19 1975-06-24 Motorola Inc Method of making a high current Schottky barrier device
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
DE3576766D1 (de) * 1984-10-26 1990-04-26 Siemens Ag Schottky-kontakt auf einer halbleiteroberflaeche und verfahren zu dessen herstellung.
JPH0693512B2 (ja) * 1986-06-17 1994-11-16 日産自動車株式会社 縦形ｍｏｓｆｅｔ
US4811065A (en) * 1987-06-11 1989-03-07 Siliconix Incorporated Power DMOS transistor with high speed body diode
US4967243A (en) * 1988-07-19 1990-10-30 General Electric Company Power transistor structure with high speed integral antiparallel Schottky diode
US5164802A (en) * 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
JPH0715009A (ja) * 1993-01-14 1995-01-17 Toyota Autom Loom Works Ltd 縦型ｍｏｓ電界効果トランジスタ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004511910A (ja) * 2000-10-06 2004-04-15 ゼネラル　セミコンダクター，インク． トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
US7126169B2 (en) 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
US7476935B2 (en) 2001-11-21 2009-01-13 Fuji Electric Co., Ltd. High power semiconductor device having a schottky barrier diode
US7432579B2 (en) 2003-10-09 2008-10-07 Kabushiki Kaisha Toshiba Semiconductor device with horizontal MOSFET and Schottky barrier diode provided on single substrate
JP2006024690A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 電力用半導体装置
JP2005294872A (ja) * 2005-07-05 2005-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008124511A (ja) * 2008-02-12 2008-05-29 Renesas Technology Corp 半導体装置
JP2011014740A (ja) * 2009-07-02 2011-01-20 Toyota Motor Corp 半導体装置、半導体装置の制御方法、半導体モジュール
JP2022009745A (ja) * 2020-01-10 2022-01-14 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP3272242B2 (ja) 2002-04-08
US5915179A (en) 1999-06-22

Similar Documents

Publication Publication Date Title
JP3272242B2 (ja) 半導体装置
US5578841A (en) Vertical MOSFET device having frontside and backside contacts
US7391093B2 (en) Semiconductor device with a guard-ring structure and a field plate formed of polycrystalline silicon film embedded in an insulating film
US8536042B2 (en) Method of forming a topside contact to a backside terminal of a semiconductor device
JPH07183302A (ja) 金属層の形成及びボンディング方法
JPS6115370A (ja) 半導体装置
JPH11317525A (ja) 半導体素子およびその製造方法
US20120068258A1 (en) Semiconductor device and method for manufacturing same
JP3369391B2 (ja) 誘電体分離型半導体装置
JP3432708B2 (ja) 半導体装置と半導体モジュール
US9093286B2 (en) Monolithic IGBT and diode structure for quai-resonant converters
JPH08274321A (ja) 半導体装置
JPH11243200A (ja) 半導体装置
JPH09181315A (ja) 半導体デバイス
JPH08148675A (ja) 半導体装置
JP3291439B2 (ja) Ｄｃ−ｄｃコンバータ装置
JPH06177242A (ja) 半導体集積回路装置
JP3424553B2 (ja) 横形絶縁ゲート型トランジスタ
JP2010050315A (ja) ショットキーバリアダイオード
US11177360B2 (en) Semiconductor device
JP3604843B2 (ja) Ｄｃ−ｄｃコンバータ装置
JP2022163499A (ja) 半導体装置
JP2010087124A (ja) 絶縁ゲート型半導体装置
JP2974583B2 (ja) 半導体装置およびその製造方法
CN114467165A (zh) 半导体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090125

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090125

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100125

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100125

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110125

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110125

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120125

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130125

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees