JPH11317525A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH11317525A JPH11317525A JP11040384A JP4038499A JPH11317525A JP H11317525 A JPH11317525 A JP H11317525A JP 11040384 A JP11040384 A JP 11040384A JP 4038499 A JP4038499 A JP 4038499A JP H11317525 A JPH11317525 A JP H11317525A
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 チップの背面側へのワイヤ・ボンドを行うこ
となく、チップ外の回路に結合可能とする縦型半導体素
子、およびその製造方法を提供する。 【解決手段】 Ｎ９+基板（１２）およびＮ９-エピタキ
シャル層（１４）を含む半導体ダイ（１１）上に、垂直
拡散ＦＥＴ（１０）を製造する。ＦＥＴ（１０）は、エ
ピタキシャル層（１４）の前面（１５）付近にソース領
域（３６）およびチャネル領域（３８），ならびに基板
（１２）内にドレイン領域を有する。トレンチ（２２）
がエピタキシャル層（１４）を貫通し、基板（１２）に
達する。導電層（２４）がトレンチ（２２）を充填する
ことにより、基板（１２）に電気的に結合された導電性
プラグ（２５）を形成する。導電性プラグ（２５）は、
ＦＥＴ（１０）の上側ドレイン電極を形成する。
となく、チップ外の回路に結合可能とする縦型半導体素
子、およびその製造方法を提供する。 【解決手段】 Ｎ９+基板（１２）およびＮ９-エピタキ
シャル層（１４）を含む半導体ダイ（１１）上に、垂直
拡散ＦＥＴ（１０）を製造する。ＦＥＴ（１０）は、エ
ピタキシャル層（１４）の前面（１５）付近にソース領
域（３６）およびチャネル領域（３８），ならびに基板
（１２）内にドレイン領域を有する。トレンチ（２２）
がエピタキシャル層（１４）を貫通し、基板（１２）に
達する。導電層（２４）がトレンチ（２２）を充填する
ことにより、基板（１２）に電気的に結合された導電性
プラグ（２５）を形成する。導電性プラグ（２５）は、
ＦＥＴ（１０）の上側ドレイン電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子に関し、更に特定すれば、縦型半導体素子に関する
ものである。
素子に関し、更に特定すれば、縦型半導体素子に関する
ものである。
【０００２】
【従来の技術】例えば、垂直拡散電界効果トランジスタ
(vertically diffused field effecttransistor)のよう
な縦型半導体素子は、電子回路内において高電力素子と
して一般的に用いられている。従来の垂直拡散電界効果
トランジスタは、通常、当該トランジスタが作成される
半導体ダイの前面上にそのゲート電極およびソース電極
を有する。このトランジスタのドレイン電極は、典型的
に、ダイの背面上にある。従来より、チップ間またはダ
イ間配線を用いて、トランジスタのドレイン電極を回路
内のその他のエレメントに結合している。チップ間配線
は、背面金属めっきおよび配線接合を必要とするので、
複雑でありしかも費用がかかる。回路の複雑度が増大す
るに連れて、回路内の異なるダイ間の相互接続部も、そ
の数および複雑度が増大する。その結果、チップ間配線
プロセスは増々費用がかかり、増々実施が困難となる。
(vertically diffused field effecttransistor)のよう
な縦型半導体素子は、電子回路内において高電力素子と
して一般的に用いられている。従来の垂直拡散電界効果
トランジスタは、通常、当該トランジスタが作成される
半導体ダイの前面上にそのゲート電極およびソース電極
を有する。このトランジスタのドレイン電極は、典型的
に、ダイの背面上にある。従来より、チップ間またはダ
イ間配線を用いて、トランジスタのドレイン電極を回路
内のその他のエレメントに結合している。チップ間配線
は、背面金属めっきおよび配線接合を必要とするので、
複雑でありしかも費用がかかる。回路の複雑度が増大す
るに連れて、回路内の異なるダイ間の相互接続部も、そ
の数および複雑度が増大する。その結果、チップ間配線
プロセスは増々費用がかかり、増々実施が困難となる。
【０００３】
【発明が解決しようとする課題】したがって、チップの
背面側へのワイヤ・ボンドを行うことなく、素子をチッ
プ外の回路エレメントに結合可能とする、チップ上の縦
型半導体素子、およびこの素子を製造する方法を有する
ことができれば有利であろう。この素子は、簡単で価格
効率が高いパッケージ・プロセスと互換性があることが
望ましい。更に、この素子および素子と回路内の他の回
路エレメント間の相互接続部は、簡単で、信頼性があ
り、しかも価格効率が高いことも望ましい。更に、この
素子を製造する方法が、単純であり、既存の半導体素子
の製造プロセスと互換性があれば更に有利であろう。
背面側へのワイヤ・ボンドを行うことなく、素子をチッ
プ外の回路エレメントに結合可能とする、チップ上の縦
型半導体素子、およびこの素子を製造する方法を有する
ことができれば有利であろう。この素子は、簡単で価格
効率が高いパッケージ・プロセスと互換性があることが
望ましい。更に、この素子および素子と回路内の他の回
路エレメント間の相互接続部は、簡単で、信頼性があ
り、しかも価格効率が高いことも望ましい。更に、この
素子を製造する方法が、単純であり、既存の半導体素子
の製造プロセスと互換性があれば更に有利であろう。
【０００４】
【発明の実施の形態】これより図面を参照しながら、本
発明について説明するが、図面は、図示の簡略化および
明確化のために必ずしも同一の拡縮率で描かれている訳
ではないことは認められよう。また、適切であると見な
される場合には、図面間で参照番号を繰り返し、対応す
るエレメントまたは類似のエレメントを示していること
も理解されよう。
発明について説明するが、図面は、図示の簡略化および
明確化のために必ずしも同一の拡縮率で描かれている訳
ではないことは認められよう。また、適切であると見な
される場合には、図面間で参照番号を繰り返し、対応す
るエレメントまたは類似のエレメントを示していること
も理解されよう。
【０００５】概して言えば、本発明は、半導体素子、お
よびこの半導体素子を半導体ダイ上に製造する方法を提
供する。更に特定すれば、この素子は、ダイ内に導電性
プラグを含む縦型半導体素子である。導電性プラグは、
ダイの背面側付近の領域に、電気的に結合されている。
したがって、従来ダイの背面側に形成されていた縦型半
導体素子の電極は、導電性プラグを介して、半導体ダイ
の前面側に導出されることになる。縦型半導体素子は、
その電極全てがダイの前面上にあるので、ダイの背面側
にワイヤ・ボンドを行うことなく、回路の他のエレメン
トに結合することができる。
よびこの半導体素子を半導体ダイ上に製造する方法を提
供する。更に特定すれば、この素子は、ダイ内に導電性
プラグを含む縦型半導体素子である。導電性プラグは、
ダイの背面側付近の領域に、電気的に結合されている。
したがって、従来ダイの背面側に形成されていた縦型半
導体素子の電極は、導電性プラグを介して、半導体ダイ
の前面側に導出されることになる。縦型半導体素子は、
その電極全てがダイの前面上にあるので、ダイの背面側
にワイヤ・ボンドを行うことなく、回路の他のエレメン
トに結合することができる。
【０００６】本発明による半導体素子１０を、図１に概
略的に示す。一例として、半導体素子１０は、縦型電界
効果トランジスタ（ＦＥＴ）とし、図１は、ＦＥＴ１０
の一部の断面図を示す。縦型ＦＥＴは、例えば、モータ
制御、電源切り替え等のような高電力用途にしばしば用
いられている。例えば、縦型ＦＥＴは、デュアル・ハイ
・サイド・スイッチ(dual high side switch)、Ｈ−ブ
リッジ・スイッチ等として用いることができる。
略的に示す。一例として、半導体素子１０は、縦型電界
効果トランジスタ（ＦＥＴ）とし、図１は、ＦＥＴ１０
の一部の断面図を示す。縦型ＦＥＴは、例えば、モータ
制御、電源切り替え等のような高電力用途にしばしば用
いられている。例えば、縦型ＦＥＴは、デュアル・ハイ
・サイド・スイッチ(dual high side switch)、Ｈ−ブ
リッジ・スイッチ等として用いることができる。
【０００７】ＦＥＴ１０は、半導体ダイ１１上に製造す
る。半導体ダイ１１は、半導体材料の本体、即ち、半導
体基板１２、およびこの基板１２上の半導体層１４を含
む。一例として、半導体基板１２はシリコン基板であ
り、半導体層１４は、エピタキシャル成長させたシリコ
ン層である。エピタキシャル層１４内には、ＦＥＴ１０
のアクティブ領域が形成される。
る。半導体ダイ１１は、半導体材料の本体、即ち、半導
体基板１２、およびこの基板１２上の半導体層１４を含
む。一例として、半導体基板１２はシリコン基板であ
り、半導体層１４は、エピタキシャル成長させたシリコ
ン層である。エピタキシャル層１４内には、ＦＥＴ１０
のアクティブ領域が形成される。
【０００８】基板１２には、例えば、燐イオンまたは砒
素イオンのような、Ｎ導電型のイオンをドープする。高
い導電率即ち低い抵抗率を得るためには、基板１２は、
例えば、約１ｘ１０９19原子／立方センチメートル（原
子／ｃｍ９3）ないし約１ｘ１０９21原子／ｃｍ９3の間
のドーパント濃度のような高いドーパント濃度を有する
ことが好ましい。例えば、基板１２の抵抗率は、約６ミ
リオーム・センチメートル（ｍΩ・ｃｍ）未満であるこ
とが好ましい。例えば、約５ｘ１０９20原子／ｃｍ９3
以上のドーパント濃度という非常に高いドーパント濃度
で燐イオンをドープしたシリコンのことを、赤燐シリコ
ン(red phosphorus silicon)と呼ぶこともある。赤燐シ
リコンの抵抗率は非常に低く、例えば、約１ｍΩ・ｃｍ
という低さである。典型的に、赤燐シリコンの抵抗率
は、従来のＮ９+ドープ・シリコンのそれよりも約２５
％低い。したがって、ＦＥＴ１０の直列抵抗を小さくす
るためには、赤燐シリコンは基板１２には好適な材料で
ある。また、ＦＥＴ１０の直列抵抗は、基板１２の厚さ
にも依存する。一例として、基板１２の厚さは、約２０
０マイクロメートル（μｍ）ないし約８００μｍの間の
範囲である。
素イオンのような、Ｎ導電型のイオンをドープする。高
い導電率即ち低い抵抗率を得るためには、基板１２は、
例えば、約１ｘ１０９19原子／立方センチメートル（原
子／ｃｍ９3）ないし約１ｘ１０９21原子／ｃｍ９3の間
のドーパント濃度のような高いドーパント濃度を有する
ことが好ましい。例えば、基板１２の抵抗率は、約６ミ
リオーム・センチメートル（ｍΩ・ｃｍ）未満であるこ
とが好ましい。例えば、約５ｘ１０９20原子／ｃｍ９3
以上のドーパント濃度という非常に高いドーパント濃度
で燐イオンをドープしたシリコンのことを、赤燐シリコ
ン(red phosphorus silicon)と呼ぶこともある。赤燐シ
リコンの抵抗率は非常に低く、例えば、約１ｍΩ・ｃｍ
という低さである。典型的に、赤燐シリコンの抵抗率
は、従来のＮ９+ドープ・シリコンのそれよりも約２５
％低い。したがって、ＦＥＴ１０の直列抵抗を小さくす
るためには、赤燐シリコンは基板１２には好適な材料で
ある。また、ＦＥＴ１０の直列抵抗は、基板１２の厚さ
にも依存する。一例として、基板１２の厚さは、約２０
０マイクロメートル（μｍ）ないし約８００μｍの間の
範囲である。
【０００９】エピタキシャル層１４にも、例えば、燐イ
オンまたは砒素イオンのような、Ｎ導電型のイオンをド
ープする。エピタキシャル層１４のドーパント濃度は、
基板１２のそれよりも低い。即ち、エピタキシャル層１
４には、Ｎ導電型イオンを低濃度にドープする。例え
ば、エピタキシャル層１４のドーパント濃度は、約１ｘ
１０９16原子／ｃｍ９3ないし約１ｘ１０９18原子／ｃ
ｍ９3の間の範囲であり、エピタキシャル層１４の厚さ
は、約１μｍないし約５μｍの間である。ＦＥＴ１０の
ブレークダウン電圧は、エピタキシャル層１４のドーパ
ント濃度および厚さに依存する。例えば、エピタキシャ
ル層１４の厚さは、ＦＥＴ１０が約３０ボルト（Ｖ）の
ブレークダウン電圧を有するように設計する場合、約３
μｍないし約４μｍの範囲であることが好ましい。エピ
タキシャル層１４は、基板１２とエピタキシャル層１４
との間の界面１６に対向する主面１５を有する。主面１
５のことを、エピタキシャル層１４の前面とも呼ぶこと
にする。
オンまたは砒素イオンのような、Ｎ導電型のイオンをド
ープする。エピタキシャル層１４のドーパント濃度は、
基板１２のそれよりも低い。即ち、エピタキシャル層１
４には、Ｎ導電型イオンを低濃度にドープする。例え
ば、エピタキシャル層１４のドーパント濃度は、約１ｘ
１０９16原子／ｃｍ９3ないし約１ｘ１０９18原子／ｃ
ｍ９3の間の範囲であり、エピタキシャル層１４の厚さ
は、約１μｍないし約５μｍの間である。ＦＥＴ１０の
ブレークダウン電圧は、エピタキシャル層１４のドーパ
ント濃度および厚さに依存する。例えば、エピタキシャ
ル層１４の厚さは、ＦＥＴ１０が約３０ボルト（Ｖ）の
ブレークダウン電圧を有するように設計する場合、約３
μｍないし約４μｍの範囲であることが好ましい。エピ
タキシャル層１４は、基板１２とエピタキシャル層１４
との間の界面１６に対向する主面１５を有する。主面１
５のことを、エピタキシャル層１４の前面とも呼ぶこと
にする。
【００１０】選択酸化（ＬＯＣＯＳ：local oxidation
of silicon）プロセスにおいて、フィールド酸化物領域
１８を主面１５の部分上に配する。フィールド酸化物領
域１８は、ＦＥＴ１０の異なる電極間に分離を与える分
離構造として機能する。オプションとして、フィールド
酸化物領域１８を形成する前にイオン注入を行い、フィ
ールド酸化物領域１８の下に、高濃度ドープ領域（図示
せず）を形成する。この高濃度ドープ領域（図示せず）
は、フィールド酸化物領域１８の下に形成される寄生電
界効果トランジスタの不用意なターン・オンを防止す
る。尚、エピタキシャル層１４上の分離構造は、例え
ば、ポリ・バッファＬＯＣＯＳ(poly-buffered LOCO
S)，ポリ封止ＬＯＣＯＳ(poly-encapsulated LOCOS)等
のような別のプロセスを用いて形成可能であることは理
解されよう。
of silicon）プロセスにおいて、フィールド酸化物領域
１８を主面１５の部分上に配する。フィールド酸化物領
域１８は、ＦＥＴ１０の異なる電極間に分離を与える分
離構造として機能する。オプションとして、フィールド
酸化物領域１８を形成する前にイオン注入を行い、フィ
ールド酸化物領域１８の下に、高濃度ドープ領域（図示
せず）を形成する。この高濃度ドープ領域（図示せず）
は、フィールド酸化物領域１８の下に形成される寄生電
界効果トランジスタの不用意なターン・オンを防止す
る。尚、エピタキシャル層１４上の分離構造は、例え
ば、ポリ・バッファＬＯＣＯＳ(poly-buffered LOCO
S)，ポリ封止ＬＯＣＯＳ(poly-encapsulated LOCOS)等
のような別のプロセスを用いて形成可能であることは理
解されよう。
【００１１】エピタキシャル層１４は、その内部にトレ
ンチ２２が形成されている。トレンチ２２は、主面１５
からエピタキシャル層１４を貫通し、界面１６まで達す
る。あるいは、トレンチ２２は、部分的に基板１２内部
にまで達する。言い換えると、トレンチ２２の底面は、
界面１６上または基板１２内部にある。一例として、ト
レンチ２２は、異方性エッチング・プロセスによって形
成する。導電層２４でトレンチ２２を充填する。導電層
２４に相応しい材料には、アルミニウム、および例え
ば、アルミニウム・シリコン合金，アルミニウム・シリ
コン銅合金，アルミニウム銅合金，アルミニウム・タン
グステン合金等のような、アルミニウムの合金が含まれ
る。したがって、導電層２４のことを時として金属層と
呼ぶこともある。トレンチ２２内に導電層２４を形成す
る技法には、化学蒸着，スパッタリング等が含まれる。
図１は、トレンチ２２の底面および側面上に導電層２４
が形成されている状態を示す。尚、これは本発明の限定
として意図するのではないことを注記しておく。別の実
施例では、導電体が完全にトレンチ２２を充填する。導
電層２４およびトレンチ２２は、主面１５からエピタキ
シャル層１４を貫通し、基板１２と接触する導電性プラ
グ２５を形成する。
ンチ２２が形成されている。トレンチ２２は、主面１５
からエピタキシャル層１４を貫通し、界面１６まで達す
る。あるいは、トレンチ２２は、部分的に基板１２内部
にまで達する。言い換えると、トレンチ２２の底面は、
界面１６上または基板１２内部にある。一例として、ト
レンチ２２は、異方性エッチング・プロセスによって形
成する。導電層２４でトレンチ２２を充填する。導電層
２４に相応しい材料には、アルミニウム、および例え
ば、アルミニウム・シリコン合金，アルミニウム・シリ
コン銅合金，アルミニウム銅合金，アルミニウム・タン
グステン合金等のような、アルミニウムの合金が含まれ
る。したがって、導電層２４のことを時として金属層と
呼ぶこともある。トレンチ２２内に導電層２４を形成す
る技法には、化学蒸着，スパッタリング等が含まれる。
図１は、トレンチ２２の底面および側面上に導電層２４
が形成されている状態を示す。尚、これは本発明の限定
として意図するのではないことを注記しておく。別の実
施例では、導電体が完全にトレンチ２２を充填する。導
電層２４およびトレンチ２２は、主面１５からエピタキ
シャル層１４を貫通し、基板１２と接触する導電性プラ
グ２５を形成する。
【００１２】例えば、硼素イオンのようなＰ導電型イオ
ンをエピタキシャル層１４の一部にドープし、主面１５
からエピタキシャル層１４内部にまで至るＰ導電型のウ
エル３２を形成する。ウエル３２は、ＦＥＴ１０のアク
ティブ領域として機能する。一実施例では、ウエル３２
は、部分的にエピタキシャル層１４内部にまで達する。
即ち、ウエル３２の深さは、エピタキシャル層１４の厚
さよりも小さい。したがって、ウエル３２と基板１２と
の間には、Ｎ導電型イオンで低濃度にドープされたもの
として、領域３３が残っている。別の実施例（図示せ
ず）では、ウエル３２は、エピタキシャル層１４を完全
に貫通して界面１６に到達する。即ち、ウエル３２の深
さは、エピタキシャル層１４の厚さにほぼ等しい。ウエ
ル３２は、イオン注入プロセス，拡散プロセス，または
その組み合わせで形成することができる。好適実施例で
は、ウエル３２の深さは、約０．８μｍないし約１．８
μｍの間である。ＦＥＴ１０が約３０Ｖのブレークダウ
ン電圧を有するように設計する場合、ウエル３２の厚さ
は、約１μｍないし約１．５μｍの間であることが好ま
しい。ウエル３２のドーパント濃度は、約１ｘ１０９16
原子／ｃｍ９3ないし約１ｘ１０９18原子／ｃｍ９3の間
であることが好ましい。ウエル３２は、その比較的低い
ドーパント濃度のために、Ｐ９-ウエルとも呼ぶことに
する。
ンをエピタキシャル層１４の一部にドープし、主面１５
からエピタキシャル層１４内部にまで至るＰ導電型のウ
エル３２を形成する。ウエル３２は、ＦＥＴ１０のアク
ティブ領域として機能する。一実施例では、ウエル３２
は、部分的にエピタキシャル層１４内部にまで達する。
即ち、ウエル３２の深さは、エピタキシャル層１４の厚
さよりも小さい。したがって、ウエル３２と基板１２と
の間には、Ｎ導電型イオンで低濃度にドープされたもの
として、領域３３が残っている。別の実施例（図示せ
ず）では、ウエル３２は、エピタキシャル層１４を完全
に貫通して界面１６に到達する。即ち、ウエル３２の深
さは、エピタキシャル層１４の厚さにほぼ等しい。ウエ
ル３２は、イオン注入プロセス，拡散プロセス，または
その組み合わせで形成することができる。好適実施例で
は、ウエル３２の深さは、約０．８μｍないし約１．８
μｍの間である。ＦＥＴ１０が約３０Ｖのブレークダウ
ン電圧を有するように設計する場合、ウエル３２の厚さ
は、約１μｍないし約１．５μｍの間であることが好ま
しい。ウエル３２のドーパント濃度は、約１ｘ１０９16
原子／ｃｍ９3ないし約１ｘ１０９18原子／ｃｍ９3の間
であることが好ましい。ウエル３２は、その比較的低い
ドーパント濃度のために、Ｐ９-ウエルとも呼ぶことに
する。
【００１３】主面１５に隣接するＰ９-ウエル３２の一
部に追加のＰ導電型イオンを注入することにより、ウエ
ル３２内部にＰ９+ドープ領域３４を形成する。Ｐ９+ド
ープ領域３４のドーパント濃度は、約１ｘ１０９17原子
／ｃｍ９3ないし約１ｘ１０９20原子／ｃｍ９3の間であ
ることが好ましい。Ｐ９+ドープ領域３４の深さは、ウ
エル３２の深さよりも小さい。例えば、Ｐ９+ドープ領
域３４の深さは、約０．２５μｍないし約１μｍの範囲
である。Ｐ９+ドープ領域３４の深さに更に好ましい範
囲は、約０．４μｍないし約０．６μｍの間である。ウ
エル３２と同様、Ｐ９+ドープ領域３４も、イオン注入
プロセス，拡散プロセス，またはその組み合わせで形成
することができる。動作の間、Ｐ９+ドープ流域３４
は、ＦＥＴ１０の本体コンタクト領域として機能する。
部に追加のＰ導電型イオンを注入することにより、ウエ
ル３２内部にＰ９+ドープ領域３４を形成する。Ｐ９+ド
ープ領域３４のドーパント濃度は、約１ｘ１０９17原子
／ｃｍ９3ないし約１ｘ１０９20原子／ｃｍ９3の間であ
ることが好ましい。Ｐ９+ドープ領域３４の深さは、ウ
エル３２の深さよりも小さい。例えば、Ｐ９+ドープ領
域３４の深さは、約０．２５μｍないし約１μｍの範囲
である。Ｐ９+ドープ領域３４の深さに更に好ましい範
囲は、約０．４μｍないし約０．６μｍの間である。ウ
エル３２と同様、Ｐ９+ドープ領域３４も、イオン注入
プロセス，拡散プロセス，またはその組み合わせで形成
することができる。動作の間、Ｐ９+ドープ流域３４
は、ＦＥＴ１０の本体コンタクト領域として機能する。
【００１４】例えば、砒素イオンまたは燐イオンのよう
なＮ導電型イオンを、ウエル３２の一部にドープして、
主面１５に隣接するＮ９+ドープ領域３６を形成する。
好ましくは、Ｎ９+ドープ領域３６は、ウエル３２内に
リングとして形成し、図１は、そのリング構造の断面を
示す。Ｎ９+ドープ領域３６のドーパント濃度は、約１
ｘ１０９19原子／ｃｍ９3ないし約１ｘ１０９21原子／
ｃｍ９3の間であることが好ましい。Ｎ９+ドーパント領
域３６の深さは、ウエル３２の深さよりも小さい。例え
ば、Ｎ９+ドープ領域３６の深さは、約０．２５μｍな
いし約１μｍの間の範囲である。Ｎ９+ドープ領域３６
の深さに更に好ましい範囲は、約０．４μｍないし約
０．６μｍの間である。ウエル３２と同様、Ｎ９+ドー
プ領域３６も、イオン注入プロセス，拡散プロセス，ま
たはその組み合わせで形成することができる。動作の
間、Ｎ９+ドープ領域３６はＦＥＴ１０のソース領域と
して機能する。
なＮ導電型イオンを、ウエル３２の一部にドープして、
主面１５に隣接するＮ９+ドープ領域３６を形成する。
好ましくは、Ｎ９+ドープ領域３６は、ウエル３２内に
リングとして形成し、図１は、そのリング構造の断面を
示す。Ｎ９+ドープ領域３６のドーパント濃度は、約１
ｘ１０９19原子／ｃｍ９3ないし約１ｘ１０９21原子／
ｃｍ９3の間であることが好ましい。Ｎ９+ドーパント領
域３６の深さは、ウエル３２の深さよりも小さい。例え
ば、Ｎ９+ドープ領域３６の深さは、約０．２５μｍな
いし約１μｍの間の範囲である。Ｎ９+ドープ領域３６
の深さに更に好ましい範囲は、約０．４μｍないし約
０．６μｍの間である。ウエル３２と同様、Ｎ９+ドー
プ領域３６も、イオン注入プロセス，拡散プロセス，ま
たはその組み合わせで形成することができる。動作の
間、Ｎ９+ドープ領域３６はＦＥＴ１０のソース領域と
して機能する。
【００１５】エピタキシャル層１４の主面１５上に誘電
体層４２を配する。一例として、誘電体層４２は、二酸
化シリコンの層であり、その厚さは約３０ナノメートル
（ｎｍ）ないし約８０ｎｍの間である。誘電体層４２
は、酸化プロセス，堆積プロセス等によって、主面１５
上に配することができる。例えば、多結晶シリコン層４
４のような導電層を誘電体層４２上に配する。好適実施
例では、ウエル３２の上に位置するポリシリコン層４４
の一部は、その厚さが約４００ｎｍないし約７００ｎｍ
の範囲である。ポリシリコン層４４は、その導電度を高
めるために、ドープすることが好ましい。ポリシリコン
層４４および誘電体層４２にパターニングを施し、ソー
ス領域３６に隣接するウエル３２の部分を覆う。パター
ニングの後、ウエル３２の上に位置するポリシリコン層
４４および誘電体層４２の部分は、ＦＥＴ１０のゲート
構造４５として機能する。ゲート構造４５の下に位置す
るウエル３２の部分は、ＦＥＴ１０のチャネル領域３８
として機能する。
体層４２を配する。一例として、誘電体層４２は、二酸
化シリコンの層であり、その厚さは約３０ナノメートル
（ｎｍ）ないし約８０ｎｍの間である。誘電体層４２
は、酸化プロセス，堆積プロセス等によって、主面１５
上に配することができる。例えば、多結晶シリコン層４
４のような導電層を誘電体層４２上に配する。好適実施
例では、ウエル３２の上に位置するポリシリコン層４４
の一部は、その厚さが約４００ｎｍないし約７００ｎｍ
の範囲である。ポリシリコン層４４は、その導電度を高
めるために、ドープすることが好ましい。ポリシリコン
層４４および誘電体層４２にパターニングを施し、ソー
ス領域３６に隣接するウエル３２の部分を覆う。パター
ニングの後、ウエル３２の上に位置するポリシリコン層
４４および誘電体層４２の部分は、ＦＥＴ１０のゲート
構造４５として機能する。ゲート構造４５の下に位置す
るウエル３２の部分は、ＦＥＴ１０のチャネル領域３８
として機能する。
【００１６】ゲート構造４５上、およびゲート構造４５
に隣接する主面１５の部分上に、誘電体分離層４６を配
する。誘電体分離層４６は、ゲート電極４５周囲にスペ
ーサを形成する。好適実施例では、誘電体分離層４６
は、亜燐酸トリメチルをドープしたテトラエチル・オル
トシリケートで形成する。尚、誘電体分離層４６は、窒
化シリコン，二酸化シリコン等のようなその他の絶縁材
でも形成可能であることを注記しておく。
に隣接する主面１５の部分上に、誘電体分離層４６を配
する。誘電体分離層４６は、ゲート電極４５周囲にスペ
ーサを形成する。好適実施例では、誘電体分離層４６
は、亜燐酸トリメチルをドープしたテトラエチル・オル
トシリケートで形成する。尚、誘電体分離層４６は、窒
化シリコン，二酸化シリコン等のようなその他の絶縁材
でも形成可能であることを注記しておく。
【００１７】エピタキシャル層１４上に、導電性構造４
７，４８を配する。誘電体分離層４６によって、導電構
造４７，４８を互いに分離する。導電性構造４７はポリ
シリコン層４４と接触し、ＦＥＴ１０のゲート電極とし
て機能する。好ましくは、導電性構造４７は、ポリシリ
コン層４４上のリングとして形成し、図１は、このリン
グ構造の断面を示す。導電性構造４８は、ソース領域３
６および本体コンタクト領域３４上に一位置しこれらと
接触する。導電性構造４８は、ＦＥＴ１０のソース電極
として機能する。トレンチ２２内の導電層２４と同様、
ゲート電極４７およびソース電極４８も、例えば、アル
ミニウム，アルミニウム・シリコン合金，アルミニウム
・シリコン銅合金，アルミニウム銅合金，アルミニウム
・タングステン合金等のような、いずれの導電材でも形
成可能である。ゲート電極４７およびソース電極４８を
形成するための技法には、化学蒸着，スパッタリング等
が含まれる。更に、ゲート電極４７およびソース電極４
８の形成は、導電層２４をトレンチ２２内に形成するプ
ロセスと同時に行うことができる。
７，４８を配する。誘電体分離層４６によって、導電構
造４７，４８を互いに分離する。導電性構造４７はポリ
シリコン層４４と接触し、ＦＥＴ１０のゲート電極とし
て機能する。好ましくは、導電性構造４７は、ポリシリ
コン層４４上のリングとして形成し、図１は、このリン
グ構造の断面を示す。導電性構造４８は、ソース領域３
６および本体コンタクト領域３４上に一位置しこれらと
接触する。導電性構造４８は、ＦＥＴ１０のソース電極
として機能する。トレンチ２２内の導電層２４と同様、
ゲート電極４７およびソース電極４８も、例えば、アル
ミニウム，アルミニウム・シリコン合金，アルミニウム
・シリコン銅合金，アルミニウム銅合金，アルミニウム
・タングステン合金等のような、いずれの導電材でも形
成可能である。ゲート電極４７およびソース電極４８を
形成するための技法には、化学蒸着，スパッタリング等
が含まれる。更に、ゲート電極４７およびソース電極４
８の形成は、導電層２４をトレンチ２２内に形成するプ
ロセスと同時に行うことができる。
【００１８】図１は、ソース領域３６および本体コンタ
クト領域３４双方と接触するソース電極４８を示す。し
たがって、ＦＥＴ１０は三端子素子であり、そのソース
バイアスおよび本体バイアスが共に結合されている。
尚、これは本発明の限定ではないことを注記しておく。
別の実施例には、ソース電極４８がソース領域３６のみ
と接触し、エピタキシャル層１４上に別の導電性構造
（図示せず）を形成し、本体コンタクト領域３４と接触
させるものもある。このような別の実施例では、ＦＥＴ
１０は四端子素子となる。
クト領域３４双方と接触するソース電極４８を示す。し
たがって、ＦＥＴ１０は三端子素子であり、そのソース
バイアスおよび本体バイアスが共に結合されている。
尚、これは本発明の限定ではないことを注記しておく。
別の実施例には、ソース電極４８がソース領域３６のみ
と接触し、エピタキシャル層１４上に別の導電性構造
（図示せず）を形成し、本体コンタクト領域３４と接触
させるものもある。このような別の実施例では、ＦＥＴ
１０は四端子素子となる。
【００１９】導電性構造４７，４８を形成した後、エピ
タキシャル層１４上に誘電体層（図１には示さず）を形
成する。これは層間誘電体（ＩＬＤ：interlayer diele
ctric )として作用する。当技術分野では既知の技法を
用いて、ＩＬＤ内にメタライゼーション領域（図１には
示さず）を形成し、ＦＥＴ１０の電極をＩＬＤの上面ま
で導出する。尚、ＩＬＤおよびその中のメタライゼーシ
ョン領域は、ＦＥＴ１０ではオプションであることは理
解されよう。
タキシャル層１４上に誘電体層（図１には示さず）を形
成する。これは層間誘電体（ＩＬＤ：interlayer diele
ctric )として作用する。当技術分野では既知の技法を
用いて、ＩＬＤ内にメタライゼーション領域（図１には
示さず）を形成し、ＦＥＴ１０の電極をＩＬＤの上面ま
で導出する。尚、ＩＬＤおよびその中のメタライゼーシ
ョン領域は、ＦＥＴ１０ではオプションであることは理
解されよう。
【００２０】ＦＥＴ１０では、基板１２はドレイン領域
として機能する。動作の間、ＦＥＴ１０は、電荷キャリ
ア即ち電子がソース領域３６からウエル３２を通過して
基板１２に流れ込むと、電流を導通させる。電荷キャリ
アは、基板１２に到達した後、導電性プラグ２５を介し
てダイ１１から流出する。したがって、導電性プラグ２
５は、ＦＥＴ１０のドレイン電極として機能する。これ
は、電荷キャリアをＦＥＴ１０からダイ１１の上側を通
じて導出するので、導電性プラグ２５のことを、ＦＥＴ
１０の上側ドレイン電極またはアップ・ドレイン電極と
も呼ばれている。また、トレンチ２２のことを、上側ド
レイン・トレンチまたはアップ・ドレイン・トレンチと
も呼ばれている。
として機能する。動作の間、ＦＥＴ１０は、電荷キャリ
ア即ち電子がソース領域３６からウエル３２を通過して
基板１２に流れ込むと、電流を導通させる。電荷キャリ
アは、基板１２に到達した後、導電性プラグ２５を介し
てダイ１１から流出する。したがって、導電性プラグ２
５は、ＦＥＴ１０のドレイン電極として機能する。これ
は、電荷キャリアをＦＥＴ１０からダイ１１の上側を通
じて導出するので、導電性プラグ２５のことを、ＦＥＴ
１０の上側ドレイン電極またはアップ・ドレイン電極と
も呼ばれている。また、トレンチ２２のことを、上側ド
レイン・トレンチまたはアップ・ドレイン・トレンチと
も呼ばれている。
【００２１】エピタキシャル層１４内のＰ９-ウエル３
２と基板１２との間にあるＮ９-ドープ領域３３は、Ｆ
ＥＴ１０の低濃度ドープ・ドレイン拡張領域（ＬＤＤ：
lightly doped drain）として機能する。ＬＤＤ３３
は、ＦＥＴ１０のブレークダウン電圧を効果的に高める
ことができる。本発明によれば、Ｐ９-ウエル３２は、
エピタキシャル層１４の厚さと同等の深さとすることが
できる。言い換えると、ＬＤＤ３３は、ＦＥＴ１０にお
いてはオプション機構である。
２と基板１２との間にあるＮ９-ドープ領域３３は、Ｆ
ＥＴ１０の低濃度ドープ・ドレイン拡張領域（ＬＤＤ：
lightly doped drain）として機能する。ＬＤＤ３３
は、ＦＥＴ１０のブレークダウン電圧を効果的に高める
ことができる。本発明によれば、Ｐ９-ウエル３２は、
エピタキシャル層１４の厚さと同等の深さとすることが
できる。言い換えると、ＬＤＤ３３は、ＦＥＴ１０にお
いてはオプション機構である。
【００２２】尚、図１は、ＦＥＴ１０の一部のみの断面
図であることを注記しておく。多くの従来の電力素子と
同様、ＦＥＴ１０はマルチ・フィンガ構造を有すること
が好ましい。言い換えると、ＦＥＴ１０は、エピタキシ
ャル層１４内に形成された複数のＰ９-ウエル領域を含
むことが好ましく、各Ｐ９-ウエルはウエル３２と同様
の構造を有する。エピタキシャル層１４内に形成された
Ｐ９-ウエルの各々には、Ｐ９+本体接触領域３４と同様
のＰ９+本体接触領域，ソース領域３６と同様のソース
領域，およびチャネル領域３８と同様のチャネル領域が
ある。また、ＦＥＴ１０は、エピタキシャル層１４上に
形成された複数のソース電極を含むことが好ましく、各
ソース電極、例えば、ソース電極４８は、各Ｐ９-ウエ
ル、例えば、ウエル３２の上に位置し、各ソース領域、
例えば、ソース領域３６，および各Ｐ９+本体コンタク
ト領域、例えば、本体コンタクト領域３４と接触する。
複数のゲート構造が、Ｐ９-ウエル内のチャネル領域上
に位置する。各ゲート構造、例えば、ゲート構造４５
は、誘電体層、例えば、誘電体層４２，および導電層、
例えば、ポリシリコン層４４を含み、各Ｐ９-ウエル、
例えば、Ｐ９-ウエル３２内の各チャネル領域、例え
ば、チャネル領域３８の上に位置する。加えて、導電性
プラグ２５もマルチ・フィンガ構造を有することが好ま
しく、図１は、マルチ・フィンガ構造のフィンガ１つの
みについてその断面図を示す。導電性プラグ２５の各フ
ィンガは、対応するＰ９-ウエルに隣接して配すること
が好ましい。
図であることを注記しておく。多くの従来の電力素子と
同様、ＦＥＴ１０はマルチ・フィンガ構造を有すること
が好ましい。言い換えると、ＦＥＴ１０は、エピタキシ
ャル層１４内に形成された複数のＰ９-ウエル領域を含
むことが好ましく、各Ｐ９-ウエルはウエル３２と同様
の構造を有する。エピタキシャル層１４内に形成された
Ｐ９-ウエルの各々には、Ｐ９+本体接触領域３４と同様
のＰ９+本体接触領域，ソース領域３６と同様のソース
領域，およびチャネル領域３８と同様のチャネル領域が
ある。また、ＦＥＴ１０は、エピタキシャル層１４上に
形成された複数のソース電極を含むことが好ましく、各
ソース電極、例えば、ソース電極４８は、各Ｐ９-ウエ
ル、例えば、ウエル３２の上に位置し、各ソース領域、
例えば、ソース領域３６，および各Ｐ９+本体コンタク
ト領域、例えば、本体コンタクト領域３４と接触する。
複数のゲート構造が、Ｐ９-ウエル内のチャネル領域上
に位置する。各ゲート構造、例えば、ゲート構造４５
は、誘電体層、例えば、誘電体層４２，および導電層、
例えば、ポリシリコン層４４を含み、各Ｐ９-ウエル、
例えば、Ｐ９-ウエル３２内の各チャネル領域、例え
ば、チャネル領域３８の上に位置する。加えて、導電性
プラグ２５もマルチ・フィンガ構造を有することが好ま
しく、図１は、マルチ・フィンガ構造のフィンガ１つの
みについてその断面図を示す。導電性プラグ２５の各フ
ィンガは、対応するＰ９-ウエルに隣接して配すること
が好ましい。
【００２３】ＦＥＴ１０は、その全ての電極がダイ１１
の前面側にあるので、ＦＥＴ１０のパッケージ処理は単
純かつ簡単である。加えて、ＦＥＴ１０は、半導体ダイ
１１の背面側にワイヤ・ボンドを行うことなく、他の回
路エレメント（図示せず）に結合することができる。こ
こまでＦＥＴ１０を縦型ｎ−チャネル絶縁ゲートＦＥＴ
として記載してきたが、これは本発明の限定ではないこ
とは理解されよう。本発明の原理は、例えば、垂直拡散
ｐ−チャネル絶縁ゲートＦＥＴ，縦型バイポーラ・トラ
ンジスタ，縦型金属半導体電界効果トランジスタ（ＭＥ
ＳＦＥＴ：metal semiconductor field effect transis
tor），縦型抵抗，コンデンサ等のような、あらゆる種
類の縦型半導体素子の製造にも実施することが可能であ
る。抵抗を形成する場合、エピタキシャル層全体が抵抗
のアクティブ領域として機能することができる。
の前面側にあるので、ＦＥＴ１０のパッケージ処理は単
純かつ簡単である。加えて、ＦＥＴ１０は、半導体ダイ
１１の背面側にワイヤ・ボンドを行うことなく、他の回
路エレメント（図示せず）に結合することができる。こ
こまでＦＥＴ１０を縦型ｎ−チャネル絶縁ゲートＦＥＴ
として記載してきたが、これは本発明の限定ではないこ
とは理解されよう。本発明の原理は、例えば、垂直拡散
ｐ−チャネル絶縁ゲートＦＥＴ，縦型バイポーラ・トラ
ンジスタ，縦型金属半導体電界効果トランジスタ（ＭＥ
ＳＦＥＴ：metal semiconductor field effect transis
tor），縦型抵抗，コンデンサ等のような、あらゆる種
類の縦型半導体素子の製造にも実施することが可能であ
る。抵抗を形成する場合、エピタキシャル層全体が抵抗
のアクティブ領域として機能することができる。
【００２４】図２は、本発明にしたがって、図１に示し
たように半導体ダイ１１上に形成されたＦＥＴ１０を含
む、フリップ・チップ・パッケージ６０の構成図であ
る。更に特定すれば、図２は、フリップ・チップ・パッ
ケージ６０の平面図を示す。一例として、半導体ダイ１
１は、図１に示したウエル３２と同様の２つのＰ９-ウ
エルを有し、図１のトレンチ２２は三フィンガ構造を有
する。通常、ダイ１１の背面側には、パシベーション層
（図示せず）を配する。パシベーション層は、基板１２
の背面側を保護する。
たように半導体ダイ１１上に形成されたＦＥＴ１０を含
む、フリップ・チップ・パッケージ６０の構成図であ
る。更に特定すれば、図２は、フリップ・チップ・パッ
ケージ６０の平面図を示す。一例として、半導体ダイ１
１は、図１に示したウエル３２と同様の２つのＰ９-ウ
エルを有し、図１のトレンチ２２は三フィンガ構造を有
する。通常、ダイ１１の背面側には、パシベーション層
（図示せず）を配する。パシベーション層は、基板１２
の背面側を保護する。
【００２５】一実施例（図２に示す）では、ダイ１１の
前面側をＩＬＤ６１で覆う。導電性構造、例えば、メタ
ライゼーション領域６２，６４，６５，６８，６９をＩ
ＬＤ６１内に形成する。メタライゼーション領域６２
は、図１の導電性プラグ２５の上に位置し、これと電気
的に結合されている。メタライゼーション領域６４，６
５は、ＦＥＴのゲート電極、例えば、図１に示したゲー
ト電極４７を形成する対応する導電性構造の上に位置
し、これと電気的に結合されている。メタライゼーショ
ン領域６８，６９は、ＦＥＴ１０のソース電極、例え
ば、図１に示したソース電極４８を形成する、対応する
導電性構造の上に位置し、これと電気的に結合されてい
る。次に、ダイ１１の前面側を平面化する。メタライゼ
ーション領域６２上に導電性バンプ７２を形成する。こ
れは、フリップ・チップ・パッケージ６０内において、
ＦＥＴ１０のドレイン構造として機能する。メタライゼ
ーション領域６４上に導電性バンプ７４を形成し、メタ
ライゼーション領域６５上に導電性バンプ７５を形成す
る。導電性バンプ７４，７５は、フリップ・チップ・パ
ッケージ６０内において、ＦＥＴ１０のゲート電極とし
て機能する。メタライゼーション領域６８上に導電性バ
ンプ７８を形成し、メタライゼーション領域６９上に導
電性バンプ７９を形成する。導電性バンプ７８，７９
は、フリップ・チップ・パッケージ６０内において、Ｆ
ＥＴ１０のソース電極として機能する。導電性バンプ７
２，７４，７５，７８，７９は、例えば、銅，アルミニ
ウム，銀，タングステン，金等のようないずれの導電材
でも、従来からの手段によって形成可能である。尚、導
電性バンプ７２，７４，７５，７８，７９の数は、図２
に示すものに限定される訳ではないことを注記してお
く。本発明によれば、導電性構造６２，６４，６５，６
８，６９の各々の上に形成される導電性バンプの数は、
１以上のあらゆる数とすることができる。
前面側をＩＬＤ６１で覆う。導電性構造、例えば、メタ
ライゼーション領域６２，６４，６５，６８，６９をＩ
ＬＤ６１内に形成する。メタライゼーション領域６２
は、図１の導電性プラグ２５の上に位置し、これと電気
的に結合されている。メタライゼーション領域６４，６
５は、ＦＥＴのゲート電極、例えば、図１に示したゲー
ト電極４７を形成する対応する導電性構造の上に位置
し、これと電気的に結合されている。メタライゼーショ
ン領域６８，６９は、ＦＥＴ１０のソース電極、例え
ば、図１に示したソース電極４８を形成する、対応する
導電性構造の上に位置し、これと電気的に結合されてい
る。次に、ダイ１１の前面側を平面化する。メタライゼ
ーション領域６２上に導電性バンプ７２を形成する。こ
れは、フリップ・チップ・パッケージ６０内において、
ＦＥＴ１０のドレイン構造として機能する。メタライゼ
ーション領域６４上に導電性バンプ７４を形成し、メタ
ライゼーション領域６５上に導電性バンプ７５を形成す
る。導電性バンプ７４，７５は、フリップ・チップ・パ
ッケージ６０内において、ＦＥＴ１０のゲート電極とし
て機能する。メタライゼーション領域６８上に導電性バ
ンプ７８を形成し、メタライゼーション領域６９上に導
電性バンプ７９を形成する。導電性バンプ７８，７９
は、フリップ・チップ・パッケージ６０内において、Ｆ
ＥＴ１０のソース電極として機能する。導電性バンプ７
２，７４，７５，７８，７９は、例えば、銅，アルミニ
ウム，銀，タングステン，金等のようないずれの導電材
でも、従来からの手段によって形成可能である。尚、導
電性バンプ７２，７４，７５，７８，７９の数は、図２
に示すものに限定される訳ではないことを注記してお
く。本発明によれば、導電性構造６２，６４，６５，６
８，６９の各々の上に形成される導電性バンプの数は、
１以上のあらゆる数とすることができる。
【００２６】本発明の別の実施例（図２に示さないも
の）には、誘電体分離構造４６（図１に示した），なら
びに上側ドレイン電極２５（図１に示した），ゲート電
極４７（図１に示した），およびソース電極４８（図１
に示した）を形成する導電性構造を、半導体ダイ１１の
前面側に露出させるものがある。ダイ１１の前面側を平
面化した後、導電性バンプを直接導電性構造上に形成す
る。導電性バンプは、ＦＥＴ１０のドレイン電極，ゲー
ト電極，およびソース電極として機能する。
の）には、誘電体分離構造４６（図１に示した），なら
びに上側ドレイン電極２５（図１に示した），ゲート電
極４７（図１に示した），およびソース電極４８（図１
に示した）を形成する導電性構造を、半導体ダイ１１の
前面側に露出させるものがある。ダイ１１の前面側を平
面化した後、導電性バンプを直接導電性構造上に形成す
る。導電性バンプは、ＦＥＴ１０のドレイン電極，ゲー
ト電極，およびソース電極として機能する。
【００２７】ＦＥＴ１０の構造は、これまでに説明して
きたものに限定される訳ではないことは理解されよう。
例えば、ＦＥＴ１０は、図２に示すような、２つのＰ９
-ウエルを有することに限定される訳ではない。ＦＥＴ
１０は、あらゆる数のＰ９-ウエル、例えば、１，３，
４，５，６等のＰ９-ウエルを有することができる。更
に、上側ドレイン電極６２は、図２に示すような三フィ
ンガ構造を有することに限定される訳ではない。また、
ＦＥＴ１０は、互いに結合された複数のマルチ・フィン
ガ・エレメントを含むことも可能である。各マルチ・フ
ィンガ・エレメントは、これまでに説明し図２に示す構
造と同様の構造を有する。
きたものに限定される訳ではないことは理解されよう。
例えば、ＦＥＴ１０は、図２に示すような、２つのＰ９
-ウエルを有することに限定される訳ではない。ＦＥＴ
１０は、あらゆる数のＰ９-ウエル、例えば、１，３，
４，５，６等のＰ９-ウエルを有することができる。更
に、上側ドレイン電極６２は、図２に示すような三フィ
ンガ構造を有することに限定される訳ではない。また、
ＦＥＴ１０は、互いに結合された複数のマルチ・フィン
ガ・エレメントを含むことも可能である。各マルチ・フ
ィンガ・エレメントは、これまでに説明し図２に示す構
造と同様の構造を有する。
【００２８】フリップ・チップ・パッケージ６０は、当
技術分野では既知の技法を用いて、回路ボード（図示せ
ず）上に実装し、他の回路エレメント（図示せず）に結
合することができる。ＦＥＴ１０が電力素子である場
合、ダイ１１の背面側にヒート・シンクを取り付けて、
ＦＥＴ１０の温度を低下させることが可能である。ＦＥ
Ｔ１０と他の回路エレメントとの接続は、導電性バンプ
７２，７４，７５，７８，７９を介して行われる。ダイ
１１の背面側へのワイヤ・ボンドは行わない。
技術分野では既知の技法を用いて、回路ボード（図示せ
ず）上に実装し、他の回路エレメント（図示せず）に結
合することができる。ＦＥＴ１０が電力素子である場
合、ダイ１１の背面側にヒート・シンクを取り付けて、
ＦＥＴ１０の温度を低下させることが可能である。ＦＥ
Ｔ１０と他の回路エレメントとの接続は、導電性バンプ
７２，７４，７５，７８，７９を介して行われる。ダイ
１１の背面側へのワイヤ・ボンドは行わない。
【００２９】以上の説明から、縦型半導体素子および半
導体ダイ上にこの素子を製造する方法が提供されたこと
が認められよう。本発明の縦型半導体素子は、半導体ダ
イ内に導電性プラグを含む。導電性プラグは、ダイの背
面側付近の領域においてこれと接触する。したがって、
従来ダイの背面側に形成していた素子の電極は、導電性
プラグを介して、ダイの前面側に導出されることにな
る。電極全てがダイの前面側にあるので、ダイの背面側
へのワイヤ・ボンドを行うことなく、素子を回路の他の
エレメントに結合することができる。本発明にしたがっ
て製造した素子は、フリップ・チップ・パッケージ内に
パッケージし、回路ボード上に実装することができる。
本発明による素子の製造は、単純であり、既存の半導体
素子製造プロセスと互換性がある。フリップ・チップ・
パッケージ技法を用いて素子を他の回路エレメントに相
互接続するプロセスは、単純で、信頼性が高く、しかも
価格効率が高いものである。
導体ダイ上にこの素子を製造する方法が提供されたこと
が認められよう。本発明の縦型半導体素子は、半導体ダ
イ内に導電性プラグを含む。導電性プラグは、ダイの背
面側付近の領域においてこれと接触する。したがって、
従来ダイの背面側に形成していた素子の電極は、導電性
プラグを介して、ダイの前面側に導出されることにな
る。電極全てがダイの前面側にあるので、ダイの背面側
へのワイヤ・ボンドを行うことなく、素子を回路の他の
エレメントに結合することができる。本発明にしたがっ
て製造した素子は、フリップ・チップ・パッケージ内に
パッケージし、回路ボード上に実装することができる。
本発明による素子の製造は、単純であり、既存の半導体
素子製造プロセスと互換性がある。フリップ・チップ・
パッケージ技法を用いて素子を他の回路エレメントに相
互接続するプロセスは、単純で、信頼性が高く、しかも
価格効率が高いものである。
【図１】本発明による半導体素子の構成図。
【図２】本発明による図１の半導体素子を含むフリップ
・チップ・パッケージの構成図。
・チップ・パッケージの構成図。
１０ 半導体素子 １１ 半導体ダイ １２ 半導体基板 １４ 半導体層 １５ 主面 １６ 界面 １８ フィールド酸化物領域 ２２ トレンチ ２４ 導電層 ２５ 導電性プラグ ３２ Ｐ導電型のウエル ３３ Ｎ９-ドープ領域 ３４ Ｐ９+ドープ領域 ３６ Ｎ９+ドープ領域 ３８ チャネル領域 ４２ 誘電体層 ４４ 多結晶シリコン層 ４５ ゲート構造 ４６ 誘電体分離層 ４７，４８ 導電性構造 ６０ フリップ・チップ・パッケージ ６２，６４，６５，６８，６９ メタライゼーション領
域 ６１ ＩＬＤ（層間誘電体） ７２，７４，７５，７８，７９ 導電性バンプ
域 ６１ ＩＬＤ（層間誘電体） ７２，７４，７５，７８，７９ 導電性バンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドアード・デ・フリサート アメリカ合衆国アリゾナ州テンピ、イース ト・ベラ・レーン220 (72)発明者 ハク−ヤム・トソイ アメリカ合衆国アリゾナ州スコッツデー ル、イースト・ファンフォル・レーン 10891 (72)発明者 レイナー・トーマ アメリカ合衆国アリゾナ州ギルバート、イ ースト・スタンフォード・アベニュー3909 (72)発明者 ジェフリー・パース アメリカ合衆国アリゾナ州チャンドラー、 ウエスト・アラモ・ドライブ1822 (72)発明者 シンシア・トリガス ドイツ国ミュンヘン、シャツボーギャン７
Claims (4)
- 【請求項１】半導体素子（１０）であって、 第１導電型および第１ドーパント濃度の半導体基板（１
２）；前記半導体基板（１２）上の半導体層（１４）で
あって、主面（１５）を有し、かつ前記第１導電型およ
び前記第１ドーパント濃度よりも低い第２ドーパント濃
度の半導体層（１４）；前記半導体層（１４）を貫通
し、前記半導体基板（１２）に電気的に結合された導電
性プラグ（２５）；前記半導体層（１４）内のアクティ
ブ領域；および前記半導体層（１４）の主面（１５）上
にあり、前記アクティブ領域の一部に電気的に結合され
た第１導電性構造（４８）；から成ることを特徴とする
半導体素子（１０）。 - 【請求項２】前記導電性プラグ（２５）は：前記半導体
層（１４）を通過するトレンチ（２２）；および前記ト
レンチ（２２）内の導電層（２４）；を含むことを特徴
とする請求項１記載の半導体素子（１０）。 - 【請求項３】電界効果トランジスタ（１０）であって：
第１導電型および第１ドーパント濃度の半導体材料の本
体（１２）；前記本体（１２）上にエピタキシャル成長
した半導体材料の層（１４）であって、主面（１５）お
よびある厚さを有し、前記第１導電型および前記第１ド
ーパント濃度よりも低い第２ドーパント濃度の層（１
４）；第１の深さを有し、前記層（１４）内にあって前
記主面（１５）に隣接した、第２導電型および第３ドー
パント濃度のウエル（３２）；前記第１の深さよりも小
さい第２の深さを有し、前記層（１４）の前記主面（１
５）に隣接して前記ウエル（３２）内にある、前記第１
導電型の第１ドープ領域（３６）；前記層（１４）の前
記主面（１５）上にあり、前記第１ドープ領域（３６）
に隣接する前記ウエル（３２）の一部の上に位置するよ
うにパターニングされたゲート構造（４５）；および前
記層（１４）を貫通し、前記本体（１２）に電気的に結
合されている導電性プラグ（２５）；から成ることを特
徴とする電界効果トランジスタ（１０）。 - 【請求項４】半導体素子（１０）の製造方法であって：
第１導電型を有する半導体基板（１２）を用意する段
階；前記半導体基板（１２）上に半導体層（１４）を形
成する段階であって、前記第１導電型および前記半導体
基板（１２）よりも低いドーパント濃度を有するように
前記半導体層（１４）を形成する段階；前記半導体層
（１４）を貫通し、前記半導体基板（１２）に電気的に
結合された導電性プラグ（２５）を形成する段階；およ
び前記半導体層（１４）の一部に電気的に結合された第
１導電性構造（４８）を形成する段階；から成ることを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US033628 | 1993-03-16 | ||
| US09/033,628 US6373100B1 (en) | 1998-03-04 | 1998-03-04 | Semiconductor device and method for fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317525A true JPH11317525A (ja) | 1999-11-16 |
Family
ID=21871495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11040384A Pending JPH11317525A (ja) | 1998-03-04 | 1999-02-18 | 半導体素子およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6373100B1 (ja) |
| JP (1) | JPH11317525A (ja) |
Cited By (1)
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| IT1311309B1 (it) * | 1999-12-10 | 2002-03-12 | St Microelectronics Srl | Resistore verticale integrato ad alta tensione e relativo processo difabbricazione. |
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| US7038917B2 (en) * | 2002-12-27 | 2006-05-02 | Vlt, Inc. | Low loss, high density array interconnection |
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| TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
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