JP3015679B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3015679B2 JP3015679B2 JP6200473A JP20047394A JP3015679B2 JP 3015679 B2 JP3015679 B2 JP 3015679B2 JP 6200473 A JP6200473 A JP 6200473A JP 20047394 A JP20047394 A JP 20047394A JP 3015679 B2 JP3015679 B2 JP 3015679B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- semiconductor region
- contact
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 481
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000010408 film Substances 0.000 claims description 147
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 73
- 239000012535 impurity Substances 0.000 claims description 73
- 239000012212 insulator Substances 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000011810 insulating material Substances 0.000 claims description 16
- 239000010409 thin film Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 210000000746 body region Anatomy 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 36
- 229910052710 silicon Inorganic materials 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 24
- 239000000126 substance Substances 0.000 description 18
- 239000004020 conductor Substances 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 10
- 230000005855 radiation Effects 0.000 description 10
- 229910004261 CaF 2 Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000001133 acceleration Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 229910016006 MoSi Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000007738 vacuum evaporation Methods 0.000 description 4
- 229910052845 zircon Inorganic materials 0.000 description 4
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 230000007935 neutral effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910017758 Cu-Si Inorganic materials 0.000 description 2
- 229910017931 Cu—Si Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- -1 WSi 2 Chemical compound 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- MIZLGWKEZAPEFJ-UHFFFAOYSA-N 1,1,2-trifluoroethene Chemical compound FC=C(F)F MIZLGWKEZAPEFJ-UHFFFAOYSA-N 0.000 description 1
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018523 Al—S Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-IGMARMGPSA-N boron-11 atom Chemical compound [11B] ZOXJGFHDIHLPTG-IGMARMGPSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- BFKJFAAPBSQJPD-UHFFFAOYSA-N tetrafluoroethene Chemical group FC(F)=C(F)F BFKJFAAPBSQJPD-UHFFFAOYSA-N 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】本発明は、MIS型トランジスタ
等の絶縁ゲート型半導体装置に関し、特に、ドレイン容
量及び接地インダクタンスを低減して高周波において高
い電力利得を実現した半導体装置及びその製造方法に関
するものである。
等の絶縁ゲート型半導体装置に関し、特に、ドレイン容
量及び接地インダクタンスを低減して高周波において高
い電力利得を実現した半導体装置及びその製造方法に関
するものである。
【0002】
【従来の技術】従来、図19及び図21に断面図を示す
ようなMOSFETが知られている。図21ではp型シ
リコンウェハ1の上にn+ ドレイン領域4,n+ ソース
領域5が形成され、更に、p型シリコンウェハ1上に5
0〜100nm程度の薄いゲート酸化膜2を介してゲー
ト電極3が形成され、前記ゲート電極3を被うようにP
SGのような絶縁膜6が形成されている。p型シリコン
ウェハ1はp+ 半導体基板1aの上にエピタキシャル成
長したp型半導体層1bが形成されて構成されている。
ゲート電極3は、多結晶シリコン、高融点金属、または
高融点金属のシリサイドなどにより形成されている。ま
た、p+ 拡散領域10がシリコンウェハ1のp型半導体
層1bの表面からp+ 半導体基板1aまで達していて、
ソース電極8と電気的に接続され、p+ 半導体基板1a
によりソースを接地できるようにされている。
ようなMOSFETが知られている。図21ではp型シ
リコンウェハ1の上にn+ ドレイン領域4,n+ ソース
領域5が形成され、更に、p型シリコンウェハ1上に5
0〜100nm程度の薄いゲート酸化膜2を介してゲー
ト電極3が形成され、前記ゲート電極3を被うようにP
SGのような絶縁膜6が形成されている。p型シリコン
ウェハ1はp+ 半導体基板1aの上にエピタキシャル成
長したp型半導体層1bが形成されて構成されている。
ゲート電極3は、多結晶シリコン、高融点金属、または
高融点金属のシリサイドなどにより形成されている。ま
た、p+ 拡散領域10がシリコンウェハ1のp型半導体
層1bの表面からp+ 半導体基板1aまで達していて、
ソース電極8と電気的に接続され、p+ 半導体基板1a
によりソースを接地できるようにされている。
【0003】また、図19はSOI(Silicon On Insul
ator)を用いた従来のMOSFETの断面図である。図
21と同様にn+ ドレイン領域4、n+ ソース領域5の
間のシリコンウェハ1の表面にゲート酸化膜2が形成さ
れ、その上にゲート電極3が形成されている。SOI構
造は絶縁物の上にシリコンが配置された構造をいうので
あるが、図19ではシリコンとシリコンの間に酸化膜9
を挟み込む構造の場合である。つまり、n型ドレイン領
域4及びn型ソース領域5の下端に接するように酸化膜
9が位置していて、前記酸化膜9はシリコンウェハ1の
全面に形成されている。ドレイン配線電極7はシリコン
ウェハ1のp型半導体層に広がるn+ ドレイン領域4
と、ソース配線電極8は同じくn+ ソース領域5とそれ
ぞれ電気的に接続されている。更に、ソース配線電極8
には、ソースを接地するための接地用ワイヤ11をボン
ディングするため、チップ上には、ボンディングのため
の領域が設けてある。
ator)を用いた従来のMOSFETの断面図である。図
21と同様にn+ ドレイン領域4、n+ ソース領域5の
間のシリコンウェハ1の表面にゲート酸化膜2が形成さ
れ、その上にゲート電極3が形成されている。SOI構
造は絶縁物の上にシリコンが配置された構造をいうので
あるが、図19ではシリコンとシリコンの間に酸化膜9
を挟み込む構造の場合である。つまり、n型ドレイン領
域4及びn型ソース領域5の下端に接するように酸化膜
9が位置していて、前記酸化膜9はシリコンウェハ1の
全面に形成されている。ドレイン配線電極7はシリコン
ウェハ1のp型半導体層に広がるn+ ドレイン領域4
と、ソース配線電極8は同じくn+ ソース領域5とそれ
ぞれ電気的に接続されている。更に、ソース配線電極8
には、ソースを接地するための接地用ワイヤ11をボン
ディングするため、チップ上には、ボンディングのため
の領域が設けてある。
【0004】
【発明が解決しようとする課題】ところで、高周波回路
において使用されるMOSFETが備えるべき重要な特
性の1つに、高周波における電力利得がある。電力利得
は大きい程良いとされる。この電力利得を大きくするた
めには、変換コンダクタンスgm を大きくし、接地イン
ダクタンス等のインダクタンス及びドレイン容量等の容
量及びその他の浮遊インピーダンスを小さくする必要が
ある。図20には高周波におけるMOSFETの代表的
な等価回路を示した。図21に示した従来例のMOSF
ETの構造では、ドレイン・基板間のドレイン容量Cds
はシリコンウェハ1のp型半導体装置1bとn+ ドレイ
ン領域4の接する面積に依存しており、ドレイン容量C
dsを小さくするためにドレイン面積を縮小する方法が採
られていた。しかしながら、この方法には加工技術及び
加工精度の点から限界がある。
において使用されるMOSFETが備えるべき重要な特
性の1つに、高周波における電力利得がある。電力利得
は大きい程良いとされる。この電力利得を大きくするた
めには、変換コンダクタンスgm を大きくし、接地イン
ダクタンス等のインダクタンス及びドレイン容量等の容
量及びその他の浮遊インピーダンスを小さくする必要が
ある。図20には高周波におけるMOSFETの代表的
な等価回路を示した。図21に示した従来例のMOSF
ETの構造では、ドレイン・基板間のドレイン容量Cds
はシリコンウェハ1のp型半導体装置1bとn+ ドレイ
ン領域4の接する面積に依存しており、ドレイン容量C
dsを小さくするためにドレイン面積を縮小する方法が採
られていた。しかしながら、この方法には加工技術及び
加工精度の点から限界がある。
【0005】また図19に示した従来例のSOI構造を
用いたMOSFETでは、酸化膜9がシリコンウェハ1
の全面に渡っているので、ドレイン容量Cdsは低減され
るが、放熱が悪く、熱抵抗が大きくなり高出力が出せな
くなる等の問題がある。図21の場合とは異なり、基板
の裏面を介してソースを接地できないので接地用ワイヤ
11をボンディングする必要があり、ソースに2[n
H]程度の接地インダクタンスLsが入ることになる。
用いたMOSFETでは、酸化膜9がシリコンウェハ1
の全面に渡っているので、ドレイン容量Cdsは低減され
るが、放熱が悪く、熱抵抗が大きくなり高出力が出せな
くなる等の問題がある。図21の場合とは異なり、基板
の裏面を介してソースを接地できないので接地用ワイヤ
11をボンディングする必要があり、ソースに2[n
H]程度の接地インダクタンスLsが入ることになる。
【0006】したがって、本発明の目的は、ドレイン容
量及び接地インダクタンスを低減させることの可能な新
規構造を提案し、これにより高周波電力利得を改善した
高性能な半導体装置及びその製造方法を提供することで
ある。
量及び接地インダクタンスを低減させることの可能な新
規構造を提案し、これにより高周波電力利得を改善した
高性能な半導体装置及びその製造方法を提供することで
ある。
【0007】この発明の別の目的は半導体基板の放熱特
性を犠牲にしないで、高周波・高出力性を改善できる新
規な半導体装置の構造及びその製造方法を提供すること
である。
性を犠牲にしないで、高周波・高出力性を改善できる新
規な半導体装置の構造及びその製造方法を提供すること
である。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の特徴は、第1コンタクト領域とこの
第1コンタクト領域より浅く且つ低不純物密度の第1張
出領域とから成る第1主電極領域と、第2コンタクト領
域とこの第2コンタクト領域より浅く且つ低不純物密度
の第2張出領域とから成る第2主電極領域とが、第1及
び第2張出領域とがチャネル領域を挟むようにして対向
したいわゆる「LDD(ライトリー・ドープド・ドレイ
ン )」構造のトランジスタの改良に係る。第1主電極
領域とは、例えば、MOSFETのソース領域であり、
第2主電極領域とは、例えば、MOSFETのドレイン
領域である。即ち、本発明の第1の特徴は、このLDD
構造のトランジスタが、第1導電型の第1半導体領域
と、第1半導体領域の上部に配置され、第1導電型で第
1半導体領域より低不純物密度の第2半導体領域と、第
2半導体領域の表面に配置され、第1主電極領域となる
第2導電型の第3半導体領域と、第2半導体領域の表面
に第3半導体領域と離間して配置され、第2主電極領域
となる第2導電型の第4半導体領域と、第2コンタクト
領域の下部の領域のみに局所的に配置された絶縁物層
と、第3及び第4半導体領域間を流れる電流を制御する
絶縁ゲート手段と、第3半導体領域と第1半導体領域と
を接続する高導電性領域と、絶縁ゲート手段近傍の第2
半導体領域の表面近傍に配置された第1導電型で第2半
導体領域より高不純物密度の第5半導体領域とを少なく
共具備する半導体装置であるである(請求項1)。
に、本発明の第1の特徴は、第1コンタクト領域とこの
第1コンタクト領域より浅く且つ低不純物密度の第1張
出領域とから成る第1主電極領域と、第2コンタクト領
域とこの第2コンタクト領域より浅く且つ低不純物密度
の第2張出領域とから成る第2主電極領域とが、第1及
び第2張出領域とがチャネル領域を挟むようにして対向
したいわゆる「LDD(ライトリー・ドープド・ドレイ
ン )」構造のトランジスタの改良に係る。第1主電極
領域とは、例えば、MOSFETのソース領域であり、
第2主電極領域とは、例えば、MOSFETのドレイン
領域である。即ち、本発明の第1の特徴は、このLDD
構造のトランジスタが、第1導電型の第1半導体領域
と、第1半導体領域の上部に配置され、第1導電型で第
1半導体領域より低不純物密度の第2半導体領域と、第
2半導体領域の表面に配置され、第1主電極領域となる
第2導電型の第3半導体領域と、第2半導体領域の表面
に第3半導体領域と離間して配置され、第2主電極領域
となる第2導電型の第4半導体領域と、第2コンタクト
領域の下部の領域のみに局所的に配置された絶縁物層
と、第3及び第4半導体領域間を流れる電流を制御する
絶縁ゲート手段と、第3半導体領域と第1半導体領域と
を接続する高導電性領域と、絶縁ゲート手段近傍の第2
半導体領域の表面近傍に配置された第1導電型で第2半
導体領域より高不純物密度の第5半導体領域とを少なく
共具備する半導体装置であるである(請求項1)。
【0009】本発明の第1の特徴に係る半導体装置にお
いて、絶縁物層が第4半導体領域に接して形成されてい
ることが好ましい(請求項2)。あるいは、この絶縁物
層は、第1半導体領域に接して形成されていても良い
(請求項3)。更に、絶縁物層は第2コンタクト領域の
底部に接し、かつ第1半導体領域に接していても良い
(請求項7)。
いて、絶縁物層が第4半導体領域に接して形成されてい
ることが好ましい(請求項2)。あるいは、この絶縁物
層は、第1半導体領域に接して形成されていても良い
(請求項3)。更に、絶縁物層は第2コンタクト領域の
底部に接し、かつ第1半導体領域に接していても良い
(請求項7)。
【0010】また、本発明の第1の特徴に係る半導体装
置において、絶縁物層は酸化シリコンであることが好ま
しい(請求項4)。より好ましくは、更に、この酸化シ
リコンの少なくとも一部を被膜する窒化シリコン膜を有
することが好ましい(請求項5)。また、この絶縁物層
はSiO2 よりも誘電率の小さな絶縁物質であることが
好ましい(請求項6)。更に、本発明の第1の特徴に係
る半導体装置において、絶縁物層の下部には更にSiO
2 より誘電率の小さい絶縁物質が形成され、更に第1半
導体領域の底部より第2半導体領域の方向に溝部が形成
され、溝部の内部に配置された金属層がSiO2 より誘
電率の小さい絶縁物質と接触していることが好ましい
(請求項10)。
置において、絶縁物層は酸化シリコンであることが好ま
しい(請求項4)。より好ましくは、更に、この酸化シ
リコンの少なくとも一部を被膜する窒化シリコン膜を有
することが好ましい(請求項5)。また、この絶縁物層
はSiO2 よりも誘電率の小さな絶縁物質であることが
好ましい(請求項6)。更に、本発明の第1の特徴に係
る半導体装置において、絶縁物層の下部には更にSiO
2 より誘電率の小さい絶縁物質が形成され、更に第1半
導体領域の底部より第2半導体領域の方向に溝部が形成
され、溝部の内部に配置された金属層がSiO2 より誘
電率の小さい絶縁物質と接触していることが好ましい
(請求項10)。
【0011】本発明の第1の特徴に係る半導体装置にお
いて、高導電性領域は高不純物密度半導体領域であるこ
とが好ましい(請求項8)。あるいは、この高導電性領
域は高融点金属または高融点金属のシリサイドのいずれ
かを少なく共含むことが好ましい(請求項9)。
いて、高導電性領域は高不純物密度半導体領域であるこ
とが好ましい(請求項8)。あるいは、この高導電性領
域は高融点金属または高融点金属のシリサイドのいずれ
かを少なく共含むことが好ましい(請求項9)。
【0012】本発明の第1の特徴に係る半導体装置にお
いて、絶縁物層の表面の少なく共一部に第2半導体領域
と格子定数のほぼ等しい物質からなる絶縁物の薄膜を形
成したことが好ましい(請求項12)。あるいは、絶縁
物層は複数に分割されていることが好ましい(請求項1
3)。
いて、絶縁物層の表面の少なく共一部に第2半導体領域
と格子定数のほぼ等しい物質からなる絶縁物の薄膜を形
成したことが好ましい(請求項12)。あるいは、絶縁
物層は複数に分割されていることが好ましい(請求項1
3)。
【0013】本発明の第2の特徴(請求項11)は、第
1導電型の第1半導体領域と、第1半導体領域の上部に
配置され、第1導電型で第1半導体領域より低不純物密
度の第2半導体領域と、第1コンタクト領域と、第1コ
ンタクト領域と同一深さで、第1コンタクト領域より低
不純物密度の第1張出領域とから構成され、第2半導体
領域の内部且つ表面に配置された第2導電型の第3半導
体領域と、第2コンタクト領域と、第2コンタクト領域
と同一深さで、第2コンタクト領域より低不純物密度の
第2張出領域とから構成され、第2半導体領域の内部且
つ表面に配置された第2導電型の第4半導体領域と、第
2コンタクト領域と第2張出領域のそれぞれの底部に接
した絶縁物層と、第3及び第4半導体領域間を流れる電
流を制御する絶縁ゲート手段と、第3半導体領域と第1
半導体領域とを接続する高導電性領域と、絶縁ゲート手
段近傍の第2半導体領域の表面近傍に配置された第1導
電型で第2半導体領域より高不純物密度の第5半導体領
域とを少なく共具備することである。ここで、第3半導
体領域は、第1主電極領域として、第4半導体領域は、
第2主電極領域として機能する。第1主電極領域とは、
例えば、MOSFETのソース領域であり、第2主電極
領域とは、例えば、MOSFETのドレイン領域であ
る。また、第3及び第4半導体領域の間の電流通路が、
いわゆるチャネル領域として機能する。本発明の請求項
11に係る半導体装置も、請求項1に係る半導体装置と
同様に、第1及び第2コンタクト領域と第1及び第2張
出領域とにより第3及び第4半導体領域、即ち第1及び
第2主電極領域が構成されたLDD構造となっている。
1導電型の第1半導体領域と、第1半導体領域の上部に
配置され、第1導電型で第1半導体領域より低不純物密
度の第2半導体領域と、第1コンタクト領域と、第1コ
ンタクト領域と同一深さで、第1コンタクト領域より低
不純物密度の第1張出領域とから構成され、第2半導体
領域の内部且つ表面に配置された第2導電型の第3半導
体領域と、第2コンタクト領域と、第2コンタクト領域
と同一深さで、第2コンタクト領域より低不純物密度の
第2張出領域とから構成され、第2半導体領域の内部且
つ表面に配置された第2導電型の第4半導体領域と、第
2コンタクト領域と第2張出領域のそれぞれの底部に接
した絶縁物層と、第3及び第4半導体領域間を流れる電
流を制御する絶縁ゲート手段と、第3半導体領域と第1
半導体領域とを接続する高導電性領域と、絶縁ゲート手
段近傍の第2半導体領域の表面近傍に配置された第1導
電型で第2半導体領域より高不純物密度の第5半導体領
域とを少なく共具備することである。ここで、第3半導
体領域は、第1主電極領域として、第4半導体領域は、
第2主電極領域として機能する。第1主電極領域とは、
例えば、MOSFETのソース領域であり、第2主電極
領域とは、例えば、MOSFETのドレイン領域であ
る。また、第3及び第4半導体領域の間の電流通路が、
いわゆるチャネル領域として機能する。本発明の請求項
11に係る半導体装置も、請求項1に係る半導体装置と
同様に、第1及び第2コンタクト領域と第1及び第2張
出領域とにより第3及び第4半導体領域、即ち第1及び
第2主電極領域が構成されたLDD構造となっている。
【0014】本発明の第3の特徴(請求項14)は、い
わゆるUMOS等の縦型構造の絶縁ゲート型トランジス
タの構造に関する。即ち、本発明の第3の特徴に係る半
導体装置は、第1導電型の第1半導体領域と、第1半導
体領域の上部に配置された、第2導電型の第2半導体領
域と、第2半導体領域の上部に配置された第2半導体領
域よりも低不純物密度の第3半導体領域と、第3半導体
領域の上部に配置された、第1導電型で第3半導体領域
より高不純物密度の第4半導体領域と、第4半導体領域
の下部に局所的に配置された絶縁物層と、第3半導体領
域の表面から第1半導体領域まで達する溝部と、溝部の
表面に配置されたゲート絶縁膜及びゲート電極とを少な
く共具備することを特徴とする。ここで、第1半導体領
域は、第1主電極領域として、第4半導体領域は、第2
主電極領域として機能する。第1主電極領域とは、例え
ば、縦型UMOSのソース領域であり、第2主電極領域
とは、例えば、UMOSのドレイン領域である。また、
第1及び第4半導体領域の間の第2半導体領域が、いわ
ゆるチャネル領域として機能する。
わゆるUMOS等の縦型構造の絶縁ゲート型トランジス
タの構造に関する。即ち、本発明の第3の特徴に係る半
導体装置は、第1導電型の第1半導体領域と、第1半導
体領域の上部に配置された、第2導電型の第2半導体領
域と、第2半導体領域の上部に配置された第2半導体領
域よりも低不純物密度の第3半導体領域と、第3半導体
領域の上部に配置された、第1導電型で第3半導体領域
より高不純物密度の第4半導体領域と、第4半導体領域
の下部に局所的に配置された絶縁物層と、第3半導体領
域の表面から第1半導体領域まで達する溝部と、溝部の
表面に配置されたゲート絶縁膜及びゲート電極とを少な
く共具備することを特徴とする。ここで、第1半導体領
域は、第1主電極領域として、第4半導体領域は、第2
主電極領域として機能する。第1主電極領域とは、例え
ば、縦型UMOSのソース領域であり、第2主電極領域
とは、例えば、UMOSのドレイン領域である。また、
第1及び第4半導体領域の間の第2半導体領域が、いわ
ゆるチャネル領域として機能する。
【0015】本発明の第4の特徴(請求項15)は、縦
型構造のIGBT(絶縁ゲート型バイポーラトランジス
タ)に関する。即ち、本発明の第3の特徴に係る半導体
装置は、第1導電型の第1半導体領域と、第1半導体領
域の上部に配置された、第2導電型の第2半導体領域
と、第2半導体領域の上部に配置された第2半導体領域
よりも低不純物密度の第3半導体領域と、第3半導体領
域の上部に配置された、第2導電型で第3半導体領域よ
り高不純物密度の第4半導体領域と、第4半導体領域の
下部に局所的に配置された絶縁物層と、第3半導体領域
の表面から第1半導体領域まで達する溝部と、溝部の表
面に配置されたゲート絶縁膜及びゲート電極と、第1半
導体領域と第2半導体領域とを接続する高導電性領域と
を少なく共具備することを特徴とする。ここで、第1半
導体領域は、第1主電極領域として、第4半導体領域
は、第2主電極領域として機能する。第1主電極領域と
は、例えば、縦型IGBTのエミッタ領域であり、第2
主電極領域とは、例えば、縦型IGBTのコレクタ領域
である。また、第1及び第4半導体領域の間の第2半導
体領域が、いわゆるチャネル領域として機能する。
型構造のIGBT(絶縁ゲート型バイポーラトランジス
タ)に関する。即ち、本発明の第3の特徴に係る半導体
装置は、第1導電型の第1半導体領域と、第1半導体領
域の上部に配置された、第2導電型の第2半導体領域
と、第2半導体領域の上部に配置された第2半導体領域
よりも低不純物密度の第3半導体領域と、第3半導体領
域の上部に配置された、第2導電型で第3半導体領域よ
り高不純物密度の第4半導体領域と、第4半導体領域の
下部に局所的に配置された絶縁物層と、第3半導体領域
の表面から第1半導体領域まで達する溝部と、溝部の表
面に配置されたゲート絶縁膜及びゲート電極と、第1半
導体領域と第2半導体領域とを接続する高導電性領域と
を少なく共具備することを特徴とする。ここで、第1半
導体領域は、第1主電極領域として、第4半導体領域
は、第2主電極領域として機能する。第1主電極領域と
は、例えば、縦型IGBTのエミッタ領域であり、第2
主電極領域とは、例えば、縦型IGBTのコレクタ領域
である。また、第1及び第4半導体領域の間の第2半導
体領域が、いわゆるチャネル領域として機能する。
【0016】本発明の第4の特徴に係る半導体装置にお
いて、第3半導体領域の表面に、第4半導体領域に接し
て第1導電型で第3半導体領域より高不純物密度の第5
半導体領域を更に具備することが好ましい(請求項1
6)。
いて、第3半導体領域の表面に、第4半導体領域に接し
て第1導電型で第3半導体領域より高不純物密度の第5
半導体領域を更に具備することが好ましい(請求項1
6)。
【0017】本発明の第5の特徴(請求項17)は、第
1の特徴で述べた第1コンタクト領域とこの第1コンタ
クト領域より浅く且つ低不純物密度の第1張出領域とか
ら成る第1主電極領域と、第2コンタクト領域とこの第
2コンタクト領域より浅く且つ低不純物密度の第2張出
領域とから成る第2主電極領域とが、第1及び第2張出
領域とがチャネル領域を挟むようにして対向した改良さ
れたLDD構造のトランジスタの製造方法に係る。即
ち、本発明の第5の特徴に係るLDD構造のトランジス
タの製造方法は、 (1) 第1半導体領域の上部に、第1半導体領域よりも低
不純物密度の第2半導体領域をエピタキシャル成長する
工程と、 (2) 第2半導体領域の内部にイオン注入で絶縁物層を局
所的に形成する工程と、 (3) 第2半導体領域の上部から、第1半導体領域に達す
る高導電性領域を形成する工程と、 (4) 第2半導体領域の表面にゲート絶縁膜を形成する工
程と、 (5) ゲート絶縁膜の上部にゲート電極を形成する工程
と、 (6) 第2半導体領域の表面近傍に、絶縁物層が第2コン
タクト領域の下部の領域のみに局所的に配置されるよう
に、第1主電極領域となる第2導電型の第3半導体領域
及び第2主電極領域となる第2導電型の第4半導体領域
を形成する工程とを少なく共含むことを特徴とする半導
体装置の製造方法であることである。
1の特徴で述べた第1コンタクト領域とこの第1コンタ
クト領域より浅く且つ低不純物密度の第1張出領域とか
ら成る第1主電極領域と、第2コンタクト領域とこの第
2コンタクト領域より浅く且つ低不純物密度の第2張出
領域とから成る第2主電極領域とが、第1及び第2張出
領域とがチャネル領域を挟むようにして対向した改良さ
れたLDD構造のトランジスタの製造方法に係る。即
ち、本発明の第5の特徴に係るLDD構造のトランジス
タの製造方法は、 (1) 第1半導体領域の上部に、第1半導体領域よりも低
不純物密度の第2半導体領域をエピタキシャル成長する
工程と、 (2) 第2半導体領域の内部にイオン注入で絶縁物層を局
所的に形成する工程と、 (3) 第2半導体領域の上部から、第1半導体領域に達す
る高導電性領域を形成する工程と、 (4) 第2半導体領域の表面にゲート絶縁膜を形成する工
程と、 (5) ゲート絶縁膜の上部にゲート電極を形成する工程
と、 (6) 第2半導体領域の表面近傍に、絶縁物層が第2コン
タクト領域の下部の領域のみに局所的に配置されるよう
に、第1主電極領域となる第2導電型の第3半導体領域
及び第2主電極領域となる第2導電型の第4半導体領域
を形成する工程とを少なく共含むことを特徴とする半導
体装置の製造方法であることである。
【0018】本発明の第6の特徴(請求項18)も、第
1の特徴で述べた第1コンタクト領域とこの第1コンタ
クト領域より浅く且つ低不純物密度の第1張出領域とか
ら成る第1主電極領域と、第2コンタクト領域とこの第
2コンタクト領域より浅く且つ低不純物密度の第2張出
領域とから成る第2主電極領域とが、第1及び第2張出
領域とがチャネル領域を挟むようにして対向した改良さ
れたLDD構造のトランジスタの製造方法に係る。即
ち、本発明の第6の特徴に係るLDD構造のトランジス
タの製造方法は、 (1) 第1半導体領域の上部に局部的に埋め込み絶縁物層
を形成する工程と、 (2) 第1半導体領域の上部に、第1半導体領域よりも低
不純物密度の第2半導体領域をエピタキシャル成長する
工程と、 (3) 第2半導体領域の上部より第1半導体領域に達する
高導電性領域を形成する工程と、 (4) 第2半導体領域の表面にゲート絶縁膜を形成する工
程と、 (5) ゲート絶縁膜の上部にゲート電極を形成する工程
と、 (6) 第2半導体領域の表面近傍に、埋め込み絶縁物層が
第2コンタクト領域の下部の領域のみに局所的に配置さ
れるように、第1主電極領域となる第2導電型の第3半
導体領域及び第2主電極領域となる第2導電型の第4半
導体領域を形成する工程とを少なく共含むことを特徴と
する半導体装置の製造方法であることである。
1の特徴で述べた第1コンタクト領域とこの第1コンタ
クト領域より浅く且つ低不純物密度の第1張出領域とか
ら成る第1主電極領域と、第2コンタクト領域とこの第
2コンタクト領域より浅く且つ低不純物密度の第2張出
領域とから成る第2主電極領域とが、第1及び第2張出
領域とがチャネル領域を挟むようにして対向した改良さ
れたLDD構造のトランジスタの製造方法に係る。即
ち、本発明の第6の特徴に係るLDD構造のトランジス
タの製造方法は、 (1) 第1半導体領域の上部に局部的に埋め込み絶縁物層
を形成する工程と、 (2) 第1半導体領域の上部に、第1半導体領域よりも低
不純物密度の第2半導体領域をエピタキシャル成長する
工程と、 (3) 第2半導体領域の上部より第1半導体領域に達する
高導電性領域を形成する工程と、 (4) 第2半導体領域の表面にゲート絶縁膜を形成する工
程と、 (5) ゲート絶縁膜の上部にゲート電極を形成する工程
と、 (6) 第2半導体領域の表面近傍に、埋め込み絶縁物層が
第2コンタクト領域の下部の領域のみに局所的に配置さ
れるように、第1主電極領域となる第2導電型の第3半
導体領域及び第2主電極領域となる第2導電型の第4半
導体領域を形成する工程とを少なく共含むことを特徴と
する半導体装置の製造方法であることである。
【0019】本発明の第7の特徴(請求項19)は、 (1) 第1半導体領域の上部に第1半導体領域よりも低不
純物密度の第2半導体領域を形成した半導体ウェハを用
意し、半導体ウェハの第2半導体領域の表面から、第1
半導体領域に達する高導電性領域を、第2半導体領域中
に形成する工程と、 (2) 第2半導体領域の表面にゲート絶縁膜を形成する工
程と、 (3) ゲート絶縁膜の上部にゲート電極を形成し、第2半
導体領域の表面近傍にそれぞれ第3及び第4半導体領域
を形成し、その上部に絶縁膜を形成する工程と、 (4) 半導体ウェハの裏面から、第4半導体領域の下部の
領域に限定して、第1半導体領域を貫通し、且つ第2半
導体領域まで達する溝部を形成する工程と、 (5) 第2半導体領域より高不純物密度の半導体チップを
用意し、ミラー面となるように半導体ウェハの裏面と、
半導体チップの表面とを研摩し、半導体ウェハと半導体
チップとを互いにそのミラー面を合わせて直接接合する
工程とを少なく共含むことを特徴とする半導体装置の製
造方法であることである。
純物密度の第2半導体領域を形成した半導体ウェハを用
意し、半導体ウェハの第2半導体領域の表面から、第1
半導体領域に達する高導電性領域を、第2半導体領域中
に形成する工程と、 (2) 第2半導体領域の表面にゲート絶縁膜を形成する工
程と、 (3) ゲート絶縁膜の上部にゲート電極を形成し、第2半
導体領域の表面近傍にそれぞれ第3及び第4半導体領域
を形成し、その上部に絶縁膜を形成する工程と、 (4) 半導体ウェハの裏面から、第4半導体領域の下部の
領域に限定して、第1半導体領域を貫通し、且つ第2半
導体領域まで達する溝部を形成する工程と、 (5) 第2半導体領域より高不純物密度の半導体チップを
用意し、ミラー面となるように半導体ウェハの裏面と、
半導体チップの表面とを研摩し、半導体ウェハと半導体
チップとを互いにそのミラー面を合わせて直接接合する
工程とを少なく共含むことを特徴とする半導体装置の製
造方法であることである。
【0020】
【作用】本発明の第1の特徴に係る半導体装置において
は、LDD構造を基本としているので、第1主電極・第
2主電極間のパンチスルーを防止し高耐圧化すると同時
に、第2半導体領域を十分低不純物密度とすることによ
り、第2主電極領域(第4半導体領域)、第1主電極領
域(第3半導体領域)の周辺はほぼ完全に空乏化し、第
2主電極及び第1主電極のそれぞれの接合容量は低減化
されている。更に、絶縁物層を第2コンタクト領域の下
部の領域のみに局所的に形成することにより、第1主電
極・第2主電極間容量Cdsを低減することができる。ま
たこの際、絶縁物層は従来のSOI構造と異なり、第2
コンタクト領域の下部の領域のみに局所的に形成されて
いるので、放熱特性が悪化することなく、高周波で高出
力が出せる。
は、LDD構造を基本としているので、第1主電極・第
2主電極間のパンチスルーを防止し高耐圧化すると同時
に、第2半導体領域を十分低不純物密度とすることによ
り、第2主電極領域(第4半導体領域)、第1主電極領
域(第3半導体領域)の周辺はほぼ完全に空乏化し、第
2主電極及び第1主電極のそれぞれの接合容量は低減化
されている。更に、絶縁物層を第2コンタクト領域の下
部の領域のみに局所的に形成することにより、第1主電
極・第2主電極間容量Cdsを低減することができる。ま
たこの際、絶縁物層は従来のSOI構造と異なり、第2
コンタクト領域の下部の領域のみに局所的に形成されて
いるので、放熱特性が悪化することなく、高周波で高出
力が出せる。
【0021】更に、本発明の第1の特徴に係る半導体装
置においては、高導電性領域により第2半導体領域の表
面の第1主電極領域(第3半導体領域)から裏面の第1
半導体領域に至る電流経路を形成し、第1主電極の接地
用のボンディングワイヤを不要とし、第1主電極の浮遊
インダクタンスを低減している。
置においては、高導電性領域により第2半導体領域の表
面の第1主電極領域(第3半導体領域)から裏面の第1
半導体領域に至る電流経路を形成し、第1主電極の接地
用のボンディングワイヤを不要とし、第1主電極の浮遊
インダクタンスを低減している。
【0022】更に、本発明の第1の特徴に係る半導体装
置においては、チャネル領域の近傍に第5半導体領域で
ある高不純物密度領域を配置し、第1主電極・第2主電
極間には中性領域が残るようにしているので、パンチス
ルーを防止し、且つ第2主電極領域4の周辺の完全な空
乏化を実現し、第1主電極・第2主電極間容量Cdsを低
減し、高周波利得を高くすることができる。
置においては、チャネル領域の近傍に第5半導体領域で
ある高不純物密度領域を配置し、第1主電極・第2主電
極間には中性領域が残るようにしているので、パンチス
ルーを防止し、且つ第2主電極領域4の周辺の完全な空
乏化を実現し、第1主電極・第2主電極間容量Cdsを低
減し、高周波利得を高くすることができる。
【0023】本発明の第1の特徴に係る半導体装置にお
いて、高導電性領域は請求項8に規定するように、高不
純物密度半導体領域でもよいが、高不純物密度半導体領
域に限定されるものではない。例えば、第1主電極の直
列抵抗Rs を低減化するためにはW,Mo等の高融点金
属や、WSi2 ,MoSi2 ,TiSi2 等のシリサイ
ド等が好ましい。高導電性領域は第1主電極の接地を容
易にすると同時に、基板の放熱特性を良好にし、より高
周波の高出力が可能となる。
いて、高導電性領域は請求項8に規定するように、高不
純物密度半導体領域でもよいが、高不純物密度半導体領
域に限定されるものではない。例えば、第1主電極の直
列抵抗Rs を低減化するためにはW,Mo等の高融点金
属や、WSi2 ,MoSi2 ,TiSi2 等のシリサイ
ド等が好ましい。高導電性領域は第1主電極の接地を容
易にすると同時に、基板の放熱特性を良好にし、より高
周波の高出力が可能となる。
【0024】本発明の第1の特徴に係る半導体装置にお
いて、請求項5に規定するように、酸化シリコン(Si
O2 等)の表面をSi3 N4 膜で被覆することにより、
良好な(酸素フリーの)第2半導体領域のエピタキシャ
ル成長が可能となる。従って、本発明の第1の特徴に係
る半導体装置をエピタキシャル成長を用いて製造する場
合には、エピタキシャル成長層の結晶性がよくなり、g
m が改善される。
いて、請求項5に規定するように、酸化シリコン(Si
O2 等)の表面をSi3 N4 膜で被覆することにより、
良好な(酸素フリーの)第2半導体領域のエピタキシャ
ル成長が可能となる。従って、本発明の第1の特徴に係
る半導体装置をエピタキシャル成長を用いて製造する場
合には、エピタキシャル成長層の結晶性がよくなり、g
m が改善される。
【0025】本発明の第1の特徴に係る半導体装置にお
いて、請求項6及び10に規定するように、SiO2 よ
りも誘電率の小さい物質を用いれば、誘電率が極めて小
さくなるために第1主電極・第2主電極間容量Cdsが、
更に、低減すると同時に放熱特性が向上し、高周波での
高出力が可能となる。
いて、請求項6及び10に規定するように、SiO2 よ
りも誘電率の小さい物質を用いれば、誘電率が極めて小
さくなるために第1主電極・第2主電極間容量Cdsが、
更に、低減すると同時に放熱特性が向上し、高周波での
高出力が可能となる。
【0026】本発明の第1の特徴に係る半導体装置にお
いて、請求項7に規定するように、絶縁物層が第2コン
タクト領域の底部に接し、かつ第1半導体領域に接する
ようにすれば、第2コンタクト領域の下部はすべて絶縁
物層とすることができるので第1主電極・第2主電極間
容量Cdsを極めて小さくでき、高周波特性が改善され
る。
いて、請求項7に規定するように、絶縁物層が第2コン
タクト領域の底部に接し、かつ第1半導体領域に接する
ようにすれば、第2コンタクト領域の下部はすべて絶縁
物層とすることができるので第1主電極・第2主電極間
容量Cdsを極めて小さくでき、高周波特性が改善され
る。
【0027】本発明の第1の特徴に係る半導体装置にお
いて、請求項12に規定するように、絶縁物層の表面の
少なく共一部に第2半導体領域と格子定数のほぼ等しい
物質からなる絶縁物の薄膜を形成すれば、SOI構造に
おいて従来より問題にされている半導体層と絶縁物層界
面での格子定数の不整合の問題が解決され、結晶性が向
上する。そのため移動度μの向上、gm の向上、リーク
電流の低下、低ノイズ化ができる。したがって高周波、
高出力の安定な動作ができる。
いて、請求項12に規定するように、絶縁物層の表面の
少なく共一部に第2半導体領域と格子定数のほぼ等しい
物質からなる絶縁物の薄膜を形成すれば、SOI構造に
おいて従来より問題にされている半導体層と絶縁物層界
面での格子定数の不整合の問題が解決され、結晶性が向
上する。そのため移動度μの向上、gm の向上、リーク
電流の低下、低ノイズ化ができる。したがって高周波、
高出力の安定な動作ができる。
【0028】本発明の第1の特徴に係る半導体装置にお
いて、請求項13に規定するように、絶縁物層を複数に
分割しておけば、分割された絶縁物層の間で結晶成長が
進み、いわゆる選択エピタキシャル成長をし、その後、
絶縁物層の上でブリッジを形成するので、絶縁物層の上
部の半導体の結晶性が良好となる。そのため移動度μの
向上、gm の向上、リーク電流の低下、低ノイズ化がで
きる。したがって高周波、高出力の安定な動作ができ
る。
いて、請求項13に規定するように、絶縁物層を複数に
分割しておけば、分割された絶縁物層の間で結晶成長が
進み、いわゆる選択エピタキシャル成長をし、その後、
絶縁物層の上でブリッジを形成するので、絶縁物層の上
部の半導体の結晶性が良好となる。そのため移動度μの
向上、gm の向上、リーク電流の低下、低ノイズ化がで
きる。したがって高周波、高出力の安定な動作ができ
る。
【0029】本発明の第2の特徴に係る半導体装置にお
いては、本発明の第1の特徴に係る半導体装置と同様
に、チャネルに対向した部分の不純物密度を低くしたい
わゆるLDD構造となっているので、第1主電極・第2
主電極間のパンチスルーを防止し高耐圧化すると同時
に、第2主電極領域周辺を完全に空乏化し第1主電極・
第2主電極間容量を小さくすることができる。特に、第
1及び第2コンタクト領域が、それぞれ第1及び第2張
出領域と同じ深さに、すなわち浅く形成されているの
で、絶縁物層と第1半導体領域間の距離が相対的に増大
したことに等価である。つまり、第1主電極領域・第2
主電極領域間の距離が実効的に拡大するので、第1主電
極・第2主電極間容量Cdsを、極めて小さくできる。
いては、本発明の第1の特徴に係る半導体装置と同様
に、チャネルに対向した部分の不純物密度を低くしたい
わゆるLDD構造となっているので、第1主電極・第2
主電極間のパンチスルーを防止し高耐圧化すると同時
に、第2主電極領域周辺を完全に空乏化し第1主電極・
第2主電極間容量を小さくすることができる。特に、第
1及び第2コンタクト領域が、それぞれ第1及び第2張
出領域と同じ深さに、すなわち浅く形成されているの
で、絶縁物層と第1半導体領域間の距離が相対的に増大
したことに等価である。つまり、第1主電極領域・第2
主電極領域間の距離が実効的に拡大するので、第1主電
極・第2主電極間容量Cdsを、極めて小さくできる。
【0030】本発明の第3の特徴に係る半導体装置にお
いては、UMOS等の縦型構造の絶縁ゲート型トランジ
スタの構造で、第2主電極領域直下に絶縁物層が形成さ
れるので、第1主電極・第2主電極間容量Cdsが小さく
なる。縦型構造の絶縁ゲート型トランジスタでは溝部表
面に露出した第2半導体領域がチャネルとなり、圧倒的
に大面積を占める第2主電極領域の下部は浮遊容量とな
るので、絶縁物層の効果は大きく、したがって短チャネ
ル化が容易となる。よって、高周波動作可能でかつ低オ
ン抵抗の縦型構造の絶縁ゲート型トランジスタができ
る。
いては、UMOS等の縦型構造の絶縁ゲート型トランジ
スタの構造で、第2主電極領域直下に絶縁物層が形成さ
れるので、第1主電極・第2主電極間容量Cdsが小さく
なる。縦型構造の絶縁ゲート型トランジスタでは溝部表
面に露出した第2半導体領域がチャネルとなり、圧倒的
に大面積を占める第2主電極領域の下部は浮遊容量とな
るので、絶縁物層の効果は大きく、したがって短チャネ
ル化が容易となる。よって、高周波動作可能でかつ低オ
ン抵抗の縦型構造の絶縁ゲート型トランジスタができ
る。
【0031】本発明の第4の特徴に係る半導体装置にお
いては、縦型のIGBTが構成され、第2主電極領域
(コレクタ領域)直下の浮遊容量となる第2主電極領域
・第2主電極領域間(コレクタ・エミッタ間)容量が低
減できる。したがって、短チャネル化が容易となり、高
周波動作及び低オン抵抗動作が可能となる。
いては、縦型のIGBTが構成され、第2主電極領域
(コレクタ領域)直下の浮遊容量となる第2主電極領域
・第2主電極領域間(コレクタ・エミッタ間)容量が低
減できる。したがって、短チャネル化が容易となり、高
周波動作及び低オン抵抗動作が可能となる。
【0032】本発明の第3及び第4の特徴に係る半導体
装置において、請求項16に規定するように、第4半導
体領域に接してショート領域(第5半導体領域)を形成
すれば、ターンオフ時のキャリアの引き抜きが迅速に行
なわれ、テイル電流がほとんどないターンオフ動作が可
能となる。
装置において、請求項16に規定するように、第4半導
体領域に接してショート領域(第5半導体領域)を形成
すれば、ターンオフ時のキャリアの引き抜きが迅速に行
なわれ、テイル電流がほとんどないターンオフ動作が可
能となる。
【0033】本発明の第5の特徴に係る半導体装置の製
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、いわゆるSIMOX(Separa
tionby IMplanted OXygen)法により容易に製造でき
る。特に超高周波用に第2半導体領域の厚みが薄い場合
に有効である。
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、いわゆるSIMOX(Separa
tionby IMplanted OXygen)法により容易に製造でき
る。特に超高周波用に第2半導体領域の厚みが薄い場合
に有効である。
【0034】本発明の第6の特徴に係る半導体装置の製
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、エピタキシャル成長により容
易に実現できる。
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、エピタキシャル成長により容
易に実現できる。
【0035】本発明の第7の特徴に係る半導体装置の製
造方法によれば、いわゆるSBD(シリコン直接接合)
法あるいは貼り合わせ法と称せられるウェハ接着技術を
用いて、第2主電極領域直下に空洞となる溝部や埋め込
み酸化膜を容易に形成できる。このため、特に第2半導
体領域の厚みの厚いパワーデバイスの製造に好適であ
る。すなわち電力用半導体装置(パワーデバイス)の高
周波化・高出力化が容易となる。
造方法によれば、いわゆるSBD(シリコン直接接合)
法あるいは貼り合わせ法と称せられるウェハ接着技術を
用いて、第2主電極領域直下に空洞となる溝部や埋め込
み酸化膜を容易に形成できる。このため、特に第2半導
体領域の厚みの厚いパワーデバイスの製造に好適であ
る。すなわち電力用半導体装置(パワーデバイス)の高
周波化・高出力化が容易となる。
【0036】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。以下において、図19及び図21(第1及び
第2の従来例)と重複する部分には同一の符号を附す
る。 (第1の実施例) 図1に本発明の第1の実施例に係る半導体装置の断面図
を示す。本発明の第1の実施例の半導体装置はLDD構
造のn型チャネルMOSFETの構成例を示している。
図1において、本発明の第1の実施例の半導体装置は、
不純物密度の高いp+ 型半導体層(第1半導体領域)1
aと、p+ 型半導体層1aの上に配置された不純物密度
の低いp型半導体層(第2半導体領域)1bと、このp
型半導体層の表面に配置されたn+ ドレイン領域(第4
半導体領域)4、n+ ソース領域(第3半導体領域)
5、n+ ソース領域5とn+ ドレイン領域4の間の電流
通路となるチャネル領域と、チャネル領域の下部に配置
されたp+ 埋め込み領域 (第5半導体領域)1cと、
このチャネル領域が形成されているp型半導体層1bの
表面のゲート酸化膜2と、このゲート酸化膜2の上のゲ
ート電極3とから構成されている。更に、このp型半導
体層1bの表面からp+ 型半導体層1aに達するp+ 拡
散領域(高導電性領域)10が形成されている。ソース
配線電極8及びn+ ソース領域5は、p+ 拡散領域10
と電気的に接続されている。ソース配線電極8のコンタ
クト部直下は高不純物密度n+ 領域からなる第1コンタ
クト領域が形成されている。更に、この第1コンタクト
領域に連続して、チャネル領域に対向して第1コンタク
ト領域よりも低不純物密度のn型の浅い第1張出領域
(延長部)が形成されている。同様に、ドレイン配線電
極7のコンタクト部直下には、高不純物密度n+ 領域か
らなる第2コンタクト領域が形成されている。そして、
第2コンタクト領域に接し、且つチャネル領域に対向し
て、第2コンタクト領域よりも低不純物密度のn型の浅
い第2張出領域(延長部)が形成されている。このよう
に、ソース領域5が第1コンタクト領域と第1張出領域
(延長部)とを有し、ドレイン領域4が第2コンタクト
領域と第2張出領域(延長部)とを有することにより、
LDD構造を構成し、短チャネル化が容易な構造として
いる。そして、絶縁物層(酸化膜)9が、n+ ドレイン
領域4を構成している第2コンタクト領域の下部の領域
のみに局所的に配置されている。しかも、n+ ドレイン
領域4を構成している第2コンタクト領域の底部が、絶
縁物層(酸化膜)9に接触した構造となっている。
説明する。以下において、図19及び図21(第1及び
第2の従来例)と重複する部分には同一の符号を附す
る。 (第1の実施例) 図1に本発明の第1の実施例に係る半導体装置の断面図
を示す。本発明の第1の実施例の半導体装置はLDD構
造のn型チャネルMOSFETの構成例を示している。
図1において、本発明の第1の実施例の半導体装置は、
不純物密度の高いp+ 型半導体層(第1半導体領域)1
aと、p+ 型半導体層1aの上に配置された不純物密度
の低いp型半導体層(第2半導体領域)1bと、このp
型半導体層の表面に配置されたn+ ドレイン領域(第4
半導体領域)4、n+ ソース領域(第3半導体領域)
5、n+ ソース領域5とn+ ドレイン領域4の間の電流
通路となるチャネル領域と、チャネル領域の下部に配置
されたp+ 埋め込み領域 (第5半導体領域)1cと、
このチャネル領域が形成されているp型半導体層1bの
表面のゲート酸化膜2と、このゲート酸化膜2の上のゲ
ート電極3とから構成されている。更に、このp型半導
体層1bの表面からp+ 型半導体層1aに達するp+ 拡
散領域(高導電性領域)10が形成されている。ソース
配線電極8及びn+ ソース領域5は、p+ 拡散領域10
と電気的に接続されている。ソース配線電極8のコンタ
クト部直下は高不純物密度n+ 領域からなる第1コンタ
クト領域が形成されている。更に、この第1コンタクト
領域に連続して、チャネル領域に対向して第1コンタク
ト領域よりも低不純物密度のn型の浅い第1張出領域
(延長部)が形成されている。同様に、ドレイン配線電
極7のコンタクト部直下には、高不純物密度n+ 領域か
らなる第2コンタクト領域が形成されている。そして、
第2コンタクト領域に接し、且つチャネル領域に対向し
て、第2コンタクト領域よりも低不純物密度のn型の浅
い第2張出領域(延長部)が形成されている。このよう
に、ソース領域5が第1コンタクト領域と第1張出領域
(延長部)とを有し、ドレイン領域4が第2コンタクト
領域と第2張出領域(延長部)とを有することにより、
LDD構造を構成し、短チャネル化が容易な構造として
いる。そして、絶縁物層(酸化膜)9が、n+ ドレイン
領域4を構成している第2コンタクト領域の下部の領域
のみに局所的に配置されている。しかも、n+ ドレイン
領域4を構成している第2コンタクト領域の底部が、絶
縁物層(酸化膜)9に接触した構造となっている。
【0037】更にp+ 埋め込み領域1cがドレイン領域
4からの空乏層の拡がりを止め、ソース・ドレイン間が
パンチスルーするのを防止している。図18に同様な構
造の比較図を示したが、p+ 埋め込み領域がないため
に、ソースドレイン間がパンチスルーするために、ドレ
イン領域4の周辺を完全に空乏化することはできない。
4からの空乏層の拡がりを止め、ソース・ドレイン間が
パンチスルーするのを防止している。図18に同様な構
造の比較図を示したが、p+ 埋め込み領域がないため
に、ソースドレイン間がパンチスルーするために、ドレ
イン領域4の周辺を完全に空乏化することはできない。
【0038】図2(a),図2(b)は本発明の第1の
実施例に係るLDD構造の半導体装置の製造方法を説明
する図である。
実施例に係るLDD構造の半導体装置の製造方法を説明
する図である。
【0039】(イ)先ず、第1半導体領域であるp+ シ
リコン基板1aの上部に不純物密度1×1013〜5×1
014cm-3、厚さ1〜3μmのp型エピタキシャル成長
を行ない、第2半導体領域となるp型半導体層1bを形
成する。
リコン基板1aの上部に不純物密度1×1013〜5×1
014cm-3、厚さ1〜3μmのp型エピタキシャル成長
を行ない、第2半導体領域となるp型半導体層1bを形
成する。
【0040】(ロ)その後、図2(a)に示すように、
p型半導体層1b中に16O+ イオンを注入して、いわゆ
るSIMOX法により、表面に100〜200nmのS
i層を残した状態で内部に部分的に350〜500nm
の酸化膜(SiO2 )9を形成する。たとえば1.8×
1018cm-2〜2.0×1018cm-2のドーズ量で、加
速電圧190〜200KeVで16O+ イオンを打ち込
み、0.5%の酸素含有のアルゴン中で1325℃、5
時間熱処理を行なえば、表面のSiの厚み180nm、
酸化膜9の厚み450nmが得られる。
p型半導体層1b中に16O+ イオンを注入して、いわゆ
るSIMOX法により、表面に100〜200nmのS
i層を残した状態で内部に部分的に350〜500nm
の酸化膜(SiO2 )9を形成する。たとえば1.8×
1018cm-2〜2.0×1018cm-2のドーズ量で、加
速電圧190〜200KeVで16O+ イオンを打ち込
み、0.5%の酸素含有のアルゴン中で1325℃、5
時間熱処理を行なえば、表面のSiの厚み180nm、
酸化膜9の厚み450nmが得られる。
【0041】(ハ)次に、例えば5×1015〜4×10
16cm-2程度の高濃度のボロン11B+ をp型半導体層1
bの表面からイオン注入して、更にp+ 型半導体層1a
に到達するように、熱処理により拡散させ高導電性領域
であるp+ 拡散領域10を形成する。
16cm-2程度の高濃度のボロン11B+ をp型半導体層1
bの表面からイオン注入して、更にp+ 型半導体層1a
に到達するように、熱処理により拡散させ高導電性領域
であるp+ 拡散領域10を形成する。
【0042】(ニ)次にゲート酸化膜2を40〜120
nmの厚さに成長させた後、フォトレジストをマスクに
して31P+ をドーズ量5×1015〜2×1016cm-3、
加速電圧80KeVでイオン注入し、1000℃30分
程度アニールして第3半導体領域となるn+ ソース領域
5及び第4半導体領域となるn+ ドレイン領域4の第1
及び第2コンタクト領域を形成する。
nmの厚さに成長させた後、フォトレジストをマスクに
して31P+ をドーズ量5×1015〜2×1016cm-3、
加速電圧80KeVでイオン注入し、1000℃30分
程度アニールして第3半導体領域となるn+ ソース領域
5及び第4半導体領域となるn+ ドレイン領域4の第1
及び第2コンタクト領域を形成する。
【0043】(ホ)次にこのフォトレジストをO3 アッ
シャー等により除去し、p+ 埋め込み領域1c形成用の
新たなフォトレジストを形成し、このフォトレジストを
マスクとして11B+ を、ドーズ量2×1013〜5×10
14cm-2、加速電圧130〜150KeVでイオン注入
し、第5半導体領域であるp+ 埋め込み領域1cを形成
する。
シャー等により除去し、p+ 埋め込み領域1c形成用の
新たなフォトレジストを形成し、このフォトレジストを
マスクとして11B+ を、ドーズ量2×1013〜5×10
14cm-2、加速電圧130〜150KeVでイオン注入
し、第5半導体領域であるp+ 埋め込み領域1cを形成
する。
【0044】(ヘ)その後、更に、高導電性物質(例え
ば、不純物をドープした多結晶シリコン、Mo,W,T
iなどの高融点金属あるいはMoSi2 ,WSi2 ,T
iSi2 等)を350〜500nm堆積し、フォトリソ
グラフィ及びRIEを用いてパターニングしてゲート電
極3を形成する。
ば、不純物をドープした多結晶シリコン、Mo,W,T
iなどの高融点金属あるいはMoSi2 ,WSi2 ,T
iSi2 等)を350〜500nm堆積し、フォトリソ
グラフィ及びRIEを用いてパターニングしてゲート電
極3を形成する。
【0045】(ト)次に、ゲート電極3をマスクとして
用いる、いわゆる自己整合法により図2(b)において
75As+ などのn型不純物を3×1014〜1×1015c
m-2のドーズ量、加速電圧30KeV程度でイオン注入
して、第1張出領域(浅いn+ ソース領域)5及び第2
張出領域(浅いn+ ドレイン領域)4を形成する。
用いる、いわゆる自己整合法により図2(b)において
75As+ などのn型不純物を3×1014〜1×1015c
m-2のドーズ量、加速電圧30KeV程度でイオン注入
して、第1張出領域(浅いn+ ソース領域)5及び第2
張出領域(浅いn+ ドレイン領域)4を形成する。
【0046】(チ)その後、p型半導体層1b表面全体
にPSGやSiO2 などの絶縁膜6をCVD法により3
50〜500nm堆積する。更に、絶縁膜6の適当なと
ころにソース領域5、ゲート電極3及びドレイン領域4
に達するコンタクトホール開孔部をそれぞれ形成し、A
l,Al−Si,Al−Cu−Si等を350〜100
0nm堆積した後、パターニングしてソース配線電極8
及びドレイン配線電極7をそれぞれ形成する。この時、
図には示していないがゲート配線電極も同時に形成す
る。こうして、本発明の第1の実施例に係るLDD構造
の半導体装置が完成する。
にPSGやSiO2 などの絶縁膜6をCVD法により3
50〜500nm堆積する。更に、絶縁膜6の適当なと
ころにソース領域5、ゲート電極3及びドレイン領域4
に達するコンタクトホール開孔部をそれぞれ形成し、A
l,Al−Si,Al−Cu−Si等を350〜100
0nm堆積した後、パターニングしてソース配線電極8
及びドレイン配線電極7をそれぞれ形成する。この時、
図には示していないがゲート配線電極も同時に形成す
る。こうして、本発明の第1の実施例に係るLDD構造
の半導体装置が完成する。
【0047】以上のように本発明の第1の実施例に係る
発明によれば、第2半導体領域であるp型半導体層1b
は低不純物密度であるので、n+ ドレイン領域の周辺
は、ほとんど完全に空乏化し、接合容量は極めて小さく
なり、しかもn+ ドレイン領域4を構成している第2コ
ンタクト領域の下部の領域のみに酸化膜9が形成されて
いるので、ドレインと基板間の容量すなわちドレイン・
ソース間容量Cgsが小さくなり、高周波における電力利
得が増大する。特に第5半導体領域であるp+ 埋め込み
領域1cによりチャネル中には中性領域が残り、ソース
・ドレイン間はパンチスルーしない。またp+ 拡散領域
10でn+ ソース領域5をp+ 基板1aに接続している
ので、p+ 基板1aの裏側でソース接地ができるため、
ソースボンディングワイヤは不要となり、ソースインダ
クタンスはほとんど無視できる。またp+ 拡散領域10
は放熱領域としても機能するので、高出力化が可能とな
る。
発明によれば、第2半導体領域であるp型半導体層1b
は低不純物密度であるので、n+ ドレイン領域の周辺
は、ほとんど完全に空乏化し、接合容量は極めて小さく
なり、しかもn+ ドレイン領域4を構成している第2コ
ンタクト領域の下部の領域のみに酸化膜9が形成されて
いるので、ドレインと基板間の容量すなわちドレイン・
ソース間容量Cgsが小さくなり、高周波における電力利
得が増大する。特に第5半導体領域であるp+ 埋め込み
領域1cによりチャネル中には中性領域が残り、ソース
・ドレイン間はパンチスルーしない。またp+ 拡散領域
10でn+ ソース領域5をp+ 基板1aに接続している
ので、p+ 基板1aの裏側でソース接地ができるため、
ソースボンディングワイヤは不要となり、ソースインダ
クタンスはほとんど無視できる。またp+ 拡散領域10
は放熱領域としても機能するので、高出力化が可能とな
る。
【0048】次に実験結果を示して本発明の第1の実施
例に係る半導体装置による改善効果を説明する。図18
に示した従来例のMOSFETのドレイン容量が1.0
1[pF]であるのに対し、n+ ドレイン領域4を構成
している第2コンタクト領域の下部の領域のみに酸化膜
9を形成することにより、本発明の第1の実施例では、
0.506[pF](従来比;50.1[%])まで低
減された。
例に係る半導体装置による改善効果を説明する。図18
に示した従来例のMOSFETのドレイン容量が1.0
1[pF]であるのに対し、n+ ドレイン領域4を構成
している第2コンタクト領域の下部の領域のみに酸化膜
9を形成することにより、本発明の第1の実施例では、
0.506[pF](従来比;50.1[%])まで低
減された。
【0049】また本発明の第1の実施例に係る半導体装
置では、n+ ソース領域5の下に絶縁層が形成されてお
らず、上部でn+ ソース領域5及びソース配線電極8と
接触し、下部でp型シリコンウェハ1のp+ 型半導体層
1aに接続するp+ 拡散領域10を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。例えば、図19に示した
従来例では接地用ワイヤ11のボンディングにより接地
インダクタンスを2[nH]程有していたが、本発明の
第1の実施例に係る半導体装置では、0.023[n
H](従来比;1.15[%])まで低減された。
置では、n+ ソース領域5の下に絶縁層が形成されてお
らず、上部でn+ ソース領域5及びソース配線電極8と
接触し、下部でp型シリコンウェハ1のp+ 型半導体層
1aに接続するp+ 拡散領域10を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。例えば、図19に示した
従来例では接地用ワイヤ11のボンディングにより接地
インダクタンスを2[nH]程有していたが、本発明の
第1の実施例に係る半導体装置では、0.023[n
H](従来比;1.15[%])まで低減された。
【0050】結果として、本発明の第1の実施例に係る
半導体装置では、下記に示すように電力利得を大幅に改
善することが可能となった。
半導体装置では、下記に示すように電力利得を大幅に改
善することが可能となった。
【0051】図21の従来例 … 20[dB] 図19の従来例 … 21[dB] 第1の実施例 … 23[dB] (第2の実施例) 次に、図3に本発明の第2の実施例に係るLDD構造の
nチャネルMOSFETの断面図を示す。本実施例の半
導体装置は、第1及び第2の実施例と比較して高不純物
密度半導体領域であるp+ 拡散領域10をW,Mo,T
i,Coなどの高融点金属等の高導電性物質101で構
成した点が異なる。図3に示すように高導電性物質10
1を形成するには、p型半導体層1bの表面から、p+
基板1aに達するまでRIEなどによりU溝を形成し、
その内部に減圧CVD法などによりW,Ti等を選択成
長すればよい。高導電性物質101としてはWSi2 ,
MoSi2 ,TiSi2 ,CoSi2 などのシリサイド
でもよい。なお、高導電性物質は真空蒸着、スパッタリ
ングなどによりU溝中に堆積することも可能で、必要に
応じてラッピング等により平坦化を行なえばよい。また
U溝が深い場合はU溝の内壁にのみWやWSix を形成
して、中空にした、いわゆるWやWSix のパイプを形
成してもよい。高導電性物質101のパイプであって
も、ソース領域5とp+ 基板1aが電気的に接続されれ
ばよい。
nチャネルMOSFETの断面図を示す。本実施例の半
導体装置は、第1及び第2の実施例と比較して高不純物
密度半導体領域であるp+ 拡散領域10をW,Mo,T
i,Coなどの高融点金属等の高導電性物質101で構
成した点が異なる。図3に示すように高導電性物質10
1を形成するには、p型半導体層1bの表面から、p+
基板1aに達するまでRIEなどによりU溝を形成し、
その内部に減圧CVD法などによりW,Ti等を選択成
長すればよい。高導電性物質101としてはWSi2 ,
MoSi2 ,TiSi2 ,CoSi2 などのシリサイド
でもよい。なお、高導電性物質は真空蒸着、スパッタリ
ングなどによりU溝中に堆積することも可能で、必要に
応じてラッピング等により平坦化を行なえばよい。また
U溝が深い場合はU溝の内壁にのみWやWSix を形成
して、中空にした、いわゆるWやWSix のパイプを形
成してもよい。高導電性物質101のパイプであって
も、ソース領域5とp+ 基板1aが電気的に接続されれ
ばよい。
【0052】本発明の第2の実施例でも、ドレイン容量
やゲート・ソース間容量Cgsが低減化する、ことは第1
の実施例と同様である。図18に示した従来例のMOS
FETのドレイン容量が1.01[pF]であるのに対
し、n+ ドレイン領域4を構成している第2コンタクト
領域の下部の領域のみに酸化膜9を形成することによ
り、本発明の第2の実施例に係る半導体装置のドレイン
容量は、0.506[pF](従来比;50.1
[%])まで低減された。またn+ ソース領域5の下に
絶縁層が形成されておらず、上部でn+ ソース領域5及
びソース配線電極8と接触し、下部でp型シリコンウェ
ハ1のp+ 型半導体層1aに接続する高導電性物質10
1を備えた構造としているので、ソースの裏面接地がで
き、接地インダクタンスLsを低減することができる。
例えば、図19に示した従来例では接地用ワイヤ11の
ボンディングにより接地インダクタンスを2[nH]程
有していたが、本発明の第2の実施例に係る半導体装置
では、0.023[nH](従来比;1.15[%])
まで低減された。この結果、ソースインダクタンスを低
減化できる。更に、これらの効果に加え高導電性物質1
01は抵抗をp+ 拡散領域10の1/10以下にできる
ので、ソース直列抵抗Rs が低減化し、高周波利得が更
に向上する。ソース直列抵抗Rs は図20の等価回路中
でソースに直列に接続される抵抗である。更に、高導電
性物質は熱伝導率も高いので、放熱特性も更に改良され
る。
やゲート・ソース間容量Cgsが低減化する、ことは第1
の実施例と同様である。図18に示した従来例のMOS
FETのドレイン容量が1.01[pF]であるのに対
し、n+ ドレイン領域4を構成している第2コンタクト
領域の下部の領域のみに酸化膜9を形成することによ
り、本発明の第2の実施例に係る半導体装置のドレイン
容量は、0.506[pF](従来比;50.1
[%])まで低減された。またn+ ソース領域5の下に
絶縁層が形成されておらず、上部でn+ ソース領域5及
びソース配線電極8と接触し、下部でp型シリコンウェ
ハ1のp+ 型半導体層1aに接続する高導電性物質10
1を備えた構造としているので、ソースの裏面接地がで
き、接地インダクタンスLsを低減することができる。
例えば、図19に示した従来例では接地用ワイヤ11の
ボンディングにより接地インダクタンスを2[nH]程
有していたが、本発明の第2の実施例に係る半導体装置
では、0.023[nH](従来比;1.15[%])
まで低減された。この結果、ソースインダクタンスを低
減化できる。更に、これらの効果に加え高導電性物質1
01は抵抗をp+ 拡散領域10の1/10以下にできる
ので、ソース直列抵抗Rs が低減化し、高周波利得が更
に向上する。ソース直列抵抗Rs は図20の等価回路中
でソースに直列に接続される抵抗である。更に、高導電
性物質は熱伝導率も高いので、放熱特性も更に改良され
る。
【0053】(第3の実施例) 図4は本発明の第3の実施例に係るLDD構造のnチャ
ネルMOSFETの断面図を示す。第1及び第2の実施
例と異なり、酸化膜9はn+ ドレイン領域4を構成して
いる第2コンタクト領域の下部のみから、p+ 基板1a
に至るまで埋め込まれ、厚い酸化膜となり、Cdsは更に
低減できる。本発明の第4の実施例のnチャネルMOS
FETは図2の場合と異なり、p型半導体層1bのエピ
タキシャル成長の前に、SiO2 膜9をCVD法によ
り、高導電性物質101をスパッタ法、CVD法等によ
り堆積し、その後フォトリソグラフィ及びRIEにより
パターン形成し、その後SiO2 膜9の上部及び、高導
電性物質101の形成された部分以外のp+ 基板の上部
にエピタキシャル成長することあるいは直接接合法(S
DB法)により製造する(この製造法については図6及
び図12を用いて後述する)。もちろんSIMOX法に
よりSiO2 膜を形成することも可能だが、16O+ のイ
オン注入の加速電圧や、それによるダメージの問題の制
約を考えると、SiO2 膜を1μm以上厚くする場合
は、SiO2 膜の上にエピタキシャル成長する方法や裏
面からSiO2 膜を埋め込んで、更に別のp+ 基板をS
DB法により接着する方法の方が好ましい。
ネルMOSFETの断面図を示す。第1及び第2の実施
例と異なり、酸化膜9はn+ ドレイン領域4を構成して
いる第2コンタクト領域の下部のみから、p+ 基板1a
に至るまで埋め込まれ、厚い酸化膜となり、Cdsは更に
低減できる。本発明の第4の実施例のnチャネルMOS
FETは図2の場合と異なり、p型半導体層1bのエピ
タキシャル成長の前に、SiO2 膜9をCVD法によ
り、高導電性物質101をスパッタ法、CVD法等によ
り堆積し、その後フォトリソグラフィ及びRIEにより
パターン形成し、その後SiO2 膜9の上部及び、高導
電性物質101の形成された部分以外のp+ 基板の上部
にエピタキシャル成長することあるいは直接接合法(S
DB法)により製造する(この製造法については図6及
び図12を用いて後述する)。もちろんSIMOX法に
よりSiO2 膜を形成することも可能だが、16O+ のイ
オン注入の加速電圧や、それによるダメージの問題の制
約を考えると、SiO2 膜を1μm以上厚くする場合
は、SiO2 膜の上にエピタキシャル成長する方法や裏
面からSiO2 膜を埋め込んで、更に別のp+ 基板をS
DB法により接着する方法の方が好ましい。
【0054】本発明の第3の実施例に係る発明によれ
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部はすべて絶縁物層とすることができるのでC
dsは極めて小さくなり、高周波特性が改善される。
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部はすべて絶縁物層とすることができるのでC
dsは極めて小さくなり、高周波特性が改善される。
【0055】また本発明の第3の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。例えば、図19に示した
従来例では接地用ワイヤ11のボンディングにより接地
インダクタンスを2[nH]程有していたが、第3の実
施例では、0.023[nH](従来比;1.15
[%])まで低減された。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。例えば、図19に示した
従来例では接地用ワイヤ11のボンディングにより接地
インダクタンスを2[nH]程有していたが、第3の実
施例では、0.023[nH](従来比;1.15
[%])まで低減された。
【0056】(第4の実施例) 図5は本発明の第4の実施例に係るLDD構造のnチャ
ネルMOSFETの断面図で、第3の実施例のSiO2
膜9の周辺をSi3 N4 膜98で被覆したものである。
更にSiO2 膜9の上部とSi3 N4 膜98の間にはカ
ーボン(C)やジルコン(ZrO2 ・SiO2 )等のS
iO2 よりも放射率の大きな物質の薄膜97が挟まれて
いる。Si3 N4 膜98や薄膜97はエピタキシャル成
長するp型半導体層1bの結晶性を改善するためのもの
である。つまり、SiO2 膜の酸素の存在により、Si
O2 膜の上部に良質なSiエピタキシャル成長を行うこ
とは困難であるので、Si3 N4 膜98で被覆してその
上にエピタキシャル成長を行う。更に望ましくは、Si
と格子定数の近いCaF2 などをSi3 N4 の上に形成
するのがよい。Siと格子定数の近い物質を絶縁物との
界面に形成することによりエピタキシャル成長膜の膜質
が改善される。CaF2 は真空蒸着で堆積すればよい。
Si3 N4 膜98を省略してCaF2 だけを形成しても
よい。
ネルMOSFETの断面図で、第3の実施例のSiO2
膜9の周辺をSi3 N4 膜98で被覆したものである。
更にSiO2 膜9の上部とSi3 N4 膜98の間にはカ
ーボン(C)やジルコン(ZrO2 ・SiO2 )等のS
iO2 よりも放射率の大きな物質の薄膜97が挟まれて
いる。Si3 N4 膜98や薄膜97はエピタキシャル成
長するp型半導体層1bの結晶性を改善するためのもの
である。つまり、SiO2 膜の酸素の存在により、Si
O2 膜の上部に良質なSiエピタキシャル成長を行うこ
とは困難であるので、Si3 N4 膜98で被覆してその
上にエピタキシャル成長を行う。更に望ましくは、Si
と格子定数の近いCaF2 などをSi3 N4 の上に形成
するのがよい。Siと格子定数の近い物質を絶縁物との
界面に形成することによりエピタキシャル成長膜の膜質
が改善される。CaF2 は真空蒸着で堆積すればよい。
Si3 N4 膜98を省略してCaF2 だけを形成しても
よい。
【0057】図6を用いて図5に示した本発明の第4の
実施例に係るLDD構造のnチャネルMOSFETの製
造方法を説明する。
実施例に係るLDD構造のnチャネルMOSFETの製
造方法を説明する。
【0058】(a)まず1〜2×1018cm-3のp+ 基
板の上に熱酸化あるいはCVD法により0.8〜1μm
程度の酸化膜を形成し、その後フォトリソグラフィを用
いたエッチングにより、図6(a)のように所定の場所
のみに埋め込み絶縁膜となるSiO2 膜9の島を形成す
る。次にカーボンあるいはジルコンの薄膜97を真空蒸
着等により200〜300nm堆積し、SiO2 膜9の
島の上のみを残し、他はフォトリソグラフィにより除去
する。カーボンやジルコン等の薄膜97の形成は工程を
簡略化したい時は省略してもよい。次にCVD法により
Si3 N4 膜を130〜250nm堆積し、フォトリソ
グラフィによりSiO2 膜の島の表面のみを残し、他を
除去する。
板の上に熱酸化あるいはCVD法により0.8〜1μm
程度の酸化膜を形成し、その後フォトリソグラフィを用
いたエッチングにより、図6(a)のように所定の場所
のみに埋め込み絶縁膜となるSiO2 膜9の島を形成す
る。次にカーボンあるいはジルコンの薄膜97を真空蒸
着等により200〜300nm堆積し、SiO2 膜9の
島の上のみを残し、他はフォトリソグラフィにより除去
する。カーボンやジルコン等の薄膜97の形成は工程を
簡略化したい時は省略してもよい。次にCVD法により
Si3 N4 膜を130〜250nm堆積し、フォトリソ
グラフィによりSiO2 膜の島の表面のみを残し、他を
除去する。
【0059】(b)次にSiO2 の島を形成したp+ 基
板1aの上に気相エピタキシャル成長を行う。いわゆる
絶縁膜の埋め込みエピタキシーである。SiH2 Cl
2 ,SiHCl3 ,SiCl4 とH2 とを用いた通常の
気相成長で良いが結晶性を良くしたい場合はHgランプ
あるいはエキシマレーザの紫外光を照射しながら行う光
エピタキシーの手法を用いる。波長250nmより短波
長の紫外光が良い。基板の加熱方法は赤外線ランプ加熱
方法を用い950〜1250℃に加熱して成長するのが
よい。SiO2 より放射率の大きいカーボンやジルコン
の薄膜97をSiO2 膜9の島の上部に含んで埋め込み
絶縁膜を形成しているので、加熱用の赤外線が埋め込み
絶縁膜を透過しにくくなりSiO2 膜9の島の上部近傍
が有効に加熱される。カーボン等がなくてもSiO2 自
身がSiより放射率が大きいのでSiO2 の上部が有効
に加熱される。したがってSiO2 膜9の島の上の温度
が他の部分より高くなるため、結晶性が改善される。な
お、成長の初期にSi2 H6の熱分解によりSiの気相
エピタキシャル成長を300〜500nm行ない、レー
ザーアニールもしくは電子線アニールを行い、その後S
iH2 Cl2 とH2 との還元反応による成長を行なう2
ステップのエピ成長を行ってもよい。レーザーアニール
の場合も薄膜97の存在により、SiO2 膜9の島の上
部のみが有効に熱処理され、選択的に再結晶化する。エ
ピタキシャル成長は設計値(たとえば2.5μm)より
も1μm程度余分に行ない、その後ラッピングによりp
型半導体層1bの平坦化を行う。平坦化の最終工程はケ
ミカルエッチングを行い、ラッピングによるダメージを
除去し、同時に、所望のp型半導体層1bの厚み(たと
えば2.5μm)を得る。この結果、SiO2 膜9の島
の上には約1μmのエピタキシャル成長層が形成され
る。その後p型半導体層1bの表面に400〜600n
mの熱酸化膜96を形成し、熱酸化膜96の所定の部分
にU溝エッチング用窓をフォトリソグラフィにより形成
する。この熱酸化膜96をマスクとして用いて図6
(b)に示すようにSF6 /Cl2 、あるいはSiCl
4 ,PCl3 等を用いたRIEによりU溝200をp+
基板1aに達するまで形成する。
板1aの上に気相エピタキシャル成長を行う。いわゆる
絶縁膜の埋め込みエピタキシーである。SiH2 Cl
2 ,SiHCl3 ,SiCl4 とH2 とを用いた通常の
気相成長で良いが結晶性を良くしたい場合はHgランプ
あるいはエキシマレーザの紫外光を照射しながら行う光
エピタキシーの手法を用いる。波長250nmより短波
長の紫外光が良い。基板の加熱方法は赤外線ランプ加熱
方法を用い950〜1250℃に加熱して成長するのが
よい。SiO2 より放射率の大きいカーボンやジルコン
の薄膜97をSiO2 膜9の島の上部に含んで埋め込み
絶縁膜を形成しているので、加熱用の赤外線が埋め込み
絶縁膜を透過しにくくなりSiO2 膜9の島の上部近傍
が有効に加熱される。カーボン等がなくてもSiO2 自
身がSiより放射率が大きいのでSiO2 の上部が有効
に加熱される。したがってSiO2 膜9の島の上の温度
が他の部分より高くなるため、結晶性が改善される。な
お、成長の初期にSi2 H6の熱分解によりSiの気相
エピタキシャル成長を300〜500nm行ない、レー
ザーアニールもしくは電子線アニールを行い、その後S
iH2 Cl2 とH2 との還元反応による成長を行なう2
ステップのエピ成長を行ってもよい。レーザーアニール
の場合も薄膜97の存在により、SiO2 膜9の島の上
部のみが有効に熱処理され、選択的に再結晶化する。エ
ピタキシャル成長は設計値(たとえば2.5μm)より
も1μm程度余分に行ない、その後ラッピングによりp
型半導体層1bの平坦化を行う。平坦化の最終工程はケ
ミカルエッチングを行い、ラッピングによるダメージを
除去し、同時に、所望のp型半導体層1bの厚み(たと
えば2.5μm)を得る。この結果、SiO2 膜9の島
の上には約1μmのエピタキシャル成長層が形成され
る。その後p型半導体層1bの表面に400〜600n
mの熱酸化膜96を形成し、熱酸化膜96の所定の部分
にU溝エッチング用窓をフォトリソグラフィにより形成
する。この熱酸化膜96をマスクとして用いて図6
(b)に示すようにSF6 /Cl2 、あるいはSiCl
4 ,PCl3 等を用いたRIEによりU溝200をp+
基板1aに達するまで形成する。
【0060】(c)その後減圧CVD法を用いて図6
(c)に示すようにU溝内部のみにW又はWSi2 を選
択CVDを行い、U溝を埋める。次に熱酸化膜96のソ
ースコンタクト領域(第1のコンタクト領域)5、ドレ
インコンタクト領域(第2のコンタクト領域)4形成予
定の部分にフォトリソグラフィを用いて拡散窓を開口
し、熱拡散法あるいは75As+ 、31P+ のイオン注入及
びその後のアニールによりソースコンタクト領域(第1
のコンタクト領域)5、ドレインコンタクト領域(第2
のコンタクト領域)4を形成する。図6(c)では、ド
レインコンタクト領域(第2のコンタクト領域)4はS
iO2 膜9の島に達しているが、必らずしも達する必要
はなく、図7に示すように間にp型Si層1bが残って
もかまわない。つまりソースコンタクト領域(第1のコ
ンタクト領域)5、ドレインコンタクト領域(第2のコ
ンタクト領域)4の深さは表面より0.2〜1.0μm
程度に形成する。SiO2 膜9の厚みが同じならば、ド
レインコンタクト領域(第2のコンタクト領域)4の深
さは浅い方がCdsは小さくなるので電極7のAl等の突
き抜けが問題とならない程度に浅くする方が望ましい。
(c)に示すようにU溝内部のみにW又はWSi2 を選
択CVDを行い、U溝を埋める。次に熱酸化膜96のソ
ースコンタクト領域(第1のコンタクト領域)5、ドレ
インコンタクト領域(第2のコンタクト領域)4形成予
定の部分にフォトリソグラフィを用いて拡散窓を開口
し、熱拡散法あるいは75As+ 、31P+ のイオン注入及
びその後のアニールによりソースコンタクト領域(第1
のコンタクト領域)5、ドレインコンタクト領域(第2
のコンタクト領域)4を形成する。図6(c)では、ド
レインコンタクト領域(第2のコンタクト領域)4はS
iO2 膜9の島に達しているが、必らずしも達する必要
はなく、図7に示すように間にp型Si層1bが残って
もかまわない。つまりソースコンタクト領域(第1のコ
ンタクト領域)5、ドレインコンタクト領域(第2のコ
ンタクト領域)4の深さは表面より0.2〜1.0μm
程度に形成する。SiO2 膜9の厚みが同じならば、ド
レインコンタクト領域(第2のコンタクト領域)4の深
さは浅い方がCdsは小さくなるので電極7のAl等の突
き抜けが問題とならない程度に浅くする方が望ましい。
【0061】(d)次にゲート酸化膜2を40〜100
nmの厚さに成長させ、フォトレジストをマスクとして
11B+ を加速電圧200〜400KeVでイオン注入
し、p型半導体層1bの表面より0.5〜1.0μmの
ところにn+ 埋め込み領域1cを形成する。更に50K
eV程度でチャネルドープのイオン注入を行い、その後
350〜500nmの厚さに、リン(燐)をドープした
多結晶シリコンをCVD法により形成し、フォトリソグ
ラフィ、RIEによりゲート電極3を形成する。次にゲ
ート電極3をマスクとして75As+ を加速電圧35Ke
Vでドーズ量φ=5×1014〜1×1015でイオン注入
し、浅いn+ ソース領域5、n+ ドレイン領域4の第1
及び第2張出領域を自己整合的に形成し、図6(d)の
形状となる。この後は図2で説明したと同様に、全体に
SiO2 を200nm、その上にPSGを150nm堆
積し、その後コンタクトホールを開孔し、AlやAl−
Si等のメタライゼーションの工程によりソース配線電
極8、ドレイン配線電極7、及びゲート配線電極を形成
し、図5に示したnチャネルMOSFETが完成する。
nmの厚さに成長させ、フォトレジストをマスクとして
11B+ を加速電圧200〜400KeVでイオン注入
し、p型半導体層1bの表面より0.5〜1.0μmの
ところにn+ 埋め込み領域1cを形成する。更に50K
eV程度でチャネルドープのイオン注入を行い、その後
350〜500nmの厚さに、リン(燐)をドープした
多結晶シリコンをCVD法により形成し、フォトリソグ
ラフィ、RIEによりゲート電極3を形成する。次にゲ
ート電極3をマスクとして75As+ を加速電圧35Ke
Vでドーズ量φ=5×1014〜1×1015でイオン注入
し、浅いn+ ソース領域5、n+ ドレイン領域4の第1
及び第2張出領域を自己整合的に形成し、図6(d)の
形状となる。この後は図2で説明したと同様に、全体に
SiO2 を200nm、その上にPSGを150nm堆
積し、その後コンタクトホールを開孔し、AlやAl−
Si等のメタライゼーションの工程によりソース配線電
極8、ドレイン配線電極7、及びゲート配線電極を形成
し、図5に示したnチャネルMOSFETが完成する。
【0062】本発明の第4の実施例に係る発明によれ
ば、SiO2 の表面がSi3 N4 膜で被覆されているの
で、良好な(酸素フリーの)第2半導体領域のエピタキ
シャル成長が可能となり、結晶性がよくなるためgm が
改善される。更に放射率の大きな物質をSiO2 の島の
上部に形成することにより、エピタキシャル成長膜の膜
質が改善される。更に、第2半導体領域と格子定数の近
い物質を第2半導体領域1aと絶縁物層9との界面に配
置することにより、格子不整合が改善され、結晶性が向
上する。したがって高gm 化、高周波化、高出力化、低
ノイズ化が可能となる。
ば、SiO2 の表面がSi3 N4 膜で被覆されているの
で、良好な(酸素フリーの)第2半導体領域のエピタキ
シャル成長が可能となり、結晶性がよくなるためgm が
改善される。更に放射率の大きな物質をSiO2 の島の
上部に形成することにより、エピタキシャル成長膜の膜
質が改善される。更に、第2半導体領域と格子定数の近
い物質を第2半導体領域1aと絶縁物層9との界面に配
置することにより、格子不整合が改善され、結晶性が向
上する。したがって高gm 化、高周波化、高出力化、低
ノイズ化が可能となる。
【0063】また、n+ ソース領域5の下に絶縁層が形
成されておらず、上部でn+ ソース領域5及びソース配
線電極8と接触し、下部でp型シリコンウェハ1のp+
型半導体層1aに接続する高導電性物質101を備えた
構造としているので、ソースの裏面接地ができ、接地イ
ンダクタンスLsを低減することができる。この結果、
本発明の第4の実施例に係る半導体装置では、接地イン
ダクタンスが0.023[nH](従来比;1.15
[%])まで低減出来た。
成されておらず、上部でn+ ソース領域5及びソース配
線電極8と接触し、下部でp型シリコンウェハ1のp+
型半導体層1aに接続する高導電性物質101を備えた
構造としているので、ソースの裏面接地ができ、接地イ
ンダクタンスLsを低減することができる。この結果、
本発明の第4の実施例に係る半導体装置では、接地イン
ダクタンスが0.023[nH](従来比;1.15
[%])まで低減出来た。
【0064】(第5の実施例) 図7は本発明の第5の実施例に係るLDD構造のnチャ
ネルMOSFETの断面図で、SiO2 は、p+ 基板1
aに接して形成され、n+ ドレイン領域4との間にはp
型半導体層1bがある。このn+ ドレイン領域4とSi
O2 膜9の間のp型半導体層1bはドレイン領域4の電
界により完全に空乏化するようにp型半導体層1bの不
純物密度と厚みを設定しておく。第5の実施例と同様、
p型半導体層のエピタキシャル成長層の膜質を考慮し、
Si3 N4 膜98でSiO2 膜9は被覆されている。前
述したようにCaF2 等のSiと格子定数の近い物質の
薄膜をSi3 N4 膜98の代わりに用いてもよい。Si
O2 膜9は図8に示すようにp+ 基板側に埋め込むよう
に形成してもよい。
ネルMOSFETの断面図で、SiO2 は、p+ 基板1
aに接して形成され、n+ ドレイン領域4との間にはp
型半導体層1bがある。このn+ ドレイン領域4とSi
O2 膜9の間のp型半導体層1bはドレイン領域4の電
界により完全に空乏化するようにp型半導体層1bの不
純物密度と厚みを設定しておく。第5の実施例と同様、
p型半導体層のエピタキシャル成長層の膜質を考慮し、
Si3 N4 膜98でSiO2 膜9は被覆されている。前
述したようにCaF2 等のSiと格子定数の近い物質の
薄膜をSi3 N4 膜98の代わりに用いてもよい。Si
O2 膜9は図8に示すようにp+ 基板側に埋め込むよう
に形成してもよい。
【0065】図1あるいは図18に示した構造の場合、
SiO2 膜9の下部が空乏化しにくくSiO2 膜の下部
に薄い空乏層を形成するので、このSiO2 膜下部に形
成される空乏層容量Cdsが大きく、これがSiO2 膜に
よる容量Cds(SiO2 )と直列接続されるので、全体
としてCdsが低減化しにくいことが問題となる。本発明
の第5実施例に係る発明によればn+ n+ ドレイン領域
4を構成している第2コンタクト領域の下部は完全に空
乏化しCds(Si)が小さくなるのでより高周波動作が
可能となる。また図4のようにSiO2 膜9が厚いと、
エピタキシャル成長の膜質の低下が、nチャネルMOS
FETのチャネル部に影響をおよぼすが、図7のように
SiO2 膜9を薄くし、相対的にエピタキシャル成長層
の厚みを厚くすることにより、チャネル部の結晶性が向
上し、移動度が向上し、変換コンダクタンスgm が向上
する利点を有する。
SiO2 膜9の下部が空乏化しにくくSiO2 膜の下部
に薄い空乏層を形成するので、このSiO2 膜下部に形
成される空乏層容量Cdsが大きく、これがSiO2 膜に
よる容量Cds(SiO2 )と直列接続されるので、全体
としてCdsが低減化しにくいことが問題となる。本発明
の第5実施例に係る発明によればn+ n+ ドレイン領域
4を構成している第2コンタクト領域の下部は完全に空
乏化しCds(Si)が小さくなるのでより高周波動作が
可能となる。また図4のようにSiO2 膜9が厚いと、
エピタキシャル成長の膜質の低下が、nチャネルMOS
FETのチャネル部に影響をおよぼすが、図7のように
SiO2 膜9を薄くし、相対的にエピタキシャル成長層
の厚みを厚くすることにより、チャネル部の結晶性が向
上し、移動度が向上し、変換コンダクタンスgm が向上
する利点を有する。
【0066】また本発明の第5の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。この結果、接地インダク
タンスが0.023[nH](従来比;1.15
[%])まで低減された。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。この結果、接地インダク
タンスが0.023[nH](従来比;1.15
[%])まで低減された。
【0067】(第6の実施例) 図8は本発明の第6の実施例に係るLDD構造のnチャ
ネルMOSFETの断面図である。p型半導体層1bは
1013〜5×1014cm-3の低不純物密度層とし、ドレ
イン領域4の周辺は完全に空乏化し、ドレインの接合容
量は低減化されている点は第1〜第5の実施例と同様で
ある。チャネル下部のp+ 埋め込み領域1cは、図6と
同様にイオン注入法により形成されソース・ドレイン間
のパンチスルーを防止している。図6で前述したように
SiO2 膜9は熱酸化によって形成してもよいので、良
質な酸化膜が得られる。図5〜7と同様にSiO2 膜9
はSi3 N4 膜98で被覆され、p型半導体層の結晶性
を改良しているが、第6の実施例ではp型半導体層が他
の実施例に比して相対的に厚くなるので、更に結晶性が
改善される。したがって場合によってはSi3 N4 膜9
8を省略するこも可能である。また更に結晶性を良くし
たい場合はSi3 N4 膜98の上に、あるいはSi3 N
4 膜98のかわりにSiと格子定数の近い物質たとえば
CaF2 、あるいはGe/Ca0.44Sr0.56F2 膜を真
空蒸着やMBEで形成してSiとの格子定数を整合すれ
ばよい。
ネルMOSFETの断面図である。p型半導体層1bは
1013〜5×1014cm-3の低不純物密度層とし、ドレ
イン領域4の周辺は完全に空乏化し、ドレインの接合容
量は低減化されている点は第1〜第5の実施例と同様で
ある。チャネル下部のp+ 埋め込み領域1cは、図6と
同様にイオン注入法により形成されソース・ドレイン間
のパンチスルーを防止している。図6で前述したように
SiO2 膜9は熱酸化によって形成してもよいので、良
質な酸化膜が得られる。図5〜7と同様にSiO2 膜9
はSi3 N4 膜98で被覆され、p型半導体層の結晶性
を改良しているが、第6の実施例ではp型半導体層が他
の実施例に比して相対的に厚くなるので、更に結晶性が
改善される。したがって場合によってはSi3 N4 膜9
8を省略するこも可能である。また更に結晶性を良くし
たい場合はSi3 N4 膜98の上に、あるいはSi3 N
4 膜98のかわりにSiと格子定数の近い物質たとえば
CaF2 、あるいはGe/Ca0.44Sr0.56F2 膜を真
空蒸着やMBEで形成してSiとの格子定数を整合すれ
ばよい。
【0068】本発明の第6の実施例に係る発明によれ
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部のp型半導体層(第2半導体領域)1bの厚
みが、第6の実施例に比し、更に厚くなるので、Cdsは
更に小さくなる。したがって高周波化が容易となる。
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部のp型半導体層(第2半導体領域)1bの厚
みが、第6の実施例に比し、更に厚くなるので、Cdsは
更に小さくなる。したがって高周波化が容易となる。
【0069】また本発明の第6の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。この結果、本発明の第6
の実施例に係る半導体装置の接地インダクタンスが0.
023[nH](従来比;1.15[%])まで低減さ
れた。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。この結果、本発明の第6
の実施例に係る半導体装置の接地インダクタンスが0.
023[nH](従来比;1.15[%])まで低減さ
れた。
【0070】(第7の実施例) 図9は本発明の第7の実施例に係るLDD構造の半導体
装置の断面図を示すが、エピタキシャル成長膜の結晶性
を改善するために埋め込み絶縁物層を複数に分割してい
る。分割されたそれぞれの絶縁物層は、大部分を占めコ
アとなるSiO2 膜9と、その上部のCaF2 等のSi
と格子定数の近い物質95、及び側壁部のSi3 N4 膜
98とから成っている。図9は断面図であるが、各絶縁
物層9,95,98は紙面に垂直方向に長いストライプ
の形状となっている。もちろん、紙面に垂直方向におい
ても更に分割し、四角柱がp+ 基板1aの上にX,Yマ
トリクス状に並んだようにしてもよい。この複数に分割
された絶縁物層9,95,98はたとえばCVD法によ
りSiO2 を0.8〜1μm成長し、真空蒸着法により
CaF2 膜を200〜300nm形成し、その後フォト
リソグラフィ及びECRイオンエッチングで複数のスト
ライプ状あるいは四角柱状に分割し、その後Si3 N4
膜をp+ 基板1a、SiO2 及びCaF2 膜の表面全面
にCVDで形成し、更に側壁部のSi3 N4 膜のみを残
すように指向性エッチングによりp+基板上、及びCa
F2 膜上のSi3 N4 膜を除去することにより形成でき
る。このように複数の絶縁物層9,95,98に分割す
れば、p+ 基板1aから成長したp型シリコン層が絶縁
物層と絶縁物層の間を成長し、その上部でブリッジを形
成するようになるので、絶縁物上のエピタキシャル成長
というよりも選択エピタキシャル成長になり、結晶性は
絶縁物層がない場合に近くまで改善される。容量Cdsの
低減化の点では不利ではあるが結晶性が改善され移動度
μが大きくなるので変換コンダクタンスgmが向上し、
その結果高周波の利得が増大する。
装置の断面図を示すが、エピタキシャル成長膜の結晶性
を改善するために埋め込み絶縁物層を複数に分割してい
る。分割されたそれぞれの絶縁物層は、大部分を占めコ
アとなるSiO2 膜9と、その上部のCaF2 等のSi
と格子定数の近い物質95、及び側壁部のSi3 N4 膜
98とから成っている。図9は断面図であるが、各絶縁
物層9,95,98は紙面に垂直方向に長いストライプ
の形状となっている。もちろん、紙面に垂直方向におい
ても更に分割し、四角柱がp+ 基板1aの上にX,Yマ
トリクス状に並んだようにしてもよい。この複数に分割
された絶縁物層9,95,98はたとえばCVD法によ
りSiO2 を0.8〜1μm成長し、真空蒸着法により
CaF2 膜を200〜300nm形成し、その後フォト
リソグラフィ及びECRイオンエッチングで複数のスト
ライプ状あるいは四角柱状に分割し、その後Si3 N4
膜をp+ 基板1a、SiO2 及びCaF2 膜の表面全面
にCVDで形成し、更に側壁部のSi3 N4 膜のみを残
すように指向性エッチングによりp+基板上、及びCa
F2 膜上のSi3 N4 膜を除去することにより形成でき
る。このように複数の絶縁物層9,95,98に分割す
れば、p+ 基板1aから成長したp型シリコン層が絶縁
物層と絶縁物層の間を成長し、その上部でブリッジを形
成するようになるので、絶縁物上のエピタキシャル成長
というよりも選択エピタキシャル成長になり、結晶性は
絶縁物層がない場合に近くまで改善される。容量Cdsの
低減化の点では不利ではあるが結晶性が改善され移動度
μが大きくなるので変換コンダクタンスgmが向上し、
その結果高周波の利得が増大する。
【0071】本発明の第7の実施例に係る発明によれ
ば、p+ 基板1aから成長したp型シリコン層が絶縁物
層と絶縁物層の間を成長し、その上部でブリッジを形成
するようになるので、絶縁物層上のエピタキシャル成長
というよりも選択エピタキシャル成長になり、結晶性は
絶縁物層がない場合に近くまで改善される。容量Cdsの
低減化の点では不利ではあるが結晶性が改善され移動度
μが大きくなるので変換コンダクタンスgm が向上し、
その結果高周波の利得が増大する。
ば、p+ 基板1aから成長したp型シリコン層が絶縁物
層と絶縁物層の間を成長し、その上部でブリッジを形成
するようになるので、絶縁物層上のエピタキシャル成長
というよりも選択エピタキシャル成長になり、結晶性は
絶縁物層がない場合に近くまで改善される。容量Cdsの
低減化の点では不利ではあるが結晶性が改善され移動度
μが大きくなるので変換コンダクタンスgm が向上し、
その結果高周波の利得が増大する。
【0072】また本発明の第7の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。この結果、本発明の第7
の実施例に係る半導体装置の接地インダクタンスが0.
023[nH](従来比;1.15[%])まで低減さ
れた。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する高導電性物質101を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Lsを低減することができる。この結果、本発明の第7
の実施例に係る半導体装置の接地インダクタンスが0.
023[nH](従来比;1.15[%])まで低減さ
れた。
【0073】(第8の実施例) 次に、図10に本発明の第8の実施例に係るLDD構造
の半導体装置の断面図を示す。本発明の第1〜7の実施
例の半導体装置(LDD構造のnチャネルMOSFE
T)において酸化膜9をSi3 N4 膜やAl2 O3 膜等
のSiO2 膜以外の絶縁物で構成することも可能であ
る。しかしSi3 N4 膜やAl2 O3 膜は酸化膜よりも
誘電率が大きく、容量を小さくする目的のためには必ず
しも好ましくない。この場合、例えば16O+ と12C+ と
をSIMOX法と同様にイオン注入して酸化膜9の誘電
率(εSiO2=3.9)よりも誘電率の小さい絶縁物質9
9を使用することにより、ドレイン容量を更に低減させ
ることができる。誘電率の小さいという点では絶縁物質
として空気を用いる方法、すなわち絶縁物質99の分を
空洞にすることも有効だが製造が困難である。この場合
は、後述の第9の実施例の構造(図11参照)におい
て、裏面からエッチング除去して形成した溝部に絶縁物
質99を埋め込まず、空気を埋め込み、空洞とすればよ
い。
の半導体装置の断面図を示す。本発明の第1〜7の実施
例の半導体装置(LDD構造のnチャネルMOSFE
T)において酸化膜9をSi3 N4 膜やAl2 O3 膜等
のSiO2 膜以外の絶縁物で構成することも可能であ
る。しかしSi3 N4 膜やAl2 O3 膜は酸化膜よりも
誘電率が大きく、容量を小さくする目的のためには必ず
しも好ましくない。この場合、例えば16O+ と12C+ と
をSIMOX法と同様にイオン注入して酸化膜9の誘電
率(εSiO2=3.9)よりも誘電率の小さい絶縁物質9
9を使用することにより、ドレイン容量を更に低減させ
ることができる。誘電率の小さいという点では絶縁物質
として空気を用いる方法、すなわち絶縁物質99の分を
空洞にすることも有効だが製造が困難である。この場合
は、後述の第9の実施例の構造(図11参照)におい
て、裏面からエッチング除去して形成した溝部に絶縁物
質99を埋め込まず、空気を埋め込み、空洞とすればよ
い。
【0074】本発明の第8の実施例に係る発明によれ
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部にSiO2 よりも誘電率の小さい絶縁物質を
形成、あるいは空洞(ε≒1)とすることができるので
Cdsは極めて小さくなり、高周波利得が増大する。
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部にSiO2 よりも誘電率の小さい絶縁物質を
形成、あるいは空洞(ε≒1)とすることができるので
Cdsは極めて小さくなり、高周波利得が増大する。
【0075】また本発明の第8の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続するp+ 拡散領域10を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスL
sを低減することができる。この結果本発明の第8の実
施例に係る半導体装置の、接地インダクタンスが0.0
23[nH](従来比;1.15[%])まで低減され
た。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続するp+ 拡散領域10を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスL
sを低減することができる。この結果本発明の第8の実
施例に係る半導体装置の、接地インダクタンスが0.0
23[nH](従来比;1.15[%])まで低減され
た。
【0076】(第9の実施例) 図11は、本発明の第9の実施例に係るLDD構造のn
チャネルMOSFETの断面図であるが、p+ 基板の裏
面を図11に示すようにp型半導体層1b方向に100
〜300μmエッチング除去して、エッチングした溝部
分に導電物質103を形成した例である。たとえば、N
i,CuやAuを裏面のエッチング除去した空洞部分に
メッキで100〜300μm形成する。機械的な強度の
点から、p+ 基板の周辺部分はもとの基板の厚み250
〜350μmに保持し、デバイス領域部分のみを薄くし
ている。この構造により図20に示したソース直列抵抗
Rs は更に低減し、しかも放熱がきわめてよくなり、高
周波・高出力が可能である。エッチングはエピタキシャ
ル成長層1bに達するまで行ってもよく、こうすれば導
電性物質103と導電性物質102が直接接続されるこ
ととなる。第9の実施例ではSiO2 膜9の下部に、導
電性物質の形成されている溝の天井から更に上に向か
い、SiO2 膜に達するまで掘り込んで、第2の溝を形
成して、そこに3ふっ化エチレン、テトラフロロエチレ
ン、あるいはポリイミド等のSiO2 よりも誘電率の小
さい樹脂等からなる絶縁物質99を埋め込んでいる。ポ
リイミド等を埋め込まずに空洞としてもよいが、埋め込
んだ方が、後の導電性物質103の形成が容易となる。
空洞とする場合は、後述の第10の実施例で説明する
(図12参照)ようなSDB法による製造方法を採用す
ればよい。図11の第9の実施例の構造ではドレイン領
域下部には誘電率のSiO2 よりも小さい絶縁物質を埋
め込むことが可能となり、Cdsは極めて小さくなる。
チャネルMOSFETの断面図であるが、p+ 基板の裏
面を図11に示すようにp型半導体層1b方向に100
〜300μmエッチング除去して、エッチングした溝部
分に導電物質103を形成した例である。たとえば、N
i,CuやAuを裏面のエッチング除去した空洞部分に
メッキで100〜300μm形成する。機械的な強度の
点から、p+ 基板の周辺部分はもとの基板の厚み250
〜350μmに保持し、デバイス領域部分のみを薄くし
ている。この構造により図20に示したソース直列抵抗
Rs は更に低減し、しかも放熱がきわめてよくなり、高
周波・高出力が可能である。エッチングはエピタキシャ
ル成長層1bに達するまで行ってもよく、こうすれば導
電性物質103と導電性物質102が直接接続されるこ
ととなる。第9の実施例ではSiO2 膜9の下部に、導
電性物質の形成されている溝の天井から更に上に向か
い、SiO2 膜に達するまで掘り込んで、第2の溝を形
成して、そこに3ふっ化エチレン、テトラフロロエチレ
ン、あるいはポリイミド等のSiO2 よりも誘電率の小
さい樹脂等からなる絶縁物質99を埋め込んでいる。ポ
リイミド等を埋め込まずに空洞としてもよいが、埋め込
んだ方が、後の導電性物質103の形成が容易となる。
空洞とする場合は、後述の第10の実施例で説明する
(図12参照)ようなSDB法による製造方法を採用す
ればよい。図11の第9の実施例の構造ではドレイン領
域下部には誘電率のSiO2 よりも小さい絶縁物質を埋
め込むことが可能となり、Cdsは極めて小さくなる。
【0077】本発明の第9の実施例に係る発明によれ
ば、ドレイン領域下部にSiO2 よりも誘電率の小さな
絶縁物質を形成するのが容易であり、しかも放熱特性も
良好である。またソース直列抵抗Rsも小さくすること
ができるので、サブミリ波帯以上の極めて高周波で、高
出力が可能となる。
ば、ドレイン領域下部にSiO2 よりも誘電率の小さな
絶縁物質を形成するのが容易であり、しかも放熱特性も
良好である。またソース直列抵抗Rsも小さくすること
ができるので、サブミリ波帯以上の極めて高周波で、高
出力が可能となる。
【0078】また本発明の第9の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する導電性物質102を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスL
sを低減することができる。この結果、本発明の第9の
実施例に係る半導体装置の接地インダクタンスが0.0
23[nH](従来比;1.15[%])まで低減され
た。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続する導電性物質102を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスL
sを低減することができる。この結果、本発明の第9の
実施例に係る半導体装置の接地インダクタンスが0.0
23[nH](従来比;1.15[%])まで低減され
た。
【0079】(第10の実施例) これまで、図4,図10,図11に関連してp型半導体
層1b中に空洞を形成することを述べてきた。図12は
SDB法を用いて空洞を形成したLDD構造のMOSF
ETの製造方法を説明する断面図及びこれにより製造さ
れた本発明の第10の実施例の構造を示す断面図であ
る。図6に示したエピタキシャル成長を用いる場合は、
高周波用にp型半導体層1aが30μm以下と薄い場合
に好適であるが、大電力用すなわちパワーMOSFET
の場合はp型Si基板は50μm〜350μm程度の厚
みを要する。この場合はp型半導体層1bはFZ法等に
より成長した抵抗率20〜1000Ω・cmのSi基板
の裏面より不純物密度5×1018〜3×1019cm-3の
p型拡散を深さ10μmくらい形成したp型シリコンウ
ェハ1を用いる方が便利である。
層1b中に空洞を形成することを述べてきた。図12は
SDB法を用いて空洞を形成したLDD構造のMOSF
ETの製造方法を説明する断面図及びこれにより製造さ
れた本発明の第10の実施例の構造を示す断面図であ
る。図6に示したエピタキシャル成長を用いる場合は、
高周波用にp型半導体層1aが30μm以下と薄い場合
に好適であるが、大電力用すなわちパワーMOSFET
の場合はp型Si基板は50μm〜350μm程度の厚
みを要する。この場合はp型半導体層1bはFZ法等に
より成長した抵抗率20〜1000Ω・cmのSi基板
の裏面より不純物密度5×1018〜3×1019cm-3の
p型拡散を深さ10μmくらい形成したp型シリコンウ
ェハ1を用いる方が便利である。
【0080】(a) まず、上述した厚み50〜350μm
のp型シリコンウェハ1中に第5半導体領域1c、ソー
ス領域5、ドレイン領域4等を形成する。すなわち、p
+ 型拡散層1aに到達するように、熱処理により拡散さ
せ図12(a)に示すようにp+ 拡散領域10を形成す
る。なお、p+ 拡散領域のかわりに図3で説明したよう
にU溝を形成して、そのU溝の表面にWやSix を形成
してもよい。次にゲート酸化膜2を40〜120nmの
厚さに成長させた後、フォトレジストをマスクにして31
P+ をドーズ量5×1015〜2×1016cm-3、加速電
圧80KeVでイオン注入し、1000℃30分程度ア
ニールして第3半導体領域となるn+ ソース領域5及び
第4半導体領域となるn+ ドレイン領域4の第1及び第
2コンタクト領域を形成する。次にこのフォトレジスト
をO3 アッシャー等により除去し、p+ 埋め込み領域1
c形成用の新たなフォトレジストを形成し、このフォト
レジストをマスクとして11B+ を、ドーズ量2×1013
〜5×1014cm-2、加速電圧130〜150KeVで
イオン注入し、第5半導体領域であるp+ 埋め込み領域
1cを形成する。その後、更に、高導電性物質(例え
ば、不純物をドープした多結晶シリコン,Mo,W,T
iなどの高融点金属あるいはMoSix 等のシリサイド
膜やポリサイド膜等を350〜500nm堆積し、フォ
トリソグラフィ及びRIEを用いてパターニングしてゲ
ート電極3を形成する。次に、ゲート電極3をマスクと
して用いる、いわゆる自己整合法により75As+ などの
n型不純物を3×1014〜1×1015cm-2のドーズ
量、加速電圧30KeV程度でイオン注入して、浅いn
+ ソース領域5及びn+ ドレイン領域4の第1及び第2
張出領域を形成し、その後p型半導体層1b表面全体に
PSGやSiO2 などの絶縁膜6をCVD法により図1
2(a)に示すように350〜500nm堆積する。
のp型シリコンウェハ1中に第5半導体領域1c、ソー
ス領域5、ドレイン領域4等を形成する。すなわち、p
+ 型拡散層1aに到達するように、熱処理により拡散さ
せ図12(a)に示すようにp+ 拡散領域10を形成す
る。なお、p+ 拡散領域のかわりに図3で説明したよう
にU溝を形成して、そのU溝の表面にWやSix を形成
してもよい。次にゲート酸化膜2を40〜120nmの
厚さに成長させた後、フォトレジストをマスクにして31
P+ をドーズ量5×1015〜2×1016cm-3、加速電
圧80KeVでイオン注入し、1000℃30分程度ア
ニールして第3半導体領域となるn+ ソース領域5及び
第4半導体領域となるn+ ドレイン領域4の第1及び第
2コンタクト領域を形成する。次にこのフォトレジスト
をO3 アッシャー等により除去し、p+ 埋め込み領域1
c形成用の新たなフォトレジストを形成し、このフォト
レジストをマスクとして11B+ を、ドーズ量2×1013
〜5×1014cm-2、加速電圧130〜150KeVで
イオン注入し、第5半導体領域であるp+ 埋め込み領域
1cを形成する。その後、更に、高導電性物質(例え
ば、不純物をドープした多結晶シリコン,Mo,W,T
iなどの高融点金属あるいはMoSix 等のシリサイド
膜やポリサイド膜等を350〜500nm堆積し、フォ
トリソグラフィ及びRIEを用いてパターニングしてゲ
ート電極3を形成する。次に、ゲート電極3をマスクと
して用いる、いわゆる自己整合法により75As+ などの
n型不純物を3×1014〜1×1015cm-2のドーズ
量、加速電圧30KeV程度でイオン注入して、浅いn
+ ソース領域5及びn+ ドレイン領域4の第1及び第2
張出領域を形成し、その後p型半導体層1b表面全体に
PSGやSiO2 などの絶縁膜6をCVD法により図1
2(a)に示すように350〜500nm堆積する。
【0081】(b) その後図12(b)に示すようにp型
シリコンウェハ1を裏返しにし、裏面に溝部19をエッ
チングにより形成する。両面マスク合わせ装置を用いて
n+ドレイン領域4を構成している第2コンタクト領域
の下部の領域のみにウェットエッチング又はドライエッ
チングによりたとえば5〜10μmエッチングする。そ
の後p+ 拡散層1aの表面を鏡面に研摩する。同時に次
に図12(c)で用いる張り合わせ用p+ 基板11を準
備し、その表面も鏡面に仕上げる。
シリコンウェハ1を裏返しにし、裏面に溝部19をエッ
チングにより形成する。両面マスク合わせ装置を用いて
n+ドレイン領域4を構成している第2コンタクト領域
の下部の領域のみにウェットエッチング又はドライエッ
チングによりたとえば5〜10μmエッチングする。そ
の後p+ 拡散層1aの表面を鏡面に研摩する。同時に次
に図12(c)で用いる張り合わせ用p+ 基板11を準
備し、その表面も鏡面に仕上げる。
【0082】(c) 次に前述した鏡面同士を密着し、熱処
理を行い、いわゆるSDB法を行う。密着後電圧をか
け、更に熱処理を行ってもよい。このようなSDB法に
より界面準位5×1010cm-2程度の良好なSDB接合
面ができあがる(図12(c))。
理を行い、いわゆるSDB法を行う。密着後電圧をか
け、更に熱処理を行ってもよい。このようなSDB法に
より界面準位5×1010cm-2程度の良好なSDB接合
面ができあがる(図12(c))。
【0083】(d) 次にこのSDBウェハを図12(d)
に示すようにp型半導体層1bが表面となるようにもう
一度反転させ、その表面を洗浄する。その後図12
(d)に示すように、絶縁膜6の適当なところにソース
領域5、ゲート電極3及びドレイン領域4に達するコン
タクトホール開孔部をそれぞれ形成し、Al,Al−S
i,Al−Cu−Si等を350〜1000nm堆積し
た後、パターニングしてソース配線電極8及びドレイン
配線電極7をそれぞれ形成する。またこの時、図には示
していないがゲート配線電極も同時に形成する。
に示すようにp型半導体層1bが表面となるようにもう
一度反転させ、その表面を洗浄する。その後図12
(d)に示すように、絶縁膜6の適当なところにソース
領域5、ゲート電極3及びドレイン領域4に達するコン
タクトホール開孔部をそれぞれ形成し、Al,Al−S
i,Al−Cu−Si等を350〜1000nm堆積し
た後、パターニングしてソース配線電極8及びドレイン
配線電極7をそれぞれ形成する。またこの時、図には示
していないがゲート配線電極も同時に形成する。
【0084】また図12(b)で、溝部19をn+ ドレ
イン領域に達するまで形成すれば容量Cdsは更に低減す
る。更に望ましくは高導電性領域10を除いて、ゲート
ボンディングパッド下部、ドレインボンディングパッド
下部にも溝19を形成する。本発明の第10の実施例は
高周波用のFETにも適用できる。この場合は図12
(a)のシリコンウェハ1は図2(a)と同様にp+ 基
板1aの上にp型半導体層をエピタキシャル成長したも
のを使えばよい。
イン領域に達するまで形成すれば容量Cdsは更に低減す
る。更に望ましくは高導電性領域10を除いて、ゲート
ボンディングパッド下部、ドレインボンディングパッド
下部にも溝19を形成する。本発明の第10の実施例は
高周波用のFETにも適用できる。この場合は図12
(a)のシリコンウェハ1は図2(a)と同様にp+ 基
板1aの上にp型半導体層をエピタキシャル成長したも
のを使えばよい。
【0085】図13,図14は図12に示したSDB法
を用いた場合の、本発明の第10の実施例の変形に係る
LDD構造のMOSFETの断面図である。図12
(d)では溝部19を空洞としている。実際は図12
(c)におけるSDBをN2 ,ArあるいはHe等の不
活性ガス中に行うことにより、空洞には不活性ガスを充
填することになるが、誘電率はほぼ1であり、酸化膜の
誘電率εSiO2=3.9よりはるかに小さい値となる。機
械的強度の点あるいは溝部19の表面の安定性の点を考
慮して、図13では溝部19の中にSiO2 膜19を埋
め込んでいる。このSiO2 は熱酸化あるいはCVDで
形成すればよい。具体的には図12(b)に示した工程
の最後で、全面にSiO2 を形成して、その後鏡面研摩
をp+ 拡散層19が露出するまで行ない、溝部以外のS
iO2 を除去すればよい。あるいはB(ボロン)を含ん
だSiO2 、すなわちSi−B−O粒子を溝部19に埋
め込んでSDB時の接着剤とする方法でもよい。図13
で溝部19をn+ ドレイン領域まで達するように形成す
れば図4と同一の構造となる。
を用いた場合の、本発明の第10の実施例の変形に係る
LDD構造のMOSFETの断面図である。図12
(d)では溝部19を空洞としている。実際は図12
(c)におけるSDBをN2 ,ArあるいはHe等の不
活性ガス中に行うことにより、空洞には不活性ガスを充
填することになるが、誘電率はほぼ1であり、酸化膜の
誘電率εSiO2=3.9よりはるかに小さい値となる。機
械的強度の点あるいは溝部19の表面の安定性の点を考
慮して、図13では溝部19の中にSiO2 膜19を埋
め込んでいる。このSiO2 は熱酸化あるいはCVDで
形成すればよい。具体的には図12(b)に示した工程
の最後で、全面にSiO2 を形成して、その後鏡面研摩
をp+ 拡散層19が露出するまで行ない、溝部以外のS
iO2 を除去すればよい。あるいはB(ボロン)を含ん
だSiO2 、すなわちSi−B−O粒子を溝部19に埋
め込んでSDB時の接着剤とする方法でもよい。図13
で溝部19をn+ ドレイン領域まで達するように形成す
れば図4と同一の構造となる。
【0086】図14は溝部の表面に200〜400nm
程度に薄く形成し、中央部には空洞19を残し、不活性
ガス等の気体を充填した場合である。図13に比して、
更にCdsは小さくなる。図14も図12(b)の最後で
熱酸化等により薄くSiO2を形成して、その後p+ 拡
散層19が露出するまで鏡面研摩を行うことにより実現
できる。
程度に薄く形成し、中央部には空洞19を残し、不活性
ガス等の気体を充填した場合である。図13に比して、
更にCdsは小さくなる。図14も図12(b)の最後で
熱酸化等により薄くSiO2を形成して、その後p+ 拡
散層19が露出するまで鏡面研摩を行うことにより実現
できる。
【0087】本発明の第10の実施例に係る発明によれ
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部を空洞として実質的に誘電率ε≒1とした
り、一部を酸化膜とした空洞とすることができるのでC
dsは極めて小さくなる。また第2半導体領域1bの厚み
が大きい場合にも可能なので、パワーMOSFETの高
周波化が可能となる。
ば、n+ ドレイン領域4を構成している第2コンタクト
領域の下部を空洞として実質的に誘電率ε≒1とした
り、一部を酸化膜とした空洞とすることができるのでC
dsは極めて小さくなる。また第2半導体領域1bの厚み
が大きい場合にも可能なので、パワーMOSFETの高
周波化が可能となる。
【0088】また本発明の第10の実施例に係る発明で
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続するp+ 拡散領域10を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスL
sを低減することができる。この結果、本発明の第10
の実施例に係る半導体装置の、接地インダクタンスが
0.023[nH](従来比;1.15[%])まで低
減された。
は、n+ ソース領域5の下に絶縁層が形成されておら
ず、上部でn+ ソース領域5及びソース配線電極8と接
触し、下部でp型シリコンウェハ1のp+ 型半導体層1
aに接続するp+ 拡散領域10を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスL
sを低減することができる。この結果、本発明の第10
の実施例に係る半導体装置の、接地インダクタンスが
0.023[nH](従来比;1.15[%])まで低
減された。
【0089】(第11の実施例) 更に、図15は本発明の第11の実施例に係る半導体装
置の断面図である。本実施例の半導体装置も、nチャネ
ルMOSFETの構成例であり、第1の実施例と比較し
てLDD構造におけるn型ドレイン領域4のn+ 半導体
層(第2コンタクト領域)及びn型半導体層(第2張出
領域)の拡散深さを同一とし、双方の下部を酸化膜9に
接触させて形成した構造となっている。これにより、ド
レイン容量Cdsを更に低減させることができる。
置の断面図である。本実施例の半導体装置も、nチャネ
ルMOSFETの構成例であり、第1の実施例と比較し
てLDD構造におけるn型ドレイン領域4のn+ 半導体
層(第2コンタクト領域)及びn型半導体層(第2張出
領域)の拡散深さを同一とし、双方の下部を酸化膜9に
接触させて形成した構造となっている。これにより、ド
レイン容量Cdsを更に低減させることができる。
【0090】次に実験結果を示して本発明の半導体装置
による改善効果を説明する。図18に示した従来例のM
OSFETのドレイン容量が1.01[pF]であるの
に対し、本発明の第11の実施例のようにn+ ドレイン
領域4を構成している第2コンタクト領域の下部の領域
のみに酸化膜9を形成することにより、第11の実施例
では、0.305[pF](従来比;30.2[%])
まで低減された。
による改善効果を説明する。図18に示した従来例のM
OSFETのドレイン容量が1.01[pF]であるの
に対し、本発明の第11の実施例のようにn+ ドレイン
領域4を構成している第2コンタクト領域の下部の領域
のみに酸化膜9を形成することにより、第11の実施例
では、0.305[pF](従来比;30.2[%])
まで低減された。
【0091】また、n+ ソース領域5の下に絶縁層が形
成されておらず、上部でn+ ソース領域5及びソース配
線電極8と接触し、下部でp型シリコンウェハ1のp+
型半導体層1aに接続するp+ 拡散領域10を備えた構
造としているので、ソースの裏面接地ができ、接地イン
ダクタンスLsを低減することができる。例えば、図1
9に示した従来例では接地インダクタンスを2[nH]
程有していたが、本発明の第11の実施例に係る半導体
装置では、0.023[nH](従来比;1.15
[%])まで低減された。
成されておらず、上部でn+ ソース領域5及びソース配
線電極8と接触し、下部でp型シリコンウェハ1のp+
型半導体層1aに接続するp+ 拡散領域10を備えた構
造としているので、ソースの裏面接地ができ、接地イン
ダクタンスLsを低減することができる。例えば、図1
9に示した従来例では接地インダクタンスを2[nH]
程有していたが、本発明の第11の実施例に係る半導体
装置では、0.023[nH](従来比;1.15
[%])まで低減された。
【0092】結果として、本発明の第11の実施例に係
る半導体装置では、下記に示すように電力利得を大幅に
改善することが可能となった。
る半導体装置では、下記に示すように電力利得を大幅に
改善することが可能となった。
【0093】図21の従来例 … 20[dB] 図19の従来例 … 21[dB] 第11の実施例 … 25.2[dB] (第12の実施例) ここまでは平面型のMOSFETについて示したが、本
発明はUMOS等の縦型の絶縁ゲート型トランジスタに
も適用できる。図16は本発明の第12の実施例に係る
nチャネルUMOSの断面構造である。図16ではn+
基板(第1半導体領域)をソース領域5としその上にn
- エピタキシャル層51(低不純物密度領域)、pベー
ス層(第2半導体領域)52、n- ドリフト領域(第3
半導体領域)53を連続エピタキシャル成長し、n- ド
リフト領域53の表面に形成されたn+ 領域をドレイン
領域(第4半導体領域)4としている。また表面よりU
溝を形成し、その表面にゲート酸化膜2を形成し、U溝
の内部にポリシリコンなどからなる埋め込みゲート電極
33を形成している。U溝側壁の表面部分にチャネルが
形成されることになる。n- エピタキシャル層51はゲ
ート・ソース間容量Dgsを低減させるためのもので、場
合により省略可能である。またn+ 基板5の裏面にソー
ス電極8を、表面のn+ 領域4から金属ドレイン電極7
を取り出した構造となっている。高導電性物質111を
表面より形成したU溝中に埋め込み、pベース領域52
とn+ ソース領域5とを電気的に接続し、pベースがフ
ローティングになるのを防止すると同時に、放熱を良く
している。第1の実施例と同様にn+ ドレイン領域4の
下部にはSIMOX法等で形成されたSiO2 膜9を配
置してCdsを低減化している。またn+ 基板裏面をソー
ス電極としているので、ソース接地用のインダクタンス
はほとんど無視できる。またSiO2 膜9は全面に形成
されていないので、放熱も良好である。したがって高周
波で高利得で、かつ高出力が出せる。
発明はUMOS等の縦型の絶縁ゲート型トランジスタに
も適用できる。図16は本発明の第12の実施例に係る
nチャネルUMOSの断面構造である。図16ではn+
基板(第1半導体領域)をソース領域5としその上にn
- エピタキシャル層51(低不純物密度領域)、pベー
ス層(第2半導体領域)52、n- ドリフト領域(第3
半導体領域)53を連続エピタキシャル成長し、n- ド
リフト領域53の表面に形成されたn+ 領域をドレイン
領域(第4半導体領域)4としている。また表面よりU
溝を形成し、その表面にゲート酸化膜2を形成し、U溝
の内部にポリシリコンなどからなる埋め込みゲート電極
33を形成している。U溝側壁の表面部分にチャネルが
形成されることになる。n- エピタキシャル層51はゲ
ート・ソース間容量Dgsを低減させるためのもので、場
合により省略可能である。またn+ 基板5の裏面にソー
ス電極8を、表面のn+ 領域4から金属ドレイン電極7
を取り出した構造となっている。高導電性物質111を
表面より形成したU溝中に埋め込み、pベース領域52
とn+ ソース領域5とを電気的に接続し、pベースがフ
ローティングになるのを防止すると同時に、放熱を良く
している。第1の実施例と同様にn+ ドレイン領域4の
下部にはSIMOX法等で形成されたSiO2 膜9を配
置してCdsを低減化している。またn+ 基板裏面をソー
ス電極としているので、ソース接地用のインダクタンス
はほとんど無視できる。またSiO2 膜9は全面に形成
されていないので、放熱も良好である。したがって高周
波で高利得で、かつ高出力が出せる。
【0094】本発明の第12の実施例に係る発明によれ
ば、ドレイン領域直下に絶縁物層9が形成されているの
で、Cdsが小さくなる。UMOSでは溝部表面がチャネ
ルとなり、チャネルの専有面積に比し、圧倒的に大面積
を占めるドレインコンタクト領域の下部は浮遊容量とな
るので、絶縁物層9の効果は大きく、したがって短チャ
ネル化が容易となる。よって、高周波動作可能でかつ低
オン抵抗のUMOSができる。また、n- 領域(低不純
物密度領域)51を挿入することも可能で、この場合は
ゲート・ソース間容量Cgsが更に小さくなり、高周波化
できる。
ば、ドレイン領域直下に絶縁物層9が形成されているの
で、Cdsが小さくなる。UMOSでは溝部表面がチャネ
ルとなり、チャネルの専有面積に比し、圧倒的に大面積
を占めるドレインコンタクト領域の下部は浮遊容量とな
るので、絶縁物層9の効果は大きく、したがって短チャ
ネル化が容易となる。よって、高周波動作可能でかつ低
オン抵抗のUMOSができる。また、n- 領域(低不純
物密度領域)51を挿入することも可能で、この場合は
ゲート・ソース間容量Cgsが更に小さくなり、高周波化
できる。
【0095】(第13の実施例) 本発明はMOSFETに限らず、他の半導体装置にも適
用できる。図17は本発明の第13の実施例に係る縦型
のIGBTの断面図を示す。図17においてn+ 型エミ
ッタ領域(第1半導体領域)55の上に低不純物密度の
n- 領域(低不純物密度領域)51、pベース層(第2
半導体領域)52、n- ドリフト領域(第3半導体領
域)53が形成されている。図16と同様にn- 領域5
1は省略してもよい。n- ドリフト領域53の表面に、
その表面が露出するようにp+ コレクタ領域71(第4
半導体領域)とn+ ショート領域(第5半導体領域)7
2が形成されている。n- ドリフト領域の表面からn+
エミッタ領域に達するまでU溝が形成され、底部には厚
い酸化膜、側壁部には薄いゲート酸化膜2が形成されて
いる。
用できる。図17は本発明の第13の実施例に係る縦型
のIGBTの断面図を示す。図17においてn+ 型エミ
ッタ領域(第1半導体領域)55の上に低不純物密度の
n- 領域(低不純物密度領域)51、pベース層(第2
半導体領域)52、n- ドリフト領域(第3半導体領
域)53が形成されている。図16と同様にn- 領域5
1は省略してもよい。n- ドリフト領域53の表面に、
その表面が露出するようにp+ コレクタ領域71(第4
半導体領域)とn+ ショート領域(第5半導体領域)7
2が形成されている。n- ドリフト領域の表面からn+
エミッタ領域に達するまでU溝が形成され、底部には厚
い酸化膜、側壁部には薄いゲート酸化膜2が形成されて
いる。
【0096】p型ベース領域52の表面にはこのSiO
2 などの薄いゲート酸化膜2を介してポリシリコン等か
らなる埋め込みゲート電極33が設けられている。n+
ショート領域72とp+ コレクタ領域71とを表面で短
絡するように金属コレクタ電極77が設けられ、n+ エ
ミッタ領域55に接続して金属エミッタ電極88がそれ
ぞれ設けられている。
2 などの薄いゲート酸化膜2を介してポリシリコン等か
らなる埋め込みゲート電極33が設けられている。n+
ショート領域72とp+ コレクタ領域71とを表面で短
絡するように金属コレクタ電極77が設けられ、n+ エ
ミッタ領域55に接続して金属エミッタ電極88がそれ
ぞれ設けられている。
【0097】次に本発明の第13の実施例に係るIGB
Tの動作原理について説明する。IGBTのターンオン
は、金属エミッタ電極88が接地され、金属コレクタ電
極77に正電圧を印加された状態で金属ゲート電極3に
金属エミッタ電極88に対して正電圧を印加することに
より実現される。金属ゲート電極3に正電圧が印加され
ると、MOSFET同様p型ベース領域53の側壁の表
面に反転チャネルが形成されn+ エミッタ領域55から
反転チャネルを通してn- ドリフト領域53内に電子が
注入する。これに対し、p+ コレクタ領域71からn-
ドリフト領域53内にホールの注入が起こり、p+ コレ
クタ領域71とn- ドリフト領域53のpn接合は順バ
イアス状態となり、n- ドリフト領域53が伝導度変調
を起こし、素子を導通状態に導く。IGBTのオン状態
では、以上のように高抵抗領域であるn- ドリフト領域
53は伝導度変調により、その抵抗成分が極めて小さく
なるため、n- ドリフト領域の濃度が低く、厚さの厚い
高耐圧素子であってもオン抵抗の極めて小さい特性が得
られる。一方、IGBTのターンオフは、金属ゲート電
極3にエミッタ電極88に対して負電圧を印加すること
により実現される。金属ゲート電極3に負電圧が印加さ
れると反転チャネルは消滅し、n+ エミッタ領域88か
らの電子の流入は止まる。しかし、n- ドリフト領域5
3内には依然として電子が存在する。n- ドリフト領域
53内に蓄積したホールの大部分はp型ベース領域52
を通り、n+ エミッタ領域55へ流入するが一部は、n
- ドリフト領域53内に存在する電子と再結合して消滅
する。n- ドリフト領域の電子はn+ ショート領域72
を介して金属コレクタ電極77へも流入する。n- ドリ
フト領域53内に蓄積したホール及び電子がすべて消滅
した時点で素子は阻止状態となり、ターンオフが完了す
る。ターンオフが遅くても良い場合はn+ ショート領域
72を省略してもよい。
Tの動作原理について説明する。IGBTのターンオン
は、金属エミッタ電極88が接地され、金属コレクタ電
極77に正電圧を印加された状態で金属ゲート電極3に
金属エミッタ電極88に対して正電圧を印加することに
より実現される。金属ゲート電極3に正電圧が印加され
ると、MOSFET同様p型ベース領域53の側壁の表
面に反転チャネルが形成されn+ エミッタ領域55から
反転チャネルを通してn- ドリフト領域53内に電子が
注入する。これに対し、p+ コレクタ領域71からn-
ドリフト領域53内にホールの注入が起こり、p+ コレ
クタ領域71とn- ドリフト領域53のpn接合は順バ
イアス状態となり、n- ドリフト領域53が伝導度変調
を起こし、素子を導通状態に導く。IGBTのオン状態
では、以上のように高抵抗領域であるn- ドリフト領域
53は伝導度変調により、その抵抗成分が極めて小さく
なるため、n- ドリフト領域の濃度が低く、厚さの厚い
高耐圧素子であってもオン抵抗の極めて小さい特性が得
られる。一方、IGBTのターンオフは、金属ゲート電
極3にエミッタ電極88に対して負電圧を印加すること
により実現される。金属ゲート電極3に負電圧が印加さ
れると反転チャネルは消滅し、n+ エミッタ領域88か
らの電子の流入は止まる。しかし、n- ドリフト領域5
3内には依然として電子が存在する。n- ドリフト領域
53内に蓄積したホールの大部分はp型ベース領域52
を通り、n+ エミッタ領域55へ流入するが一部は、n
- ドリフト領域53内に存在する電子と再結合して消滅
する。n- ドリフト領域の電子はn+ ショート領域72
を介して金属コレクタ電極77へも流入する。n- ドリ
フト領域53内に蓄積したホール及び電子がすべて消滅
した時点で素子は阻止状態となり、ターンオフが完了す
る。ターンオフが遅くても良い場合はn+ ショート領域
72を省略してもよい。
【0098】図17では、p+ コレクタ領域71の下に
SiO2 膜9が形成されているのでコレクタ・エミッタ
間容量が減少し、高周波で動作可能となる。SiO2 膜
9はSIMOX法あるいはSiO2 の埋め込みエピタキ
シャル成長により形成できる。SiO2 の埋め込みエピ
タキシャル成長はn- ドリフト領域53のエピタキシャ
ル成長を中断し、SiO2 層を形成後更にエピタキシャ
ル成長を行えばよい。この場合SiO2 層9の上にはC
aF2 を形成しておけば格子定数整合ができるので好ま
しい。pベース領域52はチャネル中に中性領域が残
り、ソース・ドレイン間がパンチスルーしないように不
純物密度と厚みが選ばれる。またpベース領域52とn
+ エミッタ領域55を接続する導電性物質111により
放熱も良くなるので、高出力が出せる利点を有する。
SiO2 膜9が形成されているのでコレクタ・エミッタ
間容量が減少し、高周波で動作可能となる。SiO2 膜
9はSIMOX法あるいはSiO2 の埋め込みエピタキ
シャル成長により形成できる。SiO2 の埋め込みエピ
タキシャル成長はn- ドリフト領域53のエピタキシャ
ル成長を中断し、SiO2 層を形成後更にエピタキシャ
ル成長を行えばよい。この場合SiO2 層9の上にはC
aF2 を形成しておけば格子定数整合ができるので好ま
しい。pベース領域52はチャネル中に中性領域が残
り、ソース・ドレイン間がパンチスルーしないように不
純物密度と厚みが選ばれる。またpベース領域52とn
+ エミッタ領域55を接続する導電性物質111により
放熱も良くなるので、高出力が出せる利点を有する。
【0099】本発明の第13の実施例に係る発明によれ
ば、コレクタ領域71直下の浮遊容量となるコレクタ・
エミッタ間容量が低減できる。したがって短チャネル化
が容易となり、高周波動作及び低オン抵抗動作が可能と
なる。またn+ ショート領域(第5半導体領域)72を
形成すれば、ターンオフ時の電子の引き抜きが迅速に行
なわれ、テイル電流がほとんどないターンオフ動作が可
能となる。更に、n-領域(低不純物密度領域)51を
挿入することにより、ゲート・エミッタ間容量Cgeが小
さくなり、高周波動作が実現できる。
ば、コレクタ領域71直下の浮遊容量となるコレクタ・
エミッタ間容量が低減できる。したがって短チャネル化
が容易となり、高周波動作及び低オン抵抗動作が可能と
なる。またn+ ショート領域(第5半導体領域)72を
形成すれば、ターンオフ時の電子の引き抜きが迅速に行
なわれ、テイル電流がほとんどないターンオフ動作が可
能となる。更に、n-領域(低不純物密度領域)51を
挿入することにより、ゲート・エミッタ間容量Cgeが小
さくなり、高周波動作が実現できる。
【0100】(その他の実施例) 以上の実施例では、nチャネル型で説明したが、nとp
とを逆にしてpチャネル型にしてもよいことはもちろん
である。またCMOSにも適用できることは容易に理解
できるであろう。また、本発明はSiデバイスに限定す
る必要はなく、SiCでパワーMOSデバイスを構成す
れば、特に600℃以上での高温においても高周波・高
出力のパワーデバイスが実現される。またHEMT(高
電子移動度トランジスタ )やHIGFET(ヘテロ接
合絶縁ゲート型FET)等のGaAs−GaAlAsヘテ
ロ接合による絶縁ゲート構造の半導体装置やInPの表
面に形成したSiO2 膜によるMOS型半導体装置等他
の絶縁ゲート型半導体装置に適用できることはもちろん
である。
とを逆にしてpチャネル型にしてもよいことはもちろん
である。またCMOSにも適用できることは容易に理解
できるであろう。また、本発明はSiデバイスに限定す
る必要はなく、SiCでパワーMOSデバイスを構成す
れば、特に600℃以上での高温においても高周波・高
出力のパワーデバイスが実現される。またHEMT(高
電子移動度トランジスタ )やHIGFET(ヘテロ接
合絶縁ゲート型FET)等のGaAs−GaAlAsヘテ
ロ接合による絶縁ゲート構造の半導体装置やInPの表
面に形成したSiO2 膜によるMOS型半導体装置等他
の絶縁ゲート型半導体装置に適用できることはもちろん
である。
【0101】
【発明の効果】以上のように、本発明の第1の特徴に係
る半導体装置によれば、第2コンタクト領域の下部の領
域のみに局所的に絶縁物層が形成されているので、 第
1主電極・第2主電極間容量Cdsが小さくなり、高周波
における電力利得が増大する。また、第5半導体領域に
より、第1及び第2主電極領域間はパンチスルーしな
い。更に、第1半導体領域の裏側で接地配線が可能であ
り、第1主電極の寄生インダクタンスはほとんど無視で
きる。また高導電性領域は、熱伝導率も高く放熱領域と
しても機能するので、放熱効率が高く、高出力化が可能
となる。また、第1半導体領域の直列抵抗Rs を低減化
出来るので、高周波利得が更に向上する。特に、サブミ
リ波帯以上の極めて高周波で、高出力が可能となる。
る半導体装置によれば、第2コンタクト領域の下部の領
域のみに局所的に絶縁物層が形成されているので、 第
1主電極・第2主電極間容量Cdsが小さくなり、高周波
における電力利得が増大する。また、第5半導体領域に
より、第1及び第2主電極領域間はパンチスルーしな
い。更に、第1半導体領域の裏側で接地配線が可能であ
り、第1主電極の寄生インダクタンスはほとんど無視で
きる。また高導電性領域は、熱伝導率も高く放熱領域と
しても機能するので、放熱効率が高く、高出力化が可能
となる。また、第1半導体領域の直列抵抗Rs を低減化
出来るので、高周波利得が更に向上する。特に、サブミ
リ波帯以上の極めて高周波で、高出力が可能となる。
【0102】本発明の第2の特徴に係る半導体装置によ
れば、絶縁物層と第1半導体領域間の距離が相対的に増
大し、第1主電極・第2主電極間容量Cdsを、極めて小
さくできる。
れば、絶縁物層と第1半導体領域間の距離が相対的に増
大し、第1主電極・第2主電極間容量Cdsを、極めて小
さくできる。
【0103】本発明の第3の特徴に係る半導体装置によ
れば、縦型構造の絶縁ゲート型トランジスタの第2主電
極領域直下に絶縁物層が形成されるので、第1主電極・
第2主電極間容量Cdsが小さくなり、また、短チャネル
化が容易である。このため、高周波かつ低オン抵抗の縦
型構造の絶縁ゲート型トランジスタができる。
れば、縦型構造の絶縁ゲート型トランジスタの第2主電
極領域直下に絶縁物層が形成されるので、第1主電極・
第2主電極間容量Cdsが小さくなり、また、短チャネル
化が容易である。このため、高周波かつ低オン抵抗の縦
型構造の絶縁ゲート型トランジスタができる。
【0104】本発明の第4の特徴に係る半導体装置によ
れば、縦型のIGBTが構成され、第2主電極領域(コ
レクタ領域)直下の浮遊容量となる第2主電極領域・第
2主電極領域間(コレクタ・エミッタ間)容量が低減で
きる。したがって、短チャネル化が容易となり、高周波
動作及び低オン抵抗動作が可能となる。
れば、縦型のIGBTが構成され、第2主電極領域(コ
レクタ領域)直下の浮遊容量となる第2主電極領域・第
2主電極領域間(コレクタ・エミッタ間)容量が低減で
きる。したがって、短チャネル化が容易となり、高周波
動作及び低オン抵抗動作が可能となる。
【0105】本発明の第5の特徴に係る半導体装置の製
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、いわゆるSIMOX法により
容易に製造できる。特に超高周波用に第2半導体領域の
厚みが薄い場合に有効である。
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、いわゆるSIMOX法により
容易に製造できる。特に超高周波用に第2半導体領域の
厚みが薄い場合に有効である。
【0106】本発明の第6の特徴に係る半導体装置の製
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、エピタキシャル成長により容
易に実現できる。
造方法によれば、本発明の第1及び第2の特徴に係るL
DD構造の半導体装置が、エピタキシャル成長により容
易に実現できる。
【0107】本発明の第7の特徴に係る半導体装置の製
造方法によれば、いわゆるSBD法を用いて第2主電極
領域直下に空洞となる溝部や埋め込み酸化膜を容易に形
成できるので、特に第2半導体領域の厚みの厚いパワー
デバイスの製造に好適である。
造方法によれば、いわゆるSBD法を用いて第2主電極
領域直下に空洞となる溝部や埋め込み酸化膜を容易に形
成できるので、特に第2半導体領域の厚みの厚いパワー
デバイスの製造に好適である。
【図1】本発明の第1の実施例に係る半導体装置(n型
チャネルMOSFET)の断面図である。
チャネルMOSFET)の断面図である。
【図2】本発明の第1の実施例に係る半導体装置の製造
方法を説明する図である。
方法を説明する図である。
【図3】本発明の第2の実施例に係る半導体装置(nチ
ャネルMOSFET)の断面図である。
ャネルMOSFET)の断面図である。
【図4】本発明の第3の実施例に係る半導体装置(nチ
ャネルMOSFET)の断面図である。
ャネルMOSFET)の断面図である。
【図5】本発明の第4の実施例に係る半導体装置(nチ
ャネルMOSFET)の断面図である。
ャネルMOSFET)の断面図である。
【図6】本発明の第4の実施例に係る半導体装置の製造
方法を説明する図である。
方法を説明する図である。
【図7】本発明の第5の実施例に係る半導体装置(nチ
ャネルMOSFET)の断面図である。
ャネルMOSFET)の断面図である。
【図8】本発明の第6の実施例に係る半導体装置(nチ
ャネルMOSFET)の断面図である。
ャネルMOSFET)の断面図である。
【図9】本発明の第7の実施例に係る半導体装置(nチ
ャネルMOSFET)の断面図である。
ャネルMOSFET)の断面図である。
【図10】本発明の第8の実施例に係る半導体装置(n
チャネルMOSFET)の断面図である。
チャネルMOSFET)の断面図である。
【図11】本発明の第9の実施例に係る半導体装置(n
チャネルMOSFET)の断面図である。
チャネルMOSFET)の断面図である。
【図12】本発明の第10の実施例に係る半導体装置の
SDB法を用いた製造方法を説明する図である。
SDB法を用いた製造方法を説明する図である。
【図13】本発明の第10の実施例の変形に係る半導体
装置(nチャネルMOSFET)の断面図である。
装置(nチャネルMOSFET)の断面図である。
【図14】本発明の第10の実施例の変形に係る他の半
導体装置(nチャネルMOSFET)の断面図である。
導体装置(nチャネルMOSFET)の断面図である。
【図15】本発明の第11の実施例に係る半導体装置
(nチャネルMOSFET)の断面図である。
(nチャネルMOSFET)の断面図である。
【図16】本発明の第12の実施例に係る半導体装置
(nチャネルUMOS)の断面図である。
(nチャネルUMOS)の断面図である。
【図17】本発明の第13の実施例に係る半導体装置
(nチャネルIGBT)の断面図である。
(nチャネルIGBT)の断面図である。
【図18】本発明の第1の実施例に係る半導体装置(n
チャネルMOSFET)を説明するための比較図の断面
図である。
チャネルMOSFET)を説明するための比較図の断面
図である。
【図19】SOI構造を用いた従来のMOSFETの断
面図である。
面図である。
【図20】MOSFETの高周波におけるMOSFET
の代表的な等価回路である。
の代表的な等価回路である。
【図21】従来のMOSFETの断面図である。
1 p型シリコンウェハ 1a p+ 型半導体層(第1半導体領域) 1b p型半導体層(第2半導体領域) 1c p+ 埋め込み領域(第5半導体領域) 2 ゲート酸化膜 3 ゲート電極 4 n型ドレイン領域(第4半導体領域) 5 n型ソース領域(第3半導体領域) 6 絶縁膜 7 ドレイン配線電極 8 ソース配線電極 9 酸化膜 98 Si3 N4 膜 99 絶縁物質(SiO2 より誘電率の小さい物質) 97 SiO2 より放射率の大きい薄膜 10 p+ 型拡散領域(低抵抗層) 101,102,103 高導電性領域 11 接地用ワイヤ 95 Siと格子定数の近い物質 19 溝部 51 n- エピタキシャル層(低不純物密度領域) 52 pベース層(第2半導体領域) 53 n- ドリフト層(第3半導体領域) 33 埋め込みゲート電極 55 n+ エミッタ領域(第1半導体領域) 71 p+ コレクタ領域(第4半導体領域) 72 n+ ショート領域(第5半導体領域) 77 金属コレクタ電極 88 金属エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336
Claims (19)
- 【請求項1】 第1コンタクト領域と該第1コンタクト
領域より浅く且つ低不純物密度の第1張出領域とから成
る第1主電極領域と、第2コンタクト領域と該第2コン
タクト領域より浅く且つ低不純物密度の第2張出領域と
から成る第2主電極領域とが、前記第1及び第2張出領
域とがチャネル領域を挟むようにして対向したLDD構
造のトランジスタにおいて、前記トランジスタが、 第1導電型の第1半導体領域と、 前記第1半導体領域の上部に配置され、前記第1導電型
で前記第1半導体領域より低不純物密度の第2半導体領
域と、 前記第2半導体領域の表面に配置され、前記第1主電極
領域となる前記第2導電型の第3半導体領域と、 前記第2半導体領域の表面に前記第3半導体領域と離間
して配置され、前記第2主電極領域となる前記第2導電
型の第4半導体領域と、 前記第2コンタクト領域の下部の領域のみに局所的に配
置された絶縁物層と、 前記第3及び第4半導体領域間を流れる電流を制御する
絶縁ゲート手段と、 前記第3半導体領域と前記第1半導体領域とを接続する
高導電性領域と、 前記絶縁ゲート手段近傍の前記第2半導体領域の表面近
傍に配置された前記第1導電型で前記第2半導体領域よ
り高不純物密度の第5半導体領域とを少なく共具備する
ことを特徴とする半導体装置。 - 【請求項2】 前記絶縁物層が前記第2コンタクト領域
に接して形成されていることを特徴とする請求項1記載
の半導体装置。 - 【請求項3】 前記絶縁物層が前記第1半導体領域に接
して形成されていることを特徴とする請求項1記載の半
導体装置。 - 【請求項4】 前記絶縁物層は酸化シリコンであること
を特徴とする請求項1記載の半導体装置。 - 【請求項5】 前記酸化シリコンの少なくとも一部を被
膜する窒化シリコン膜を有することを特徴とする請求項
4記載の半導体装置。 - 【請求項6】 前記絶縁物層はSiO2 よりも誘電率の
小さな絶縁物質であることを特徴とする請求項1記載の
半導体装置。 - 【請求項7】 前記絶縁物層は前記第2コンタクト領域
の底部に接し、かつ前記第1半導体領域に接しているこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項8】 前記高導電性領域は前記第2半導体領域
より高不純物密度の半導体領域であることを特徴とする
請求項1記載の半導体装置。 - 【請求項9】 前記高導電性領域は高融点金属または高
融点金属のシリサイドのいずれかを少なく共含むことを
特徴とする請求項1記載の半導体装置。 - 【請求項10】 前記絶縁物層の下部には更にSiO2
より誘電率の小さい絶縁物質が形成され、更に前記第1
半導体領域の底部より前記第2半導体領域の方向に溝部
が形成され、前記溝部の内部に配置された金属層が前記
SiO2 より誘電率の小さい絶縁物質と接触しているこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項11】 第1導電型の第1半導体領域と、 前記第1半導体領域の上部に配置され、前記第1導電型
で前記第1半導体領域より低不純物密度の第2半導体領
域と、 第1コンタクト領域と、前記第1コンタクト領域と同一
深さで、前記第1コンタクト領域より低不純物密度の第
1張出領域とから構成され、前記第2半導体領域の表面
に配置され、第2導電型で前記第2半導体領域より高不
純物密度の第3半導体領域と、 第2コンタクト領域と、前記第2コンタクト領域と同一
深さで、前記第2コンタクト領域より低不純物密度の第
2張出領域とから構成され、前記第2半導体領域の表面
に配置された第2導電型の第4半導体領域と、 前記第4半導体領域の前記第2コンタクト領域と前記第
2張出領域のそれぞれの底部に接した絶縁物層と、 前記第3及び第4半導体領域間を流れる電流を制御する
絶縁ゲート手段と、 前記第3半導体領域と前記第1半導体領域とを接続する
高導電性領域と、 前記絶縁ゲート手段近傍の前記第2半導体領域の表面近
傍に配置された前記第1導電型で前記第2半導体領域よ
り高不純物密度の第5半導体領域とを少なく共具備する
ことを特徴とする半導体装置。 - 【請求項12】 前記絶縁物層の表面の少なく共一部に
前記第2半導体領域と格子定数のほぼ等しい物質からな
る絶縁物の薄膜を形成したことを特徴とする請求項1記
載の半導体装置。 - 【請求項13】 前記絶縁物層は複数に分割されたこと
を特徴とする請求項1記載の半導体装置。 - 【請求項14】 第1導電型の第1半導体領域と、 前記第1半導体領域の上部に配置された、第2導電型の
第2半導体領域と、 前記第2半導体領域の上部に配置された前記第2半導体
領域よりも低不純物密度の第3半導体領域と、 前記第3半導体領域の上部に配置された、前記第1導電
型で前記第3半導体領域より高不純物密度の第4半導体
領域と、 前記第4半導体領域の下部に局所的に配置された絶縁物
層と、 前記第3半導体領域の表面から前記第1半導体領域まで
達する溝部と、 前記溝部の表面に配置されたゲート絶縁膜及びゲート電
極とを少なく共具備することを特徴とする半導体装置。 - 【請求項15】 第1導電型の第1半導体領域と、 前記第1半導体領域の上部に配置された、第2導電型の
第2半導体領域と、 前記第2半導体領域の上部に配置された前記第2半導体
領域よりも低不純物密度の第3半導体領域と、 前記第3半導体領域の上部に配置された、前記第2導電
型で前記第3半導体領域より高不純物密度の第4半導体
領域と、 前記第4半導体領域の下部に局所的に配置された絶縁物
層と、 前記第3半導体領域の表面から前記第1半導体領域まで
達する溝部と、 前記溝部の表面に配置されたゲート絶縁膜及びゲート電
極と、 前記第1半導体領域と第2半導体領域とを接続する高導
電性領域とを少なく共具備することを特徴とする半導体
装置。 - 【請求項16】 前記第3半導体領域の表面に、前記第
4半導体領域に接して前記第1導電型で前記第3半導体
領域より高不純物密度の第5半導体領域を更に具備する
ことを特徴とする請求項15記載の半導体装置。 - 【請求項17】第1コンタクト領域と該第1コンタクト
領域より浅く且つ低不純物密度の第1張出領域とから成
る第1主電極領域と、第2コンタクト領域と該第2コン
タクト領域より浅く且つ低不純物密度の第2張出領域と
から成る第2主電極領域とが、前記第1及び第2張出領
域とがチャネル領域を挟むようにして対向したLDD構
造のトランジスタの製造方法において、前記製造方法
が、 (1) 第1半導体領域の上部に、前記第1半導体領域より
も低不純物密度の第2半導体領域をエピタキシャル成長
する工程と、 (2) 前記第2半導体領域の内部にイオン注入で絶縁物層
を局所的に形成する工程と、 (3) 前記第2半導体領域の上部から、前記第1半導体領
域に達する高導電性領域を形成する工程と、 (4) 前記第2半導体領域の表面にゲート絶縁膜を形成す
る工程と、 (5) 前記ゲート絶縁膜の上部にゲート電極を形成する工
程と、 (6) 前記第2半導体領域の表面近傍に,前記絶縁物層が
前記第2コンタクト領域の下部の領域のみに局所的に配
置されるように、前記第1主電極領域となる前記第2導
電型の第3半導体領域及び前記第2主電極領域となる前
記第2導電型の第4半導体領域を形成する工程とを少な
く共含むことを特徴とする半導体装置の製造方法。 - 【請求項18】 第1コンタクト領域と該第1コンタク
ト領域より浅く且つ低不純物密度の第1張出領域とから
成る第1主電極領域と、第2コンタクト領域と該第2コ
ンタクト領域より浅く且つ低不純物密度の第2張出領域
とから成る第2主電極領域とが、前記第1及び第2張出
領域とがチャネル領域を挟むようにして対向したLDD
構造のトランジスタの製造方法において、前記製造方法
が、 (1) 第1半導体領域の上部に局部的に埋め込み絶縁物層
を形成する工程と、 (2) 前記第1半導体領域の上部に、前記第1半導体領域
よりも低不純物密度の第2半導体領域をエピタキシャル
成長する工程と、 (3) 前記第2半導体領域の上部より前記第1半導体領域
に達する高導電性領域を形成する工程と、 (4) 前記第2半導体領域の表面にゲート絶縁膜を形成す
る工程と、 (5) 前記ゲート絶縁膜の上部にゲート電極を形成する工
程と、 (6) 前記第2半導体領域の表面近傍に,前記埋め込み絶
縁物層が前記第2コンタクト領域の下部の領域のみに局
所的に配置されるように、前記第1主電極領域となる前
記第2導電型の第3半導体領域及び前記第2主電極領域
となる前記第2導電型の第4半導体領域を形成する工程
とを少なく共含むことを特徴とする半導体装置の製造方
法。 - 【請求項19】 (1) 第1半導体領域の上部に前記第1
半導体領域よりも低不純物密度の第2半導体領域を形成
した半導体ウェハを用意し、前記半導体ウェハの前記第
2半導体領域の表面から、前記第1半導体領域に達する
高導電性領域を、前記第2半導体領域中に形成する工程
と、 (2) 前記第2半導体領域の表面にゲート絶縁膜を形成す
る工程と、 (3) 前記ゲート絶縁膜の上部にゲート電極を形成し、前
記第2半導体領域の表面近傍にそれぞれ第3及び第4半
導体領域を形成し、その上部に絶縁膜を形成する工程
と、 (4) 前記半導体ウェハの裏面から、前記第4半導体領域
の下部の領域に限定して、前記第1半導体領域を貫通
し、且つ前記第2半導体領域まで達する溝部を形成する
工程と、 (5) 前記第2半導体領域より高不純物密度の半導体チッ
プを用意し、ミラー面となるように前記半導体ウェハの
裏面と、前記半導体チップの表面とを研摩し、前記半導
体ウェハと前記半導体チップとを互いにそのミラー面を
合わせて直接接合する工程とを少なく共含むことを特徴
とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6200473A JP3015679B2 (ja) | 1993-09-01 | 1994-08-25 | 半導体装置およびその製造方法 |
US08/298,668 US5463241A (en) | 1993-09-01 | 1994-08-31 | Insulated-gate semiconductor device with a buried insulation layer |
US08/493,533 US5567629A (en) | 1993-09-01 | 1995-06-22 | Method of making transistor with oxygen implanted region |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5-217602 | 1993-09-01 | ||
JP21760293 | 1993-09-01 | ||
JP6200473A JP3015679B2 (ja) | 1993-09-01 | 1994-08-25 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07122750A JPH07122750A (ja) | 1995-05-12 |
JP3015679B2 true JP3015679B2 (ja) | 2000-03-06 |
Family
ID=26512215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6200473A Expired - Fee Related JP3015679B2 (ja) | 1993-09-01 | 1994-08-25 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US5463241A (ja) |
JP (1) | JP3015679B2 (ja) |
Families Citing this family (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3378414B2 (ja) * | 1994-09-14 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
US5429956A (en) * | 1994-09-30 | 1995-07-04 | United Microelectronics Corporation | Method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel |
US5869864A (en) * | 1994-10-04 | 1999-02-09 | Siemens Aktiengesellschaft | Field effect controlled semiconductor component |
JP3412332B2 (ja) * | 1995-04-26 | 2003-06-03 | 株式会社デンソー | 半導体装置 |
US5712501A (en) * | 1995-10-10 | 1998-01-27 | Motorola, Inc. | Graded-channel semiconductor device |
US5712173A (en) * | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
US5770881A (en) * | 1996-09-12 | 1998-06-23 | International Business Machines Coproration | SOI FET design to reduce transient bipolar current |
US5702957A (en) * | 1996-09-20 | 1997-12-30 | Lsi Logic Corporation | Method of making buried metallization structure |
JPH10326837A (ja) * | 1997-03-25 | 1998-12-08 | Toshiba Corp | 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法 |
US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
US5949108A (en) * | 1997-06-30 | 1999-09-07 | Intel Corporation | Semiconductor device with reduced capacitance |
DE19741972C1 (de) | 1997-09-23 | 1998-09-17 | Siemens Ag | SOI-Zelle und Verfahren zu deren Herstellung |
DE19746900C2 (de) * | 1997-10-23 | 2002-02-14 | Infineon Technologies Ag | Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung |
US6100148A (en) * | 1997-12-19 | 2000-08-08 | Advanced Micro Devices, Inc. | Semiconductor device having a liner defining the depth of an active region, and fabrication thereof |
KR100272527B1 (ko) * | 1998-02-04 | 2000-12-01 | 김영환 | 반도체 소자 및 그 제조방법 |
JP3424579B2 (ja) * | 1998-02-27 | 2003-07-07 | 株式会社豊田中央研究所 | 半導体装置 |
US6373100B1 (en) * | 1998-03-04 | 2002-04-16 | Semiconductor Components Industries Llc | Semiconductor device and method for fabricating the same |
JP3942264B2 (ja) | 1998-03-11 | 2007-07-11 | 富士通株式会社 | 半導体基板上に形成されるインダクタンス素子 |
US5882974A (en) * | 1998-04-08 | 1999-03-16 | Advanced Micro Devices, Inc. | High-performance PMOS transistor using a barrier implant in the source-side of the transistor channel |
JP3762136B2 (ja) | 1998-04-24 | 2006-04-05 | 株式会社東芝 | 半導体装置 |
US6084271A (en) * | 1998-11-06 | 2000-07-04 | Advanced Micro Devices, Inc. | Transistor with local insulator structure |
US6380019B1 (en) | 1998-11-06 | 2002-04-30 | Advanced Micro Devices, Inc. | Method of manufacturing a transistor with local insulator structure |
EP1005092A1 (en) * | 1998-11-26 | 2000-05-31 | STMicroelectronics S.r.l. | High breakdown voltage PN junction structure and related manufacturing process |
JP2000223670A (ja) * | 1999-02-01 | 2000-08-11 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
KR100546286B1 (ko) * | 1999-03-26 | 2006-01-26 | 삼성전자주식회사 | 에스오아이 트랜지스터의 제조방법 |
TW410382B (en) * | 1999-06-11 | 2000-11-01 | United Microelectronics Corp | Method of manufacturing forming metal oxide semiconductor transistor with raised source/drain |
US6171914B1 (en) * | 1999-06-14 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | Synchronized implant process to simplify NLDD/PLDD stage and N+/P+stage into one implant |
US6475868B1 (en) * | 1999-08-18 | 2002-11-05 | Advanced Micro Devices, Inc. | Oxygen implantation for reduction of junction capacitance in MOS transistors |
JP2001094094A (ja) | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6166411A (en) * | 1999-10-25 | 2000-12-26 | Advanced Micro Devices, Inc. | Heat removal from SOI devices by using metal substrates |
US6483147B1 (en) | 1999-10-25 | 2002-11-19 | Advanced Micro Devices, Inc. | Through wafer backside contact to improve SOI heat dissipation |
US6784059B1 (en) * | 1999-10-29 | 2004-08-31 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
US6552395B1 (en) | 2000-01-03 | 2003-04-22 | Advanced Micro Devices, Inc. | Higher thermal conductivity glass for SOI heat removal |
US6455903B1 (en) | 2000-01-26 | 2002-09-24 | Advanced Micro Devices, Inc. | Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation |
US6613643B1 (en) | 2000-01-28 | 2003-09-02 | Advanced Micro Devices, Inc. | Structure, and a method of realizing, for efficient heat removal on SOI |
US6461902B1 (en) * | 2000-07-18 | 2002-10-08 | Institute Of Microelectronics | RF LDMOS on partial SOI substrate |
KR100485556B1 (ko) * | 2001-02-02 | 2005-04-27 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 바이폴라 트랜지스터, 반도체 장치, 절연게이트형 바이폴라 트랜지스터의 제조 방법 및 반도체장치의 제조 방법 |
JP4070485B2 (ja) * | 2001-05-09 | 2008-04-02 | 株式会社東芝 | 半導体装置 |
TW548835B (en) | 2001-08-30 | 2003-08-21 | Sony Corp | Semiconductor device and production method thereof |
US6657255B2 (en) * | 2001-10-30 | 2003-12-02 | General Semiconductor, Inc. | Trench DMOS device with improved drain contact |
US6806151B2 (en) * | 2001-12-14 | 2004-10-19 | Texas Instruments Incorporated | Methods and apparatus for inducing stress in a semiconductor device |
JP4469553B2 (ja) * | 2003-03-04 | 2010-05-26 | 株式会社東芝 | 半導体装置 |
JP2004335990A (ja) * | 2003-03-10 | 2004-11-25 | Fuji Electric Device Technology Co Ltd | Mis型半導体装置 |
JP4723816B2 (ja) * | 2003-12-24 | 2011-07-13 | 株式会社豊田中央研究所 | 半導体装置 |
US7335932B2 (en) * | 2005-04-14 | 2008-02-26 | International Business Machines Corporation | Planar dual-gate field effect transistors (FETs) |
US7268023B2 (en) * | 2005-05-05 | 2007-09-11 | Micron Technology, Inc. | Method of forming a pseudo SOI substrate and semiconductor devices |
US7666721B2 (en) * | 2006-03-15 | 2010-02-23 | International Business Machines Corporation | SOI substrates and SOI devices, and methods for forming the same |
US7768075B2 (en) | 2006-04-06 | 2010-08-03 | Fairchild Semiconductor Corporation | Semiconductor die packages using thin dies and metal substrates |
JP5055813B2 (ja) | 2006-04-10 | 2012-10-24 | 富士電機株式会社 | Soi横型半導体装置 |
DE102007004090B4 (de) * | 2007-01-26 | 2016-10-27 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone |
US7821033B2 (en) * | 2007-02-15 | 2010-10-26 | Infineon Technologies Austria Ag | Semiconductor component comprising a drift zone and a drift control zone |
US7666723B2 (en) * | 2007-02-22 | 2010-02-23 | International Business Machines Corporation | Methods of forming wiring to transistor and related transistor |
JP2008199037A (ja) * | 2008-03-10 | 2008-08-28 | Renesas Technology Corp | 電力用半導体装置および電源回路 |
US7910995B2 (en) * | 2008-04-24 | 2011-03-22 | Fairchild Semiconductor Corporation | Structure and method for semiconductor power devices |
DE102008063416B4 (de) * | 2008-12-31 | 2014-12-31 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Wärmeableitung in temperaturkritischen Bauteilbereichen von Halbleiterbauelementen durch Wärmeleitungen, die mit der Substratrückseite verbunden sind |
JP5447504B2 (ja) * | 2009-03-24 | 2014-03-19 | トヨタ自動車株式会社 | 半導体装置 |
KR101221206B1 (ko) | 2009-06-11 | 2013-01-21 | 도요타 지도샤(주) | 반도체 장치 |
JP2011009767A (ja) * | 2010-08-17 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
US20140197462A1 (en) * | 2013-01-14 | 2014-07-17 | International Rectifier Corporation | III-Nitride Transistor with High Resistivity Substrate |
CN104282552A (zh) * | 2013-07-03 | 2015-01-14 | 无锡华润上华半导体有限公司 | 一种igbt的制造方法 |
IT201900021204A1 (it) * | 2019-11-14 | 2021-05-14 | St Microelectronics Srl | Dispositivo mosfet in 4h-sic e relativo metodo di fabbricazione |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
US4706378A (en) * | 1985-01-30 | 1987-11-17 | Texas Instruments Incorporated | Method of making vertical bipolar transistor having base above buried nitride dielectric formed by deep implantation |
US4700454A (en) * | 1985-11-04 | 1987-10-20 | Intel Corporation | Process for forming MOS transistor with buried oxide regions for insulation |
US4720739A (en) * | 1985-11-08 | 1988-01-19 | Harris Corporation | Dense, reduced leakage CMOS structure |
US4683637A (en) * | 1986-02-07 | 1987-08-04 | Motorola, Inc. | Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing |
US4786952A (en) * | 1986-07-24 | 1988-11-22 | General Motors Corporation | High voltage depletion mode MOS power field effect transistor |
JPS63186463A (ja) * | 1987-01-28 | 1988-08-02 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体装置 |
JPS63194353A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置 |
JPH0246765A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | 半導体装置 |
JP2611429B2 (ja) * | 1989-05-26 | 1997-05-21 | 富士電機株式会社 | 伝導度変調型mosfet |
JPH042169A (ja) * | 1990-04-19 | 1992-01-07 | Fuji Electric Co Ltd | 横形伝導度変調型半導体装置 |
JP2753155B2 (ja) * | 1990-06-13 | 1998-05-18 | 株式会社東芝 | 縦型mosトランジスタとその製造方法 |
JP2837014B2 (ja) * | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1994
- 1994-08-25 JP JP6200473A patent/JP3015679B2/ja not_active Expired - Fee Related
- 1994-08-31 US US08/298,668 patent/US5463241A/en not_active Expired - Lifetime
-
1995
- 1995-06-22 US US08/493,533 patent/US5567629A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07122750A (ja) | 1995-05-12 |
US5567629A (en) | 1996-10-22 |
US5463241A (en) | 1995-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3015679B2 (ja) | 半導体装置およびその製造方法 | |
US5473176A (en) | Vertical insulated gate transistor and method of manufacture | |
JP5378635B2 (ja) | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス | |
JP4723698B2 (ja) | 整合されたソース領域を有するパワー・スイッチング・トレンチmosfetおよびその製造方法 | |
JP3130323B2 (ja) | 基板ソースコンタクトを具備するmosfet及びその製造方法 | |
USRE42403E1 (en) | Laterally diffused MOS transistor having N+ source contact to N-doped substrate | |
US6620667B2 (en) | Method of making a HF LDMOS structure with a trench type sinker | |
JP2000223705A (ja) | 半導体装置 | |
KR100883795B1 (ko) | 대칭적인 트렌치 mosfet 디바이스 및 그 제조 방법 | |
US6956255B2 (en) | Semiconductor device and drive circuit using the semiconductor devices | |
JP3014012B2 (ja) | 半導体装置の製造方法 | |
JP3709668B2 (ja) | 半導体装置とその製造方法 | |
JP2003518748A (ja) | 自己整合されたシリコンカーバイトlmosfet | |
JP5321933B2 (ja) | セルフ・アライン型ゲーテッド・ショットキー・ダイオードのガード・リングの構造 | |
JP3433041B2 (ja) | 半導体装置 | |
US6909125B2 (en) | Implant-controlled-channel vertical JFET | |
KR100523053B1 (ko) | 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법 | |
WO2019128555A1 (zh) | 一种半导体器件的制造方法和集成半导体器件 | |
JP2003051598A (ja) | 高周波パワーmosfet | |
JP3285997B2 (ja) | 絶縁ゲート型電力用半導体素子 | |
US6579765B1 (en) | Metal oxide semiconductor field effect transistors | |
US11688774B2 (en) | Field-plate trench FET and associated method for manufacturing | |
US7105421B1 (en) | Silicon on insulator field effect transistor with heterojunction gate | |
JPH11297850A (ja) | 半導体集積回路装置及びその製造方法 | |
JPS63143865A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |