JP3015679B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型トランジスタ
等の絶縁ゲート型半導体装置に関し、特に、ドレイン容
量及び接地インダクタンスを低減して高周波において高
い電力利得を実現した半導体装置及びその製造方法に関
するものである。
【０００２】
【従来の技術】従来、図１９及び図２１に断面図を示す
ようなＭＯＳＦＥＴが知られている。図２１ではｐ型シ
リコンウェハ１の上にｎ+ ドレイン領域４，ｎ+ ソース
領域５が形成され、更に、ｐ型シリコンウェハ１上に５
０〜１００ｎｍ程度の薄いゲート酸化膜２を介してゲー
ト電極３が形成され、前記ゲート電極３を被うようにＰ
ＳＧのような絶縁膜６が形成されている。ｐ型シリコン
ウェハ１はｐ+ 半導体基板１ａの上にエピタキシャル成
長したｐ型半導体層１ｂが形成されて構成されている。
ゲート電極３は、多結晶シリコン、高融点金属、または
高融点金属のシリサイドなどにより形成されている。ま
た、ｐ+ 拡散領域１０がシリコンウェハ１のｐ型半導体
層１ｂの表面からｐ+ 半導体基板１ａまで達していて、
ソース電極８と電気的に接続され、ｐ+ 半導体基板１ａ
によりソースを接地できるようにされている。
【０００３】また、図１９はＳＯＩ（Silicon On Insul
ator）を用いた従来のＭＯＳＦＥＴの断面図である。図
２１と同様にｎ+ ドレイン領域４、ｎ+ ソース領域５の
間のシリコンウェハ１の表面にゲート酸化膜２が形成さ
れ、その上にゲート電極３が形成されている。ＳＯＩ構
造は絶縁物の上にシリコンが配置された構造をいうので
あるが、図１９ではシリコンとシリコンの間に酸化膜９
を挟み込む構造の場合である。つまり、ｎ型ドレイン領
域４及びｎ型ソース領域５の下端に接するように酸化膜
９が位置していて、前記酸化膜９はシリコンウェハ１の
全面に形成されている。ドレイン配線電極７はシリコン
ウェハ１のｐ型半導体層に広がるｎ+ ドレイン領域４
と、ソース配線電極８は同じくｎ+ ソース領域５とそれ
ぞれ電気的に接続されている。更に、ソース配線電極８
には、ソースを接地するための接地用ワイヤ１１をボン
ディングするため、チップ上には、ボンディングのため
の領域が設けてある。
【０００４】
【発明が解決しようとする課題】ところで、高周波回路
において使用されるＭＯＳＦＥＴが備えるべき重要な特
性の１つに、高周波における電力利得がある。電力利得
は大きい程良いとされる。この電力利得を大きくするた
めには、変換コンダクタンスｇm を大きくし、接地イン
ダクタンス等のインダクタンス及びドレイン容量等の容
量及びその他の浮遊インピーダンスを小さくする必要が
ある。図２０には高周波におけるＭＯＳＦＥＴの代表的
な等価回路を示した。図２１に示した従来例のＭＯＳＦ
ＥＴの構造では、ドレイン・基板間のドレイン容量Ｃds
はシリコンウェハ１のｐ型半導体装置１ｂとｎ+ ドレイ
ン領域４の接する面積に依存しており、ドレイン容量Ｃ
dsを小さくするためにドレイン面積を縮小する方法が採
られていた。しかしながら、この方法には加工技術及び
加工精度の点から限界がある。
【０００５】また図１９に示した従来例のＳＯＩ構造を
用いたＭＯＳＦＥＴでは、酸化膜９がシリコンウェハ１
の全面に渡っているので、ドレイン容量Ｃdsは低減され
るが、放熱が悪く、熱抵抗が大きくなり高出力が出せな
くなる等の問題がある。図２１の場合とは異なり、基板
の裏面を介してソースを接地できないので接地用ワイヤ
１１をボンディングする必要があり、ソースに２［ｎ
Ｈ］程度の接地インダクタンスＬｓが入ることになる。
【０００６】したがって、本発明の目的は、ドレイン容
量及び接地インダクタンスを低減させることの可能な新
規構造を提案し、これにより高周波電力利得を改善した
高性能な半導体装置及びその製造方法を提供することで
ある。
【０００７】この発明の別の目的は半導体基板の放熱特
性を犠牲にしないで、高周波・高出力性を改善できる新
規な半導体装置の構造及びその製造方法を提供すること
である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、第１コンタクト領域とこの
第１コンタクト領域より浅く且つ低不純物密度の第１張
出領域とから成る第１主電極領域と、第２コンタクト領
域とこの第２コンタクト領域より浅く且つ低不純物密度
の第２張出領域とから成る第２主電極領域とが、第１及
び第２張出領域とがチャネル領域を挟むようにして対向
したいわゆる「ＬＤＤ（ライトリー・ドープド・ドレイ
ン ）」構造のトランジスタの改良に係る。第１主電極
領域とは、例えば、ＭＯＳＦＥＴのソース領域であり、
第２主電極領域とは、例えば、ＭＯＳＦＥＴのドレイン
領域である。即ち、本発明の第１の特徴は、このＬＤＤ
構造のトランジスタが、第１導電型の第１半導体領域
と、第１半導体領域の上部に配置され、第１導電型で第
１半導体領域より低不純物密度の第２半導体領域と、第
２半導体領域の表面に配置され、第１主電極領域となる
第２導電型の第３半導体領域と、第２半導体領域の表面
に第３半導体領域と離間して配置され、第２主電極領域
となる第２導電型の第４半導体領域と、第２コンタクト
領域の下部の領域のみに局所的に配置された絶縁物層
と、第３及び第４半導体領域間を流れる電流を制御する
絶縁ゲート手段と、第３半導体領域と第１半導体領域と
を接続する高導電性領域と、絶縁ゲート手段近傍の第２
半導体領域の表面近傍に配置された第１導電型で第２半
導体領域より高不純物密度の第５半導体領域とを少なく
共具備する半導体装置であるである（請求項１）。
【０００９】本発明の第１の特徴に係る半導体装置にお
いて、絶縁物層が第４半導体領域に接して形成されてい
ることが好ましい（請求項２）。あるいは、この絶縁物
層は、第１半導体領域に接して形成されていても良い
（請求項３）。更に、絶縁物層は第２コンタクト領域の
底部に接し、かつ第１半導体領域に接していても良い
（請求項７）。
【００１０】また、本発明の第１の特徴に係る半導体装
置において、絶縁物層は酸化シリコンであることが好ま
しい（請求項４）。より好ましくは、更に、この酸化シ
リコンの少なくとも一部を被膜する窒化シリコン膜を有
することが好ましい（請求項５）。また、この絶縁物層
はＳｉＯ2 よりも誘電率の小さな絶縁物質であることが
好ましい（請求項６）。更に、本発明の第１の特徴に係
る半導体装置において、絶縁物層の下部には更にＳｉＯ
2 より誘電率の小さい絶縁物質が形成され、更に第１半
導体領域の底部より第２半導体領域の方向に溝部が形成
され、溝部の内部に配置された金属層がＳｉＯ2 より誘
電率の小さい絶縁物質と接触していることが好ましい
（請求項１０）。
【００１１】本発明の第１の特徴に係る半導体装置にお
いて、高導電性領域は高不純物密度半導体領域であるこ
とが好ましい（請求項８）。あるいは、この高導電性領
域は高融点金属または高融点金属のシリサイドのいずれ
かを少なく共含むことが好ましい（請求項９）。
【００１２】本発明の第１の特徴に係る半導体装置にお
いて、絶縁物層の表面の少なく共一部に第２半導体領域
と格子定数のほぼ等しい物質からなる絶縁物の薄膜を形
成したことが好ましい（請求項１２）。あるいは、絶縁
物層は複数に分割されていることが好ましい（請求項１
３）。
【００１３】本発明の第２の特徴（請求項１１）は、第
１導電型の第１半導体領域と、第１半導体領域の上部に
配置され、第１導電型で第１半導体領域より低不純物密
度の第２半導体領域と、第１コンタクト領域と、第１コ
ンタクト領域と同一深さで、第１コンタクト領域より低
不純物密度の第１張出領域とから構成され、第２半導体
領域の内部且つ表面に配置された第２導電型の第３半導
体領域と、第２コンタクト領域と、第２コンタクト領域
と同一深さで、第２コンタクト領域より低不純物密度の
第２張出領域とから構成され、第２半導体領域の内部且
つ表面に配置された第２導電型の第４半導体領域と、第
２コンタクト領域と第２張出領域のそれぞれの底部に接
した絶縁物層と、第３及び第４半導体領域間を流れる電
流を制御する絶縁ゲート手段と、第３半導体領域と第１
半導体領域とを接続する高導電性領域と、絶縁ゲート手
段近傍の第２半導体領域の表面近傍に配置された第１導
電型で第２半導体領域より高不純物密度の第５半導体領
域とを少なく共具備することである。ここで、第３半導
体領域は、第１主電極領域として、第４半導体領域は、
第２主電極領域として機能する。第１主電極領域とは、
例えば、ＭＯＳＦＥＴのソース領域であり、第２主電極
領域とは、例えば、ＭＯＳＦＥＴのドレイン領域であ
る。また、第３及び第４半導体領域の間の電流通路が、
いわゆるチャネル領域として機能する。本発明の請求項
１１に係る半導体装置も、請求項１に係る半導体装置と
同様に、第１及び第２コンタクト領域と第１及び第２張
出領域とにより第３及び第４半導体領域、即ち第１及び
第２主電極領域が構成されたＬＤＤ構造となっている。
【００１４】本発明の第３の特徴（請求項１４）は、い
わゆるＵＭＯＳ等の縦型構造の絶縁ゲート型トランジス
タの構造に関する。即ち、本発明の第３の特徴に係る半
導体装置は、第１導電型の第１半導体領域と、第１半導
体領域の上部に配置された、第２導電型の第２半導体領
域と、第２半導体領域の上部に配置された第２半導体領
域よりも低不純物密度の第３半導体領域と、第３半導体
領域の上部に配置された、第１導電型で第３半導体領域
より高不純物密度の第４半導体領域と、第４半導体領域
の下部に局所的に配置された絶縁物層と、第３半導体領
域の表面から第１半導体領域まで達する溝部と、溝部の
表面に配置されたゲート絶縁膜及びゲート電極とを少な
く共具備することを特徴とする。ここで、第１半導体領
域は、第１主電極領域として、第４半導体領域は、第２
主電極領域として機能する。第１主電極領域とは、例え
ば、縦型ＵＭＯＳのソース領域であり、第２主電極領域
とは、例えば、ＵＭＯＳのドレイン領域である。また、
第１及び第４半導体領域の間の第２半導体領域が、いわ
ゆるチャネル領域として機能する。
【００１５】本発明の第４の特徴（請求項１５）は、縦
型構造のＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）に関する。即ち、本発明の第３の特徴に係る半導体
装置は、第１導電型の第１半導体領域と、第１半導体領
域の上部に配置された、第２導電型の第２半導体領域
と、第２半導体領域の上部に配置された第２半導体領域
よりも低不純物密度の第３半導体領域と、第３半導体領
域の上部に配置された、第２導電型で第３半導体領域よ
り高不純物密度の第４半導体領域と、第４半導体領域の
下部に局所的に配置された絶縁物層と、第３半導体領域
の表面から第１半導体領域まで達する溝部と、溝部の表
面に配置されたゲート絶縁膜及びゲート電極と、第１半
導体領域と第２半導体領域とを接続する高導電性領域と
を少なく共具備することを特徴とする。ここで、第１半
導体領域は、第１主電極領域として、第４半導体領域
は、第２主電極領域として機能する。第１主電極領域と
は、例えば、縦型ＩＧＢＴのエミッタ領域であり、第２
主電極領域とは、例えば、縦型ＩＧＢＴのコレクタ領域
である。また、第１及び第４半導体領域の間の第２半導
体領域が、いわゆるチャネル領域として機能する。
【００１６】本発明の第４の特徴に係る半導体装置にお
いて、第３半導体領域の表面に、第４半導体領域に接し
て第１導電型で第３半導体領域より高不純物密度の第５
半導体領域を更に具備することが好ましい（請求項１
６）。
【００１７】本発明の第５の特徴（請求項１７）は、第
１の特徴で述べた第１コンタクト領域とこの第１コンタ
クト領域より浅く且つ低不純物密度の第１張出領域とか
ら成る第１主電極領域と、第２コンタクト領域とこの第
２コンタクト領域より浅く且つ低不純物密度の第２張出
領域とから成る第２主電極領域とが、第１及び第２張出
領域とがチャネル領域を挟むようにして対向した改良さ
れたＬＤＤ構造のトランジスタの製造方法に係る。即
ち、本発明の第５の特徴に係るＬＤＤ構造のトランジス
タの製造方法は、 (1) 第１半導体領域の上部に、第１半導体領域よりも低
不純物密度の第２半導体領域をエピタキシャル成長する
工程と、 (2) 第２半導体領域の内部にイオン注入で絶縁物層を局
所的に形成する工程と、 (3) 第２半導体領域の上部から、第１半導体領域に達す
る高導電性領域を形成する工程と、 (4) 第２半導体領域の表面にゲート絶縁膜を形成する工
程と、 (5) ゲート絶縁膜の上部にゲート電極を形成する工程
と、 (6) 第２半導体領域の表面近傍に、絶縁物層が第２コン
タクト領域の下部の領域のみに局所的に配置されるよう
に、第１主電極領域となる第２導電型の第３半導体領域
及び第２主電極領域となる第２導電型の第４半導体領域
を形成する工程とを少なく共含むことを特徴とする半導
体装置の製造方法であることである。
【００１８】本発明の第６の特徴（請求項１８）も、第
１の特徴で述べた第１コンタクト領域とこの第１コンタ
クト領域より浅く且つ低不純物密度の第１張出領域とか
ら成る第１主電極領域と、第２コンタクト領域とこの第
２コンタクト領域より浅く且つ低不純物密度の第２張出
領域とから成る第２主電極領域とが、第１及び第２張出
領域とがチャネル領域を挟むようにして対向した改良さ
れたＬＤＤ構造のトランジスタの製造方法に係る。即
ち、本発明の第６の特徴に係るＬＤＤ構造のトランジス
タの製造方法は、 (1) 第１半導体領域の上部に局部的に埋め込み絶縁物層
を形成する工程と、 (2) 第１半導体領域の上部に、第１半導体領域よりも低
不純物密度の第２半導体領域をエピタキシャル成長する
工程と、 (3) 第２半導体領域の上部より第１半導体領域に達する
高導電性領域を形成する工程と、 (4) 第２半導体領域の表面にゲート絶縁膜を形成する工
程と、 (5) ゲート絶縁膜の上部にゲート電極を形成する工程
と、 (6) 第２半導体領域の表面近傍に、埋め込み絶縁物層が
第２コンタクト領域の下部の領域のみに局所的に配置さ
れるように、第１主電極領域となる第２導電型の第３半
導体領域及び第２主電極領域となる第２導電型の第４半
導体領域を形成する工程とを少なく共含むことを特徴と
する半導体装置の製造方法であることである。
【００１９】本発明の第７の特徴（請求項１９）は、 (1) 第１半導体領域の上部に第１半導体領域よりも低不
純物密度の第２半導体領域を形成した半導体ウェハを用
意し、半導体ウェハの第２半導体領域の表面から、第１
半導体領域に達する高導電性領域を、第２半導体領域中
に形成する工程と、 (2) 第２半導体領域の表面にゲート絶縁膜を形成する工
程と、 (3) ゲート絶縁膜の上部にゲート電極を形成し、第２半
導体領域の表面近傍にそれぞれ第３及び第４半導体領域
を形成し、その上部に絶縁膜を形成する工程と、 (4) 半導体ウェハの裏面から、第４半導体領域の下部の
領域に限定して、第１半導体領域を貫通し、且つ第２半
導体領域まで達する溝部を形成する工程と、 (5) 第２半導体領域より高不純物密度の半導体チップを
用意し、ミラー面となるように半導体ウェハの裏面と、
半導体チップの表面とを研摩し、半導体ウェハと半導体
チップとを互いにそのミラー面を合わせて直接接合する
工程とを少なく共含むことを特徴とする半導体装置の製
造方法であることである。
【００２０】
【作用】本発明の第１の特徴に係る半導体装置において
は、ＬＤＤ構造を基本としているので、第１主電極・第
２主電極間のパンチスルーを防止し高耐圧化すると同時
に、第２半導体領域を十分低不純物密度とすることによ
り、第２主電極領域（第４半導体領域）、第１主電極領
域（第３半導体領域）の周辺はほぼ完全に空乏化し、第
２主電極及び第１主電極のそれぞれの接合容量は低減化
されている。更に、絶縁物層を第２コンタクト領域の下
部の領域のみに局所的に形成することにより、第１主電
極・第２主電極間容量Ｃdsを低減することができる。ま
たこの際、絶縁物層は従来のＳＯＩ構造と異なり、第２
コンタクト領域の下部の領域のみに局所的に形成されて
いるので、放熱特性が悪化することなく、高周波で高出
力が出せる。
【００２１】更に、本発明の第１の特徴に係る半導体装
置においては、高導電性領域により第２半導体領域の表
面の第１主電極領域（第３半導体領域）から裏面の第１
半導体領域に至る電流経路を形成し、第１主電極の接地
用のボンディングワイヤを不要とし、第１主電極の浮遊
インダクタンスを低減している。
【００２２】更に、本発明の第１の特徴に係る半導体装
置においては、チャネル領域の近傍に第５半導体領域で
ある高不純物密度領域を配置し、第１主電極・第２主電
極間には中性領域が残るようにしているので、パンチス
ルーを防止し、且つ第２主電極領域４の周辺の完全な空
乏化を実現し、第１主電極・第２主電極間容量Ｃdsを低
減し、高周波利得を高くすることができる。
【００２３】本発明の第１の特徴に係る半導体装置にお
いて、高導電性領域は請求項８に規定するように、高不
純物密度半導体領域でもよいが、高不純物密度半導体領
域に限定されるものではない。例えば、第１主電極の直
列抵抗Ｒs を低減化するためにはＷ，Ｍｏ等の高融点金
属や、ＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 等のシリサイ
ド等が好ましい。高導電性領域は第１主電極の接地を容
易にすると同時に、基板の放熱特性を良好にし、より高
周波の高出力が可能となる。
【００２４】本発明の第１の特徴に係る半導体装置にお
いて、請求項５に規定するように、酸化シリコン（Ｓｉ
Ｏ2 等）の表面をＳｉ3 Ｎ4 膜で被覆することにより、
良好な（酸素フリーの）第２半導体領域のエピタキシャ
ル成長が可能となる。従って、本発明の第１の特徴に係
る半導体装置をエピタキシャル成長を用いて製造する場
合には、エピタキシャル成長層の結晶性がよくなり、ｇ
m が改善される。
【００２５】本発明の第１の特徴に係る半導体装置にお
いて、請求項６及び１０に規定するように、ＳｉＯ2 よ
りも誘電率の小さい物質を用いれば、誘電率が極めて小
さくなるために第１主電極・第２主電極間容量Ｃdsが、
更に、低減すると同時に放熱特性が向上し、高周波での
高出力が可能となる。
【００２６】本発明の第１の特徴に係る半導体装置にお
いて、請求項７に規定するように、絶縁物層が第２コン
タクト領域の底部に接し、かつ第１半導体領域に接する
ようにすれば、第２コンタクト領域の下部はすべて絶縁
物層とすることができるので第１主電極・第２主電極間
容量Ｃdsを極めて小さくでき、高周波特性が改善され
る。
【００２７】本発明の第１の特徴に係る半導体装置にお
いて、請求項１２に規定するように、絶縁物層の表面の
少なく共一部に第２半導体領域と格子定数のほぼ等しい
物質からなる絶縁物の薄膜を形成すれば、ＳＯＩ構造に
おいて従来より問題にされている半導体層と絶縁物層界
面での格子定数の不整合の問題が解決され、結晶性が向
上する。そのため移動度μの向上、ｇm の向上、リーク
電流の低下、低ノイズ化ができる。したがって高周波、
高出力の安定な動作ができる。
【００２８】本発明の第１の特徴に係る半導体装置にお
いて、請求項１３に規定するように、絶縁物層を複数に
分割しておけば、分割された絶縁物層の間で結晶成長が
進み、いわゆる選択エピタキシャル成長をし、その後、
絶縁物層の上でブリッジを形成するので、絶縁物層の上
部の半導体の結晶性が良好となる。そのため移動度μの
向上、ｇm の向上、リーク電流の低下、低ノイズ化がで
きる。したがって高周波、高出力の安定な動作ができ
る。
【００２９】本発明の第２の特徴に係る半導体装置にお
いては、本発明の第１の特徴に係る半導体装置と同様
に、チャネルに対向した部分の不純物密度を低くしたい
わゆるＬＤＤ構造となっているので、第１主電極・第２
主電極間のパンチスルーを防止し高耐圧化すると同時
に、第２主電極領域周辺を完全に空乏化し第１主電極・
第２主電極間容量を小さくすることができる。特に、第
１及び第２コンタクト領域が、それぞれ第１及び第２張
出領域と同じ深さに、すなわち浅く形成されているの
で、絶縁物層と第１半導体領域間の距離が相対的に増大
したことに等価である。つまり、第１主電極領域・第２
主電極領域間の距離が実効的に拡大するので、第１主電
極・第２主電極間容量Ｃdsを、極めて小さくできる。
【００３０】本発明の第３の特徴に係る半導体装置にお
いては、ＵＭＯＳ等の縦型構造の絶縁ゲート型トランジ
スタの構造で、第２主電極領域直下に絶縁物層が形成さ
れるので、第１主電極・第２主電極間容量Ｃdsが小さく
なる。縦型構造の絶縁ゲート型トランジスタでは溝部表
面に露出した第２半導体領域がチャネルとなり、圧倒的
に大面積を占める第２主電極領域の下部は浮遊容量とな
るので、絶縁物層の効果は大きく、したがって短チャネ
ル化が容易となる。よって、高周波動作可能でかつ低オ
ン抵抗の縦型構造の絶縁ゲート型トランジスタができ
る。
【００３１】本発明の第４の特徴に係る半導体装置にお
いては、縦型のＩＧＢＴが構成され、第２主電極領域
（コレクタ領域）直下の浮遊容量となる第２主電極領域
・第２主電極領域間（コレクタ・エミッタ間）容量が低
減できる。したがって、短チャネル化が容易となり、高
周波動作及び低オン抵抗動作が可能となる。
【００３２】本発明の第３及び第４の特徴に係る半導体
装置において、請求項１６に規定するように、第４半導
体領域に接してショート領域（第５半導体領域）を形成
すれば、ターンオフ時のキャリアの引き抜きが迅速に行
なわれ、テイル電流がほとんどないターンオフ動作が可
能となる。
【００３３】本発明の第５の特徴に係る半導体装置の製
造方法によれば、本発明の第１及び第２の特徴に係るＬ
ＤＤ構造の半導体装置が、いわゆるＳＩＭＯＸ（Separa
tionby IMplanted OXygen）法により容易に製造でき
る。特に超高周波用に第２半導体領域の厚みが薄い場合
に有効である。
【００３４】本発明の第６の特徴に係る半導体装置の製
造方法によれば、本発明の第１及び第２の特徴に係るＬ
ＤＤ構造の半導体装置が、エピタキシャル成長により容
易に実現できる。
【００３５】本発明の第７の特徴に係る半導体装置の製
造方法によれば、いわゆるＳＢＤ（シリコン直接接合）
法あるいは貼り合わせ法と称せられるウェハ接着技術を
用いて、第２主電極領域直下に空洞となる溝部や埋め込
み酸化膜を容易に形成できる。このため、特に第２半導
体領域の厚みの厚いパワーデバイスの製造に好適であ
る。すなわち電力用半導体装置（パワーデバイス）の高
周波化・高出力化が容易となる。
【００３６】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。以下において、図１９及び図２１（第１及び
第２の従来例）と重複する部分には同一の符号を附す
る。 （第１の実施例） 図１に本発明の第１の実施例に係る半導体装置の断面図
を示す。本発明の第１の実施例の半導体装置はＬＤＤ構
造のｎ型チャネルＭＯＳＦＥＴの構成例を示している。
図１において、本発明の第１の実施例の半導体装置は、
不純物密度の高いｐ+ 型半導体層（第１半導体領域）１
ａと、ｐ+ 型半導体層１ａの上に配置された不純物密度
の低いｐ型半導体層（第２半導体領域）１ｂと、このｐ
型半導体層の表面に配置されたｎ+ ドレイン領域（第４
半導体領域）４、ｎ+ ソース領域（第３半導体領域）
５、ｎ+ ソース領域５とｎ+ ドレイン領域４の間の電流
通路となるチャネル領域と、チャネル領域の下部に配置
されたｐ+ 埋め込み領域 （第５半導体領域）１ｃと、
このチャネル領域が形成されているｐ型半導体層１ｂの
表面のゲート酸化膜２と、このゲート酸化膜２の上のゲ
ート電極３とから構成されている。更に、このｐ型半導
体層１ｂの表面からｐ+ 型半導体層１ａに達するｐ+ 拡
散領域（高導電性領域）１０が形成されている。ソース
配線電極８及びｎ+ ソース領域５は、ｐ+ 拡散領域１０
と電気的に接続されている。ソース配線電極８のコンタ
クト部直下は高不純物密度ｎ+ 領域からなる第１コンタ
クト領域が形成されている。更に、この第１コンタクト
領域に連続して、チャネル領域に対向して第１コンタク
ト領域よりも低不純物密度のｎ型の浅い第１張出領域
（延長部）が形成されている。同様に、ドレイン配線電
極７のコンタクト部直下には、高不純物密度ｎ+ 領域か
らなる第２コンタクト領域が形成されている。そして、
第２コンタクト領域に接し、且つチャネル領域に対向し
て、第２コンタクト領域よりも低不純物密度のｎ型の浅
い第２張出領域（延長部）が形成されている。このよう
に、ソース領域５が第１コンタクト領域と第１張出領域
（延長部）とを有し、ドレイン領域４が第２コンタクト
領域と第２張出領域（延長部）とを有することにより、
ＬＤＤ構造を構成し、短チャネル化が容易な構造として
いる。そして、絶縁物層（酸化膜）９が、ｎ+ ドレイン
領域４を構成している第２コンタクト領域の下部の領域
のみに局所的に配置されている。しかも、ｎ+ ドレイン
領域４を構成している第２コンタクト領域の底部が、絶
縁物層（酸化膜）９に接触した構造となっている。
【００３７】更にｐ+ 埋め込み領域１ｃがドレイン領域
４からの空乏層の拡がりを止め、ソース・ドレイン間が
パンチスルーするのを防止している。図１８に同様な構
造の比較図を示したが、ｐ+ 埋め込み領域がないため
に、ソースドレイン間がパンチスルーするために、ドレ
イン領域４の周辺を完全に空乏化することはできない。
【００３８】図２（ａ），図２（ｂ）は本発明の第１の
実施例に係るＬＤＤ構造の半導体装置の製造方法を説明
する図である。
【００３９】（イ）先ず、第１半導体領域であるｐ+ シ
リコン基板１ａの上部に不純物密度１×１０13〜５×１
０14ｃｍ-3、厚さ１〜３μｍのｐ型エピタキシャル成長
を行ない、第２半導体領域となるｐ型半導体層１ｂを形
成する。
【００４０】（ロ）その後、図２（ａ）に示すように、
ｐ型半導体層１ｂ中に16Ｏ+ イオンを注入して、いわゆ
るＳＩＭＯＸ法により、表面に１００〜２００ｎｍのＳ
ｉ層を残した状態で内部に部分的に３５０〜５００ｎｍ
の酸化膜（ＳｉＯ2 ）９を形成する。たとえば１．８×
１０18ｃｍ-2〜２．０×１０18ｃｍ-2のドーズ量で、加
速電圧１９０〜２００ＫｅＶで16Ｏ+ イオンを打ち込
み、０．５％の酸素含有のアルゴン中で１３２５℃、５
時間熱処理を行なえば、表面のＳｉの厚み１８０ｎｍ、
酸化膜９の厚み４５０ｎｍが得られる。
【００４１】（ハ）次に、例えば５×１０15〜４×１０
16ｃｍ-2程度の高濃度のボロン11Ｂ+ をｐ型半導体層１
ｂの表面からイオン注入して、更にｐ+ 型半導体層１ａ
に到達するように、熱処理により拡散させ高導電性領域
であるｐ+ 拡散領域１０を形成する。
【００４２】（ニ）次にゲート酸化膜２を４０〜１２０
ｎｍの厚さに成長させた後、フォトレジストをマスクに
して31Ｐ+ をドーズ量５×１０15〜２×１０16ｃｍ-3、
加速電圧８０ＫｅＶでイオン注入し、１０００℃３０分
程度アニールして第３半導体領域となるｎ+ ソース領域
５及び第４半導体領域となるｎ+ ドレイン領域４の第１
及び第２コンタクト領域を形成する。
【００４３】（ホ）次にこのフォトレジストをＯ3 アッ
シャー等により除去し、ｐ+ 埋め込み領域１ｃ形成用の
新たなフォトレジストを形成し、このフォトレジストを
マスクとして11Ｂ+ を、ドーズ量２×１０13〜５×１０
14ｃｍ-2、加速電圧１３０〜１５０ＫｅＶでイオン注入
し、第５半導体領域であるｐ+ 埋め込み領域１ｃを形成
する。
【００４４】（ヘ）その後、更に、高導電性物質（例え
ば、不純物をドープした多結晶シリコン、Ｍｏ，Ｗ，Ｔ
ｉなどの高融点金属あるいはＭｏＳｉ2 ，ＷＳｉ2 ，Ｔ
ｉＳｉ2 等）を３５０〜５００ｎｍ堆積し、フォトリソ
グラフィ及びＲＩＥを用いてパターニングしてゲート電
極３を形成する。
【００４５】（ト）次に、ゲート電極３をマスクとして
用いる、いわゆる自己整合法により図２（ｂ）において
75Ａｓ+ などのｎ型不純物を３×１０14〜１×１０15ｃ
ｍ-2のドーズ量、加速電圧３０ＫｅＶ程度でイオン注入
して、第１張出領域（浅いｎ+ ソース領域）５及び第２
張出領域（浅いｎ+ ドレイン領域）４を形成する。
【００４６】（チ）その後、ｐ型半導体層１ｂ表面全体
にＰＳＧやＳｉＯ2 などの絶縁膜６をＣＶＤ法により３
５０〜５００ｎｍ堆積する。更に、絶縁膜６の適当なと
ころにソース領域５、ゲート電極３及びドレイン領域４
に達するコンタクトホール開孔部をそれぞれ形成し、Ａ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等を３５０〜１００
０ｎｍ堆積した後、パターニングしてソース配線電極８
及びドレイン配線電極７をそれぞれ形成する。この時、
図には示していないがゲート配線電極も同時に形成す
る。こうして、本発明の第１の実施例に係るＬＤＤ構造
の半導体装置が完成する。
【００４７】以上のように本発明の第１の実施例に係る
発明によれば、第２半導体領域であるｐ型半導体層１ｂ
は低不純物密度であるので、ｎ+ ドレイン領域の周辺
は、ほとんど完全に空乏化し、接合容量は極めて小さく
なり、しかもｎ+ ドレイン領域４を構成している第２コ
ンタクト領域の下部の領域のみに酸化膜９が形成されて
いるので、ドレインと基板間の容量すなわちドレイン・
ソース間容量Ｃgsが小さくなり、高周波における電力利
得が増大する。特に第５半導体領域であるｐ+ 埋め込み
領域１ｃによりチャネル中には中性領域が残り、ソース
・ドレイン間はパンチスルーしない。またｐ+ 拡散領域
１０でｎ+ ソース領域５をｐ+ 基板１ａに接続している
ので、ｐ+ 基板１ａの裏側でソース接地ができるため、
ソースボンディングワイヤは不要となり、ソースインダ
クタンスはほとんど無視できる。またｐ+ 拡散領域１０
は放熱領域としても機能するので、高出力化が可能とな
る。
【００４８】次に実験結果を示して本発明の第１の実施
例に係る半導体装置による改善効果を説明する。図１８
に示した従来例のＭＯＳＦＥＴのドレイン容量が１．０
１［ｐＦ］であるのに対し、ｎ+ ドレイン領域４を構成
している第２コンタクト領域の下部の領域のみに酸化膜
９を形成することにより、本発明の第１の実施例では、
０．５０６［ｐＦ］（従来比；５０．１［％］）まで低
減された。
【００４９】また本発明の第１の実施例に係る半導体装
置では、ｎ+ ソース領域５の下に絶縁層が形成されてお
らず、上部でｎ+ ソース領域５及びソース配線電極８と
接触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層
１ａに接続するｐ+ 拡散領域１０を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Ｌｓを低減することができる。例えば、図１９に示した
従来例では接地用ワイヤ１１のボンディングにより接地
インダクタンスを２［ｎＨ］程有していたが、本発明の
第１の実施例に係る半導体装置では、０．０２３［ｎ
Ｈ］（従来比；１．１５［％］）まで低減された。
【００５０】結果として、本発明の第１の実施例に係る
半導体装置では、下記に示すように電力利得を大幅に改
善することが可能となった。
【００５１】図２１の従来例 … ２０［ｄＢ］ 図１９の従来例 … ２１［ｄＢ］ 第１の実施例 … ２３［ｄＢ］ （第２の実施例） 次に、図３に本発明の第２の実施例に係るＬＤＤ構造の
ｎチャネルＭＯＳＦＥＴの断面図を示す。本実施例の半
導体装置は、第１及び第２の実施例と比較して高不純物
密度半導体領域であるｐ+ 拡散領域１０をＷ，Ｍｏ，Ｔ
ｉ，Ｃｏなどの高融点金属等の高導電性物質１０１で構
成した点が異なる。図３に示すように高導電性物質１０
１を形成するには、ｐ型半導体層１ｂの表面から、ｐ+
基板１ａに達するまでＲＩＥなどによりＵ溝を形成し、
その内部に減圧ＣＶＤ法などによりＷ，Ｔｉ等を選択成
長すればよい。高導電性物質１０１としてはＷＳｉ2 ，
ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 などのシリサイド
でもよい。なお、高導電性物質は真空蒸着、スパッタリ
ングなどによりＵ溝中に堆積することも可能で、必要に
応じてラッピング等により平坦化を行なえばよい。また
Ｕ溝が深い場合はＵ溝の内壁にのみＷやＷＳｉx を形成
して、中空にした、いわゆるＷやＷＳｉx のパイプを形
成してもよい。高導電性物質１０１のパイプであって
も、ソース領域５とｐ+ 基板１ａが電気的に接続されれ
ばよい。
【００５２】本発明の第２の実施例でも、ドレイン容量
やゲート・ソース間容量Ｃgsが低減化する、ことは第１
の実施例と同様である。図１８に示した従来例のＭＯＳ
ＦＥＴのドレイン容量が１．０１［ｐＦ］であるのに対
し、ｎ+ ドレイン領域４を構成している第２コンタクト
領域の下部の領域のみに酸化膜９を形成することによ
り、本発明の第２の実施例に係る半導体装置のドレイン
容量は、０．５０６［ｐＦ］（従来比；５０．１
［％］）まで低減された。またｎ+ ソース領域５の下に
絶縁層が形成されておらず、上部でｎ+ ソース領域５及
びソース配線電極８と接触し、下部でｐ型シリコンウェ
ハ１のｐ+ 型半導体層１ａに接続する高導電性物質１０
１を備えた構造としているので、ソースの裏面接地がで
き、接地インダクタンスＬｓを低減することができる。
例えば、図１９に示した従来例では接地用ワイヤ１１の
ボンディングにより接地インダクタンスを２［ｎＨ］程
有していたが、本発明の第２の実施例に係る半導体装置
では、０．０２３［ｎＨ］（従来比；１．１５［％］）
まで低減された。この結果、ソースインダクタンスを低
減化できる。更に、これらの効果に加え高導電性物質１
０１は抵抗をｐ+ 拡散領域１０の１／１０以下にできる
ので、ソース直列抵抗Ｒs が低減化し、高周波利得が更
に向上する。ソース直列抵抗Ｒs は図２０の等価回路中
でソースに直列に接続される抵抗である。更に、高導電
性物質は熱伝導率も高いので、放熱特性も更に改良され
る。
【００５３】（第３の実施例） 図４は本発明の第３の実施例に係るＬＤＤ構造のｎチャ
ネルＭＯＳＦＥＴの断面図を示す。第１及び第２の実施
例と異なり、酸化膜９はｎ+ ドレイン領域４を構成して
いる第２コンタクト領域の下部のみから、ｐ+ 基板１ａ
に至るまで埋め込まれ、厚い酸化膜となり、Ｃdsは更に
低減できる。本発明の第４の実施例のｎチャネルＭＯＳ
ＦＥＴは図２の場合と異なり、ｐ型半導体層１ｂのエピ
タキシャル成長の前に、ＳｉＯ2 膜９をＣＶＤ法によ
り、高導電性物質１０１をスパッタ法、ＣＶＤ法等によ
り堆積し、その後フォトリソグラフィ及びＲＩＥにより
パターン形成し、その後ＳｉＯ2 膜９の上部及び、高導
電性物質１０１の形成された部分以外のｐ+ 基板の上部
にエピタキシャル成長することあるいは直接接合法（Ｓ
ＤＢ法）により製造する（この製造法については図６及
び図１２を用いて後述する）。もちろんＳＩＭＯＸ法に
よりＳｉＯ2 膜を形成することも可能だが、16Ｏ+ のイ
オン注入の加速電圧や、それによるダメージの問題の制
約を考えると、ＳｉＯ2 膜を１μｍ以上厚くする場合
は、ＳｉＯ2 膜の上にエピタキシャル成長する方法や裏
面からＳｉＯ2 膜を埋め込んで、更に別のｐ+ 基板をＳ
ＤＢ法により接着する方法の方が好ましい。
【００５４】本発明の第３の実施例に係る発明によれ
ば、ｎ+ ドレイン領域４を構成している第２コンタクト
領域の下部はすべて絶縁物層とすることができるのでＣ
dsは極めて小さくなり、高周波特性が改善される。
【００５５】また本発明の第３の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続する高導電性物質１０１を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Ｌｓを低減することができる。例えば、図１９に示した
従来例では接地用ワイヤ１１のボンディングにより接地
インダクタンスを２［ｎＨ］程有していたが、第３の実
施例では、０．０２３［ｎＨ］（従来比；１．１５
［％］）まで低減された。
【００５６】（第４の実施例） 図５は本発明の第４の実施例に係るＬＤＤ構造のｎチャ
ネルＭＯＳＦＥＴの断面図で、第３の実施例のＳｉＯ2
膜９の周辺をＳｉ3 Ｎ4 膜９８で被覆したものである。
更にＳｉＯ2 膜９の上部とＳｉ3 Ｎ4 膜９８の間にはカ
ーボン（Ｃ）やジルコン（ＺｒＯ2 ・ＳｉＯ2 ）等のＳ
ｉＯ2 よりも放射率の大きな物質の薄膜９７が挟まれて
いる。Ｓｉ3 Ｎ4 膜９８や薄膜９７はエピタキシャル成
長するｐ型半導体層１ｂの結晶性を改善するためのもの
である。つまり、ＳｉＯ2 膜の酸素の存在により、Ｓｉ
Ｏ2 膜の上部に良質なＳｉエピタキシャル成長を行うこ
とは困難であるので、Ｓｉ3 Ｎ4 膜９８で被覆してその
上にエピタキシャル成長を行う。更に望ましくは、Ｓｉ
と格子定数の近いＣａＦ2 などをＳｉ3 Ｎ4 の上に形成
するのがよい。Ｓｉと格子定数の近い物質を絶縁物との
界面に形成することによりエピタキシャル成長膜の膜質
が改善される。ＣａＦ2 は真空蒸着で堆積すればよい。
Ｓｉ3 Ｎ4 膜９８を省略してＣａＦ2 だけを形成しても
よい。
【００５７】図６を用いて図５に示した本発明の第４の
実施例に係るＬＤＤ構造のｎチャネルＭＯＳＦＥＴの製
造方法を説明する。
【００５８】（ａ）まず１〜２×１０18ｃｍ-3のｐ+ 基
板の上に熱酸化あるいはＣＶＤ法により０．８〜１μｍ
程度の酸化膜を形成し、その後フォトリソグラフィを用
いたエッチングにより、図６（ａ）のように所定の場所
のみに埋め込み絶縁膜となるＳｉＯ2 膜９の島を形成す
る。次にカーボンあるいはジルコンの薄膜９７を真空蒸
着等により２００〜３００ｎｍ堆積し、ＳｉＯ2 膜９の
島の上のみを残し、他はフォトリソグラフィにより除去
する。カーボンやジルコン等の薄膜９７の形成は工程を
簡略化したい時は省略してもよい。次にＣＶＤ法により
Ｓｉ3 Ｎ4 膜を１３０〜２５０ｎｍ堆積し、フォトリソ
グラフィによりＳｉＯ2 膜の島の表面のみを残し、他を
除去する。
【００５９】（ｂ）次にＳｉＯ2 の島を形成したｐ+ 基
板１ａの上に気相エピタキシャル成長を行う。いわゆる
絶縁膜の埋め込みエピタキシーである。ＳｉＨ2 Ｃｌ
2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 とＨ2 とを用いた通常の
気相成長で良いが結晶性を良くしたい場合はＨｇランプ
あるいはエキシマレーザの紫外光を照射しながら行う光
エピタキシーの手法を用いる。波長２５０ｎｍより短波
長の紫外光が良い。基板の加熱方法は赤外線ランプ加熱
方法を用い９５０〜１２５０℃に加熱して成長するのが
よい。ＳｉＯ2 より放射率の大きいカーボンやジルコン
の薄膜９７をＳｉＯ2 膜９の島の上部に含んで埋め込み
絶縁膜を形成しているので、加熱用の赤外線が埋め込み
絶縁膜を透過しにくくなりＳｉＯ2 膜９の島の上部近傍
が有効に加熱される。カーボン等がなくてもＳｉＯ2 自
身がＳｉより放射率が大きいのでＳｉＯ2 の上部が有効
に加熱される。したがってＳｉＯ2 膜９の島の上の温度
が他の部分より高くなるため、結晶性が改善される。な
お、成長の初期にＳｉ2 Ｈ6の熱分解によりＳｉの気相
エピタキシャル成長を３００〜５００ｎｍ行ない、レー
ザーアニールもしくは電子線アニールを行い、その後Ｓ
ｉＨ2 Ｃｌ2 とＨ2 との還元反応による成長を行なう２
ステップのエピ成長を行ってもよい。レーザーアニール
の場合も薄膜９７の存在により、ＳｉＯ2 膜９の島の上
部のみが有効に熱処理され、選択的に再結晶化する。エ
ピタキシャル成長は設計値（たとえば２．５μｍ）より
も１μｍ程度余分に行ない、その後ラッピングによりｐ
型半導体層１ｂの平坦化を行う。平坦化の最終工程はケ
ミカルエッチングを行い、ラッピングによるダメージを
除去し、同時に、所望のｐ型半導体層１ｂの厚み（たと
えば２．５μｍ）を得る。この結果、ＳｉＯ2 膜９の島
の上には約１μｍのエピタキシャル成長層が形成され
る。その後ｐ型半導体層１ｂの表面に４００〜６００ｎ
ｍの熱酸化膜９６を形成し、熱酸化膜９６の所定の部分
にＵ溝エッチング用窓をフォトリソグラフィにより形成
する。この熱酸化膜９６をマスクとして用いて図６
（ｂ）に示すようにＳＦ6 ／Ｃｌ2 、あるいはＳｉＣｌ
4 ，ＰＣｌ3 等を用いたＲＩＥによりＵ溝２００をｐ+
基板１ａに達するまで形成する。
【００６０】（ｃ）その後減圧ＣＶＤ法を用いて図６
（ｃ）に示すようにＵ溝内部のみにＷ又はＷＳｉ2 を選
択ＣＶＤを行い、Ｕ溝を埋める。次に熱酸化膜９６のソ
ースコンタクト領域（第１のコンタクト領域）５、ドレ
インコンタクト領域（第２のコンタクト領域）４形成予
定の部分にフォトリソグラフィを用いて拡散窓を開口
し、熱拡散法あるいは75Ａｓ+ 、31Ｐ+ のイオン注入及
びその後のアニールによりソースコンタクト領域（第１
のコンタクト領域）５、ドレインコンタクト領域（第２
のコンタクト領域）４を形成する。図６（ｃ）では、ド
レインコンタクト領域（第２のコンタクト領域）４はＳ
ｉＯ2 膜９の島に達しているが、必らずしも達する必要
はなく、図７に示すように間にｐ型Ｓｉ層１ｂが残って
もかまわない。つまりソースコンタクト領域（第１のコ
ンタクト領域）５、ドレインコンタクト領域（第２のコ
ンタクト領域）４の深さは表面より０．２〜１．０μｍ
程度に形成する。ＳｉＯ2 膜９の厚みが同じならば、ド
レインコンタクト領域（第２のコンタクト領域）４の深
さは浅い方がＣdsは小さくなるので電極７のＡｌ等の突
き抜けが問題とならない程度に浅くする方が望ましい。
【００６１】（ｄ）次にゲート酸化膜２を４０〜１００
ｎｍの厚さに成長させ、フォトレジストをマスクとして
11Ｂ+ を加速電圧２００〜４００ＫｅＶでイオン注入
し、ｐ型半導体層１ｂの表面より０．５〜１．０μｍの
ところにｎ+ 埋め込み領域１ｃを形成する。更に５０Ｋ
ｅＶ程度でチャネルドープのイオン注入を行い、その後
３５０〜５００ｎｍの厚さに、リン（燐）をドープした
多結晶シリコンをＣＶＤ法により形成し、フォトリソグ
ラフィ、ＲＩＥによりゲート電極３を形成する。次にゲ
ート電極３をマスクとして75Ａｓ+ を加速電圧３５Ｋｅ
Ｖでドーズ量φ＝５×１０14〜１×１０15でイオン注入
し、浅いｎ+ ソース領域５、ｎ+ ドレイン領域４の第１
及び第２張出領域を自己整合的に形成し、図６（ｄ）の
形状となる。この後は図２で説明したと同様に、全体に
ＳｉＯ2 を２００ｎｍ、その上にＰＳＧを１５０ｎｍ堆
積し、その後コンタクトホールを開孔し、ＡｌやＡｌ−
Ｓｉ等のメタライゼーションの工程によりソース配線電
極８、ドレイン配線電極７、及びゲート配線電極を形成
し、図５に示したｎチャネルＭＯＳＦＥＴが完成する。
【００６２】本発明の第４の実施例に係る発明によれ
ば、ＳｉＯ2 の表面がＳｉ3 Ｎ4 膜で被覆されているの
で、良好な（酸素フリーの）第２半導体領域のエピタキ
シャル成長が可能となり、結晶性がよくなるためｇm が
改善される。更に放射率の大きな物質をＳｉＯ2 の島の
上部に形成することにより、エピタキシャル成長膜の膜
質が改善される。更に、第２半導体領域と格子定数の近
い物質を第２半導体領域１ａと絶縁物層９との界面に配
置することにより、格子不整合が改善され、結晶性が向
上する。したがって高ｇm 化、高周波化、高出力化、低
ノイズ化が可能となる。
【００６３】また、ｎ+ ソース領域５の下に絶縁層が形
成されておらず、上部でｎ+ ソース領域５及びソース配
線電極８と接触し、下部でｐ型シリコンウェハ１のｐ+
型半導体層１ａに接続する高導電性物質１０１を備えた
構造としているので、ソースの裏面接地ができ、接地イ
ンダクタンスＬｓを低減することができる。この結果、
本発明の第４の実施例に係る半導体装置では、接地イン
ダクタンスが０．０２３［ｎＨ］（従来比；１．１５
［％］）まで低減出来た。
【００６４】（第５の実施例） 図７は本発明の第５の実施例に係るＬＤＤ構造のｎチャ
ネルＭＯＳＦＥＴの断面図で、ＳｉＯ2 は、ｐ+ 基板１
ａに接して形成され、ｎ+ ドレイン領域４との間にはｐ
型半導体層１ｂがある。このｎ+ ドレイン領域４とＳｉ
Ｏ2 膜９の間のｐ型半導体層１ｂはドレイン領域４の電
界により完全に空乏化するようにｐ型半導体層１ｂの不
純物密度と厚みを設定しておく。第５の実施例と同様、
ｐ型半導体層のエピタキシャル成長層の膜質を考慮し、
Ｓｉ3 Ｎ4 膜９８でＳｉＯ2 膜９は被覆されている。前
述したようにＣａＦ2 等のＳｉと格子定数の近い物質の
薄膜をＳｉ3 Ｎ4 膜９８の代わりに用いてもよい。Ｓｉ
Ｏ2 膜９は図８に示すようにｐ+ 基板側に埋め込むよう
に形成してもよい。
【００６５】図１あるいは図１８に示した構造の場合、
ＳｉＯ2 膜９の下部が空乏化しにくくＳｉＯ2 膜の下部
に薄い空乏層を形成するので、このＳｉＯ2 膜下部に形
成される空乏層容量Ｃdsが大きく、これがＳｉＯ2 膜に
よる容量Ｃds（ＳｉＯ2 ）と直列接続されるので、全体
としてＣdsが低減化しにくいことが問題となる。本発明
の第５実施例に係る発明によればｎ+ ｎ+ ドレイン領域
４を構成している第２コンタクト領域の下部は完全に空
乏化しＣds（Ｓｉ）が小さくなるのでより高周波動作が
可能となる。また図４のようにＳｉＯ2 膜９が厚いと、
エピタキシャル成長の膜質の低下が、ｎチャネルＭＯＳ
ＦＥＴのチャネル部に影響をおよぼすが、図７のように
ＳｉＯ2 膜９を薄くし、相対的にエピタキシャル成長層
の厚みを厚くすることにより、チャネル部の結晶性が向
上し、移動度が向上し、変換コンダクタンスｇm が向上
する利点を有する。
【００６６】また本発明の第５の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続する高導電性物質１０１を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Ｌｓを低減することができる。この結果、接地インダク
タンスが０．０２３［ｎＨ］（従来比；１．１５
［％］）まで低減された。
【００６７】（第６の実施例） 図８は本発明の第６の実施例に係るＬＤＤ構造のｎチャ
ネルＭＯＳＦＥＴの断面図である。ｐ型半導体層１ｂは
１０13〜５×１０14ｃｍ-3の低不純物密度層とし、ドレ
イン領域４の周辺は完全に空乏化し、ドレインの接合容
量は低減化されている点は第１〜第５の実施例と同様で
ある。チャネル下部のｐ+ 埋め込み領域１ｃは、図６と
同様にイオン注入法により形成されソース・ドレイン間
のパンチスルーを防止している。図６で前述したように
ＳｉＯ2 膜９は熱酸化によって形成してもよいので、良
質な酸化膜が得られる。図５〜７と同様にＳｉＯ2 膜９
はＳｉ3 Ｎ4 膜９８で被覆され、ｐ型半導体層の結晶性
を改良しているが、第６の実施例ではｐ型半導体層が他
の実施例に比して相対的に厚くなるので、更に結晶性が
改善される。したがって場合によってはＳｉ3 Ｎ4 膜９
８を省略するこも可能である。また更に結晶性を良くし
たい場合はＳｉ3 Ｎ4 膜９８の上に、あるいはＳｉ3 Ｎ
4 膜９８のかわりにＳｉと格子定数の近い物質たとえば
ＣａＦ2 、あるいはＧｅ／Ｃａ0.44Ｓｒ0.56Ｆ2 膜を真
空蒸着やＭＢＥで形成してＳｉとの格子定数を整合すれ
ばよい。
【００６８】本発明の第６の実施例に係る発明によれ
ば、ｎ+ ドレイン領域４を構成している第２コンタクト
領域の下部のｐ型半導体層（第２半導体領域）１ｂの厚
みが、第６の実施例に比し、更に厚くなるので、Ｃdsは
更に小さくなる。したがって高周波化が容易となる。
【００６９】また本発明の第６の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続する高導電性物質１０１を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Ｌｓを低減することができる。この結果、本発明の第６
の実施例に係る半導体装置の接地インダクタンスが０．
０２３［ｎＨ］（従来比；１．１５［％］）まで低減さ
れた。
【００７０】（第７の実施例） 図９は本発明の第７の実施例に係るＬＤＤ構造の半導体
装置の断面図を示すが、エピタキシャル成長膜の結晶性
を改善するために埋め込み絶縁物層を複数に分割してい
る。分割されたそれぞれの絶縁物層は、大部分を占めコ
アとなるＳｉＯ2 膜９と、その上部のＣａＦ2 等のＳｉ
と格子定数の近い物質９５、及び側壁部のＳｉ3 Ｎ4 膜
９８とから成っている。図９は断面図であるが、各絶縁
物層９，９５，９８は紙面に垂直方向に長いストライプ
の形状となっている。もちろん、紙面に垂直方向におい
ても更に分割し、四角柱がｐ+ 基板１ａの上にＸ，Ｙマ
トリクス状に並んだようにしてもよい。この複数に分割
された絶縁物層９，９５，９８はたとえばＣＶＤ法によ
りＳｉＯ2 を０．８〜１μｍ成長し、真空蒸着法により
ＣａＦ2 膜を２００〜３００ｎｍ形成し、その後フォト
リソグラフィ及びＥＣＲイオンエッチングで複数のスト
ライプ状あるいは四角柱状に分割し、その後Ｓｉ3 Ｎ4
膜をｐ+ 基板１ａ、ＳｉＯ2 及びＣａＦ2 膜の表面全面
にＣＶＤで形成し、更に側壁部のＳｉ3 Ｎ4 膜のみを残
すように指向性エッチングによりｐ+基板上、及びＣａ
Ｆ2 膜上のＳｉ3 Ｎ4 膜を除去することにより形成でき
る。このように複数の絶縁物層９，９５，９８に分割す
れば、ｐ+ 基板１ａから成長したｐ型シリコン層が絶縁
物層と絶縁物層の間を成長し、その上部でブリッジを形
成するようになるので、絶縁物上のエピタキシャル成長
というよりも選択エピタキシャル成長になり、結晶性は
絶縁物層がない場合に近くまで改善される。容量Ｃdsの
低減化の点では不利ではあるが結晶性が改善され移動度
μが大きくなるので変換コンダクタンスｇｍが向上し、
その結果高周波の利得が増大する。
【００７１】本発明の第７の実施例に係る発明によれ
ば、ｐ+ 基板１ａから成長したｐ型シリコン層が絶縁物
層と絶縁物層の間を成長し、その上部でブリッジを形成
するようになるので、絶縁物層上のエピタキシャル成長
というよりも選択エピタキシャル成長になり、結晶性は
絶縁物層がない場合に近くまで改善される。容量Ｃdsの
低減化の点では不利ではあるが結晶性が改善され移動度
μが大きくなるので変換コンダクタンスｇm が向上し、
その結果高周波の利得が増大する。
【００７２】また本発明の第７の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続する高導電性物質１０１を備えた構造としてい
るので、ソースの裏面接地ができ、接地インダクタンス
Ｌｓを低減することができる。この結果、本発明の第７
の実施例に係る半導体装置の接地インダクタンスが０．
０２３［ｎＨ］（従来比；１．１５［％］）まで低減さ
れた。
【００７３】（第８の実施例） 次に、図１０に本発明の第８の実施例に係るＬＤＤ構造
の半導体装置の断面図を示す。本発明の第１〜７の実施
例の半導体装置（ＬＤＤ構造のｎチャネルＭＯＳＦＥ
Ｔ）において酸化膜９をＳｉ3 Ｎ4 膜やＡｌ2 Ｏ3 膜等
のＳｉＯ2 膜以外の絶縁物で構成することも可能であ
る。しかしＳｉ3 Ｎ4 膜やＡｌ2 Ｏ3 膜は酸化膜よりも
誘電率が大きく、容量を小さくする目的のためには必ず
しも好ましくない。この場合、例えば16Ｏ+ と12Ｃ+ と
をＳＩＭＯＸ法と同様にイオン注入して酸化膜９の誘電
率（εSiO2＝３．９）よりも誘電率の小さい絶縁物質９
９を使用することにより、ドレイン容量を更に低減させ
ることができる。誘電率の小さいという点では絶縁物質
として空気を用いる方法、すなわち絶縁物質９９の分を
空洞にすることも有効だが製造が困難である。この場合
は、後述の第９の実施例の構造（図１１参照）におい
て、裏面からエッチング除去して形成した溝部に絶縁物
質９９を埋め込まず、空気を埋め込み、空洞とすればよ
い。
【００７４】本発明の第８の実施例に係る発明によれ
ば、ｎ+ ドレイン領域４を構成している第２コンタクト
領域の下部にＳｉＯ2 よりも誘電率の小さい絶縁物質を
形成、あるいは空洞（ε≒１）とすることができるので
Ｃdsは極めて小さくなり、高周波利得が増大する。
【００７５】また本発明の第８の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続するｐ+ 拡散領域１０を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスＬ
ｓを低減することができる。この結果本発明の第８の実
施例に係る半導体装置の、接地インダクタンスが０．０
２３［ｎＨ］（従来比；１．１５［％］）まで低減され
た。
【００７６】（第９の実施例） 図１１は、本発明の第９の実施例に係るＬＤＤ構造のｎ
チャネルＭＯＳＦＥＴの断面図であるが、ｐ+ 基板の裏
面を図１１に示すようにｐ型半導体層１ｂ方向に１００
〜３００μｍエッチング除去して、エッチングした溝部
分に導電物質１０３を形成した例である。たとえば、Ｎ
ｉ，ＣｕやＡｕを裏面のエッチング除去した空洞部分に
メッキで１００〜３００μｍ形成する。機械的な強度の
点から、ｐ+ 基板の周辺部分はもとの基板の厚み２５０
〜３５０μｍに保持し、デバイス領域部分のみを薄くし
ている。この構造により図２０に示したソース直列抵抗
Ｒs は更に低減し、しかも放熱がきわめてよくなり、高
周波・高出力が可能である。エッチングはエピタキシャ
ル成長層１ｂに達するまで行ってもよく、こうすれば導
電性物質１０３と導電性物質１０２が直接接続されるこ
ととなる。第９の実施例ではＳｉＯ2 膜９の下部に、導
電性物質の形成されている溝の天井から更に上に向か
い、ＳｉＯ2 膜に達するまで掘り込んで、第２の溝を形
成して、そこに３ふっ化エチレン、テトラフロロエチレ
ン、あるいはポリイミド等のＳｉＯ2 よりも誘電率の小
さい樹脂等からなる絶縁物質９９を埋め込んでいる。ポ
リイミド等を埋め込まずに空洞としてもよいが、埋め込
んだ方が、後の導電性物質１０３の形成が容易となる。
空洞とする場合は、後述の第１０の実施例で説明する
（図１２参照）ようなＳＤＢ法による製造方法を採用す
ればよい。図１１の第９の実施例の構造ではドレイン領
域下部には誘電率のＳｉＯ2 よりも小さい絶縁物質を埋
め込むことが可能となり、Ｃdsは極めて小さくなる。
【００７７】本発明の第９の実施例に係る発明によれ
ば、ドレイン領域下部にＳｉＯ2 よりも誘電率の小さな
絶縁物質を形成するのが容易であり、しかも放熱特性も
良好である。またソース直列抵抗Ｒsも小さくすること
ができるので、サブミリ波帯以上の極めて高周波で、高
出力が可能となる。
【００７８】また本発明の第９の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続する導電性物質１０２を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスＬ
ｓを低減することができる。この結果、本発明の第９の
実施例に係る半導体装置の接地インダクタンスが０．０
２３［ｎＨ］（従来比；１．１５［％］）まで低減され
た。
【００７９】（第１０の実施例） これまで、図４，図１０，図１１に関連してｐ型半導体
層１ｂ中に空洞を形成することを述べてきた。図１２は
ＳＤＢ法を用いて空洞を形成したＬＤＤ構造のＭＯＳＦ
ＥＴの製造方法を説明する断面図及びこれにより製造さ
れた本発明の第１０の実施例の構造を示す断面図であ
る。図６に示したエピタキシャル成長を用いる場合は、
高周波用にｐ型半導体層１ａが３０μｍ以下と薄い場合
に好適であるが、大電力用すなわちパワーＭＯＳＦＥＴ
の場合はｐ型Ｓｉ基板は５０μｍ〜３５０μｍ程度の厚
みを要する。この場合はｐ型半導体層１ｂはＦＺ法等に
より成長した抵抗率２０〜１０００Ω・ｃｍのＳｉ基板
の裏面より不純物密度５×１０18〜３×１０19ｃｍ-3の
ｐ型拡散を深さ１０μｍくらい形成したｐ型シリコンウ
ェハ１を用いる方が便利である。
【００８０】(a) まず、上述した厚み５０〜３５０μｍ
のｐ型シリコンウェハ１中に第５半導体領域１ｃ、ソー
ス領域５、ドレイン領域４等を形成する。すなわち、ｐ
+ 型拡散層１ａに到達するように、熱処理により拡散さ
せ図１２（ａ）に示すようにｐ+ 拡散領域１０を形成す
る。なお、ｐ+ 拡散領域のかわりに図３で説明したよう
にＵ溝を形成して、そのＵ溝の表面にＷやＳｉx を形成
してもよい。次にゲート酸化膜２を４０〜１２０ｎｍの
厚さに成長させた後、フォトレジストをマスクにして31
Ｐ+ をドーズ量５×１０15〜２×１０16ｃｍ-3、加速電
圧８０ＫｅＶでイオン注入し、１０００℃３０分程度ア
ニールして第３半導体領域となるｎ+ ソース領域５及び
第４半導体領域となるｎ+ ドレイン領域４の第１及び第
２コンタクト領域を形成する。次にこのフォトレジスト
をＯ3 アッシャー等により除去し、ｐ+ 埋め込み領域１
ｃ形成用の新たなフォトレジストを形成し、このフォト
レジストをマスクとして11Ｂ+ を、ドーズ量２×１０13
〜５×１０14ｃｍ-2、加速電圧１３０〜１５０ＫｅＶで
イオン注入し、第５半導体領域であるｐ+ 埋め込み領域
１ｃを形成する。その後、更に、高導電性物質（例え
ば、不純物をドープした多結晶シリコン，Ｍｏ，Ｗ，Ｔ
ｉなどの高融点金属あるいはＭｏＳｉx 等のシリサイド
膜やポリサイド膜等を３５０〜５００ｎｍ堆積し、フォ
トリソグラフィ及びＲＩＥを用いてパターニングしてゲ
ート電極３を形成する。次に、ゲート電極３をマスクと
して用いる、いわゆる自己整合法により75Ａｓ+ などの
ｎ型不純物を３×１０14〜１×１０15ｃｍ-2のドーズ
量、加速電圧３０ＫｅＶ程度でイオン注入して、浅いｎ
+ ソース領域５及びｎ+ ドレイン領域４の第１及び第２
張出領域を形成し、その後ｐ型半導体層１ｂ表面全体に
ＰＳＧやＳｉＯ2 などの絶縁膜６をＣＶＤ法により図１
２（ａ）に示すように３５０〜５００ｎｍ堆積する。
【００８１】(b) その後図１２（ｂ）に示すようにｐ型
シリコンウェハ１を裏返しにし、裏面に溝部１９をエッ
チングにより形成する。両面マスク合わせ装置を用いて
ｎ+ドレイン領域４を構成している第２コンタクト領域
の下部の領域のみにウェットエッチング又はドライエッ
チングによりたとえば５〜１０μｍエッチングする。そ
の後ｐ+ 拡散層１ａの表面を鏡面に研摩する。同時に次
に図１２（ｃ）で用いる張り合わせ用ｐ+ 基板１１を準
備し、その表面も鏡面に仕上げる。
【００８２】(c) 次に前述した鏡面同士を密着し、熱処
理を行い、いわゆるＳＤＢ法を行う。密着後電圧をか
け、更に熱処理を行ってもよい。このようなＳＤＢ法に
より界面準位５×１０10ｃｍ-2程度の良好なＳＤＢ接合
面ができあがる（図１２（ｃ))。
【００８３】(d) 次にこのＳＤＢウェハを図１２（ｄ）
に示すようにｐ型半導体層１ｂが表面となるようにもう
一度反転させ、その表面を洗浄する。その後図１２
（ｄ）に示すように、絶縁膜６の適当なところにソース
領域５、ゲート電極３及びドレイン領域４に達するコン
タクトホール開孔部をそれぞれ形成し、Ａｌ，Ａｌ−Ｓ
ｉ，Ａｌ−Ｃｕ−Ｓｉ等を３５０〜１０００ｎｍ堆積し
た後、パターニングしてソース配線電極８及びドレイン
配線電極７をそれぞれ形成する。またこの時、図には示
していないがゲート配線電極も同時に形成する。
【００８４】また図１２（ｂ）で、溝部１９をｎ+ ドレ
イン領域に達するまで形成すれば容量Ｃdsは更に低減す
る。更に望ましくは高導電性領域１０を除いて、ゲート
ボンディングパッド下部、ドレインボンディングパッド
下部にも溝１９を形成する。本発明の第１０の実施例は
高周波用のＦＥＴにも適用できる。この場合は図１２
（ａ）のシリコンウェハ１は図２（ａ）と同様にｐ+ 基
板１ａの上にｐ型半導体層をエピタキシャル成長したも
のを使えばよい。
【００８５】図１３，図１４は図１２に示したＳＤＢ法
を用いた場合の、本発明の第１０の実施例の変形に係る
ＬＤＤ構造のＭＯＳＦＥＴの断面図である。図１２
（ｄ）では溝部１９を空洞としている。実際は図１２
（ｃ）におけるＳＤＢをＮ2 ，ＡｒあるいはＨｅ等の不
活性ガス中に行うことにより、空洞には不活性ガスを充
填することになるが、誘電率はほぼ１であり、酸化膜の
誘電率εSiO2＝３．９よりはるかに小さい値となる。機
械的強度の点あるいは溝部１９の表面の安定性の点を考
慮して、図１３では溝部１９の中にＳｉＯ2 膜１９を埋
め込んでいる。このＳｉＯ2 は熱酸化あるいはＣＶＤで
形成すればよい。具体的には図１２（ｂ）に示した工程
の最後で、全面にＳｉＯ2 を形成して、その後鏡面研摩
をｐ+ 拡散層１９が露出するまで行ない、溝部以外のＳ
ｉＯ2 を除去すればよい。あるいはＢ（ボロン）を含ん
だＳｉＯ2 、すなわちＳｉ−Ｂ−Ｏ粒子を溝部１９に埋
め込んでＳＤＢ時の接着剤とする方法でもよい。図１３
で溝部１９をｎ+ ドレイン領域まで達するように形成す
れば図４と同一の構造となる。
【００８６】図１４は溝部の表面に２００〜４００ｎｍ
程度に薄く形成し、中央部には空洞１９を残し、不活性
ガス等の気体を充填した場合である。図１３に比して、
更にＣdsは小さくなる。図１４も図１２（ｂ）の最後で
熱酸化等により薄くＳｉＯ2を形成して、その後ｐ+ 拡
散層１９が露出するまで鏡面研摩を行うことにより実現
できる。
【００８７】本発明の第１０の実施例に係る発明によれ
ば、ｎ+ ドレイン領域４を構成している第２コンタクト
領域の下部を空洞として実質的に誘電率ε≒１とした
り、一部を酸化膜とした空洞とすることができるのでＣ
dsは極めて小さくなる。また第２半導体領域１ｂの厚み
が大きい場合にも可能なので、パワーＭＯＳＦＥＴの高
周波化が可能となる。
【００８８】また本発明の第１０の実施例に係る発明で
は、ｎ+ ソース領域５の下に絶縁層が形成されておら
ず、上部でｎ+ ソース領域５及びソース配線電極８と接
触し、下部でｐ型シリコンウェハ１のｐ+ 型半導体層１
ａに接続するｐ+ 拡散領域１０を備えた構造としている
ので、ソースの裏面接地ができ、接地インダクタンスＬ
ｓを低減することができる。この結果、本発明の第１０
の実施例に係る半導体装置の、接地インダクタンスが
０．０２３［ｎＨ］（従来比；１．１５［％］）まで低
減された。
【００８９】（第１１の実施例） 更に、図１５は本発明の第１１の実施例に係る半導体装
置の断面図である。本実施例の半導体装置も、ｎチャネ
ルＭＯＳＦＥＴの構成例であり、第１の実施例と比較し
てＬＤＤ構造におけるｎ型ドレイン領域４のｎ+ 半導体
層（第２コンタクト領域）及びｎ型半導体層（第２張出
領域）の拡散深さを同一とし、双方の下部を酸化膜９に
接触させて形成した構造となっている。これにより、ド
レイン容量Ｃdsを更に低減させることができる。
【００９０】次に実験結果を示して本発明の半導体装置
による改善効果を説明する。図１８に示した従来例のＭ
ＯＳＦＥＴのドレイン容量が１．０１［ｐＦ］であるの
に対し、本発明の第１１の実施例のようにｎ+ ドレイン
領域４を構成している第２コンタクト領域の下部の領域
のみに酸化膜９を形成することにより、第１１の実施例
では、０．３０５［ｐＦ］（従来比；３０．２［％］）
まで低減された。
【００９１】また、ｎ+ ソース領域５の下に絶縁層が形
成されておらず、上部でｎ+ ソース領域５及びソース配
線電極８と接触し、下部でｐ型シリコンウェハ１のｐ+
型半導体層１ａに接続するｐ+ 拡散領域１０を備えた構
造としているので、ソースの裏面接地ができ、接地イン
ダクタンスＬｓを低減することができる。例えば、図１
９に示した従来例では接地インダクタンスを２［ｎＨ］
程有していたが、本発明の第１１の実施例に係る半導体
装置では、０．０２３［ｎＨ］（従来比；１．１５
［％］）まで低減された。
【００９２】結果として、本発明の第１１の実施例に係
る半導体装置では、下記に示すように電力利得を大幅に
改善することが可能となった。
【００９３】図２１の従来例 … ２０［ｄＢ］ 図１９の従来例 … ２１［ｄＢ］ 第１１の実施例 … ２５．２［ｄＢ］ （第１２の実施例） ここまでは平面型のＭＯＳＦＥＴについて示したが、本
発明はＵＭＯＳ等の縦型の絶縁ゲート型トランジスタに
も適用できる。図１６は本発明の第１２の実施例に係る
ｎチャネルＵＭＯＳの断面構造である。図１６ではｎ+
基板（第１半導体領域）をソース領域５としその上にｎ
- エピタキシャル層５１（低不純物密度領域）、ｐベー
ス層（第２半導体領域）５２、ｎ- ドリフト領域（第３
半導体領域）５３を連続エピタキシャル成長し、ｎ- ド
リフト領域５３の表面に形成されたｎ+ 領域をドレイン
領域（第４半導体領域）４としている。また表面よりＵ
溝を形成し、その表面にゲート酸化膜２を形成し、Ｕ溝
の内部にポリシリコンなどからなる埋め込みゲート電極
３３を形成している。Ｕ溝側壁の表面部分にチャネルが
形成されることになる。ｎ- エピタキシャル層５１はゲ
ート・ソース間容量Ｄgsを低減させるためのもので、場
合により省略可能である。またｎ+ 基板５の裏面にソー
ス電極８を、表面のｎ+ 領域４から金属ドレイン電極７
を取り出した構造となっている。高導電性物質１１１を
表面より形成したＵ溝中に埋め込み、ｐベース領域５２
とｎ+ ソース領域５とを電気的に接続し、ｐベースがフ
ローティングになるのを防止すると同時に、放熱を良く
している。第１の実施例と同様にｎ+ ドレイン領域４の
下部にはＳＩＭＯＸ法等で形成されたＳｉＯ2 膜９を配
置してＣdsを低減化している。またｎ+ 基板裏面をソー
ス電極としているので、ソース接地用のインダクタンス
はほとんど無視できる。またＳｉＯ2 膜９は全面に形成
されていないので、放熱も良好である。したがって高周
波で高利得で、かつ高出力が出せる。
【００９４】本発明の第１２の実施例に係る発明によれ
ば、ドレイン領域直下に絶縁物層９が形成されているの
で、Ｃdsが小さくなる。ＵＭＯＳでは溝部表面がチャネ
ルとなり、チャネルの専有面積に比し、圧倒的に大面積
を占めるドレインコンタクト領域の下部は浮遊容量とな
るので、絶縁物層９の効果は大きく、したがって短チャ
ネル化が容易となる。よって、高周波動作可能でかつ低
オン抵抗のＵＭＯＳができる。また、ｎ- 領域（低不純
物密度領域）５１を挿入することも可能で、この場合は
ゲート・ソース間容量Ｃgsが更に小さくなり、高周波化
できる。
【００９５】（第１３の実施例） 本発明はＭＯＳＦＥＴに限らず、他の半導体装置にも適
用できる。図１７は本発明の第１３の実施例に係る縦型
のＩＧＢＴの断面図を示す。図１７においてｎ+ 型エミ
ッタ領域（第１半導体領域）５５の上に低不純物密度の
ｎ- 領域（低不純物密度領域）５１、ｐベース層（第２
半導体領域）５２、ｎ- ドリフト領域（第３半導体領
域）５３が形成されている。図１６と同様にｎ- 領域５
１は省略してもよい。ｎ- ドリフト領域５３の表面に、
その表面が露出するようにｐ+ コレクタ領域７１（第４
半導体領域）とｎ+ ショート領域（第５半導体領域）７
２が形成されている。ｎ- ドリフト領域の表面からｎ+
エミッタ領域に達するまでＵ溝が形成され、底部には厚
い酸化膜、側壁部には薄いゲート酸化膜２が形成されて
いる。
【００９６】ｐ型ベース領域５２の表面にはこのＳｉＯ
2 などの薄いゲート酸化膜２を介してポリシリコン等か
らなる埋め込みゲート電極３３が設けられている。ｎ+
ショート領域７２とｐ+ コレクタ領域７１とを表面で短
絡するように金属コレクタ電極７７が設けられ、ｎ+ エ
ミッタ領域５５に接続して金属エミッタ電極８８がそれ
ぞれ設けられている。
【００９７】次に本発明の第１３の実施例に係るＩＧＢ
Ｔの動作原理について説明する。ＩＧＢＴのターンオン
は、金属エミッタ電極８８が接地され、金属コレクタ電
極７７に正電圧を印加された状態で金属ゲート電極３に
金属エミッタ電極８８に対して正電圧を印加することに
より実現される。金属ゲート電極３に正電圧が印加され
ると、ＭＯＳＦＥＴ同様ｐ型ベース領域５３の側壁の表
面に反転チャネルが形成されｎ+ エミッタ領域５５から
反転チャネルを通してｎ- ドリフト領域５３内に電子が
注入する。これに対し、ｐ+ コレクタ領域７１からｎ-
ドリフト領域５３内にホールの注入が起こり、ｐ+ コレ
クタ領域７１とｎ- ドリフト領域５３のｐｎ接合は順バ
イアス状態となり、ｎ- ドリフト領域５３が伝導度変調
を起こし、素子を導通状態に導く。ＩＧＢＴのオン状態
では、以上のように高抵抗領域であるｎ- ドリフト領域
５３は伝導度変調により、その抵抗成分が極めて小さく
なるため、ｎ- ドリフト領域の濃度が低く、厚さの厚い
高耐圧素子であってもオン抵抗の極めて小さい特性が得
られる。一方、ＩＧＢＴのターンオフは、金属ゲート電
極３にエミッタ電極８８に対して負電圧を印加すること
により実現される。金属ゲート電極３に負電圧が印加さ
れると反転チャネルは消滅し、ｎ+ エミッタ領域８８か
らの電子の流入は止まる。しかし、ｎ- ドリフト領域５
３内には依然として電子が存在する。ｎ- ドリフト領域
５３内に蓄積したホールの大部分はｐ型ベース領域５２
を通り、ｎ+ エミッタ領域５５へ流入するが一部は、ｎ
- ドリフト領域５３内に存在する電子と再結合して消滅
する。ｎ- ドリフト領域の電子はｎ+ ショート領域７２
を介して金属コレクタ電極７７へも流入する。ｎ- ドリ
フト領域５３内に蓄積したホール及び電子がすべて消滅
した時点で素子は阻止状態となり、ターンオフが完了す
る。ターンオフが遅くても良い場合はｎ+ ショート領域
７２を省略してもよい。
【００９８】図１７では、ｐ+ コレクタ領域７１の下に
ＳｉＯ2 膜９が形成されているのでコレクタ・エミッタ
間容量が減少し、高周波で動作可能となる。ＳｉＯ2 膜
９はＳＩＭＯＸ法あるいはＳｉＯ2 の埋め込みエピタキ
シャル成長により形成できる。ＳｉＯ2 の埋め込みエピ
タキシャル成長はｎ- ドリフト領域５３のエピタキシャ
ル成長を中断し、ＳｉＯ2 層を形成後更にエピタキシャ
ル成長を行えばよい。この場合ＳｉＯ2 層９の上にはＣ
ａＦ2 を形成しておけば格子定数整合ができるので好ま
しい。ｐベース領域５２はチャネル中に中性領域が残
り、ソース・ドレイン間がパンチスルーしないように不
純物密度と厚みが選ばれる。またｐベース領域５２とｎ
+ エミッタ領域５５を接続する導電性物質１１１により
放熱も良くなるので、高出力が出せる利点を有する。
【００９９】本発明の第１３の実施例に係る発明によれ
ば、コレクタ領域７１直下の浮遊容量となるコレクタ・
エミッタ間容量が低減できる。したがって短チャネル化
が容易となり、高周波動作及び低オン抵抗動作が可能と
なる。またｎ+ ショート領域（第５半導体領域）７２を
形成すれば、ターンオフ時の電子の引き抜きが迅速に行
なわれ、テイル電流がほとんどないターンオフ動作が可
能となる。更に、ｎ-領域（低不純物密度領域）５１を
挿入することにより、ゲート・エミッタ間容量Ｃgeが小
さくなり、高周波動作が実現できる。
【０１００】（その他の実施例） 以上の実施例では、ｎチャネル型で説明したが、ｎとｐ
とを逆にしてｐチャネル型にしてもよいことはもちろん
である。またＣＭＯＳにも適用できることは容易に理解
できるであろう。また、本発明はＳｉデバイスに限定す
る必要はなく、ＳｉＣでパワーＭＯＳデバイスを構成す
れば、特に６００℃以上での高温においても高周波・高
出力のパワーデバイスが実現される。またＨＥＭＴ（高
電子移動度トランジスタ ）やＨＩＧＦＥＴ（ヘテロ接
合絶縁ゲート型FET）等のＧａＡｓ−ＧａＡｌＡｓヘテ
ロ接合による絶縁ゲート構造の半導体装置やＩｎＰの表
面に形成したＳｉＯ2 膜によるＭＯＳ型半導体装置等他
の絶縁ゲート型半導体装置に適用できることはもちろん
である。
【０１０１】
【発明の効果】以上のように、本発明の第１の特徴に係
る半導体装置によれば、第２コンタクト領域の下部の領
域のみに局所的に絶縁物層が形成されているので、 第
１主電極・第２主電極間容量Ｃdsが小さくなり、高周波
における電力利得が増大する。また、第５半導体領域に
より、第１及び第２主電極領域間はパンチスルーしな
い。更に、第１半導体領域の裏側で接地配線が可能であ
り、第１主電極の寄生インダクタンスはほとんど無視で
きる。また高導電性領域は、熱伝導率も高く放熱領域と
しても機能するので、放熱効率が高く、高出力化が可能
となる。また、第１半導体領域の直列抵抗Ｒs を低減化
出来るので、高周波利得が更に向上する。特に、サブミ
リ波帯以上の極めて高周波で、高出力が可能となる。
【０１０２】本発明の第２の特徴に係る半導体装置によ
れば、絶縁物層と第１半導体領域間の距離が相対的に増
大し、第１主電極・第２主電極間容量Ｃdsを、極めて小
さくできる。
【０１０３】本発明の第３の特徴に係る半導体装置によ
れば、縦型構造の絶縁ゲート型トランジスタの第２主電
極領域直下に絶縁物層が形成されるので、第１主電極・
第２主電極間容量Ｃdsが小さくなり、また、短チャネル
化が容易である。このため、高周波かつ低オン抵抗の縦
型構造の絶縁ゲート型トランジスタができる。
【０１０４】本発明の第４の特徴に係る半導体装置によ
れば、縦型のＩＧＢＴが構成され、第２主電極領域（コ
レクタ領域）直下の浮遊容量となる第２主電極領域・第
２主電極領域間（コレクタ・エミッタ間）容量が低減で
きる。したがって、短チャネル化が容易となり、高周波
動作及び低オン抵抗動作が可能となる。
【０１０５】本発明の第５の特徴に係る半導体装置の製
造方法によれば、本発明の第１及び第２の特徴に係るＬ
ＤＤ構造の半導体装置が、いわゆるＳＩＭＯＸ法により
容易に製造できる。特に超高周波用に第２半導体領域の
厚みが薄い場合に有効である。
【０１０６】本発明の第６の特徴に係る半導体装置の製
造方法によれば、本発明の第１及び第２の特徴に係るＬ
ＤＤ構造の半導体装置が、エピタキシャル成長により容
易に実現できる。
【０１０７】本発明の第７の特徴に係る半導体装置の製
造方法によれば、いわゆるＳＢＤ法を用いて第２主電極
領域直下に空洞となる溝部や埋め込み酸化膜を容易に形
成できるので、特に第２半導体領域の厚みの厚いパワー
デバイスの製造に好適である。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置（ｎ型
チャネルＭＯＳＦＥＴ）の断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法を説明する図である。
【図３】本発明の第２の実施例に係る半導体装置（ｎチ
ャネルＭＯＳＦＥＴ）の断面図である。
【図４】本発明の第３の実施例に係る半導体装置（ｎチ
ャネルＭＯＳＦＥＴ）の断面図である。
【図５】本発明の第４の実施例に係る半導体装置（ｎチ
ャネルＭＯＳＦＥＴ）の断面図である。
【図６】本発明の第４の実施例に係る半導体装置の製造
方法を説明する図である。
【図７】本発明の第５の実施例に係る半導体装置（ｎチ
ャネルＭＯＳＦＥＴ）の断面図である。
【図８】本発明の第６の実施例に係る半導体装置（ｎチ
ャネルＭＯＳＦＥＴ）の断面図である。
【図９】本発明の第７の実施例に係る半導体装置（ｎチ
ャネルＭＯＳＦＥＴ）の断面図である。
【図１０】本発明の第８の実施例に係る半導体装置（ｎ
チャネルＭＯＳＦＥＴ）の断面図である。
【図１１】本発明の第９の実施例に係る半導体装置（ｎ
チャネルＭＯＳＦＥＴ）の断面図である。
【図１２】本発明の第１０の実施例に係る半導体装置の
ＳＤＢ法を用いた製造方法を説明する図である。
【図１３】本発明の第１０の実施例の変形に係る半導体
装置（ｎチャネルＭＯＳＦＥＴ）の断面図である。
【図１４】本発明の第１０の実施例の変形に係る他の半
導体装置（ｎチャネルＭＯＳＦＥＴ）の断面図である。
【図１５】本発明の第１１の実施例に係る半導体装置
（ｎチャネルＭＯＳＦＥＴ）の断面図である。
【図１６】本発明の第１２の実施例に係る半導体装置
（ｎチャネルＵＭＯＳ）の断面図である。
【図１７】本発明の第１３の実施例に係る半導体装置
（ｎチャネルＩＧＢＴ）の断面図である。
【図１８】本発明の第１の実施例に係る半導体装置（ｎ
チャネルＭＯＳＦＥＴ）を説明するための比較図の断面
図である。
【図１９】ＳＯＩ構造を用いた従来のＭＯＳＦＥＴの断
面図である。
【図２０】ＭＯＳＦＥＴの高周波におけるＭＯＳＦＥＴ
の代表的な等価回路である。
【図２１】従来のＭＯＳＦＥＴの断面図である。
【符号の説明】
１ ｐ型シリコンウェハ １ａ ｐ+ 型半導体層（第１半導体領域） １ｂ ｐ型半導体層（第２半導体領域） １ｃ ｐ+ 埋め込み領域（第５半導体領域） ２ ゲート酸化膜 ３ ゲート電極 ４ ｎ型ドレイン領域（第４半導体領域） ５ ｎ型ソース領域（第３半導体領域） ６ 絶縁膜 ７ ドレイン配線電極 ８ ソース配線電極 ９ 酸化膜 ９８ Ｓｉ3 Ｎ4 膜 ９９ 絶縁物質（ＳｉＯ2 より誘電率の小さい物質） ９７ ＳｉＯ2 より放射率の大きい薄膜 １０ ｐ+ 型拡散領域（低抵抗層） １０１，１０２，１０３ 高導電性領域 １１ 接地用ワイヤ ９５ Ｓｉと格子定数の近い物質 １９ 溝部 ５１ ｎ- エピタキシャル層（低不純物密度領域） ５２ ｐベース層（第２半導体領域） ５３ ｎ- ドリフト層（第３半導体領域） ３３ 埋め込みゲート電極 ５５ ｎ+ エミッタ領域（第１半導体領域） ７１ ｐ+ コレクタ領域（第４半導体領域） ７２ ｎ+ ショート領域（第５半導体領域） ７７ 金属コレクタ電極 ８８ 金属エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１コンタクト領域と該第１コンタクト
    領域より浅く且つ低不純物密度の第１張出領域とから成
    る第１主電極領域と、第２コンタクト領域と該第２コン
    タクト領域より浅く且つ低不純物密度の第２張出領域と
    から成る第２主電極領域とが、前記第１及び第２張出領
    域とがチャネル領域を挟むようにして対向したＬＤＤ構
    造のトランジスタにおいて、前記トランジスタが、 第１導電型の第１半導体領域と、 前記第１半導体領域の上部に配置され、前記第１導電型
    で前記第１半導体領域より低不純物密度の第２半導体領
    域と、 前記第２半導体領域の表面に配置され、前記第１主電極
    領域となる前記第２導電型の第３半導体領域と、 前記第２半導体領域の表面に前記第３半導体領域と離間
    して配置され、前記第２主電極領域となる前記第２導電
    型の第４半導体領域と、 前記第２コンタクト領域の下部の領域のみに局所的に配
    置された絶縁物層と、 前記第３及び第４半導体領域間を流れる電流を制御する
    絶縁ゲート手段と、 前記第３半導体領域と前記第１半導体領域とを接続する
    高導電性領域と、 前記絶縁ゲート手段近傍の前記第２半導体領域の表面近
    傍に配置された前記第１導電型で前記第２半導体領域よ
    り高不純物密度の第５半導体領域とを少なく共具備する
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記絶縁物層が前記第２コンタクト領域
    に接して形成されていることを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 前記絶縁物層が前記第１半導体領域に接
    して形成されていることを特徴とする請求項１記載の半
    導体装置。
  4. 【請求項４】 前記絶縁物層は酸化シリコンであること
    を特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記酸化シリコンの少なくとも一部を被
    膜する窒化シリコン膜を有することを特徴とする請求項
    ４記載の半導体装置。
  6. 【請求項６】 前記絶縁物層はＳｉＯ2 よりも誘電率の
    小さな絶縁物質であることを特徴とする請求項１記載の
    半導体装置。
  7. 【請求項７】 前記絶縁物層は前記第２コンタクト領域
    の底部に接し、かつ前記第１半導体領域に接しているこ
    とを特徴とする請求項１記載の半導体装置。
  8. 【請求項８】 前記高導電性領域は前記第２半導体領域
    より高不純物密度の半導体領域であることを特徴とする
    請求項１記載の半導体装置。
  9. 【請求項９】 前記高導電性領域は高融点金属または高
    融点金属のシリサイドのいずれかを少なく共含むことを
    特徴とする請求項１記載の半導体装置。
  10. 【請求項１０】 前記絶縁物層の下部には更にＳｉＯ2
    より誘電率の小さい絶縁物質が形成され、更に前記第１
    半導体領域の底部より前記第２半導体領域の方向に溝部
    が形成され、前記溝部の内部に配置された金属層が前記
    ＳｉＯ2 より誘電率の小さい絶縁物質と接触しているこ
    とを特徴とする請求項１記載の半導体装置。
  11. 【請求項１１】 第１導電型の第１半導体領域と、 前記第１半導体領域の上部に配置され、前記第１導電型
    で前記第１半導体領域より低不純物密度の第２半導体領
    域と、 第１コンタクト領域と、前記第１コンタクト領域と同一
    深さで、前記第１コンタクト領域より低不純物密度の第
    １張出領域とから構成され、前記第２半導体領域の表面
    に配置され、第２導電型で前記第２半導体領域より高不
    純物密度の第３半導体領域と、 第２コンタクト領域と、前記第２コンタクト領域と同一
    深さで、前記第２コンタクト領域より低不純物密度の第
    ２張出領域とから構成され、前記第２半導体領域の表面
    に配置された第２導電型の第４半導体領域と、 前記第４半導体領域の前記第２コンタクト領域と前記第
    ２張出領域のそれぞれの底部に接した絶縁物層と、 前記第３及び第４半導体領域間を流れる電流を制御する
    絶縁ゲート手段と、 前記第３半導体領域と前記第１半導体領域とを接続する
    高導電性領域と、 前記絶縁ゲート手段近傍の前記第２半導体領域の表面近
    傍に配置された前記第１導電型で前記第２半導体領域よ
    り高不純物密度の第５半導体領域とを少なく共具備する
    ことを特徴とする半導体装置。
  12. 【請求項１２】 前記絶縁物層の表面の少なく共一部に
    前記第２半導体領域と格子定数のほぼ等しい物質からな
    る絶縁物の薄膜を形成したことを特徴とする請求項１記
    載の半導体装置。
  13. 【請求項１３】 前記絶縁物層は複数に分割されたこと
    を特徴とする請求項１記載の半導体装置。
  14. 【請求項１４】 第１導電型の第１半導体領域と、 前記第１半導体領域の上部に配置された、第２導電型の
    第２半導体領域と、 前記第２半導体領域の上部に配置された前記第２半導体
    領域よりも低不純物密度の第３半導体領域と、 前記第３半導体領域の上部に配置された、前記第１導電
    型で前記第３半導体領域より高不純物密度の第４半導体
    領域と、 前記第４半導体領域の下部に局所的に配置された絶縁物
    層と、 前記第３半導体領域の表面から前記第１半導体領域まで
    達する溝部と、 前記溝部の表面に配置されたゲート絶縁膜及びゲート電
    極とを少なく共具備することを特徴とする半導体装置。
  15. 【請求項１５】 第１導電型の第１半導体領域と、 前記第１半導体領域の上部に配置された、第２導電型の
    第２半導体領域と、 前記第２半導体領域の上部に配置された前記第２半導体
    領域よりも低不純物密度の第３半導体領域と、 前記第３半導体領域の上部に配置された、前記第２導電
    型で前記第３半導体領域より高不純物密度の第４半導体
    領域と、 前記第４半導体領域の下部に局所的に配置された絶縁物
    層と、 前記第３半導体領域の表面から前記第１半導体領域まで
    達する溝部と、 前記溝部の表面に配置されたゲート絶縁膜及びゲート電
    極と、 前記第１半導体領域と第２半導体領域とを接続する高導
    電性領域とを少なく共具備することを特徴とする半導体
    装置。
  16. 【請求項１６】 前記第３半導体領域の表面に、前記第
    ４半導体領域に接して前記第１導電型で前記第３半導体
    領域より高不純物密度の第５半導体領域を更に具備する
    ことを特徴とする請求項１５記載の半導体装置。
  17. 【請求項１７】第１コンタクト領域と該第１コンタクト
    領域より浅く且つ低不純物密度の第１張出領域とから成
    る第１主電極領域と、第２コンタクト領域と該第２コン
    タクト領域より浅く且つ低不純物密度の第２張出領域と
    から成る第２主電極領域とが、前記第１及び第２張出領
    域とがチャネル領域を挟むようにして対向したＬＤＤ構
    造のトランジスタの製造方法において、前記製造方法
    が、 (1) 第１半導体領域の上部に、前記第１半導体領域より
    も低不純物密度の第２半導体領域をエピタキシャル成長
    する工程と、 (2) 前記第２半導体領域の内部にイオン注入で絶縁物層
    を局所的に形成する工程と、 (3) 前記第２半導体領域の上部から、前記第１半導体領
    域に達する高導電性領域を形成する工程と、 (4) 前記第２半導体領域の表面にゲート絶縁膜を形成す
    る工程と、 (5) 前記ゲート絶縁膜の上部にゲート電極を形成する工
    程と、 (6) 前記第２半導体領域の表面近傍に,前記絶縁物層が
    前記第２コンタクト領域の下部の領域のみに局所的に配
    置されるように、前記第１主電極領域となる前記第２導
    電型の第３半導体領域及び前記第２主電極領域となる前
    記第２導電型の第４半導体領域を形成する工程とを少な
    く共含むことを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 第１コンタクト領域と該第１コンタク
    ト領域より浅く且つ低不純物密度の第１張出領域とから
    成る第１主電極領域と、第２コンタクト領域と該第２コ
    ンタクト領域より浅く且つ低不純物密度の第２張出領域
    とから成る第２主電極領域とが、前記第１及び第２張出
    領域とがチャネル領域を挟むようにして対向したＬＤＤ
    構造のトランジスタの製造方法において、前記製造方法
    が、 (1) 第１半導体領域の上部に局部的に埋め込み絶縁物層
    を形成する工程と、 (2) 前記第１半導体領域の上部に、前記第１半導体領域
    よりも低不純物密度の第２半導体領域をエピタキシャル
    成長する工程と、 (3) 前記第２半導体領域の上部より前記第１半導体領域
    に達する高導電性領域を形成する工程と、 (4) 前記第２半導体領域の表面にゲート絶縁膜を形成す
    る工程と、 (5) 前記ゲート絶縁膜の上部にゲート電極を形成する工
    程と、 (6) 前記第２半導体領域の表面近傍に,前記埋め込み絶
    縁物層が前記第２コンタクト領域の下部の領域のみに局
    所的に配置されるように、前記第１主電極領域となる前
    記第２導電型の第３半導体領域及び前記第２主電極領域
    となる前記第２導電型の第４半導体領域を形成する工程
    とを少なく共含むことを特徴とする半導体装置の製造方
    法。
  19. 【請求項１９】 (1) 第１半導体領域の上部に前記第１
    半導体領域よりも低不純物密度の第２半導体領域を形成
    した半導体ウェハを用意し、前記半導体ウェハの前記第
    ２半導体領域の表面から、前記第１半導体領域に達する
    高導電性領域を、前記第２半導体領域中に形成する工程
    と、 (2) 前記第２半導体領域の表面にゲート絶縁膜を形成す
    る工程と、 (3) 前記ゲート絶縁膜の上部にゲート電極を形成し、前
    記第２半導体領域の表面近傍にそれぞれ第３及び第４半
    導体領域を形成し、その上部に絶縁膜を形成する工程
    と、 (4) 前記半導体ウェハの裏面から、前記第４半導体領域
    の下部の領域に限定して、前記第１半導体領域を貫通
    し、且つ前記第２半導体領域まで達する溝部を形成する
    工程と、 (5) 前記第２半導体領域より高不純物密度の半導体チッ
    プを用意し、ミラー面となるように前記半導体ウェハの
    裏面と、前記半導体チップの表面とを研摩し、前記半導
    体ウェハと前記半導体チップとを互いにそのミラー面を
    合わせて直接接合する工程とを少なく共含むことを特徴
    とする半導体装置の製造方法。
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