DE19746900C2 - Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung - Google Patents

Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung

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Description

Im Hinblick auf immer schnellere Bauelemente bei höherer In­ tegrationsdichte nehmen die Strukturgrößen integrierter Schaltungen von Generation zu Generation ab. Dieses gilt auch für die CMOS-Technologie. Es wird allgemein erwartet (siehe zum Beispiel Roadmap of Semiconductor Technology, Solid State Technology 3, (1995)), daß um das Jahr 2010 MOS-Transistoren mit einer Gatelänge von weniger als 100 nm eingesetzt werden.
Einerseits wird versucht, durch Skalierung der heute üblichen CMOS-Technologie planare MOS-Transistoren mit derartigen Ga­ telängen zu entwickeln (siehe zum Beispiel A. Hori, H. Nakao­ ka, H. Umimoto, K. Yamashita, M. Takase, N. Shimizu, B. Mizu­ no, S. Odanaka, A 0,05 µm-CMOS with Ultra Shallow Sour­ ce/Drain Junctions Fabricated by 5 keV Ion Implantation and Rapid Thermal Annealing, IEDM 1994, 485 und H. Hu, L. T. Su, Y. Yang, D. A. Antoniadis, H. I. Smith, Channel and Sour­ ce/Drain Engineering in High-Performance sub-0,1 µm NMOSFETs using X-Ray lithography, Sympl. VLSI Technology, 17, (1994)).
Parallel dazu werden vertikale Transistoren untersucht. Da die Kanallänge bezüglich einer Oberfläche eines Substrats vertikal verläuft, kann die Fläche eines vertikalen Transi­ stors kleiner sein als die herkömmlicher planarer Transisto­ ren. Eine weitere Verkleinerung der Fläche erzielt man durch Verkleinerung der für eine bestimmte Stromstärke nötigen Ka­ nalweite, indem die Kanallänge verkürzt wird. In L. Risch, W. H. Krautschneider, F. Hofmann, H. Schäfer, Vertical MOS Tran­ sistor with 70 nm channel length, ESSDERC 1995, Seite 101 bis 104 werden vertikale MOS-Transistoren mit kurzen Kanallängen beschrieben. Zu ihrer Herstellung werden Schichtenfolgen ent­ sprechend Source, Kanal und Drain gebildet, die ringförmig von Gatedielektrikum und Gateelektrode umgeben sind. Die Kanallänge der vertikalen MOS-Transistoren sind im Vergleich zu der herkömmlicher planarer Transistoren klein. Die vertikalen MOS-Transistoren sind im Vergleich zu planaren MOS- Transistoren bezüglich ihrer Hochfrequenz- und Logikeigen­ schaften bisher unbefriedigend. Dieses wird einerseits auf parasitäre Kapazitäten der überlappenden Gateelektrode und andererseits auf die Ausbildung eines parasitären Bipolar­ transistors in der vertikalen Schichtenfolge zurückgeführt.
In H. Takato et al IEDM 88 Seiten 222 bis 225 wird ein verti­ kaler MOS-Transistor beschrieben, dessen Gateelektrode eine quaderförmige Schichtstruktur, in der ein erstes Sour­ ce/Drain-Gebiet und eine Kanalschicht angeordnet sind, ring­ förmig umgibt. Durch die ringförmige Anordnung der Gateelek­ trode wird die Raumladungszone vergrößert, was eine Verringe­ rung der parasitären Kapazität zur Folge hat. Die Kanallänge des MOS-Transistors ist groß und entspricht der herkömmlicher planarer Transistoren. Die Schichtstruktur wird durch ein li­ thographisches Verfahren erzeugt und weist vorzugsweise eine laterale Breite von ca 1 µm auf, damit die Raumladungszone die ganze Kanalschicht ausfüllt. Die Hochfrequenz- und Logikei­ genschaften des vertikalen MOS-Transistors sind damit mit de­ nen planarer MOS-Transistoren vergleichbar.
In einer älteren Patentanmeldung 19730971.2 ist ein Verfahren zur Herstellung eines vertikalen MOS-Transistors beschrieben, bei dem durch einen Ätzschritt, bei dem ein Spacer als Maske dient, eine Schichtstruktur erzeugt wird, an der an minde­ stens zwei gegenüberliegenden Flanken der MOS-Transistor er­ zeugt wird. In der Schichtstruktur bildet ein erstes Sour­ ce/Drain-Gebiet eine Schicht. Aufgrund der spacerförmigen Maske ist eine Abmessung des ersten Source/Drain-Gebiets senkrecht zu den Flanken kleiner als die minimale in der je­ weiligen Technologie herstellbare Strukturgröße F. Wie beim MOS-Transistor aus Takato bildet sich im ganzen Kanalbereich ein Kanal aus, weswegen gute Hochfrequenz- und Logik­ eigenschaften vorliegen.
In J. Schmitz, Y. Ponomarev, A. Montree und P. Woerlee, ESS- DERC 97 S. 224-227, wird ein planarer MOS-Transistor mit von einem ersten Leitfähigkeitstyp dotierten Source/Drain- Gebieten beschrieben, in dem in einem Kanalbereich ein von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet erzeugt wurde. Das dotier­ te Gebiet bewirkt eine Verringerung der Kurzkanaleffekte, wie Punch-Through.
Der Erfindung liegt das Problem zugrunde, einen vertikalen MOS-Transistor anzugeben, bei dem die Hochfrequenz- und Logi­ keigenschaften mit denen planarer MOS-Transistoren vergleich­ bar und eine Kanallänge des vertikalen MOS-Transistors beson­ ders klein sein können. Ferner soll ein Verfahren zur Her­ stellung eines solchen vertikalen MOS-Transistors angegeben werden.
Dieses Problem wird gelöst durch einen vertikalen MOS- Transistor gemäß Anspruch 1 sowie ein Verfahren zu dessen Herstellung gemäß Anspruch 5. Weitere Ausgestaltungen der Er­ findung gehen aus den übrigen Ansprüchen hervor.
Der erfindungsgemäße vertikale MOS-Transistor ist an minde­ stens einer ersten Flanke einer Halbleiterstruktur angeord­ net. In der Halbleiterstruktur ist angrenzend an einen Teil der ersten Flanke ein von einem ersten Leitfähigkeitstyp do­ tiertes erstes Source/Drain-Gebiet angeordnet. Ein zweites Source/Drain-Gebiet ist bezüglich einer y-Achse, die senk­ recht zur Oberfläche der Halbleiterstruktur verläuft, tiefer als das erste Source/Drain-Gebiet angeordnet. Das erste Sour­ ce/Drain-Gebiet grenzt im wesentlichen an mindestens einen Randbereich der Oberfläche der Halbleiterstruktur an. Eine erste Abmessung eines ersten Teils eines ersten Source/Drain- Gebiets senkrecht zur ersten Flanke, ist kleiner als die mi­ nimale in der verwendeten Technologie herstellbare Struktur­ größe F, weswegen durch einen parasitären Bipolartransistor erzeugte Leckströme verringert und die Hochfrequenz- und Lo­ gikeigenschaften verbessert werden. Die erste Abmessung des ersten Source/Drain-Gebiets ist vergleichbar mit der des er­ sten Source/Drain-Gebiets aus der älteren Patentanmeldung 19730971.2, doch ist die Halbleiterstruktur größer und damit stabiler als die Schichtstruktur der älteren Patentanmeldung 19730971.2. An der ersten Flanke sind ein Gatedielektrikum und eine Gateelektrode angeordnet.
Es ist vorteilhaft, wenn der MOS-Transistor an mehreren er­ sten Flanken der Halbleiterstruktur angeordnet ist. Zum einen wird dadurch die Kanalweite des MOS-Transistors und damit die Stromstärke vergrößert. Zum anderen nimmt ein Kanal innerhalb des Kanalgebiets mehr Raum ein, was den parasitären Bipolar­ transistor unterdrückt.
Der erste Teil des ersten Source/Drain-Gebiets läßt sich bei­ spielsweise durch Implantation mit Hilfe einer Maske, die den Randbereich der Oberfläche der Halbleiterstruktur nicht be­ deckt, erzeugen. Dazu wird zum Beispiel auf einer Oberfläche eines Substrats, das Halbleitermaterial, wie z. B Silizium und/oder Germanium, enthält, eine erste Maske aufgebracht. Durch Ätzen vom Halbleitermaterial wird mit Hilfe der ersten Maske die Halbleiterstruktur erzeugt. Die erste Maske wird verkleinert, indem isotrop geätzt wird, wodurch der Randbe­ reich freigelegt wird. Durch Implantation mit Hilfe der ver­ kleinerten ersten Maske entsteht der erste Teil des ersten Source/Drain-Gebiets. Alternativ wird die erste Maske auf die Oberfläche des Substrats aufgebracht und durch einen Hilfs­ spacer vergrößert, indem Material abgeschieden und rückgeätzt wird. Durch Ätzen von Halbleitermaterial selektiv zur ersten Maske und zum Hilfsspacer wird die Halbleiterstruktur er­ zeugt. Der Randbereich der Oberfläche der Halbleiterstruktur wird freigelegt, indem der Hilfsspacer selektiv zur ersten Maske entfernt wird. Durch Implantation mit Hilfe der ersten Maske entsteht der erste Teil des ersten Source/Drain- Gebiets.
Statt zu implantieren kann der erste Teil des ersten Sour­ ce/Drain-Gebiets erzeugt werden, indem z. B. ein dotiertes Ma­ terial abgeschieden wird, aus dem anschließend Dotierstoff ausdiffundiert wird.
Es liegt im Rahmen der Erfindung, daß der erste Teil des er­ sten Source/Drain-Gebiets das erste Source/Drain-Gebiet bil­ det.
Es ist vorteilhaft, angrenzend an den ersten Teil des ersten Source/Drain-Gebiets in einem im wesentlichen inneren Bereich der Oberfläche der Halbleiterstruktur einen zweiten Teil des ersten Source/Drain-Gebiets anzuordnen, dessen zweite Abmes­ sung bezüglich der y-Achse kleiner als eine zweite Abmessung des ersten Teil des ersten Source/Drain-Gebiets bezüglich der y-Achse ist. Die größere Fläche des um den zweiten Teil des ersten Source/Drain-Gebiets erweiterten ersten Source/Drain- Gebiets erlaubt eine leichtere Kontaktierung des ersten Sour­ ce/Drain-Gebiets. Dabei werden die durch einen parasitären Bipolartransistor erzeugte Leckströme durch die kleine zweite Abmessung des zweiten Teils des ersten Source/Drain-Gebiets bezüglich der y-Achse klein gehalten. Zur Erzeugung des zwei­ ten Teils des ersten Source/Drain-Gebiets kann beispielsweise ein erstes Kontaktloch erzeugt werden, indem mindestens ein Teil der ersten Maske entfernt wird, und anschließend eine Implantation durchgeführt werden. Alternativ wird z. B. die Oberfläche des Substrats vor Erzeugung der Halbleiterstruktur implantiert. Ein Kontakt des ersten Source/Drain-Gebiets wird vorzugsweise im ersten Kontaktloch angeordnet.
Zur Verringerung der Kurzkanaleffekte, wie Punch-Through, ist es vorteilhaft, unterhalb des inneren Bereichs der Oberfläche der Halbleiterstruktur im Bereich des Kanalgebiets ein von einem zweiten zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet anzuordnen.
Es liegt im Rahmen der Erfindung, das Gatedielektrikum durch thermische Oxidation zu erzeugen. Die Gateelektrode kann durch Abscheiden und Ätzen von Material erzeugt werden. Das Material kann ein leitendes Material, wie Metall, dotiertes amorphes Silizium oder dotiertes Polysilizium, sein oder auch zum Beispiel Polysilizium, das in einem späteren Prozeß­ schritt dotiert wird. Die Gateelektrode wird z. B. in Form ei­ nes Spacers erzeugt. Alternativ kann die Gateelektrode z. B. einen Teil einer Vertiefung, die an die erste Flanke an­ grenzt, zumindest teilweise ausfüllen. Um die Herstellung ei­ nes Kontakts der Gateelektrode zu vereinfachen, kann ein Be­ reich, der eine zweite Flanke der Halbleiterstruktur umfaßt, beim Ätzen des Materials mit einer dritten Maske bedeckt wer­ den. Dadurch entsteht an der zweiten Flanke der Halbleiter­ struktur ein Anschluß für die Gateelektrode, dessen Fläche senkrecht zur y-Achse so groß gewählt werden kann, daß der Kontakt der Gateelektrode ohne Probleme mit der Justiertole­ ranz auf den Anschluß aufgebracht werden kann.
Es liegt im Rahmen der Erfindung, das zweite Source/Drain- Gebiet unterhalb des ersten Source/Drain-Gebiets anzuordnen. In diesem Fall wird die Halbleiterstruktur durch Epitaxie ge­ bildet.
Es ist vorteilhaft, wenn das zweite Source/Drain-Gebiet late­ ral zu der Halbleiterstruktur angeordnet ist. Zum einen wer­ den dadurch die durch einen parasitären Bipolartransistor er­ zeugten Leckströme verkleinert. Zum anderen kann dadurch auf kostspielige Epitaxie verzichtet werden. Des weiteren bewirkt die laterale Anordnung, daß das Kanalgebiet über das Substrat an ein Potential angeschlossen werden kann und nicht durch das zweite Source/Drain-Gebiet abgetrennt ist. Dazu kann das zweite Source/Drain-Gebiet nach Erzeugung der Halbleiter­ struktur durch Implantation erzeugt werden. Das zweite Sour­ ce/Drain-Gebiet entsteht dadurch selbstjustiert, d. h. ohne Verwendung von zu justierenden Masken, zum ersten Sour­ ce/Drain-Gebiet und zur Gateelektrode. Die Implantation des zweiten Source/Drain-Gebiets kann gleichzeitig mit der Im­ plantation des ersten Teils des ersten Source/Drain-Gebiets erfolgen.
Dieser Schritt kann auch nach der Erzeugung der Gateelektrode erfolgen. Dabei wirkt die Gateelektrode als Maske. Um sicher­ zustellen, daß sich bei Ansteuerung der Gateelektrode ein vertikaler Kanal des MOS-Transistors ausbilden kann, ist es vorteilhaft, das zweite Source/Drain-Gebiet durch Diffusion unterhalb der Gateelektrode bis an die erste Flanke zu ver­ längern. Reicht die Diffusion zur Verlängerung nicht aus, so kann zusätzlich vor Erzeugung der Gateelektrode implantiert werden.
Eine besonders günstige Dotierstoffverteilung wird erreicht, wenn das erste Source/Drain-Gebiet durch schräge Implantation nach Erzeugung der Gateelektrode erzeugt wird.
Es ist vorteilhaft, das zweite Source/Drain-Gebiet jenseits der Halbleiterstruktur zu verlängern. Dies erlaubt die Erzeu­ gung eines Kontakts des zweiten Source/Drain-Gebiets außer­ halb der Halbleiterstruktur und oberhalb des zweiten Sour­ ce/Drain-Gebiets, was leicht realisierbar ist.
Um Gitterfehler bei der Erzeugung der Halbleiterstruktur zu vermeiden, ist es möglich eine anisotrope Ätzung zu verwen­ den, die keine Gitterfehler erzeugt. Wird eine gewöhnliche anisotrope Ätzung durchgeführt, ist es vorteilhaft, eine Op­ ferschicht durch thermische Oxidation zu erzeugen und an­ schließend durch isotropes Ätzen zu entfernen. Dadurch werden Oberflächen von Gitterfehlern gereinigt, die bei der Erzeu­ gung der Halbleiterstruktur entstehen. Die Opferschicht kann auch als Streuoxid bei der Implantation des zweiten Sour­ ce/Drain-Gebiets wirken.
Es ist vorteilhaft, nach Erzeugung der Gateelektrode eine dünne Schicht aus Siliziumnitrid abzuscheiden. Wird der erste Teil des ersten Source/Drain-Gebiets nach Erzeugung der Gateelektrode erzeugt, dient die dünne Schicht aus Siliziumni­ trid als Streuschicht. Wird ein Kontakt des ersten Sour­ ce/Drain-Gebiets oberhalb des zweiten Teils des ersten Sour­ ce/Drain-Gebiets angebracht, kann die dünne Schicht aus Sili­ ziumnitrid als lateraler Ätzstop bei der Erzeugung des ersten Kontaktlochs dienen.
Es liegt im Rahmen der Erfindung eine zweite Schicht abzu­ scheiden in der das erste Kontaktloch, ein zweites Kontakt­ loch für den Kontakt des zweiten Source/Drain-Gebiets und ein drittes Kontaktloch für den Kontakt der Gateelektrode erzeugt werden. Die zweite Schicht kann z. B. mit einer Dicke abge­ schieden werden, die größer als die Halbleiterstruktur ist, und anschließend planarisiert werden. Insbesondere wenn kein dotiertes Gebiet erzeugt wird, können das erste Kontaktloch, das zweite Kontaktloch und das dritte Kontaktloch gleichzei­ tig erzeugt werden.
Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.
Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nach Erzeugung einer ersten Maske, eines zweiten Teils eines ersten Source/Drain-Gebiets, einer Halb­ leiterstruktur und eines zweiten Source/Drain- Gebiets.
Fig. 2 zeigt den Querschnitt aus Fig. 1, nach Erzeugung ei­ nes Gatedielektrikums, einer Gateelektrode, einer dünnen Schicht aus Siliziumnitrid und eines ersten Teils des ersten Source/Drain-Gebiets.
Fig. 3 zeigt den Querschnitt aus Fig. 2, nachdem eine zwei­ te Schicht, ein erstes Kontaktloch, ein dotiertes Ge­ biet, ein zweites Kontaktloch, ein Kontakt für das erste Source/Drain-Gebiet und ein Kontakt für das zweite Source/Drain-Gebiet erzeugt wurden.
Fig. 4 zeigt einen Querschnitt durch ein zweites Substrat, nachdem eine erste Maske, ein Hilfsspacer und eine Halbleiterstruktur wurden.
Fig. 5 zeigt den Querschnitt aus Fig. 4, nachdem ein Gate­ dielektrikum, eine Gateelektrode und, nach der Ent­ fernung des Hilfsspacers, ein erster Teil eines er­ sten Source/Drain-Gebiets und eine dünne Schicht er­ zeugt wurden.
Fig. 6 zeigt den Querschnitt aus Fig. 5, nachdem eine zwei­ te Schicht, ein erstes Kontaktloch, ein zweiter Teil des ersten Source/Drain-Gebiets, ein dotiertes Ge­ biet, ein zweites Kontaktloch, ein Kontakt des ersten Source/Drain-Gebiets und ein Kontakt des zweiten Source/Drain-Gebiets erzeugt wurden.
Die Figuren sind nicht maßstäblich.
In einem ersten Ausführungsbeispiel ist ein Substrat 1 aus Silizium in einer an eine Oberfläche O des Substrats 1 an­ grenzenden Schicht S p-dotiert. Die Dotierstoffkonzentration der Schicht S beträgt ca. 1015 cm-3. Durch Implantation wird an der Oberfläche O des Substrats 1 eine von einem ersten Leitfähigkeitstyp dotierte dünne Schicht SF erzeugt. Da die Implantation mit einer Energie von ca. 20 keV erfolgt, ist die dotierte dünne Schicht SF ca. 50 nm tief. Die Dotierstoffkon­ zentration der dotierten dünnen Schicht SF beträgt ca. 1021 cm-3.
Anschließend wird in einem TEOS-Verfahren eine ca. 150 nm dicke erste Schicht aus SiO2 erzeugt. Durch ein photolitho­ graphisches Verfahren wird aus der ersten Schicht eine erste Maske M1 erzeugt, die entlang einer x-Achse x, die parallel zur Oberfläche O des Substrats 1 verläuft, ca. 600 nm lang und bezüglich einer z-Achse, die parallel zur Oberfläche O des Substrats 1 und senkrecht zur x-Achse x verläuft, ca. 2000 nm groß ist (siehe Fig. 1).
Zur Erzeugung einer Halbleiterstruktur St wird mit Hilfe der ersten Maske M1 Silizium bis zu einer Tiefe von ca. 200 nm geätzt. Als Ätzmittel ist zum Beispiel HBr/NF3/He,O2 geeignet (siehe Fig. 1).
Anschließend wird durch thermische Oxidation eine ca. 5 nm dicke Opferschicht (nicht dargestellt) erzeugt. Durch Implan­ tation mit Hilfe einer zweiten Maske (nicht dargestellt), die einen Bereich um erste Flanken der Halbleiterstruktur St nicht bedeckt, wird ein vom ersten Leitfähigkeitstyp dotier­ tes zweites Source/Drain-Gebiet S/D2 erzeugt. Dabei wirkt die Opferschicht als Streuoxid. Die Dotierstoffkonzentration des zweiten Source/Drain-Gebiets S/D2 beträgt ca. 1021 cm-3. An­ schließend wird die Opferschicht durch nasses Ätzen mit zum Beispiel HF entfernt, wobei die erste Maske M1 in allen Di­ mensionen ca. 40 nm kleiner wird. Durch diesen Schritt werden Flächen, die bei der Erzeugung der Halbleiterstruktur St ent­ stehen, von Gitterfehler gereinigt.
Anschließend wird durch thermische Oxidation ein ca. 4 nm dickes Gatedielektrikum Gd erzeugt.
Zur Erzeugung einer Gateelektrode Ga, wird in situ dotiertes Polysilizium in einer Dicke von ca. 150 nm abgeschieden. Mit Hilfe einer dritten Maske (nicht dargestellt), die eine zwei­ te Flanke der Halbleiterstruktur St bedeckt und jenseits der Halbleiterstruktur St ausgedehnt ist, wird Polysilizium ge­ ätzt. Als Ätzmittel ist zum Beispiel HBr/NF3/He,O2 geeignet. Dabei entsteht an den ersten Flanken der Halbleiterstruktur St eine Gateelektrode Ga in Form eines Spacers und an der zweiten Flanke ein Anschluß der Gateelektrode Ga.
Anschließend wird eine dünne Schicht Sd aus Siliziumnitrid durch Abscheiden von Siliziumnitrid in einer Dicke von ca. 25 nm erzeugt.
Durch Implantation unter einem Winkel von 45° zur Oberfläche O mit Hilfe einer zur dritten Maske analogen vierten Maske (nicht dargestellt) und der verkleinerten ersten Maske M1, wird an Randgebieten der Halbleiterstruktur St ein erster Teil S/D1a eines ersten Source/Drain-Gebiets S/D1 erzeugt (s. Fig. 2). Übrigbleibende Teile der dotierten dünnen Schicht SF bilden einen zweiten Teil S/D1b des ersten Source/Drain- Gebiets S/D1. Die Implantation erfolgt mit ca. 25 keV, wo­ durch eine zweite Abmessung bezüglich einer y-Achse y, die senkrecht zur x-Achse x und zur z-Achse verläuft, des ersten Teils S/D1a des ersten Source/Drain-Gebiets S/D1 größer ist als eine zweite Abmessung bezüglich der y-Achse y des zweiten Teils S/D1b des ersten Source/Drain-Gebiets S/D1 ist. Die Do­ tierstoffkonzentration des ersten Teils S/D1a des ersten Source/Drain-Gebiets S/D1 beträgt ca. 1021 cm-3. Die dünne Schicht Sd aus Siliziumnitrid dient bei der Erzeugung des er­ sten Teils S/D1a des ersten Source/Drain-Gebiets S/D1 als Streuschicht.
Durch Abscheiden von SiO2 in einer Dicke von 150 nm in einem TEOS-Verfahren wird eine zweite Schicht S2 erzeugt.
Durch maskiertes Ätzen wird oberhalb eines inneren Bereichs einer Oberfläche OH der Halbleiterstruktur St, die senkrecht zur y-Achse y verläuft, ein erstes Kontaktloch V1 erzeugt. Dabei wird die zweite Schicht S2, die dünne Schicht Sd aus Siliziumnitrid und die erste Schicht S1 durchtrennt, und das erste Source/Drain-Gebiet S/D1 teilweise freigelegt. Als Ätz­ mittel ist zum Beispiel CHF3/O2/Ar geeignet. Anschließend wird ein ca. 20 nm dickes Streuoxid abgeschieden (nicht dar­ gestellt).
Durch Implantation bei ca. 35 keV wird unterhalb des zweiten Teils S/D1b des ersten Source/Drain-Gebiets S/D1 ein von ei­ nem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Gebiet G erzeugt. Das dotierte Gebiet G verringert Kurzkanaleffekte, wie Punch-Through. und Leckströme aufgrund eines parasitären Bipolartransistors.
Anschließend wird durch maskiertes Ätzen oberhalb eines Teils des zweiten Source/Drain-Gebiets S/D2 ein zweites Kontaktloch V2 erzeugt, bis das zweite Source/Drain-Gebiet S/D2 teilweise freigelegt wird.
Zur Erzeugung eines Kontakts K1 für das erste Source/Drain- Gebiet S/D1 und eines Kontakts K2 für das zweite Sour­ ce/Drain-Gebiet S/D2 wird zunächst selektiv siliziert und an­ schließend Aluminium abgeschieden und strukturiert (siehe Fig. 3).
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 1' aus Silizium in einer an einer Oberfläche O' des zweiten Substrats 1' angrenzenden Schicht S' p-dotiert. Die Dotier­ stoffkonzentration der Schicht S' beträgt ca. 1 × 1015 cm-3. Durch Abscheiden von SiO2 in einem TEOS-Verfahren wird auf der Oberfläche O' eine ca. 150 nm dicke erste Schicht er­ zeugt. Zur Erzeugung einer ersten Maske M1' wird analog wie im ersten Ausführungsbeispiel in einem photolithographischen Verfahren die erste Schicht strukturiert. Die erste Maske M1' ist bezüglich einer x-Achse x', die parallel zur Oberfläche O' verläuft, ca. 600 nm lang. Die erste Schicht S1' ist bezüg­ lich einer z-Achse, die parallel zur Oberfläche O' und senk­ recht zur x-Achse x' verläuft, ca. 2000 nm lang (siehe Fig. 4).
Zur Erzeugung eines Hilfsspacers Sp' an Flanken der ersten Maske M1' wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt. Als Ätzmittel ist zum Beispiel CHF3/O2/Ar geeignet.
Anschließend wird Silizium selektiv zu Siliziumnitrid und SiO2 ca. 200 nm tief geätzt, wodurch unterhalb der ersten Maske M1' und dem Hilfsspacer Sp' eine Halbleiterstruktur St' entsteht. Als Ätzmittel ist zum Beispiel HBr/NF3/He,O2 geeig­ net (siehe Fig. 4).
Zur Reinigung von Ätzrückständen, die durch das Ätzen von Si­ lizium erzeugt werden, wird durch thermische Oxidation eine ca. 5 nm dicke Opferschicht (nicht dargestellt) aus SiO2 auf­ gewachsen. Anschließend wird die Opferschicht durch nasses Ätzen mit z. B. 1-prozentiger HF-Ätze entfernt.
Zur Erzeugung eines Gatedielektrikums Gd' wird durch thermi­ sche Oxidation ca. 4 nm SiO2 aufgewachsen (siehe Fig. 5).
Anschließend wird in situ dotiertes Polysilizium in einer Dicke von ca. 80 nm abgeschieden. Analog zum ersten Ausfüh­ rungsbeispiel wird mit Hilfe einer dritten Maske (nicht dar­ gestellt), die eine zweite Flanke und ein Gebiet jenseits der Halbleiterstruktur St bedeckt, Polysilizium geätzt. Dadurch entstehen an Flanken der Halbleiterstruktur St' eine Ga­ teelektrode Ga' in Form eines Spacers und an der zweiten Flanke der Halbleiterstruktur St' ein Anschluß für die Ga­ teelektrode Ga' (siehe Fig. 5). Als Ätzmittel ist zum Bei­ spiel HBr/NF3/He,O2 geeignet. Mit Hilfe von zum Beispiel H3PO4 wird der Hilfsspacer Sp' entfernt. Anschließend wird eine dünne Schicht Sd' erzeugt, indem Siliziumnitrid in einer Dicke von ca. 30 nm abgeschieden wird (siehe Fig. 5).
Durch Implantation unter einem Winkel von ca. 45° zur Oberflä­ che O' mit Hilfe einer zweiten Maske (nicht dargestellt), die einen Bereich um erste Flanken der Halbleiterstruktur St' nicht bedeckt, werden an Randgebieten der Oberfläche OH' der Halbleiterstruktur St' ein erster Teil S/D1a' eines ersten Source/Drain-Gebiets S/D1' und außerhalb der Halbleiterstruk­ tur St' ein zweites Source/Drain-Gebiet S/D2' erzeugt. Die Implantation wird mit einer Energie von ca. 25 keV durchge­ führt, sodaß eine zweite Abmessung des ersten Teils des er­ sten Source/Drain-Gebiets S/D1' bezüglich einer y-Achse y', die senkrecht zur Oberfläche O' verläuft, ca. 100 nm beträgt.
Zur Erzeugung einer zweiten Schicht S2', wird SiO2 in einem TEOS-Verfahren in einer Dicke von ca. 150 nm abgeschieden. Durch maskiertes Ätzen wird oberhalb eines inneren Bereichs einer Oberfläche OH' der Halbleiterstruktur St', die senk­ recht zur y-Achse y' verläuft, ein erstes Kontaktloch V1' er­ zeugt. Dabei wird die zweite Schicht S2', die dünne Schicht Sd' aus Siliziumnitrid und die erste Maske M1' durchtrennt, und das erste Source/Drain-Gebiet S/D1' teilweise freigelegt.
Anschließend wird ein von einem zweiten, zum ersten Leitfä­ higkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Ge­ biet G' unterhalb des inneren Bereichs der Oberfläche OH' der Halbleiterstruktur St' erzeugt, indem mit einer Energie von ca. 35 keV implantiert wird. Die Dotierstoffkonzentration des dotierten Gebiets G' beträgt ca. 1019 cm-3.
Zur Erzeugung eines vom ersten Leitfähigkeitstyp dotierten zweiten Teils S/D1b' des ersten Source/Drain-Gebiets S/D1' wird anschließend mit einer Energie von ca. 20 keV implan­ tiert (siehe Fig. 6). Eine zweite Abmessung des zweiten Teils S/D1b' des ersten Source/Drain-Gebiets S/D1' bezüglich der y-Achse y' beträgt ca. 50 nm und ist damit kleiner als die zweite Abmessung des ersten Teils S/D1a' des ersten Sour­ ce/Drain-Gebiets S/D1' bezüglich der y-Achse y'.
Anschließend wird außerhalb der Halbleiterstruktur St' ein zweites Kontaktloch V2' geätzt, bis das zweite Source/Drain- Gebiet S/D2' teilweise freigelegt wird. Durch selektive Sili­ zierung werden der zweite Teil S/D1b' des ersten Sour­ ce/Drain-Gebiets S/D1' in dem ersten Kontaktloch V1' und ein Teil des zweiten Source/Drain-Gebiets S/D2' in dem zweiten Kontaktloch V2' siliziert. Zur Erzeugung eines Kontakts K1' des ersten Source/Drain-Gebiets S/D1' und eines Kontakts K2' des zweiten Source/Drain-Gebiets S/D2' wird anschließend Alu­ minium abgeschieden und strukturiert (siehe Fig. 6).
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete, Masken und Strukturen an die jeweiligen Erfordernisse ange­ paßt werden. Dasselbe gilt auch für die vorgeschlagenen Do­ tierstoffkonzentrationen. Die Form der Oberfläche der Halb­ leiterstruktur muß nicht quadratisch sein, sondern kann an die jeweiligen Erfordernisse angepaßt werden. Die Flanken der Halbleiterstruktur müssen nicht senkrecht zur Oberfläche der Halbleiterstruktur verlaufen, sondern können mit der Oberflä­ che der Halbleiterstruktur einen beliebigen Winkel einschlie­ ßen. Masken und Schichten aus SiO2 können durch thermische Oxidation oder durch ein Abscheidungsverfahren erzeugt wer­ den. Die erste Schicht kann auch andere Materialien, die, wie z. B. Siliziumnitrid, selektiv zum Material des Substrats ätz­ bar sind, enthalten. Die zweite Schicht kann auch andere iso­ lierende Materialien, wie z. B. Siliziumnitrid, enthalten. Po­ lysilizium kann sowohl während als auch nach der Abscheidung dotiert werden. Statt dotiertem Polysilizium lassen sich auch z. B. Metallsilizide und/oder Metalle verwenden.
Auf die Opferschicht kann verzichtet werden, wenn z. B. bei der Erzeugung der Halbleiterstruktur wenige Ätzrückstände entstehen.
Bezugszeichenliste
1
,
1
' Substrat
x, y, x', y' Achse
G, G' Gebiet
Ga, Ga' Gateelektrode
Gd, Gd' Gatedielektrikum
K1, K2, K1', K2' Kontakt
O, O', OH, OH' Oberfläche
S, SF, Sd, S2, S', S2', Sd' Schicht
S/D1, S/D1a, S/D1b, S/D2, S/D1', S/D1a', S/D1b', S/D2' Source/Drain-Gebiet
Sp' Spacer
St, St' Halbleiterstruktur
V1, V2, V1', V2' Kontaktloch

Claims (15)

1. Vertikaler MOS-Transistor,
bei dem ein Gatedielektrikum (Gd) an mindestens einer er­ sten Flanke einer Halbleiterstruktur (St) angrenzt,
bei dem an das Gatedielektrikum (Gd) eine Gateelektrode (Ga) angrenzt,
bei dem ein von einem ersten Leitfähigkeitstyp dotierter erster Teil (S/D1a) eines ersten Source/Drain-Gebiets (S/D1) innerhalb der Halbleiterstruktur (St) angeordnet ist und mindestens an einen Teil der ersten Flanke der Halblei­ terstruktur (St) angrenzt,
bei dem der erste Teil (S/D1a) des ersten Source/Drain- Gebiets (S/D1) im wesentlichen an mindestens einen Randbe­ reich einer an die erste Flanke angrenzenden Oberfläche (OH) der Halbleiterstruktur (St) angrenzt,
bei dem eine erste Abmessung des ersten Teils (S/D1a) des ersten Source/Drain-Gebiets (S/D1) senkrecht zur ersten Flanke, kleiner als die minimale in der verwendeten Techno­ logie herstellbare Strukturgröße F ist,
bei dem ein vom ersten Leitfähigkeitstyp dotiertes zweites Source/Drain-Gebiet (S/D2) bezüglich einer y-Achse (y), die senkrecht zur Oberfläche (OH) der Halbleiterstruktur (St) verläuft, tiefer als das erste Source/Drain-Gebiets (S/D1) angeordnet ist.
2. MOS-Transistor nach Anspruch 1,
bei dem ein vom ersten Leitfähigkeitstyp dotierter zweiter Teil (S/D1b) des ersten Source/Drain-Gebiets (S/D1) inner­ halb der Halbleiterstruktur (St) angeordnet ist und an den ersten Teil (S/D1a) des ersten Source/Drain-Gebiets (S/D1) angrenzt,
bei dem der zweite Teil (S/D1b) des ersten Source/Drain- Gebiets (S/D1) im wesentlichen an einen inneren Bereich der Oberfläche (OH) der Halbleiterstruktur (St) angrenzt,
bei dem eine zweite Abmessung des zweiten Teils (S/D1b) des ersten Source/Drain-Gebiets (S/D1) bezüglich der y-Achse (y) kleiner als eine zweite Abmessung des ersten Teils (S/D1a) des ersten Source/Drain-Gebiets (S/D1) bezüglich der y-Achse (y) ist.
3. MOS-Transistor nach Anspruch 1 oder 2,
bei dem in der Halbleiterstruktur (St) ein von einem zwei­ ten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfä­ higkeitstyp dotiertes Gebiet (G) angeordnet ist,
bei dem das Gebiet (G) im wesentlichen unterhalb des inne­ ren Bereichs der Oberfläche (OH) der Halbleiterstruktur (St) angeordnet ist.
4. MOS-Transistor nach einem der Ansprüche 1 bis 3, bei dem das zweite Source/Drain-Gebiet (S/D2) im wesentli­ chen lateral zur Halbleiterstruktur (St) angeordnet ist.
5. Verfahren zur Herstellung eines vertikalen MOS- Transistors,
bei dem eine Halbleiterstruktur (St) erzeugt wird,
bei dem an mindestens einer ersten Flanke der Halbleiter­ struktur (St) ein Gatedielektrikum (Gd) erzeugt wird,
bei dem angrenzend an das Gatedielektrikum (Gd) eine Ga­ teelektrode (Ga) aufgebracht wird,
bei dem ein von einem ersten Leitfähigkeitstyp dotierter erster Teil eines ersten Source/Drain-Gebiets (S/D1a) in­ nerhalb der Halbleiterstruktur (St) erzeugt wird, so daß er mindestens an einen Teil der ersten Flanke angrenzt,
bei dem der erste Teil (S/D1a) des ersten Source/Drain- Gebiets (S/D1) so erzeugt wird, daß er im wesentlichen an mindestens einen Randbereich einer an die erste Flanke an­ grenzenden Oberfläche (OH) der Halbleiterstruktur (St) an­ grenzt,
bei dem der erste Teil (S/D1a) des ersten Source/Drain- Gebiets (S/D1) so erzeugt wird, daß eine erste Abmessung des ersten Teils (S/D1a) des ersten Source/Drain-Gebiets (S/D1) senkrecht zur ersten Flanke, kleiner als die minimale in der verwendeten Technologie herstellbare Strukturgrö­ ße F ist,
bei dem ein vom ersten Leitfähigkeitstyp dotiertes zweites Source/Drain-Gebiet (S/D2) so erzeugt wird, daß es bezüg­ lich einer y-Achse (y), die senkrecht zur Oberfläche (OH) der Halbleiterstruktur (St) verläuft, tiefer als das erste Source/Drain-Gebiets (S/D1) liegt.
6. Verfahren nach Anspruch 5,
bei dem ein vom ersten Leitfähigkeitstyp dotierter zweiter Teil (S/D1b) des ersten Source/Drain-Gebiets (S/D1) inner­ halb der Halbleiterstruktur (St) erzeugt wird, so daß er an den ersten Teil (S/D1a) des ersten Source/Drain-Gebiets (S/D1) angrenzt,
bei dem der zweite Teil (S/D1b) des ersten Source/Drain- Gebiets (S/D1) so erzeugt wird, daß er im wesentlichen an einen inneren Bereich der Oberfläche (OH) der Halbleiter­ struktur (St) angrenzt,
bei dem das erste Source/Drain-Gebiet (S/D1) so erzeugt wird, daß eine zweite Abmessung des zweiten Teils (S/D1b) des ersten Source/Drain-Gebiets (S/D1) bezüglich der y- Achse (y) kleiner als eine zweite Abmessung des ersten Teils (S/D1a) des ersten Source/Drain-Gebiets (S/D1) bezüg­ lich der y-Achse (y) ist.
7. Verfahren nach Anspruch 5 oder 6,
bei dem innerhalb der Halbleiterstruktur (St) ein von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzen Leitfähigkeitstyp dotiertes Gebiet (G) erzeugt wird,
bei dem das Gebiet (G) so erzeugt wird, daß es im wesentli­ chen unterhalb des inneren Bereichs der Oberfläche (OH) der Halbleiterstruktur (St) angeordnet ist.
8. Verfahren nach einem der Ansprüche 5 bis 7, bei dem mit Hilfe einer ersten Maske (M1), die mindestens einen Randbereich der Oberfläche (OH) der Halbleiterstruk­ tur (St) nicht bedeckt, durch Implantation der erste Teil (S/D1a) des ersten Source/Drain-Gebiets (S/D1) erzeugt wird.
9. Verfahren nach Anspruch 8,
bei dem der innere Bereich der Oberfläche (OH) der Halblei­ terstruktur (St) freigelegt wird, indem mindestens teilwei­ se die erste Maske (M1) entfernt wird,
bei dem nach der teilweisen Entfernung der ersten Maske (M1) das Gebiet (G) und/oder der zweite Teil (S/D1b) des ersten Source/Drain-Gebiets (S/D1) durch Implantation er­ zeugt wird.
10. Verfahren nach einem der Ansprüche 8 oder 9,
bei dem auf einer Oberfläche (O) eines Substrats (1) eine erste Schicht (S1) erzeugt wird,
bei dem durch einen Ätzschritt aus der ersten Schicht (S1) die erste Maske (M1) erzeugt wird,
bei dem mit Hilfe der ersten Maske (M1) Halbleitermaterial geätzt wird, wodurch die Halbleiterstruktur (St) entsteht,
bei dem die erste Maske (M1) durch isotropes Ätzen verklei­ nert wird und dadurch den Randbereich der Oberfläche (OH) der Halbleiterstruktur (St) nicht mehr bedeckt,
bei dem der erste Teil (S/D1a) des ersten Source/Drain- Gebiets (S/D1) mit Hilfe der verkleinerten ersten Maske (M1) erzeugt wird.
11. Verfahren nach Anspruch 8 oder 9,
bei dem auf einer Oberfläche (O') eines Substrats (1') eine erste Schicht (S1') erzeugt wird,
bei dem die erste Maske (M1') durch einen Ätzschritt aus der ersten Schicht (S1') erzeugt wird,
bei dem durch Abscheiden und Rückätzen von Material an Flanken der ersten Maske (M1') ein Hilfsspacer (Sp) erzeugt wird,
bei dem mit Hilfe der ersten Maske (M1') und des Hilfs­ spacers (Sp) durch Ätzen von Halbleitermaterial die Halb­ leiterstruktur (St) erzeugt wird,
bei dem vor Erzeugung des ersten Teils (S/D1a') des ersten Source/Drain-Gebiets (S/D1') der Hilfsspacer (Sp) entfernt wird.
12. Verfahren nach einem der Ansprüche 5 bis 11, bei dem das zweite Source/Drain-Gebiet (S/D2) so erzeugt wird, daß es im wesentlichen lateral zur Halbleiterstruktur (St) angeordnet ist.
13. Verfahren nach Anspruch 12, bei dem das zweite Source/Drain-Gebiet (S/D2) und der erste Teil (S/D1a) des ersten Source/Drain-Gebiets (S/D1) gleich­ zeitig erzeugt werden.
14. Verfahren nach Anspruch 12 oder 13, bei dem das zweite Source/Drain-Gebiet (S/D2) vor Erzeugung der Gateelektrode (Ga) durch Implantation erzeugt wird.
15. Verfahren nach einem der Ansprüche 5 bis 14,
bei dem das zweite Source/Drain-Gebiet (S/D2) mit Hilfe ei­ ner zweiten Maske, die mindestens eine zweite Flanke der Halbleiterstruktur (St) bedeckt, erzeugt wird,
bei dem ein Anschluß der Gateelektrode (Ga) an der zweiten Flanke der Halbleiterstruktur (St) erzeugt wird,
bei dem die Gateelektrode (Ga) und der Anschluß der Ga­ teelektrode (Ga) erzeugt werden, indem Material abgeschie­ den und mit Hilfe einer dritten Maske, die die zweite Flan­ ke der Halbleiterstruktur (St) bedeckt und jenseits der Halbleiterstruktur (St) ausgedehnt ist, geätzt wird,
bei dem eine zweite Schicht (S2) erzeugt wird,
bei dem vor der Erzeugung des zweiten Teils (S/D1b) des er­ sten Source/Drain-Gebiets (S/D1) im wesentlichen oberhalb des inneren Bereichs der Oberfläche (OH) der Halbleiter­ struktur (St) ein erstes Kontaktloch (V1) erzeugt wird, in­ dem die zweite Schicht (S2) und die erste Maske (M1) geätzt werden, bis die Oberfläche (OH) der Halbleiterstruktur (St) teilweise freigelegt wird,
bei dem ein zweites Kontaktloch (V2) erzeugt wird, indem ein Teil der zweiten Schicht (S2) entfernt wird, bis ein Teil des zweiten Source/Drain-Gebiets (S/D2) freigelegt wird,
bei dem nach Erzeugung des zweiten Teils (S/D1b) des ersten Source/Drain-Gebiets (S/D1) in dem ersten Kontaktloch (V1) ein Kontakt (K1) des ersten Source/Drain-Gebiets (S/D1) und in dem zweiten Kontaktloch (V2) ein Kontakt (K2) des zwei­ ten Source/Drain-Gebiets (S/D2) erzeugt werden, indem lei­ tendes Material abgeschieden und strukturiert wird.
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