DE19746901C2 - Verfahren zur Herstellung eines vertikalen MOS-Transistors - Google Patents
Verfahren zur Herstellung eines vertikalen MOS-TransistorsInfo
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Description
Im Hinblick auf immer schnellere Bauelemente bei höherer In
tegrationsdichte nehmen die Strukturgrößen integrierter
Schaltungsanordnungen von Generation zu Generation ab. Dieses
gilt auch für die CMOS-Technologie.
MOS-Transistoren werden derzeit meist in einer planaren Sili
ziumtechnologie realisiert, bei der Source, Kanalbereich und
Drain lateral angeordnet sind. Die erreichbaren minimalen Ka
nallängen sind dabei abhängig vom Auflösungsvermögen der ver
wendeten optischen Lithographie und von Toleranzen bei der
Strukturierung und Justierung. In der Halbleiterindustrie
werden zur Zeit MOS-Transistoren in Schaltungsanordnungen,
wie DRAM-Zellenanordnungen oder 200 MHz-Prozessoren, mit Ka
nallängen von etwa 250 nm hergestellt (siehe z. B. Y. Taur et.
al. CMOS Scaling into the Nanometer Regime, Proceedings of
the IEEE, Vol. 85, No. 4 April 1997).
Es sind einige Möglichkeiten zur weiteren Reduktion der Ka
nallänge bekannt geworden.
Einerseits wird versucht, durch Skalierung der heute üblichen
CMOS-Technologie planare MOS-Transistoren mit kleineren Ka
nallängen zu entwickeln (siehe zum Beispiel A. Hori et al, A
0,05 µm-CMOS with Ultra Shallow Source/Drain Junctions Fabri
cated by 5 keV Ion Implantation and Rapid Thermal Annealing,
IEDM 1994, 485 und H. Hu et al Channel and Source/Drain Engi
neering in High-Performance sub-0,1 µm NMOSFETs using X-Ray
lithography, Sympl. VLSI Technology, 17, (1994)).
Parallel dazu werden vertikale Transistoren untersucht. Da
die Kanallänge durch die Schichtdicke des Kanalbereichs be
stimmt wird, ist sie unabhängig vom Auflösungsvermögen der
verwendeten Lithographie.
In L. Risch, W. H. Krautschneider, F. Hofmann, H. Schäfer,
Vertical MOS Transistor with 70 nm channel length, ESSDERC
1995, Seite 101 bis 104 werden vertikale MOS-Transistoren mit
kurzen Kanallängen beschrieben. Zu ihrer Herstellung werden
Schichtenfolgen entsprechend Source-, Kanal- und Drain-
Schicht gebildet, die ringförmig von Gatedielektrikum und Ga
teelektrode umgeben sind. Bei Ansteuerung der Gateelektrode
bildet sich in der Schichtenfolge außerhalb eines Kanals ein
parasitärer Bipolartransistor aus, der Leckströme hervorruft.
In der Europäischen Patentschrift 0 098 111 A2 wird ein ver
tikaler IGFET beschrieben. Der IGFET umfaßt ein Source-, ein
Kanal- und ein Drain-Gebiet, die als Teile einer Halbleiter
struktur übereinander angeordnet sind. Flanken der Halblei
terstruktur sind von einem Gatedielektrikum umgeben, an das
eine Gateelektrode angrenzt. Zur Erzeugung des IGFET wird ei
ne Oberfläche eines Siliziumsubstrats mit einer isolierenden
Schicht versehen. Auf der isolierenden Schicht wird eine
Schicht aus dotiertem Polysilizium abgeschieden, in der eine
Vertiefung erzeugt wird. Anschließend wird eine thermische
Oxidation durchgeführt, so daß Flanken der Vertiefung mit dem
Gatedielektrikum versehen werden. Ein freiliegender Teil der
isolierenden Schicht wird entfernt, so daß an einem Boden der
Vertiefung das Siliziumsubstrat freigelegt wird. Durch selek
tive Epitaxie wird die Halbleiterstruktur in der Vertiefung
erzeugt. Die Schicht aus dotiertem Polysilizium wirkt als Ga
teelektrode.
In DE 44 09 007 C1 wird ein Verfahren zur Herstellung eines
vertikalen Transistors beschrieben, bei dem mit Hilfe von Mo
lekularstrahlepitaxie unter Verwendung einer Mikroschatten
maske eine Halbleiterstruktur erzeugt wird, die ein Source-,
ein Kanal- und ein Drain-Gebiet des Transistors umfaßt. Gate
dielektrikum und Gateelektrode des Transistors werden an
Flanken der Halbleiterstruktur erzeugt.
In US 5 414 288 A wird die Herstellung eines vertikalen Tran
sistors beschrieben. Mit Hilfe einer photolithographisch
strukturierten Maske wird in einer Schichtenfolge eine Ver
tiefung erzeugt. Source-, Kanal- und/oder Drain-Gebiet werden
als Teile einer Halbleiterstruktur in der Vertiefung durch
Epitaxie erzeugt.
In Widmann et al. "Technologie hochintegrierter Schaltungen"
Springer Verlag, 2. Auflage (1996) 64, wird die Herstellung
eines Spacers aus SiO2 beschrieben. Dazu wird an einer Stufe
möglichst konform SiO2 abgeschieden und anschließend ani
sotrop rückgeätzt, so daß an der Stufe SiO2 stehen bleibt.
Das stehen gebliebene SiO2 wird mit "Spacer" bezeichnet.
Der Erfindung liegt das Problem zugrunde, ein Verfahren zur
Herstellung eines vertikalen MOS-Transistors anzugeben, bei
dem die Ausbildung eines parasitären Bipolartransistors be
sonders gut unterdrückt werden kann.
Dieses Problem wird gelöst durch ein Verfahren gemäß Anspruch
1. Weitere Ausgestaltungen der Erfindung gehen aus den übri
gen Ansprüchen hervor.
Im erfindungsgemäßen Verfahren wird eine Vertiefung erzeugt,
die durch eine zweite Hilfsstruktur verengt wird. Die zweite
Hilfsstruktur bedeckt mindestens teilweise Flanken der Ver
tiefung. In der verengten Vertiefung wird eine Struktur er
zeugt, die mindestens eine Kanalschicht und oberhalb der Ka
nalschicht ein erstes Source/Drain-Gebiet enthält. Die Struk
tur kann durch die Verengung der Vertiefung kleiner als die
minimale in der verwendeten Technologie herstellbaren Struk
turgröße erzeugt werden. Aufgrund der kleinen Struktur kann
sich innerhalb der gesamten Kanalschicht ein Kanalstrom aus
bilden, wodurch Leckströme aufgrund eines parasitären Bipo
lartransistors verhindert werden. Außerdem nimmt der MOS-
Transistor durch die kleine Struktur eine besonders kleine
Fläche ein. Wird dieser MOS-Transistor in integrierten Schal
tungsanordnungen verwendet, trägt dies zur Erhöhung der Pac
kungsdichte bei. Damit ein Gatedielektrikum an Flanken der
Struktur erzeugt werden kann, wird die zweite Hilfsstruktur
entfernt. Das Gatedielektrikum grenzt mindestens an einen
Teil der Kanalschicht an. Eine Gateelektrode grenzt minde
stens an einen Teil des Gatedielektrikums, das an die Kanal
schicht angrenzt, an.
Die zweite Hilfsstruktur kann beispielsweise spacerförmig
sein.
Die Vertiefung kann z. B. in einem Substrat, in einer Schicht
oder in einer Schichtenfolge erzeugt werden.
Die Geometrie eines Querschnitts der Vertiefung kann beliebig
sein.
Zur Vergrößerung der Kanalweite und damit des Stroms des MOS-
Transistors, ist es vorteilhaft, wenn das Gatedielektrikum
und die Gateelektrode an mehrere Flanken der Struktur angren
zen.
Es ist vorteilhaft, die Struktur durch Epitaxie zu erzeugen.
Dadurch kann die gewünschte Kanallänge des MOS-Transistors
mit großer Genauigkeit erzeugt werden. Auch ist die Qualität
des MOS-Transistors besonders gut, da das Gatedielektrikum
nach Erzeugung der Struktur erzeugt wird. Dies ist darauf zu
rückzuführen, daß eine thermische Oxidation auf monokri
stallinem Halbleitermaterial bessere Ergebnisse liefert als
eine thermische Oxidation auf Polysilizium.
Alternativ kann zur Erzeugung der Struktur Halbleitermaterial
abgeschieden werden. Das Halbleitermaterial kann in situ oder
nachträglich dotiert werden.
Das Halbleitermaterial kann z. B. Silizium, und/oder Germanium
enthalten.
Es ist vorteilhaft, die Dotierstoffkonzentration des ersten
Source/Drain-Gebiets durch Implantation zu erhöhen.
Zur leichteren Kontaktierung der Gateelektrode ist es vor
teilhaft, wenn die Gateelektrode mit einer leitenden Schicht
verbunden wird. Die Kontaktierung kann dann über die leitende
Schicht erfolgen. Dazu wird z. B. auf einer Oberfläche eines
Substrats eine erste isolierende Schicht, darüber eine lei
tende Schicht und darüber eine zweite Schicht aufgebracht.
Die erste isolierende Schicht trennt die leitende Schicht vom
Substrat. Bei der anschließenden Erzeugung der Vertiefung
wird mindestens die zweite Schicht und die leitende Schicht
durchtrennt oder angeätzt. Anschließend wird innerhalb der
Vertiefung eine erste Hilfsstruktur erzeugt, die selektiv zum
zu erzeugenden Gatedielektrikum oder/und zur zu erzeugenden
Gateelektrode ätzbar ist und mindestens an die leitende
Struktur angrenzt. Innerhalb der durch die erste Hilfsstruk
tur verengten Vertiefung wird die zweite Hilfsstruktur aus
einem Material, das selektiv zur ersten Hilfsstruktur ätzbar
ist, erzeugt. Die zweite Hilfsstruktur verengt die Vertiefung
noch mehr. Wird die Struktur durch Epitaxie erzeugt, so ist
es vorteilhaft, wenn die erste isolierende Schicht durch
trennt wird. Vor der Erzeugung des Gatedielektrikums wird nur
die zweite Hilfsstruktur entfernt. Die erste Hilfsstruktur
schützt die leitende Schicht bei der Erzeugung des Gatedie
lektrikums. Zur Verbindung der Gateelektrode mit der leiten
den Schicht wird die erste Hilfsstruktur geätzt, bis ein Teil
der leitenden Schicht freigelegt wird, und anschließend Mate
rial abgeschieden und geätzt oder planarisiert, wodurch die
Gatelektrode selbstjustiert, d. h. ohne Verwendung von zu ju
stierenden Masken, mit der leitenden Schicht verbunden wird.
Beider Verbindung der Gateelektrode mit der leitenden
Schicht kann zugleich die Gateelektrode erzeugt werden. Ist
die erste Hilfsstruktur selektiv zum Gatedielektrikum ätzbar,
kann die erste Hilfsstruktur entfernt werden, ohne daß das
Gatedielektrikum beschädigt wird. Durch Abscheiden und
Rückätzen des Materials entsteht angrenzend an die leitende
Schicht die Gateelektrode.
Alternativ kann die Gateelektrode vor Entfernung der ersten
Hilfsstruktur durch Abscheiden und Rückätzen von Material er
zeugt werden. Anschließend werden an die Flanken der Vertie
fung angrenzende Teile der ersten Hilfsstruktur entfernt. Die
Gateelektrode schützt dabei das Gatedielektrikum. Anschlie
ßend wird zur Verbindung der Gateelektrode mit der leitenden
Schicht ein Verbindungselement erzeugt, indem Material abge
schieden und geätzt oder planarisiert wird.
Die leitende Schicht kann auch bei der Erzeugung der Ga
teelektrode entstehen.
Die erste Hilfsstruktur kann beispielsweise spacerförmig
sein. Es ist vorteilhaft, wenn die erste Hilfsstruktur auch
den Boden der Vertiefung bedeckt. In diesem Fall dient die
erste Hilfsstruktur als Ätzstop beim Entfernen der zweiten
Hilfsstruktur. Es ist vorteilhaft die Gateelektrode vor Ent
fernung der ersten Hilfsstruktur durch Abscheiden und Rückät
zen von Material zu erzeugen. Bei der Entfernung der an die
Flanken der Vertiefung angrenzenden Teile der ersten
Hilfsstruktur schützt die Gateelektrode einen Teil der ersten
Hilfsstruktur, der den Boden der Vertiefung bedeckt.
Die zweite Schicht schützt die leitende Struktur bei der Er
zeugung der Gateelektrode.
Alternativ entsteht ein Anschluß der Gateelektrode, indem
beispielsweise nach Erzeugung des Gatedielektrikums Material
abgeschieden und mit Hilfe einer. Maske, die mindestens eine
Flanke der Struktur bedeckt und jenseits der Struktur ausge
dehnt ist, geätzt wird. Dadurch entsteht die Gateelektrode in
Form eines Spacers und ein Anschluß der Gateelektrode an der
Flanke der Struktur. Die Kontaktierung kann über den Anschluß
erfolgen.
Es ist vorteilhaft, ein Anschlußgebiet für ein unterhalb der
Kanalschicht erzeugtes zweites Source/Drain-Gebiet zu erzeu
gen. Die Kontaktierung kann dann über das Anschlußgebiet er
folgen. Das zweite Source/Drain-Gebiet kann als Teil des An
schlußgebiets oder angrenzend an das Anschlußgebiet gebildet
werden. Dazu kann vor Erzeugung der ersten isolierenden
Schicht das Anschlußgebiet durch Implantation der Oberfläche
des Substrats erzeugt werden.
Zur Verbesserung der Qualität der Kontaktierung ist es vor
teilhaft, Teile des ersten Source/Drain-Gebiets, des An
schlußgebiets und/oder der leitenden Schicht zu silizieren
und angrenzend an die silizierten Teile Kontakte aufzubrin
gen.
Es ist vorteilhaft, wenn die erste isolierende Struktur be
sonders dick ist. Dadurch wird eine Kapazität, die durch die
Gateelektrode und das Anschlußgebiet des zweiten Sour
ce/Drain-Gebiets gebildet wird, verringert.
Wird die Vertiefung durch gewöhnliche anisotrope Ätzschritte
erzeugt, entstehen Gitterfehler. Um die Qualität der Epitaxie
der Struktur zu verbessern, ist es vorteilhaft, den Boden der
Vertiefung zu reinigen. Dies kann in einem Naßätzschritt mit
z. B. HF/HNO3/H2O oder Cholin erfolgen. Auf die Reinigung
kann verzichtet werden, wenn zur Erzeugung der Vertiefung
anisotrope Ätzschritte verwendet werden, die keine oder wenig
Gitterfehler erzeugen.
Es ist vorteilhaft, wenn die zweite Hilfsstruktur SiO2 ent
hält. Dadurch werden besonders gute Ergebnisse bei der Epita
xie erzielt.
Die erste Hilfsstruktur und/oder die zweite Hilfsstruktur
können mehrere Schichten umfassen. Die Schichten können z. B.
Oxid oder Siliziumnitrid enthalten. Die leitende Schicht kann
mehrere leitende Schichten umfassen, die durch isolierende
Schichten voneinander getrennt sein können.
Um bei der Kontaktierung des ersten Source/Drain-Gebiets ei
nen Kurzschluß zur Gateelektrode zu verhindern, ist es vor
teilhaft, wenn auf der Gateelektrode eine isolierende schüt
zende Struktur angeordnet ist, die selektiv zu einer vierten
Schicht, in der Kontaktlöcher erzeugt werden, ätzbar ist. Die
schützende Struktur kann beispielsweise spacerförmig sein.
Das erste Source/Drain-Gebiet kann p- oder n-dotiert sein.
Im folgenden wird ein Ausführungsbeispiel der Erfindung, das
in den Figuren dargestellt ist, näher erläutert.
Fig. 1 zeigt einen Querschnitt durch ein Substrat, nach
Erzeugung eines Anschlußgebiets, einer ersten iso
lierenden Schicht, einer leitenden Schicht, einer
zweiten Schicht, einer dritten Schicht und einer
Vertiefung.
Fig. 2 zeigt den Querschnitt aus Fig. 1, nachdem eine er
ste Hilfsstruktur, eine zweite Hilfsstruktur und
eine Struktur erzeugt wurden.
Fig. 3 zeigt den Querschnitt aus Fig. 2, nachdem die zwei
te Hilfsstruktur entfernt wurde und ein Gatedielek
trikum erzeugt wurde.
Fig. 4 zeigt den Querschnitt aus Fig. 3, nachdem die erste
Hilfsstruktur teilweise entfernt wurde eine Ga
teelektrode und ein Verbindungselement erzeugt wur
de.
Fig. 5 zeigt den Querschnitt aus Fig. 4, nachdem eine
schützende Struktur, eine vierte isolierende
Schicht, ein erster Kontakt, ein zweiter Kontakt
und ein dritter Kontakt erzeugt wurden.
Die Figuren sind nicht maßstäblich.
Ausgangsmaterial ist ein Substrat 1, das Silizium enthält und
das in einer an eine Oberfläche O des Substrats 1 angrenzen
den Schicht S p-dotiert ist. Die Dotierstoffkonzentration der
Schicht S beträgt ca. 1015 cm-3. Durch Implantation wird an
grenzend an die Oberfläche O ein n-dotiertes Anschlußgebiet G
erzeugt. Die Dotierstoffkonzentration des Anschlußgebiets G
beträgt ca. 1021 cm-3 (s. Fig. 1).
Anschließend wird durch thermische Oxidation eine ca. 80 nm
dicke erste isolierende Schicht S1 erzeugt. Zur Erzeugung ei
ner leitenden Schicht L wird dotiertes Polysilizium in einer
Dicke von ca. 240 nm abgeschieden. Die leitende Schicht L wird
anschließend durch maskiertes Ätzen strukturiert (s. Fig. 1).
Zur Erzeugung einer zweiten Schicht S2 wird in einem TEOS-
Verfahren SiO2 in einer Dicke von ca. 80 nm abgeschieden. Dar
über wird zur Erzeugung einer dritten Schicht S3 Siliziumni
trid in einer Dicke von ca. 120 nm abgeschieden (s. Fig. 1).
Mit Hilfe einer ersten Maske (nicht dargestellt), die z. B.
ein quadratisches Gebiet mit einer Seitenlänge von ca. 400 nm
nicht bedeckt, wird eine Vertiefung V erzeugt, indem durch
Ätzen die dritte Schicht S3, die zweite Schicht S2 und die
leitende Schicht L durchtrennt werden. Die erste isolierende
Schicht S1 wird dabei angeätzt (s. Fig. 1).
Zur Erzeugung einer ersten Hilfsstruktur Sh1 an Flanken und
einem Boden der Vertiefung V, wird Siliziumnitrid in einer
Dicke von ca. 30 nm abgeschieden (s. Fig. 2).
Zur Erzeugung einer zweiten Hilfsstruktur Sh2 innerhalb der
Vertiefung V wird ca. 150 nm SiO2 abgeschieden und mit z. B.
CHF3/Cl2 rückgeätzt. Dabei wird die Oberfläche O des
Substrats 1 freigelegt und damit die Vertiefung V vertieft.
Die Vertiefung V ist durch die erste Hilfsstruktur Sh1 und
die zweite Hilfsstruktur Sh2 verengt. Durch das Rückätzen
werden außerhalb der Vertiefung V befindliche Teile der er
sten Hilfsstruktur Sh1 entfernt.
Zur Entfernung von Gitterschäden wird anschließend Silizium
mit z. B. HF/HNO3/H2O naß geätzt.
Anschließend werden durch selektive Epitaxie in der verengten
Vertiefung V als Teile einer Struktur St ein ca. 160 nm dickes
n-dotiertes zweites Source/Drain-Gebiet S/D2, darüber ein p-
dotiertes ca. 100 nm dickes Kanalgebiet Ka und darüber ein ca.
160 nm dickes n-dotiertes erstes Source/Drain-Gebiet S/D1 er
zeugt (s. Fig. 2).
Zur Entfernung der zweiten Hilfsstruktur Sh2 wird SiO2 selek
tiv zu Silizium und Siliziumnitrid geätzt. Als Ätzmittel ist
z. B. NH4F/HF geeignet (s. Fig. 3). Die erste Hilfsstruktur
Sh1 dient dabei als Ätzstop.
Anschließend wird ein ca. 6 nm dickes Gatedielektrikum Gd
durch thermische Oxidation erzeugt. Dabei wird die leitende
Schicht L durch die erste Hilfsstruktur Sh1 geschützt (s.
Fig. 3).
Durch Abscheiden von ca. 100 nm in situ dotiertem Polysilizium
und Rückätzen, wird eine Gateelektrode Ga, die an das Gate
dielektrikum Gd angrenzt, erzeugt.
Durch Ätzen von Siliziumnitrid selektiv zu Silizium und SiO2
wird anschließend ein Teil der ersten Hilfsstruktur Sh1 ent
fernt, der die Flanken der Vertiefung bedeckt. Dabei wird
auch die dritte Schicht S3 mindestens teilweise entfernt. Als
Ätzmittel ist z. B. H3PO4 geeignet. Die leitende Schicht L
wird dabei freigelegt (s. Fig. 4).
Zur Erzeugung eines Verbindungselements e zwischen der Ga
teelektrode Ga und der leitenden Schicht L wird in situ do
tiertes Polysilizium in einer Dicke von ca. 30 nm abgeschieden
und naß zurückgeätzt (s. Fig. 4).
Anschließend wird Siliziumnitrid in einer Dicke von ca. 15 nm
abgeschieden. Durch Implantation wird die Dotierstoffkonzen
tration des ersten Source/Drain-Gebiets S/D1 auf ca. 1021 cm-3
erhöht. Das Siliziumnitrid dient dabei als Streuschicht.
Anschließend wird Siliziumnitrid in einer Dicke von ca. 120 nm
abgeschieden. Zur Erzeugung einer schützenden Struktur Ss
wird Siliziumnitrid zurückgeätzt, bis das erste Source/Drain-
Gebiet S/D1 freigelegt wird (s. Fig. 5).
Anschließend wird eine vierte isolierende Schicht 54 erzeugt,
indem in einem TEOS-Verfahren SiO2 in einer Dicke von ca.
250 nm abgeschieden wird. Durch mehrere maskierte Ätzschritte
werden Kontaktlöcher erzeugt, so daß das erste Source/Drain-
Gebiet S/D1, das Anschlußgebiet G und die leitende Schicht L
teilweise freigelegt werden. Die schützende Struktur Ss dient
als Ätzstop und verhindert so einen Kurzschluß zwischen der
Gateelektrode Ga und dem ersten Source/Drain-Gebiet S/D1.
Durch selektive Silizidbildung werden die freigelegten Teile
des ersten Source/Drain-Gebiets S/D1, des Anschlußgebiets G
und der leitenden Schicht L siliziert. Dies verbessert die
Qualität der Kontaktierung.
Anschließend wird Aluminium in einer Dicke von ca. 400 nm ab
geschieden und strukturiert, wodurch ein erster Kontakt K1
für das erste Source/Drain-Gebiet S/D1, ein zweiter Kontakt
K2 für das zweite Source/Drain-Gebiet S/D2 und ein dritter
Kontakt K3 für die Gateelektrode Ga erzeugt werden.
Es sind viele Variationen des Ausführungsbeispiels denkbar,
die ebenfalls im Rahmen der Erfindung liegen. Insbesondere
können die Abmessungen der beschriebenen Schichten, Gebiete
Strukturen und der Vertiefung an die jeweiligen Erfordernisse
angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen
Dotierstoffkonzentrationen. Die Geometrie eines zur Oberflä
che parallelen Querschnitts der Vertiefung, die im Ausfüh
rungsbeispiel quadratisch ist, kann beliebig sein. Strukturen
und Schichten aus SiO2 können insbesondere durch thermische
Oxidation oder durch ein Abscheidungsverfahren erzeugt wer
den. Isolierende Schichten können auch aus anderen isolieren
den Materialen erzeugt werden. Das Polysilizium der Gateelek
trode und der leitenden Struktur kann sowohl während als auch
nach der Abscheidung dotiert werden. Statt dotiertem Polysi
lizium lassen sich auch z. B. Metallsilizide und/oder Metalle
verwenden. Statt für die Kontakte Aluminium zu verwenden kön
nen auch andere leitende Materialien, wie Wolfram oder Kup
fer, verwendet werden.
Claims (9)
1. Verfahren zur Herstellung eines vertikalen MOS-
Transistors,
- 1. bei dem eine Vertiefung (V) erzeugt wird,
- 2. bei dem innerhalb der Vertiefung (V) eine zweite Hilfsstruktur (Sh2) erzeugt wird, die die Vertiefung (V) verengt,
- 3. bei dem in der verengten Vertiefung (V) eine Struktur (St), die Halbleitermaterial enthält und die mindestens eine Ka nalschicht (Ka) und über der Kanalschicht (Ka) ein erstes Source/Drain-Gebiet (S/D1) aufweist, erzeugt wird,
- 4. bei dem nach Entfernung der zweiten Hilfsstruktur (Sh2) mindestens angrenzend an einen Teil der Kanalschicht (Ka) der Struktur (St) ein Gatedielektrikum (Gd) erzeugt wird,
- 5. bei dem mindestens angrenzend an Teile des Gatedielektri kums (Gd), die an die Kanalschicht (Ka) der Struktur (St) angrenzen, eine Gateelektrode (Ga) erzeugt wird.
2. Verfahren nach Anspruch 1,
- 1. bei dem die Struktur (St) epitaktisch aufgewachsen wird.
3. Verfahren nach Anspruch 1 oder 2,
- 1. bei dem oberhalb einer Oberfläche (O) eines Substrats (1), das Halbleitermaterial enthält, eine erste isolierende Schicht (S1) erzeugt wird,
- 2. bei dem oberhalb der ersten isolierenden Schicht (S1) eine leitende Schicht (L) erzeugt wird,
- 3. bei dem oberhalb der leitenden Schicht (L) eine zweite Schicht (S2) erzeugt wird,
- 4. bei dem die Vertiefung (V) durch maskiertes Ätzen erzeugt wird, wobei mindestens die zweite Schicht (S2) und die lei tende Schicht (L) durchtrennt werden,
- 5. bei dem innerhalb der Vertiefung (V) zuerst eine erste Hilfsstruktur (Sh1), die mindestens an die leitende Schicht (L) angrenzt, und dann die zweite Hilfsstruktur (Sh2) er zeugt werden,
- 6. bei dem die Vertiefung (V) vertieft wird, indem die erste isolierende Schicht (S1) durchtrennt wird, und danach die Struktur (St) erzeugt wird,
- 7. bei dem die zweite Hilfsstruktur (Sh2) selektiv zur ersten Hilfsstruktur (Sh1) entfernt wird, und danach das Gatedie lektrikum (Gd) erzeugt wird,
- 8. bei dem die erste Hilfsstruktur (Sh1) mindestens teilweise entfernt wird, bis die leitende Schicht (L) teilweise frei gelegt wird, und danach die Gateelektrode (Ga) mit der lei tenden Schicht (L) verbunden wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
- 1. bei dem ein Anschlußgebiet für ein zweites Source/Drain- Gebiet (S/D2) erzeugt wird,
- 2. bei dem als Teil des Anschlußgebiets oder angrenzend an das Anschlußgebiet unterhalb der Kanalschicht das zweite Sour ce/Drain-Gebiet (S/D2) erzeugt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
- 1. bei dem vor Erzeugung der Struktur (St) ein Boden der Ver tiefung (V) durch einen Naßätzschritt gereinigt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
- 1. bei dem die zweite Hilfsstruktur (Sh2) Oxid enthält.
7. Verfahren nach einem der Ansprüche 3 bis 6,
- 1. bei dem die erste Hilfsstruktur (Sh1) mindestens teilweise entfernt wird,
- 2. bei dem danach die Gateelektrode (Ga) angrenzend an die leitende Schicht (L) erzeugt wird.
8. Verfahren nach einem der Ansprüche 3 bis 6,
- 1. bei dem die Gateelektrode (Ga) erzeugt wird,
- 2. bei dem danach die erste Hilfsstruktur (Sh1) teilweise ent fernt wird, bis die leitende Schicht (L) teilweise freige legt wird,
- 3. bei dem danach zur Verbindung der Gateelektrode (Ga) mit der leitenden Schicht (L) ein Verbindungselement (e) er zeugt wird.
9. Verfahren nach einem der Ansprüche 3 bis 8,
- 1. bei dem die erste Hilfsstruktur (Sh1) mindestens den Boden der Vertiefung (V) bedeckt.
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