WO2005109495A1 - Verfahren zur herstellung einer halbleiter-schaltungsanordnung - Google Patents

Verfahren zur herstellung einer halbleiter-schaltungsanordnung Download PDF

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WO2005109495A1
WO2005109495A1 PCT/EP2005/051806 EP2005051806W WO2005109495A1 WO 2005109495 A1 WO2005109495 A1 WO 2005109495A1 EP 2005051806 W EP2005051806 W EP 2005051806W WO 2005109495 A1 WO2005109495 A1 WO 2005109495A1
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Markus Rochel
Armin Tilke
Cajetan Wagner
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Infineon Technologies Ag
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Definitions

  • the present invention relates to a method for producing a semiconductor circuit arrangement and in particular to a method for producing a BiCMOS circuit arrangement with a reduced number of lithography levels.
  • BiCMOS complementary metal-oxide-semiconductor
  • a second collector implantation is carried out to form a collector region, and a base layer for the later bipolar transistor is formed on the surface of the collector region and on the side walls of the base connection layer in the region of the emitter window.
  • a second etching mask is then formed on the surface of the structured hard mask layer to expose the field effect transistor region, and the structured hard mask layer is patterned again using the second etching mask.
  • a second electrically conductive layer is then formed on the surface of the first electrically conductive layer and the structured hard mask layer, and a third etching mask is formed on the surface of the second electrically conductive layer.
  • the second electrically conductive layer is then used using the third etching mask to implement an emitter layer for the bipolar transistor in the region of the emitter window and a second split gate layer structured for a field effect transistor in the field effect transistor area.
  • Polycrystalline semiconductor materials and in particular polysilicon are preferably used for the first and second electrically conductive layers, as a result of which the control layer or the gate of the field effect transistor can be produced particularly easily.
  • a collector terminal 1 window in Bipolartran- ⁇ sistor region for a collector terminal, using the first etching mask are formed, thereby forming a collector connection resistance can be further reduced, and thereby further improving the electrical properties of the bipolar transistor.
  • Figure 2 is a partially enlarged sectional view of Figure IG.
  • Figure 3 is a partially enlarged sectional view of Figure 1H.
  • FIGS. 1A to 10 show simplified sectional views to illustrate essential method steps in the production of a BiCMOS circuit arrangement, with a high-performance bipolar transistor being able to be produced or integrated inexpensively with only three additional lithography levels compared to a conventional CMOS process.
  • a first electrically conductive layer 4 is then formed over the entire surface on the surface of the semiconductor substrate 1 or on the surface of the gate dielectric 3 and the trench insulation 2.
  • an initially undoped or lightly doped polycrystalline semiconductor layer and in particular polysilicon as the first electrically conductive layer 4 is preferably deposited over the entire surface, for example by means of a CVD process.
  • This first electrically conductive layer 4 is used in later method steps to implement a.
  • the division of the field effect transistor gate into two layers or two layers is an important step in the cost-effective integration of a high-performance Bipolar transistor in a CMOS process.
  • a first collector implantation is now carried out using this implantation mask 5 Ii for forming a collector connection region 6 in the semiconductor substrate 1. More specifically, for example, an n-high-energy implantation is carried out to implement a buried layer for the collector connection region, as a result of which an n + collector connection region is formed in the bipolar transistor region I below the trench insulation 2 ,
  • the shallow trench insulation 2 is designed, for example, in such a way that it defines an area for the later collector area and a contact area for connecting the collector connection area 6.
  • a base connection implantation I 2 for doping the polycrystalline semiconductor layer 4 can also be carried out as a low-resistance base connection layer 4A.
  • a p-low-energy implantation is preferably carried out in this case, as a result of which, for example, a heavily p + doped base connection layer 4A with the same mask is obtained.
  • Such a very low-resistance base connection layer 4A is extremely important for the electrical properties of the later bipolar transistor and can therefore be implemented inexpensively using the same implantation mask 5.
  • the first etching mask 9 is subsequently removed by, for example, a further lacquer strip and the structuring of the electrically conductive layer 4 and in particular its partial region of the base connection layer 4A using the structured hard mask layer or the nitride layer 8 and the oxide layer 7 further dry etching process for removing the polycrystalline base connection layer 4A in the emitter window area EF and alternatively also in the collector window area KF, not shown.
  • a second collector implantation I3 is carried out using the hard mask layer structured in this way and the base connection layer 4A, whereby a collector region 10 can be formed on the surface of the semiconductor substrate 1.
  • the collector region 10 preferably extends as far as the collector connection region 6 and has the same doping (for example n), but a lower dopant concentration is used to avoid a deterioration in performance in the bipolar transistor.
  • a strip of the gate oxide located on the surface, provided that this gate dielectric 3 has also been formed in this area and is still present. In principle, this gate dielectric can also be removed at an earlier point in time.
  • the area in the collector connection window KF up to the collector connection area 6 is also doped at this time to form a second collector connection area 10A (see FIG. 112), which results in lower connection resistances.
  • This base layer 11 should also have less doping than the base connection layer 4, for example to enable high current amplification factors in the bipolar transistor (customary doping for the base is 10E18 to
  • the present method enables a particularly high-quality bipolar transistor with regard to its noise behavior and its high-frequency performance.
  • an inner spacer 12S is formed on the inner side walls of the emitter window EF or the hard mask layer consisting of the layers 7 and 8 in a subsequent step.
  • Such internal spacers 12S restrict an actually effective or effective emitter window to a monocrystalline area, as a result of which, for example, an undefined lateral migration of dislocations from the polycrystalline regions of the active inner base can be reliably prevented.
  • These inner spacers 12S are preferred wise L-shaped, which is described below with reference to the partially enlarged sectional view of Figure 3 in detail.
  • FIG. 3 accordingly shows a partially enlarged sectional view of FIG. 1H, the same reference symbols denoting identical or corresponding elements or layers, which is why a repeated description is not given below.
  • L-shaped inner spacers 12S for example, a double deposition is carried out, wherein first an inner spacer layer 12 is deposited over the entire surface and conformally on the surface of the wafer or the hard mask layer and the base layer 11, and then a further auxiliary layer for realizing an auxiliary spacer HS is deposited and is regressed using a spacer method. Using this auxiliary spacer HS, the inner spacer layer 12 is subsequently etched back again using a spacer method until the inner spacers 12S finally result in an essentially L-shaped manner.
  • a second etching mask 13 is subsequently formed on the surface of the wafer or the structured hard mask layer 7 and 8 in order to expose the field effect transistor region II.
  • the second etching mask 13 can also be structured such that the collector connection window KF is also exposed in order to subsequently use the second etching mask 13 to structure the structured hard mask layer or the nitride layer 8 and the oxide layer 7 in order to expose the first electrical layer 4 in the field effect transistor region and the area of the collector connection window KF.
  • a dry etching process can be carried out to remove the hard mask layer, and a cheaper wet etching process can also be used due to the uncritical mask structure.
  • FIG. 112 again shows the alternative version, in which the second collector connection region 10A in the semi-conductor substrate 1 was formed in the collector connection window KF with a low resistance during the implantation according to FIG. 1F and also a sacrificial base layer ILA on the surface of this further collector connection region 10A and on the side face of the base - Closure region 4A or the non-implanted electrically conductive first layer 4B was grown.
  • a second electrically conductive layer 14 is formed over the entire surface of the wafer surface or on the surface of the first electrically conductive layer 4 and the structured hard mask layer 7 and 8.
  • Polycrystalline semiconductor material is in turn preferably deposited by means of a deposition method and in particular polysilicon as such a second electrically conductive layer 14.
  • This polysilicon serves in the bipolar transistor region as a later emitter layer or emitter poly 14A and in the field effect transistor region simultaneously as a later second gate polysilicon layer or second split gate layer 14B.
  • the second etching mask 13 is of course first removed or a photoresist strip is carried out and, optionally, an HF cleaning of the polycrystalline semiconductor surface of the second electrically conductive layer 14 is carried out.
  • a third etching mask 15 is formed on the surface of the wafer or on the surface of the second electrically conductive layer 14, in which case a photoresist or photoresist is applied or spun on and structured using photolithographic methods, i.e. exposed, developed and the exposed areas removed.
  • the second electrical layer 14 and the underlying first electrically conductive layer 4 are used to implement an emitter layer 14A in the region of the Structured emitter window EF and a second split gate layer 14B or a gate stack in the field effect transistor region.
  • dry etching RIE, reactive ion etch
  • the sacrificial base layer 110 or the SiGe epi layer is completely removed due to the lack of the first electrically conductive layer 4 and the gate dielectric 3 located underneath and acting as an etch stop, and also into the semiconductor substrate 1 etched into it, resulting in a depression which is delimited laterally, for example, by two isolation trenches 2.
  • Field effect transistor control layer or gates in two layers 4B and 14B In combination with, in particular, a selective SiGe epitaxy for forming the base layer 11, only three additional lithography masks or lithography levels are used to obtain a conventional one
  • CMOS process a BiCMOS circuit arrangement with high-performance bipolar transistor.
  • the emitter window geometry or the emitter layer 14E is almost planar in the present invention, an implanted emitter poly can be used. Because of the planar geometry, an emitter edge depletion in very deep emitter windows is reliably prevented even without the use of an expensive in-situ doped emitter polys.
  • the method is preferably combined with modern CMOS processes which implement gate lengths of less than 100 nanometers and thus dispense with post-oxide (gate reoxidation).
  • gate reoxidation post-oxide
  • so-called “lightly doped” LDD source / drain connection regions 16 are formed on the side walls of the gate stack or of the two layers 4B and 14B in the semiconductor substrate 1 in a conventional manner by means of a so-called connection implantation Such a doping takes place in the collector connection window KF typically uses these optional LDDs to achieve a less abrupt doping transition at the gate edge, resulting in lower leakage currents.
  • gate spacers 17S are then formed on the side walls of the gate stack, these gate spacers 17S also being formed automatically on the side walls of the emitter layer 14A and of the hard mask and the exposed base connection layer 4A.
  • a second implantation mask 18, which preferably represents a photoresist, is in turn produced by means of a photolithographic method and then a source / drain implantation I 4 for forming source / drain regions 19 to the side of the gate stack or the gate spacer 17S, but also in the region of the collector connection window KF, a surface region 14BA of the second split gate layer 14B of the gate stack and a surface region 14AA of the emitter region 14A.
  • the lower region 14AB of the emitter region 14A and the lower region 14BB of the second split gate layer 14B of the gate stack are not implanted here due to a preferably used low-energy implantation.
  • an expensive in situ-doped emitter poly deposition or in-situ doping deposition of the second electrically conductive layer 14 can be dispensed with, which further reduces the costs.
  • Drain implantation further increases the doping of the doping region 19, which results in extraordinarily good connection properties.
  • the invention has been described above using a silicon semiconductor circuit. However, it is not limited to this and also includes alternative semiconductor materials in the same way. In the same way, instead of the SiGe- Base layer an alternative semiconductor layer and in particular an alternative compound semiconductor can be used.

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung, wobei nach dem Ausbilden einer ersten elektrisch leitenden Schicht (4) an der Oberfläche eines Halbleitersubstrats (1) zur Realisierung einer Basisanschlussschicht (4A) und einer ersten Splitgateschicht (4B) eine Implantationsmaske (5) zum Durchführen einer ersten Kollektor-Implantation zum Ausbilden eines Kollektoranschlussgebiets (6) ausgebildet wird. Nach dem Ausbilden einer Hartmaskenschicht (7, 8) und einer ersten Ätzmaske wird die Hartmaskenschicht strukturiert und unter Verwendung der strukturierten Hartmaskenschicht ein Emitterfenster (EF) frei gelegt. Unter Verwendung der strukturierten Hartmaskenschicht (7, 8) erfolgt eine zweite Kollektor-Implantation (I3) zum Ausbilden eines Kollektorgebiets (10), wobei im Bereich des Emitterfensters eine Basisschicht (11) ausgebildet wird. Anschließend wird unter Verwendung einer zweiten Ätzmaske ein Feldeffekttransistor-Bereich freigelegt und die strukturierte Hartmaskenschicht in diesem Bereich entfernt, um abschließend eine zweite elektrischleitende Schicht ganzflächig zur Realisierung einer Emitterschicht (14A) und einer zweiten Splitgateschicht (14B) auszubilden. Anschließend erfolgt eine Fertigstellung sowohl des Bipolartransistors als auch des Feldeffekttransistors in üblicher Weise, wobei insbesondere eine Source/Drain-Implantation gleichzeitig für die Dotierung der Emitterschicht (14A) verwendet wird. Da das Gate in zwei Lagen abgeschieden wird, wobei die erste Lage gleichzeitig als Basisanschlussschicht und die zweite Lage gleichzeitig als Emitterschicht dient, können bis zu zwei Lithographieebenen und somit Kosten eingespart werden.

Description

Beschreibung
Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung und insbesondere auf ein Verfahren zur Herstellung einer BiCMOS-Schal- tungsanordnung mit einer verringerten Anzahl von Lithogra- phieebenen.
Integrierte HochfrequenzSchaltungen werden üblicherweise in sogenannten BiCMOS-Technologien realisiert- Dabei werden Bipolartransistoren in den Schaltungsteilen benötigt, die hohe Anforderungen an geringes Rauschen und Hochfrequenztauglichkeit stellen. Obwohl in modernen CMOS-Technologien die Feldeffekttransistoren bzw. deren Grenzfrequenzen beinahe ausreichend sind, um den Bipolartransistor zu ersetzen, ist insbesondere die Rauschperformance weiterhin unzureichend. Obwohl sich demzufolge reine C OS-Schaltungen gegenüber BiCMOS-
- Schaltungen insbesondere hinsichtlich ihrer- -Waferkosten immer mehr durchsetzen, können jedoch die Leistungsmerkmale bzw. die Performance von BiCMOS-Schaltungen noch nicht erreicht werden.
Herkömmliche BiCMOS-Technologien benötigen jedoch eine Vielzahl von Lithographieebenen und somit von sehr kostenintensiven Lithographiemasken sowie zusätzlichen Prozessschritten, um den Bipolartransistor in den CMOS-Prozess zu integrieren.
Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung einer BiCMOS-Schaltungsanordnung zu schaffen, welche eine verringerte Anzahl von Lithographieebenen auf— ■ weist und weiterhin hochperformante Schaltungen insbesondere hinsichtlich eines Hochfrequenz- und Rauschverhaltens ermöglicht. Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.
Nach dem Vorbereiten eines Halbleitersubstrats mit einem Bi- polartransistor-Bereich und einem Feldeffekttransistor- Bereich wird zunächst eine erste elektrisch leitende Schicht zur Realisierung einer Basisanschlussschicht im Bipolartransistor-Bereich und einer ersten Splitgateschicht im Feldeffekttransistor-Bereich ausgebildet. Anschließend wird eine Implantationsmaske ausgebildet und unter Verwendung dieser Maske eine erste Kollektor-Implantation zum Ausbilden eines Kollektoranschlussgebiets im Bipolartransistor-Bereich durchgeführt. Daraufhin wird eine Hartmaskenschicht und eine erste Ätzmaske zum Strukturieren der Hartmaskenschicht und zum Freilegen eines Emitterfensters im Bipolartransistor-Bereich ausgebildet, wobei nachfolgend unter Verwendung der strukturierten Hartmaskenschicht die Basisanschlussschicht strukturiert wird. Nachfolgend wird unter Verwendung der strukturierten Hartmaskenschicht und der Basisanschlussschicht eine zweite Kollektor-Implantation zum Ausbilden eines Kollektorgebiets durchgeführt und im Bereich des Emitterfensters an der Oberfläche des Kollektorgebiets und an den Seitenwänden der Basisanschlussschicht eine Basisschicht für den späteren Bipolartransistor ausgebildet. Anschließend wird eine zweite Ätzmaske an der Oberfläche der strukturierten Hartmaskenschicht zum Freilegen des Feldeffekttransistor-Bereichs ausgebildet und unter Verwendung der zweiten Ätzmaske die strukturierte Hartmaskenschicht erneut strukturiert . Daraufhin wird eine zweite elektrisch leitende Schicht an der Oberflä- ehe der ersten elektrisch leitenden Schicht und der strukturierten Hartmaskenschicht ausgebildet und eine dritte Ätzmaske an der Oberfläche der zweiten elektrisch leitenden Schicht ausgebildet. Daraufhin wird die zweite elektrisch leitende Schicht unter Verwendung der dritten Ätzmaske zur Realisie- rung einer Emitterschicht für den Bipolartransistor im Bereich des Emitterfensters und einer zweiten Splitgateschicht für einen Feldeffekttransistor im Feldeffekttransistor- Bereich strukturiert .
Abschließend erfolgt die Fertigstellung des Bipolartran- sistors und des Feldeffekttransistors gemäß herkömmlicher Verfahren. Insbesondere durch die Kombination eines Splitpo- lykonzepts für das Gate des Feldeffekttransistors mit einem seitlichen Anwachskonzept der Basisschicht für den Bipolartransistor können eine Vielzahl von Lithographieebenen einge- spart werden, weshalb mit nur drei zusätzlichen Lithographieebenen bzw. Masken zu einem herkömmlichen CMOS-Prozess ein hochperformanter Bipolartransistor kostengünstig integriert werden kann.
Vorzugsweise werden für die erste und zweite elektrisch leitende Schicht polykristalline Halbleitermaterialien und insbesondere Poly-Silizium verwendet, wodurch sich die Steuerschicht bzw. das Gate des Feldeffekttransistors besonders einfach herstellen lässt.
Ferner kann eine Basisanschluss-Implantation unter Verwendung der Implantationsmaske für die Kollektor-Implantation zum Dotieren der Basisanschlussschicht durchgeführt werden, wodurch man einen sehr niederohmigen Basisanschluss ohne zusätzliche Kosten erhält .
Insbesondere durch die Verwendung eines selektiven Epitaxieverfahrens zum seitlichen An- bzw. Aufwachsen einer Seiten- Basisschicht und zum horizontalen An- bzw. Aufwachsen einer Boden-Basisschicht kann ein Bipolartransistor mit hervorragenden elektrischen Eigenschaften sehr einfach und somit kostengünstig in einen CMOS-Prozess integriert werden.
Ferner kann ein1 Kollektoranschlussfenster im Bipolartran- ι sistor-Bereich für einen Kollektoranschluss unter Verwendung der ersten Ätzmaske ausgebildet werden, wodurch ein Kollektoranschlusswiderstand weiter verringert werden kann und sich dadurch die elektrischen Eigenschaften des Bipolartransistors weiter verbessern.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figuren 1A bis 10 vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung einer BiCMOS- Schaltungsanordnung;
Figur 2 eine teilvergrößerte Schnittansicht der Figur IG; und
Figur 3 eine teilvergrößerte Schnittansicht der Figur 1H.
Die Figuren 1A bis 10 zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer BiCMOS-Schaltungsanordnung, wobei mit nur drei zusätzlichen Lithographieebenen gegenüber einem herkömmlichen CMOS-Prozess ein hochperformanter Bipolartransistor kostengünstig hergestellt bzw. integriert werden kann.
Gemäß Figur 1A wird zunächst ein Halbleitersubstrat 1 mit einem Bipolartransistor-Bereich I, in dem ein späterer Bipolartransistor ausgebildet wird, und einem Feldeffekttransis- tor-Bereich II, in dem ein späterer Feldeffekttransistor bzw. eine CMOS-Schaltung ausgebildet wird, vorbereitet. Beispielsweise wird als Halbleitersubstrat 1 ein Silizium-Halbleitersubstrat bzw. ein Silizium-Halbleiterwafer verwendet, wobei zur Realisierung von aktiven Gebieten an der Oberfläche des Halbleitersubstrats 1 Isolationsgräben 2 wie beispielsweise eine flache Grabenisolierung (STI, Shallow Trench Isolation) ausgebildet wird. Gemäß Figur 1B wird in einem nachfolgenden Schritt eine dielektrische Schicht an der Oberfläche des Halbleitersubstrats 1 ausgebildet, die insbesondere im Feldeffekttransistor- Bereich II ein sogenanntes Gatedielektrikum 3 für einen späteren Feldeffekttransistor darstellt. Beispielsweise wird durch thermische Oxidation eine Si02-Schicht an den freiliegenden Halbleiterbereichen des Halbleitersubstrats 1 ausgebildet, wodurch man ein Gateoxid als Gatedielektrikum 3 er- hält.
Anschließend wird gemäß Figur 1B eine erste elektrisch leitenden Schicht 4 an der Oberfläche des Halbleitersubstrats 1 bzw. an der Oberfläche des Gatedielektrikums 3 und der Gra- benisolierung 2 ganzflächig ausgebildet. Vorzugsweise wird hierbei eine zunächst undotierte oder schwach dotierte polykristalline Halbleiterschicht und insbesondere Poly-Silizium als erste elektrisch leitende Schicht 4 beispielsweise mittels eines CVD-Prozesses ganzflächig abgeschieden. Diese ers- te elektrisch leitende Schicht 4 dient in späteren Verfahrensschritten zur Realisierung einer-. Basisanschlussschicht 4A für den Bipolartransistor im Bipolartransistor-Bereich I und zur Realisierung einer ersten Splitgateschicht 4B für den Feldeffekttransistor im Feldeffekttransistor-Bereich II. Die Aufteilung des Feldeffekttransistor-Gates in zwei Lagen bzw. zwei Schichten ist hierbei ein wichtiger Schritt zur kostengünstigen Integration eines hochper ormanten Bipolartransistors in einem CMOS-Prozess.
Gemäß Figur IC wird nachfolgend eine Implantationsmaske 5 an der Oberfläche des Halbleiterwafers bzw. der ersten elektrisch leitenden Schicht 4 ausgebildet, wobei beispielsweise ein Fotoresist bzw. Fotolack ganzflächig aufgeschleudert und anschließend mittels fotolithographischer Verfahren struktu- riert wird, d.h. belichtet, entwickelt und die belichteten
Bereiche entfernt werden. Unter Verwendung dieser Implantationsmaske 5 erfolgt nunmehr eine erste Kollektor-Implantation Ii zum Ausbilden eines Kollektoranschlussgebiets 6 im Halbleitersubstrat 1. Genauer gesagt wird beispielsweise eine n- Hochenergie-Implantation zur Realisierung einer vergrabenen Schicht (buried layer) für das Kollektoranschlussgebiet durchgeführt, wodurch unterhalb der Grabenisolierung 2 ein n+-Kollektoranschlussgebiet im Bipolartransistor-Bereich I entsteht. Zur definierten Festlegung eines aktiven Gebiets für einen Bipolartransistor ist die flache Grabenisolierung 2 beispielsweise derart ausgebildet, dass sie einen Bereich für das spätere Kollektorgebiet und einen Kontaktbereich zum Anschließen des Kollektoranschlussgebiets 6 festlegt.
Optional kann unter Verwendung der gleichen Implantationsmaske 5 ferner eine Basisanschluss-Implantation I2 zum Dotieren der polykristallinen Halbleiterschicht 4 als niederohmige Basisanschlussschicht 4A durchgeführt werden. Vorzugsweise wird hierbei eine p-Niedrigenergie-Implantation durchgeführt, wodurch man beispielsweise eine stark p+ dotierte Basisanschlussschicht 4A mit der gleichen Maske erhält. Eine derar- tige sehr niederohmige Basisanschlussschicht 4A ist außerordentlich wichtig für die elektrischen Eigenschaften des späteren Bipolartransistors und kann demzufolge unter Verwendung der gleichen Implantationsmaske 5 kostengünstig realisiert werden.
Gemäß Figur 1D wird nach dem Entfernen der Implantationsmaske 5, d.h. nach einem Resiststrip, eine Hartmaskenschicht bzw. Isolationsschicht (zur Realisierung einer Isolation zwischen einer späteren Emitterschicht und einer späteren Basisan- schlussschicht) ganzflächig an der Waferoberfläche bzw. der Oberfläche der ersten elektrisch leitenden Schicht 4, die in die Basisanschlussschicht 4A und den nicht implantierten Schichtbereich bzw. die erste Splitgateschicht 4B aufgeteilt ist, ausgebildet. Genauer gesagt kann eine Doppelschicht be- stehend aus einem Oxid 7 und einem Nitrid 8 an der Oberfläche der ersten elektrisch leitenden Schicht 4 ausgebildet werden, wobei die Schichtreihenfolge vorzugsweise invertiert, d.h. unten Nitrid, oben Oxid, sein kann. Grundsätzlich kann auch nur eine einzige Isolationsschicht, bspw. Oxid verwenden als eine derartige Hartmaskenschicht verwendet werden. Eine Si02- Schicht 7 wird beispielsweise unmittelbar an der Oberfläche der polykristallinen Halbleiterschicht 4 abgeschieden und darauf eine SisNή-Schicht 8 abgeschieden. Die Oxidschicht 7 der Hartmaskenschicht dient hierbei ferner als Ätzstoppschicht für einen späteren Verfahrensschritt.
Gemäß Figur 1E1 wird nachfolgend eine erste Ätzmaske 9 wiederum an der Oberfläche des Halbleiterwafers bzw. der Hartmasken-Doppelschicht 7 und 8 ausgebildet, wobei wiederum beispielsweise ein Fotolack bzw. Fotoresist ganzflächig aufgeschleudert und mittels fotolithographischer Verfahren zur Re- alisierung bzw. zum Freilegen eines Emitterfensters EF strukturiert wird. Unter Verwendung dieser Fotomaske 9 wird anschließend die Hartmaskenschicht 7 und 8 strukturiert, wobei vorzugsweise ein Trockenätzverfahren zum Ätzen der Nitridschicht 8 sowie der Oxidschicht 7 und zum Freilegen der elek- trisch leitenden ersten Schicht 4 bzw. der Basisanschlussschicht 4A durchgeführt wird.
Alternativ bzw. optional kann gemäß Figur 1E2 auch ein Kollektoranschlussfenster KF im Bipolartransistor-Bereich ausge- bildet und in die Hartmaskenschicht 7 und 8 übertragen werden.
Gemäß Figur 1F erfolgt nachfolgend ein Entfernen der ersten Ätzmaske 9 durch beispielsweise einen weiteren Lackstrip und die Strukturierung der elektrisch leitenden Schicht 4 und insbesondere dessen Teilbereichs der Basisanschlussschicht 4A unter Verwendung der strukturierten Hartmaskenschicht bzw. der Nitridschicht 8 und der Oxidschicht 7. Vorzugsweise wird hierbei ein weiteres Trockenätzverfahren zum Entfernen der polykristallinen Basisanschlussschicht 4A im Emitterfensterbereich EF und alternativ auch im nicht dargestellten Kollektorfenster-Bereich KF durchgeführt . Ferner wird gemäß Figur 1F eine zweite Kollektor-Implantation I3 unter Verwendung der derart strukturierten Hartmaskenschicht sowie der Basisanschlussschicht 4A durchgeführt, wo- durch ein Kollektorgebiet 10 an der Oberfläche des Halbleitersubstrats 1 ausgebildet werden kann. Das Kollektorgebiet 10 reicht hierbei vorzugsweise bis zum Kollektoranschlussgebiet 6 und besitzt eine gleiche Dotierung (z.B. n) , wobei jedoch zur Vermeidung einer Performanceverschlechterung im Bi- polartransistor eine geringere Dotierstoffkonzentration verwendet wird. Abschließend erfolgt ein Strip des an der Oberfläche befindlichen Gateoxids, sofern dieses Gatedielektrikum 3 auch in diesem Bereich ausgebildet wurde und noch vorhanden ist. Grundsätzlich kann das Entfernen dieses Gatedielektri- kums auch bereits zu einem früheren Zeitpunkt durchgeführt werden.
Bei Realisierung der Alternative gemäß Figur 1E2 wird zu diesem Zeitpunkt ebenfalls der Bereich im Kollektoranschluss- fenster KF bis zum Kollektoranschlussgebiet 6 zum Ausbilden eines zweiten Kollektoranschlussgebiets 10A dotiert (siehe Figur 112) , wodurch sich geringere Anschlusswiderstände ergeben.
Gemäß Figur IG erfolgt nunmehr das Ausbilden einer Basisschicht 11 für den späteren Bipolartransistor im Bereich des Emitterfensters EF sowohl an der Oberfläche des Halbleitersubstrats 1 bzw. des Kollektorgebiets 10 als auch an den Seitenwänden der hochdotierten polykristallinen Basisanschluss- Schicht 4A.
Zur Verdeutlichung dieses Verfahrensschritts wird ferner auf die teilvergrößerte Schnittansicht gemäß Figur 2 hingewiesen, wobei gleiche Bezugszeichen gleiche- oder entsprechende Schichten bezeichnen wie in Figur IG, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird. Gemäß Figur 2 wird beispielsweise mittels eines selektiven Epitaxieverfahrens eine Seiten-Basisschicht 11B an den Seitenwänden der polykristallinen Basisanschlussschicht 4A und zum horizontalen Aufwachsen einer Boden-Basisschicht 11A an der Oberfläche des monokristallinen Halbleitersubstrats bzw. des Kollektorgebiets 10 durchgeführt. Da die Basisanschlussschicht 4A ein polykristallines Halbleitermaterial aufweist, während das Kollektorgebiet 10 monokristallines Halbleitermaterial besitzt, besitzen die Seiten-Basisschichten 11B im We- sentlichen polykristallines Halbleitermaterial, während die Boden-Basisschicht ILA eine monokristalline Halbleiterstruk— tur aufweist. Vorzugsweise wird bei dieser selektiven Epitaxie SiGe oder SiGe:C als Verbund-Halbleiter aufgewachsen, wodurch man besonders hochperformante Bipolartransistoren aus- bilden kann.
Diese Basisschicht 11 sollte ferner eine geringere Dotierung als die Basisanschlusschicht 4 aufweisen, um beispielsweise hohe Stromverstärkungsfaktoren im Bipolartransistor zu ermög- liehen (übliche Dotierungen für die Basis sind 10E18 bis
10El9cm-3 und für den Basisanschluss etwa 10E20cm-3).. Da andererseits die sehr hoch dotierte Basisanschlussschicht 4A selbstjustiert bis an die Basisschicht 11 heranreicht, wird gemäß dem vorliegenden Verfahren ein insbesondere hinsieht- lieh seines Rauschverhaltens und seiner Hochfrequenzperformance außerordentlich hochwertiger Bipolartransistor ermöglicht.
Gemäß Figur 1H wird in einem nachfolgenden Schritt ein In- nenspacer 12S an den inneren Seitenwänden des Emitterfensters EF bzw. der aus den Schichten 7 und 8 bestehenden Hartmaskenschicht ausgebildet. Derartige Innenspacer 12S beschränken ein tatsächlich wirkendes bzw. effektives Emitterfenster auf monokristallines Gebiet, wodurch beispielsweise ein undefi- niertes laterales Wandern von Versetzungen aus den polykristallinen Bereichen der aktiven inneren Basis zuverlässig verhindert werden kann. Diese Innenspacer 12S werden Vorzugs- weise L-förmig ausgebildet, was nachfolgend anhand der teilvergrößerten Schnittansicht gemäß Figur 3 im Einzelnen beschrieben wird. Figur 3 zeigt demzufolge eine teilvergrößerte Schnittansicht der Figur 1H, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente oder Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird. Zur Realisierung von L-förmigen Innenspacern 12S wird beispielsweise eine Doppel-Abscheidung durchgeführt, wobei zunächst eine Innenspacerschicht 12 ganzflächig und konformal an der Oberfläche des Wafers bzw. der Hartmaskenschicht sowie der Basisschicht 11 abgeschieden wird und anschließend eine weitere Hilfsschicht zur Realisierung eines Hilfsspacers HS abgeschieden und mittels eines Spacerverfahrens zurückgebildet wird. Unter Verwendung dieser Hilfsspacer HS wird nachfolgend die Innenspacerschicht 12 wiederum mittels eines Spacerverfahrens zurückgeätzt, bis sich schließlich die In- nenspacer 12S im Wesentlichen L-förmig ergeben. Nach dem Ent— >.fernen der Hilfsspacer HS verbleiben demzufolge an den Seitenwänden der Hartmaskenschicht sowie an den abfallenden Flanken der Seiten-Basisschicht 11B die Innenspacer 12S bestehen, wodurch ein effektives Emitterfenster ausschließlich über dem monokristallinen Bereich der Boden-Basisschicht ILA ausgebildet wird. Bei einer derartigen Struktur erhält man Bipolartransistoren mit außerordentlich günstigem Hochfrequenzverhalten und optimalen Rauscheigenschaften. Gemäß Figur 111 wird nachfolgend eine zweite Ätzmaske 13 an der Oberfläche des Wafers bzw. der strukturierten Hartmaskenschicht 7 und 8 zum Freilegen des Feldeffekttransistor- Bereichs II ausgebildet. Wiederum wird ein Fotoresist ganzflächig aufgebracht und beispielsweise mittels fotolithogra- phischer Verfahren belichtet, entwickelt und die belichteten Bereiche entfernt, wodurch zumindest der Feldeffekttransistor- bzw. CMOS-Bereich II freigelegt wird. Gemäß Figur 111 kann die zweite Ätzmaske 13 auch derart strukturiert sein, dass auch das Kollektoranschlussfenster KF freigelegt wird, um anschließend unter Verwendung dieser zweiten Ätzmaske 13 die strukturierte Hartmaskenschicht bzw. die Nitridschicht 8 und die Oxidschicht 7 zum Freilegen der ersten elektrischen Schicht 4 im Feldeffekttransistor-Bereich und des Bereichs des Kollektoranschlussfensters KF zu entfernen.
Wiederum kann hierbei ein Trockenätzverfahren zum Entfernen der Hartmaskenschicht durchgeführt werden, wobei auf Grund der unkritischen Maskenstruktur auch ein kostengünstigeres Nassätzverfahren angewendet werden kann.
Figur 112 zeigt wiederum die Alternativversion, wobei im Kol— lektoranschlussfenster KF das zweite Kollektoranschlussgebiet 10A im Halbleite Substrat 1 niederohmig während der Implantation gemäß Figur 1F ausgebildet wurde und ferner eine Opfer- Basisschicht ILA an der Oberfläche dieses weiteren Kollektoranschlussgebiets 10A und an der Seitenfläche des Basisan- Schlussgebiets 4A bzw. der nicht implantierten elektrisch leitenden ersten Schicht 4B aufgewachsen wurde .
Wieder zurückkehrend zum Basisverf hren wird in einem nachfolgenden Schritt gemäß Figur 1J eine zweite elektrisch lei- tende Schicht 14 an der Waferoberflache bzw. an der Oberfläche der ersten elektrisch leitenden Schicht 4 und der strukturierten Hartmaskenschicht 7 und 8 ganzflächig ausgebildet. Vorzugsweise wird wiederum polykristallines Halbleitermaterial mittels eines Abscheideverfahrens und insbesondere Polysi- lizium als derartige zweite elektrisch leitende Schicht 14 abgeschieden. Dieses Polysilizium dient im Bipolartransistor- Bereich als spätere Emitterschicht bzw. Emitterpoly 14A und im Feldeffekttransistor-Bereich gleichzeitig als spätere zweite Gate-Polysiliziumlage bzw. zweite Splitgateschicht 14B. Vor dieser Abscheidung wird selbstverständlich zunächst die zweite Ätzmaske 13 entfernt bzw. ein Fotolackstrip durchgeführt und optional eine HF-Reinigung der polykristallinen Halbleiteroberfläche der zweiten elektrisch leitenden Schicht 14 durchgeführt.
Gemäß Figur 1K1 wird im bevorzugten Ausführungsbeispiel eine dritte Ätzmaske 15 an der Waferober lache bzw. der Oberfläche der zweiten elektrisch leitenden Schicht 14 ausgebildet, wo- bei wiederum ein Fotoresist bzw. Fotolack aufgebracht bzw. aufgeschleudert wird und mittels fotolithographischer Verfahren strukturiert wird, d.h. belichtet, entwickelt und die belichteten Bereiche entfernt werden. Unter Verwendung dieser dritten Ätzmaske 15, welche nunmehr bereits einer herkömmli- chen Gatelithographie bzw. Gate-Ätzmaske eines herkömmlichen CMOS-Prozesses entspricht, wird die zweite elektrische Schicht 14 sowie die darunter liegende erste elektrisch leitende Schicht 4 zur Realisierung einer EmitterSchicht 14A im Bereich des Emitterfensters EF und einer zweiten Splitgate- schicht 14B bzw. eines Gatestapels im Feldeffekttransistor- Bereich strukturiert. Beispielsweise wird hierbei ein Tro— ckenätz erfahren (RIE, Reactive Ion Etch) durchgeführt, da es sich hierbei um eine kritische Maske und somit sehr feine Strukturen handelt.
In der Alternatiwersion gemäß Figur 1K2 wird auf Grund der fehlenden ersten elektrisch leitenden Schicht 4 und dem darunter liegenden und als Ätzstop wirkenden Gatedielektrikum 3 im Bereich des Kollektoranschlussfenster KF die Opfer- Basisschicht 110 bzw. die SiGe-Epischicht vollständig entfernt und darüber hinaus in das Halbleitersubstrat 1 hineingeätzt, wodurch sich eine Vertiefung ergibt, die beispielsweise durch zwei Isolationsgräben 2 seitlich begrenzt ist .
In den weiteren Schritten gemäß Figur IL bis 10 wird die Fertigstellung eines Bipolartransistors im Bipolartransistor- Bereich I und eines Feldeffekttransistors im Feldeffekttran- sistor-Bereich II mit im Wesentlichen bekannten Herstellungsschritten beschrieben. Der entscheidende Schritt zur Realisierung einer kostengünstigen Integration eines Bipolartransistors in einer Schaltung mit Feldeffekttransistoren bzw. CMOS-Schaltung besteht insbesondere in der Aufteilung des
Feldeffekttransistors-Steuerschicht bzw. Gates in zwei Lagen 4B und 14B. In Kombination mit insbesondere einer selektiven SiGe-Epitaxie zum Ausbilden der Basisschicht 11 erhält man unter Verwendung von lediglich drei zusätzlichen Lithogra- phiemasken bzw. Lithographieebenen zu einem herkömmlichen
CMOS-Prozess eine BiCMOS-Schaltungsanordnung mit hochperfor- antem Bipolartransistor.
Da in der vorliegenden Erfindung die Emitterfenstergeometrie bzw. die EmitterSchicht 14E nahezu planar ist, kann darüber hinaus ein implantiertes Emitterpoly verwendet werden. Wegen der planaren Geometrie wird dadurch auch ohne die Verwendung eines teuren Insitu-dotierten Emitterpolys eine Emitterrandverarmung bei sehr tiefen Emitterfenstern zuverlässig verhin- dert wird.
Vorzugsweise wird das Verfahren mit modernen CMOS-Prozessen kombiniert, welche Gatelängen kleiner 100 Nanometer realisieren und somit auf ein Postoxid (Gatereoxidation) verzichten. Eine kostengünstige Realisierung ist in diesem Fall besonders einfach möglich.
Nachfolgend werden die zur Fertigstellung des Bipolartransistors und des Feldeffekttransistors notwendigen Schritte im Einzelnen beschrieben.
Gemäß Figur IL werden in üblicher Weise mittels einer sogenannten Anschluss-Implantation sogenannte „Lightly Doped" LDD-Source-/Drain-Anschlussgebiete 16 an den Seitenwänden des Gatestapels bzw. der zwei Lagen 4B und 14B im Halbleitersubstrat 1 ausgebildet, wobei auch im Bereich des Kollektoranschlussfensters KF eine derartige Dotierung stattfindet. Man verwendet diese optionalen LDDs üblicherweise um einen weniger abrupten Dotierungsübergang an der Gatekante zu erreichen, wodurch man geringere Leckströme erhält. Ferner werden anschließend Gatespacer 17S an den Seitenwänden des Gatesta- pels ausgebildet, wobei sich diese Gatespacer 17S auch an den Seitenwänden der Emitterschicht 14A sowie der Hartmaske und der freiliegenden Basisanschlussschicht 4A automatisch ausbilden.
Gemäß Figur IM wird wiederum entsprechend eines Standard- CMOS-Prozesses zunächst eine zweite Implantationsmaske 18, welche vorzugsweise einen Fotoresist darstellt, mittels fotolithographischer Verfahren hergestellt und anschließend eine Source-/Drain-Implantation I4 zum Ausbilden von Source- /Draingebieten 19 seitlich des Gatestapels bzw. der Gatespacer 17S, aber auch im Bereich des Kollektoranschlussfensters KF, einem Oberflächenbereich 14BA der zweiten Splitgateschicht 14B des Gatestapels sowie einem Oberflächenbereich 14AA des Emitterbereichs 14A durchgeführt. Der untere Bereich 14AB des Emitterbereichs 14A sowie der untere Bereich 14BB der zweiten Splitgateschicht 14B des Gatestapels werden hierbei auf Grund einer vorzugsweise verwendeten Niedrigenergie- Implantation nicht implantiert . Aus diesem Grund kann insbesondere für die Emitterschicht 14A und deren planare Emitter- geometrie auf eine teure insitu-dotierte Emitterpolyabschei- dung bzw. insitu-dotierte Abscheidung der zweiten elektrisch leitenden Schicht 14 verzichtet werden, wodurch sich die Kosten weiter verringern.
Gemäß Figur IN werden in einem sogenannten Source-/Drain-
Ausheilschritt bzw. -anneal die implantierten Verunreinigun- . gen in das Halbleitersubstrat 1 hineingetrieben, wodurch sich vertiefte Source-/Draingebiete 19 sowie ein entsprechendes Dotiergebiet im Kollektoranschlussfenster im Halbleitersub- strat 1 ergeben. Gleichzeitig wird dadurch jedoch auch ein Eintreiben der Verunreinigungen in der zweiten und eventuell auch ersten Splitgateschicht 14B des Gatestapels sowie der Emitterschicht 14A durchgeführt, wodurch sich verringerte Anschlusswiderstände ergeben (emitter-drive-in) . Im Bereich des Emitters wird zudem Dotierstoff flach in die darunter liegende Basisepitaxie eingetrieben und bildet dort einen kristal- linen Emitterbereich.
Abschließend wird gemäß Figur 101 in der Basisversion eine Passivierungsschicht 20, die beispielsweise BPSG (Borphosphorsilikatglas) oder BSG (Borsilikatglas) aufweist, ganzflä- chig an der Waferobertlache ausgebildet und darin Kontakte K für eine Basis B, einen Emitter E und einen Kollektor C des Bipolartransistors sowie für eine Source S, ein Gate G und ein Drain D des Feldeffekttransistors in üblicher Weise erzeugt .
In der Alternativversion gemäß Figur 102 geschieht dieses in gleicher Weise, wobei jedoch im Kollektoranschlussfenster KF auf Grund der Vertiefung im vorhergehenden Verfahrensschritt gemäß Figur 1K2 ein verringerter Anschlusswiderstand zum Kol- lektoranschlussgebiet 6 realisiert werden kann. Die Source-
/Drainimplantation erhöht hierbei weiterhin die Dotierung des Dotiergebietes 19, wodurch sich außerordentlich gute Anschlusseigenschaften ergeben.
Auf diese Weise erhält man mit nur drei zusätzlichen Lithographiemasken und somit mit minimalen Kosten eine BiCMOS- Schaltungsanordnung, die mit herkömmlichen CMOS-Schaltungen konkurrenzfähig ist und hinsichtlich seines Rauschverhaltens und seiner Hochfrequenzeigenschaften hervorragende Eigen- schatten aufweist. Insbesondere für sogenannte Wireless-
Anwendungen können somit kostengünstige und hochperformante BiCMOS-Schaltungen realisiert werden.
Die Erfindung wurde vorstehend anhand einer Silizium-Halb- leiterschaltung beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Halbleitermaterialien. In gleicher Weise kann an Stelle der SiGe- Basisschicht auch eine alternative Halbleiterschicht und insbesondere ein alternativer Verbundhalbleiter verwendet werden.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung mit den Schritten: a) Vorbereiten eines Halbleitersubstrats (1) mit einem Bipolartransistor-Bereich (I) und einem Feldeffekttransistor- Bereich (II) ; b) Ausbilden einer ersten elektrisch leitenden Schicht (4) an der Oberfläche des Halbleitersubstrats (1) zur Realisie- rung einer Basisanschlussschicht (4A) im Bipolartransistor- Bereich (I) und einer ersten Splitgateschicht (4B) im Feldeffekttransistor-Bereich (II) ; c) Ausbilden einer Implantationsmaske (5) an der Oberfläche der ersten elektrisch leitenden Schicht (4); d) Durchführen einer ersten Kollektor-Implantation (Ii) zum Ausbilden eines Kollektoranschlussgebiets (6) im Bipolartransistor-Bereich (I) des Halbleitersubstrats; e) Ausbilden einer Hartmaskenschicht (7, 8) an der Oberfläche der ersten elektrisch leitenden Schicht (4); f) Ausbilden einer ersten Ätzmaske (9) an der Oberfläche der Hartmaskenschicht (7, 8). zum Strukturieren der Hartmaskenschicht und zum Freilegen von zumindest einem Emitterfenster (EF) im Bipolartransistor-Bereich (I) ; g) Strukturieren der Basisanschlussschicht (4A) unter Ver- wendung der strukturierten Hartmaskenschicht (7, 8) ; h) Durchführen einer zweiten Kollektor-Implantation (I3) unter Verwendung der strukturierten Hartmaskenschicht und der Basisanschlussschicht (4A) zum Ausbilden eines Kollektorgebiets (10) in der Oberfläche des Halbleitersubstrats (1) ; i) Ausbilden einer Basisschicht (11) im Bereich des Emitterfensters (EF) an der Oberfläche des Kollektorgebiets (10) und an den Seitenwänden der Basisanschlussschicht (4A) ; j) Ausbilden einer zweiten Ätzmaske (13) an der Oberfläche der strukturierten Hartmaskenschicht (7, 8) zum Freilegen des Feldeffekttransistor-Bereichs (II) ; k) Erneutes Strukturieren der strukturierten Hartmaskenschicht (7, 8) unter Verwendung der zweiten Ätzmaske (13) zum Freilegen der ersten elektrisch leitenden Schicht (4) im Feldeffekttransistor-Bereich (II) ;
1) Ausbilden einer zweiten elektrisch leitenden Schicht (14) an der Oberfläche der freigelegten ersten elektrisch leitenden Schicht (4) und der strukturierten Hartmaskenschicht (7, 8) sowie der Basisschicht (11) ; m) Ausbilden einer dritten Ätzmaske (15) an der Oberfläche der zweiten elektrisch leitenden Schicht (14) ; n) Strukturieren der zweiten elektrisch leitenden Schicht (14) unter Verwendung der dritten Ätzmaske (15) zur Realisierung einer Emitterschicht (14A) im Bereich des Emitterfensters (EF) und einer zweiten Splitgateschicht (14B) im Feldeffekttransistor-Bereich (II) ; und o) Fertigstellen eines Bipolartransistors im Bipolartran- sistor-Bereich (I) und eines Feldeffekttransistors im Feldeffekttransistor-Bereich (II) .
2. Verfahren nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die erste und zweite elektrisch leitende Schicht (4, 14) eine polykristalline Halbleiterschicht, insbesondere Poly-Si-Schicht, aufweist .
3. Verfahren nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) ferner eine Basisanschluss-Implantation (I2) zum Dotieren der Basisanschlussschicht (4A) unter Verwendung der Implantationsmaske (5) durchgeführt wird.
4. Verfahren nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass die Kollektor-Implantation (lι) eine Hochenergie-Implantation und die Basisanschluss-Implantation (I2) eine Niedrigenergie- Implantation darstellt .
5. Verfahren nach einem der Patentansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) als Hartmaskenschicht eine Doppelschicht mit einer Ätzstoppschicht (7) , insbesondere Si3N-Schicht, und einer Emit- ter-/Basisanschluss-Isolationsschicht (8), insbesondere Si02- Schicht, ausgebildet wird.
6. Verfahren nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt f) ferner ein Kollektoranschlussfenster (KF) im Bipolartran- sistor-Bereich (I) freigelegt wird.
7. Verfahren nach einem der Patentansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt f) und g) ein Trockenätzverfahren zum Strukturieren der Hart- maskenschicht und der Basisanschlussschicht (4A) verwendet wird.
8. Verfahren nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt i) ein selektives Epitaxieverfahren zum seitlichen Aufwachsen einer Seiten-Basisschicht (11B) und zum horizontalen Aufwachsen einer Boden-Basisschicht (11A) durchgeführt wird.
9. Verfahren nach einem der Patentansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt i) als Basisschicht (11) ein Verbund-Halbleiter, insbesondere SiGe, ausgebildet wird.
10. Verfahren nach einem der Patentansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt i) ein Innenspacer (12S) zumindest an den Seitenwänden der strukturierten Hartmaske (7, 8) im Bereich es Emitterfensters (EF) ausgebildet wird.
11. Verfahren nach einem der Patentansprüche 6 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt j) ferner ein Bereich des Kollektoranschlussfensters (KF) freigelegt wird.
12. Verfahren nach einem der Patentansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass als Implantationsmaske (5) sowie als erste, zweite und dritte Ätzmaske (9, 13, 15) eine Fotolackmaske verwendet wird.
13. Verfahren nach einem der Patentansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass bei einer Dotierung der Source/Draingebiete (19) des Feldeffekttransistors gleichzeitig die Emitterschicht (14A) des Bipolartransistors, vorzugsweise mittels Ionenimplantation, dotiert wird.
14. Verfahren nach einem der Patentansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t, dass das Gate des Feldeffekttransistors die erste und zweite Splitgate- schicht (4A, 14B) aufweist, wobei die erste Splitgateschicht (4A) gleichzeitig'. mit der Basisanschlussschicht (4B) und die zweite Splitgateschicht (14B) gleichzeitig mit der Emitterschicht (14A) für den Bipolartransistor ausgebildet wird.
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AL Designated countries for regional patents

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121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase