DE10317096B4 - Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen - Google Patents

Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen Download PDF

Info

Publication number
DE10317096B4
DE10317096B4 DE10317096A DE10317096A DE10317096B4 DE 10317096 B4 DE10317096 B4 DE 10317096B4 DE 10317096 A DE10317096 A DE 10317096A DE 10317096 A DE10317096 A DE 10317096A DE 10317096 B4 DE10317096 B4 DE 10317096B4
Authority
DE
Germany
Prior art keywords
layer
sige
crystalline
germanium
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10317096A
Other languages
English (en)
Other versions
DE10317096A1 (de
Inventor
Badih El-Kareh
Scott Balster
Philipp Richardson Steinmann
Thomas Scharnagel
Manfred Schiekofer
Carl Willis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Deutschland GmbH
Original Assignee
Texas Instruments Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Deutschland GmbH filed Critical Texas Instruments Deutschland GmbH
Priority to DE10317096A priority Critical patent/DE10317096B4/de
Priority to US10/822,078 priority patent/US7144789B2/en
Publication of DE10317096A1 publication Critical patent/DE10317096A1/de
Application granted granted Critical
Publication of DE10317096B4 publication Critical patent/DE10317096B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen, bei dem
– auf einem Wafer (10) ein erster Kollektorbereich (20) und ein zweiter Kollektorbereich (14) nebeneinander aus je einer epitaktischen Siliziumschicht gebildet werden;
– über den ersten und zweiten Kollektorbereich (20, 14) eine durchgehende Siliziumdioxidschicht (28) und über der Siliziumdioxidschicht (28) eine polykristalline Siliziumschicht (30) aufgebracht wird und danach über dem ersten Kollektorbereich (20) die polykristalline Siliziumschicht (30) und die Siliziumdioxidschicht (28) entfernt werden;
– in einem ersten SiGe-Schritt eine mit Germanium versetzte Siliziumschicht kristallin abgeschieden wird, so daß über dem ersten Kollektorbereich (20) eine erste kristalline SiGe-Schicht (32a) mit einem ersten Germanium-Profil entsteht;
• wobei der erste SiGe-Schritt des kristallinen Abscheidens der mit Germanium versetzten Siliziumschicht so ausgeführt wird, daß eine durchgehende Siliziumschicht kristallin abgeschieden wird, die mit Germanium versetzt wird, so daß über der epitaktischen Siliziumschicht im ersten Kollektorbereich (20) die erste kristalline SiGe-Schicht...

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen in einem SiGe-BiCMOS-Prozeß, sowie ein Verfahren zur Herstellung eines integrierten, analogen Schaltkreises mit komplementären, bipolaren Transistoren.
  • Moderne Halbleiterprozesse erlauben aufgrund der kleinen erreichbaren Strukturauflösung eine hohe Integrationsdichte. Die hohe Strukturauflösung mittels moderner Lithographieverfahren ermöglicht insbesondere die Herstellung sehr kleiner CMOS-Transistoren. Die erreichbare Bandbreite und die zur Verfügung stehende Treiberfähigkeit ist jedoch bei CMOS-Prozessen beschränkt. Insbesondere müssen für analoge Schaltkreise, die eine hohe Grenzfrequenz erfordern, vorzugsweise bipolare Transistoren eingesetzt werden, die beispielsweise aus Gallium-Arsenid hergestellt werden. Gallium-Arsenid-Transistoren lassen sich jedoch nicht in konventionelle CMOS-Prozesse integrieren. In neuerer Zeit wurden deshalb Prozeßtechnologien entwickelt, die schnelle bipolare Transistoren aufweisen und zusammen mit modernen CMOS-Technologien kombinierbar sind. Eine dieser Technologien ist die SiGe-BiCMOS-Technologie, bei der die Basisanschlüsse der bipolaren Transistoren durch eine Silizium-Germanium-Schicht (SiGe) gebildet werden. Durch die Zugabe von Germaniumatomen in den Basisschichten der SiGe-Transistoren verringert sich die Bandabstandsenergie, so daß diese Transistoren wesentlich höhere Grenzfrequenzen aufweisen als Transistoren, die in einem konventionellen bipolaren Verfahren oder einem BiCMOS-Verfahren hergestellt wurden.
  • Das Einbringen der Germaniumatome in die Basisschichten von bipolaren Transistoren stellt den Schlüssel zur besseren Leistungsfähigkeit der Transistoren dar. Die Silizium-Germanium-Basisschicht wird üblicherweise in einem Epitaxieverfahren aufgebracht.
  • US 6,346,453 B1 offenbart ein Verfahren zur Herstellung eines bipolaren Transistors, dessen Silizium-Germanium-Basisschicht durch ein Epitaxieverfahren aufgebracht wird. Zur Verringerung des Basiswiderstands wird auf die Silizium-Germanium-Schicht eine intrinsische Siliziumschicht aufgewachsen. Vor Aufbringung der Silizium-Germanium-Schicht wird eine lokale Oxidschicht (SiO2) auf dem Siliziumsubstrat aufgebracht, die mit einer dünnen Polysiliziumschicht versehen wird. Diese bildet einen elektrischen Kontakt zur Silizium-Germanium-Schicht.
  • In der Schaltungstechnik werden, um bestimmte analoge Funktionen ausführen zu können, häufig komplementäre Transistoren benötigt. Das gleichzeitige epitaktische Aufwachsen des Basisschichten beider Transistoren (NPN und PNP) erlaubt aber keine Optimierung des Germanium-Profils. Für möglichst hohe Grenzfrequenzen benötigen aber PNP-Transistoren und NPN-Transistoren unterschiedliche Germanium-Profile.
  • US 5,930,635 offenbart eine Methode zur Herstellung komplementärer Bipolartransistoren mit Silizium-Germanium-Basisschicht. Bei der dort offenbarten Methode werden zunächst zwei Kollektorbereiche für einen NPN- und einen PNP-Transistor gebildet. Darauf wird jeweils eine dünne Oxidschicht aufgewachsen. Anschließend wird die Oxidschicht über dem Kollektorbereich des NPN-Transistors weggeätzt. Eine Silizium-Germanium-Schicht wird aufgewachsen, wobei sich über dem freigeätzten Kollektorbereich eine kristalline Schicht und über der Oxidschicht eine polykristalline Schicht bildet. Anschließend wird in den extrinsischen Basiskontakt des NPN-Transistors Bor implantiert. Der so gebildete Basisbereich des NPN-Transistors wird durch einen Photolack geschützt, und auf dem restlichen Wafer wird die polykristalline Silizium-Germanium-Schicht weggeätzt. In einem weiteren Schritt folgt ein erneutes Aufwachsen einer Oxidschicht über die gesamte Oberfläche. Die Schritte des Wegätzens des Oxids, des Aufwachsens einer kristallinen bzw. polykristallinen Silizium-Germanium-Schicht und der Implantation einer extrinsischen Basisschicht wiederholen sich für den PNP-Transistor.
  • Der Erfindung liegt nun die Aufgabe zugrunde, ein Verfahren zu schaffen, mit dem auf einfache Weise und vorteilhaft in einen bestehenden Prozeß integrierbar die Basisschichten komplementärer bipolarer Transistoren mit voneinander unabhängigen optimiertem Germanium-Profil gebildet werden können.
  • Diese Aufgabe wird bei dem Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen erfindungsgemäß dadurch gelöst, daß auf einem Wafer ein erster Kollektorbereich und ein zweiter Kollektorbereich nebeneinander aus je einer epitaktischen Siliziumschicht gebildet werden und über den Kollektorbereichen eine durchgehende Siliziumdioxidschicht und über der Siliziumdioxidschicht eine polykristalline Siliziumschicht aufgebracht wird und danach über dem ersten Kollektorbereich die polykristalline Siliziumschicht und die Siliziumdioxidschicht entfernt werden.
  • In einem ersten SiGe-Schritt wird eine mit Germanium versetzte Siliziumschicht kristallin abgeschieden, so daß über dem Kollektorbereich eine erste kristalline SiGe-Schicht mit einem ersten Germanium-Profil entsteht, wobei der ersten SiGe-Schritt des kristallinen Abscheidens der mit Germanium versetzten Siliziumschicht so ausgeführt wird, daß eine durchgehende Siliziumschicht kristallin abgeschieden wird, die mit Germanium versetzt wird, so daß über der epitaktischen Siliziumschicht im ersten Kollektorbereich die erste kristalline SiGe-Schicht und über der polykristallinen Siliziumschicht eine polykristalline SiGe-Schicht gebildet werden. Danach wird über der kristallinen SiGe-Schicht und der polykristallinen SiGe-Schicht eine durchgehende Ätzstoppschicht aufgebracht. In einem zweiten, getrennten und vom ersten SiGe-Schritt unabhängigen SiGe-Schritt wird eine mit Germanium versetzte Siliziumschicht kristallin abgeschieden, so daß über dem Kollektorbereich eine weitere kristalline SiGe-Schicht mit einem zweiten Germaniumprofil entsteht, das vom ersten Germaniumprofil verschieden ist.
  • Das neue erfindungsgemäße Verfahren erlaubt die Herstellung von Basisschichten für komplementäre bipolare Transistoren in einer SiGe-Technologie. Dabei werden die Basisschichten nacheinander gebildet, so daß die komplementären bipolaren Transistoren mit jeweils optimierten Eigenschaften der Basisregionen hergestellt werden können.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. In der Zeichnung zeigen:
  • 1a bis 1f die Schritte eines erfindungsgemäßen Verfahrens in Schnittansichten; und
  • 2 einen mit Hilfe des erfindungsgemäßen Verfahrens entstandenen Präzisionswiderstand in einer Schnittansicht.
  • 1a zeigt in einer Seitenansicht das Schnittbild eines im wesentlichen aus Silizium bestehenden Wafers 10. Auf dem Wafer 10 sind einige Strukturen aufgebracht, die als Ausgangspunkt für das erfindungsgemäße Verfahren dienen und im folgenden näher beschrieben werden. Der Wafer 10 weist eine parallel zur Oberseite verlaufende vergrabene Schicht 12 auf, die beispielsweise aus Siliziumdioxid besteht und zur elektrischen Isolierung der darüber liegenden Schichten verwendet wird. Über der vergrabenen Schicht 12 wird der Wafer 10 mit zwei gleichzeitig gebildeten Bereichen versehen, die jeweils den Kollektorbereich eines bipolaren Transistors bilden können. Im folgenden wird das erfindungsgemäße Verfahren für den Fall beschrieben, daß im linken Bereich, der in 1a als PNP bezeichnet ist, ein bipolarer PNP-Transistor gebildet werden soll, während im rechten, in der 1a als NPN bezeichneten Bereich ein bipolarer NPN-Transistor gebildet wird.
  • Im ersten Kollektorbereich wird der Kollektor eines NPN-Transistor gebildet. Dieser Bereich wird im folgenden als npn-Kollektorbereich 20 bezeichnet. Der npn-Kollektorbereich 20 besteht aus einem epitaktisch aufgebrachten kristallinen Silizium. Der npn-Kollektorbereich 20 kann über einer sogenannten vergrabenen n-Schicht 22 aufgebracht werden, die zwischen dem npn-Kollektorbereich 20 und der Schicht 12 liegt. Die vergrabene n-Schicht 22 besteht aus Silizium, das mit einem n-Typ Dotierungsstoff (beispielsweise Arsen oder Phosphor) mit hoher Konzentration dotiert wird. Die n-Schicht 22 dient dazu, einen niederohmigen Anschluß zum npn-Kollektorbereich 20 zur Verfügung zu stellen. Zu diesem Zweck ist ein Kontaktanschluß 24 vorgesehen, der in einem kleinen Bereich eine Verbindung zur Oberseite herstellen kann. Der Kontaktanschluß 24 besteht im wesentlichen aus Silizium, das mit einem n-Typ Dotierungsstoff mit hoher Konzentration dotiert wird.
  • Im zweiten Kollektorbereich wird der Kollektor eines PNP-Transistors gebildet. Dieser Kollektorbereich wird im folgenden als pnp-Kollektorbereich 14 bezeichnet. Der pnp-Kollektorbereich 14 für den PNP-Transistor besteht aus einem epitaktisch aufgebrachten kristallinen Silizium. Der pnp-Kollektorbereich 14 kann über einer sogenannten vergrabenen p-Schicht 16 aufgebracht werden, die zwischen dem pnp-Kollektorbereich 14 und der Schicht 12 liegt. Die vergrabene p-Schicht 16 besteht aus Silizium, das mit einem p-Typ Dotierungsstoff (beispielsweise Bor) mit hoher Konzentration dotiert wird. Die p-Schicht 16 dient dazu, einen niederohmigen Anschluß zum pnp-Kollektorbereich 14 zur Verfügung zu stellen. Zu diesem Zweck ist ein weiterer Kontaktanschluß 18 vorgesehen, der in einem kleinen Bereich eine Verbindung zur Oberseite herstellen kann. Der weitere Kontaktanschluß 18 besteht im wesentlichen aus Silizium, das mit einem p-Typ Dotierungsstoff mit hoher Konzentration dotiert wird.
  • Die inaktiven Bereiche außerhalb des pnp-Kollektorbereichs 14 mit der vergrabenen p-Schicht 16 und außerhalb des npn-Kollektorbereichs 20 mit der vergrabenen n-Schicht 22 werden jeweils mit einem bis zur Schicht 12 reichenden Graben 26 versehen, der mit einem Dielektrikum, wie z.B. Siliziumdioxid, Siliziumnitrid oder undotiertem polykristallinen Silizium, aufgefüllt wird, so daß eine Planare Fläche auf der Oberseite des Wafers gebildet wird.
  • In einem ersten Schritt des erfindungsgemäßen Verfahrens (1b) wird auf der Oberseite des Wafers 10 eine z.B. 12 nm dicke Siliziumdioxidschicht 28 aufgebracht. Über der Siliziumdioxidschicht 28 wird eine z.B. 125 nm dicke polykristalline Siliziumschicht 30 aufgebracht, die mit einem Photoresist versehen wird. Ein erster Bereich, der den npn-Kollektorbereich 20 und einen kleinen, den npn-Kollektorbereich 20 umgebenden Rand umfaßt, wird photolithographisch und z.B. mittels eines reaktiven Ionenätzverfahrens von der polykristallinen Siliziumschicht 30 befreit, wodurch die Siliziumdioxidschicht 28 freigelegt wird. Mit einem Ätzverfahren, z.B. einem Naß- oder Trockenätzverfahren, wird danach die freiliegende Siliziumdioxidschicht 28 entfernt. Der Photoresist wird anschließend vollständig entfernt.
  • Im nächsten Schritt (1c) wird auf der Oberseite des Wafers 10 eine z.B. 190 nm dicke Siliziumschicht epitaktisch aufgebracht. Während des kristallinen Abscheidens wird das Silizium mit Germanium versetzt und mit einem p-Typ Dotierungsstoff dotiert. Über dem npn-Kollektorbereich 20 bildet sich somit eine kristalline SiGe-Schicht 32a, während über der polykristallinen Siliziumschicht 30 eine polykristalline SiGe-Schicht 32b gebildet wird.
  • Danach wird auf der Oberseite des Wafers 10 eine Ätzstoppschicht 34 aufgebracht, die beispielsweise aus einer ungefähr 30 nm dicken Siliziumdioxidschicht besteht.
  • Im nächsten Schritt (1d) wird auf die Oberseite des Wafers 10 ein Photoresist aufgebracht. Ein zweiter Bereich, der den pnp-Kollektorbereich 14 und einen kleinen, den pnp-Kollektorbereich 14 umgebenden Rand umfaßt, wird photolithographisch und mittels eines Ätzverfahrens von der Ätzstoppschicht 34, der polykristallinen SiGe-Schicht 32b und der polykristallinen Siliziumschicht 30 befreit, wodurch die Siliziumdioxidschicht 28 freigelegt wird. Der Photoresist wird danach vollständig entfernt. Mit einem Ätzverfahren, z.B. einem Naß- oder Trockenätzverfahren, wird anschließend die Siliziumdioxidschicht 28 entfernt.
  • Im nächsten Schritt (1e) wird auf der Oberseite des Wafers 10 eine weitere Siliziumschicht, die z.B. 190 nm dick ist, epitaktisch aufgebracht. Während des kristallinen Abscheidens wird die weitere Siliziumschicht mit Germanium versetzt und n-dotiert. Über dem pnp-Kollektorbereich 14 bildet sich eine weitere kristalline SiGe-Schicht 36a, während über der polykristallinen Siliziumschicht 30 eine weitere polykristalline SiGe-Schicht 36b gebildet wird.
  • Danach wird auf der Oberseite des Wafers 10 eine Schutzschicht 38 aufgebracht. Die Schutzschicht 38, die eine Dicke von z.B. 15 nm aufweist, kann aus Siliziumdioxid bestehen und die beispielsweise durch Zersetzen von Tetraethylorthosilikat (TEOS) gebildet werden.
  • Die weitere kristalline SiGe-Schicht 36a und die weitere polykristalline SiGe-Schicht 36b können bereits während des kristallinen Abscheiden mit einem n-Typ Dotierungsstoff dotiert werden. Es ist aber auch möglich, die n-Dotierung, beispielsweise durch Arsen, erst nach dem kristallinen Abscheiden mittels eines Ionen-Implantationsverfahrens durchzuführen. Dies kann in mehreren Stufen ausgeführt werden, so daß verschiedene Bereiche der weiteren kristallinen SiGe-Schicht 36a unterschiedlich stark dotiert werden können. Dadurch läßt sich das Dotierungsprofil in der weiteren kristallinen SiGe-Schicht 36a beeinflussen.
  • Im nächsten Schritt (1f) wird die Schutzschicht 38 mit Ausnahme der Fläche über dem pnp-Kollektorbereich 14 vollständig entfernt. Danach wird über der weiteren polykristallinen SiGe-Schicht 36b und der weiteren kristallinen SiGe-Schicht 36a ein Photoresist aufgebracht, das mittels eines photolithographischen Verfahrens strukturiert wird. Danach wird die nicht vom Photoresist geschützte weitere polykristalline SiGe-Schicht 36b entfernt, wobei die weitere kristalline SiGe-Schicht 36a über dem pnp-Kollektorbereich 14 verbleibt. Vorzugsweise wird die weitere polykristalline SiGe-Schicht 36b mittels einer geeigneten Strukturierung des Photoresists in einem kleinen Bereich, der die weitere kristalline SiGe-Schicht 36a umgibt, nicht entfernt. Dieser verbleibende Bereich der weiteren polykristallinen SiGe-Schicht 36b kann in nachfolgenden Prozeßschritten zur Kontaktierung der weiteren kristallinen SiGe-Schicht 36a, die die Basisregion des PNP-Transistors bildet, verwendet werden.
  • In nachfolgenden Prozeßschritten können durch Photolithographie und mittels eines Ätzverfahrens die Ätzstoppschicht 34 und die polykristalline SiGe-Schicht 32b entfernt werden, wobei die polykristalline SiGe-Schicht 32b, ähnlich wie im vorigen Abschnitt beschrieben, in einem kleinen Bereich um die kristalline SiGe-Schicht 32b verbleibt, um eine Kontaktierung der kristallinen SiGe-Schicht 32a, die die Basisregion des NPN-Transistors bildet, zu ermöglichen.
  • Über den Kollektorbereichen 20 und 14 werden mit dem erfindungsgemäßen Verfahren die kristallinen SiGe-Schichten 32a und 36a nacheinander gebildet. Diese Schichten bilden die Basisschichten bipolarer Transistoren. Da die kristallinen SiGe-Schichten 32a und 36a unabhängig voneinander hergestellt werden, läßt sich das Profil des während des Abscheidens in die Siliziumschicht eingelagerten Germaniums für NPN- und PNP-Transistoren optimieren. So kann z.B. die Basisschicht des PNP-Transistors mit einem trapezförmigen Germaniumprofil hergestellt werden, während die Basisschicht des NPN-Transistors ein dreieckförmigs Germaniumprofil aufweisen kann. Die mit dem erfindungsgemäßen Verfahren hergestellten Transistoren mit optimierten Germaniumprofilen der Basisschichten weisen verbesserte Eigenschaften, wie insbesondere höhere Grenzfrequenzen, auf.
  • Das Aufbringen der Ätzstoppschicht 34 im erfindungsgemäßen Verfahren erlaubt auch die Herstellung präziser Widerstände. Die unter der Ätzstoppschicht 34 liegende polykristalline SiGe-Schicht 32b verbleibt außerhalb der p-Kollektorregion 14 während des Entfernen der weiteren polykristallinen SiGe-Schicht 36b, da sie durch die Ätzstoppschicht 34 geschützt ist. In 2 ist ein Widerstand gezeigt, der in einem Bereich außerhalb der aktiven Komponenten (NPN- und PNP-Transistoren, sowie CMOS-Strukturen, die mit einem anderen Verfahren erzeugt wurden) liegt und durch einen implantierten Bereich der polykristallinen SiGe-Schicht 32b und der polykristallinen Schicht 30 gebildet wird. Die polykristalline SiGe-Schicht 32b wird durch die Ätzstoppschicht 34 bedeckt. Diese Schicht wird während der Implantation des Präzisionswiderstandes auch als Schutzschicht benutzt.

Claims (6)

  1. Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen, bei dem – auf einem Wafer (10) ein erster Kollektorbereich (20) und ein zweiter Kollektorbereich (14) nebeneinander aus je einer epitaktischen Siliziumschicht gebildet werden; – über den ersten und zweiten Kollektorbereich (20, 14) eine durchgehende Siliziumdioxidschicht (28) und über der Siliziumdioxidschicht (28) eine polykristalline Siliziumschicht (30) aufgebracht wird und danach über dem ersten Kollektorbereich (20) die polykristalline Siliziumschicht (30) und die Siliziumdioxidschicht (28) entfernt werden; – in einem ersten SiGe-Schritt eine mit Germanium versetzte Siliziumschicht kristallin abgeschieden wird, so daß über dem ersten Kollektorbereich (20) eine erste kristalline SiGe-Schicht (32a) mit einem ersten Germanium-Profil entsteht; • wobei der erste SiGe-Schritt des kristallinen Abscheidens der mit Germanium versetzten Siliziumschicht so ausgeführt wird, daß eine durchgehende Siliziumschicht kristallin abgeschieden wird, die mit Germanium versetzt wird, so daß über der epitaktischen Siliziumschicht im ersten Kollektorbereich (20) die erste kristalline SiGe-Schicht (32a) und über der polykristallinen Siliziumschicht (30) eine polykristalline SiGe-Schicht (32b) gebildet werden; und • danach über der kristallinen SiGe-Schicht (32a) und der polykristallinen SiGe-Schicht (32b) eine durchgehende Ätzstoppschicht (34) aufgebracht wird; und – in einem zweiten, getrennten und vom ersten SiGe-Schritt unabhängigen SiGe-Schritt eine mit Germanium versetzte Siliziumschicht kristallin abgeschieden wird, so daß über dem zweiten Kollektorbereich (14) eine weitere kristalline SiGe-Schicht (36a) mit einem zweiten Germanium-Profil entsteht, das vom ersten Germanium-Profil verschieden ist.
  2. Verfahren nach Anspruch 1, bei dem – vor dem zweiten SiGe-Schritt des kristallinen Abscheidens der mit Germanium versetzten Siliziumschicht über dem zweiten Kollektorbereich (14) die Ätzstoppschicht (34), die polykristalline SiGe-Schicht (32b) und die polykristalline Siliziumschicht (30) sowie die Siliziumdioxidschicht (28) entfernt werden; – der zweite SiGe-Schritt des kristallinen Abscheidens der mit Germanium versetzten Siliziumschicht so ausgeführt wird, daß eine durchgehende weitere Siliziumschicht kristallin abgeschieden wird, die mit Germanium versetzt wird, so daß über der epitaktischen Siliziumschicht im zweiten Kollektorbereich (14) die weitere kristalline SiGe-Schicht (36a) und über der polykristallinen SiGe-Schicht (32b) eine weitere polykristalline SiGe-Schicht (36b) gebildet werden; – darüber eine durchgehende Schutzschicht (38) aufgebracht wird; und – danach die Schutzschicht (38) und die weitere polykristalline SiGe-Schicht (36b) vollständig entfernt werden, wobei die weitere kristalline SiGe-Schicht (36a) über dem zweiten Kollektorbereich (14) verbleibt.
  3. Verfahren nach einem der vorherigen Ansprüche, bei dem eine in-situ Dotierung der weiteren SiGe-Schicht (36a) gleichzeitig mit dem kristallinen Abscheiden erfolgt.
  4. Verfahren nach einem der vorherigen Ansprüche, bei dem die Dotierung der weiteren SiGe-Schicht (36a) nach dem kristallinen Abscheiden durch Ionen-Implantation erfolgt.
  5. Verfahren nach einem der Ansprüche 2 bis 4, bei dem die Ätzstoppschicht (34) und die Schutzschicht (38) aus Siliziumdioxid bestehen.
  6. Verfahren nach einem der vorherigen Ansprüche, bei dem in einem Bereich der polykristallinen SiGe-Schicht (32b) außerhalb der Kollektorbereiche (20, 14) ein Widerstand durch Implantation gebildet wird.
DE10317096A 2003-04-14 2003-04-14 Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen Expired - Fee Related DE10317096B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10317096A DE10317096B4 (de) 2003-04-14 2003-04-14 Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen
US10/822,078 US7144789B2 (en) 2003-04-14 2004-04-08 Method of fabricating complementary bipolar transistors with SiGe base regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10317096A DE10317096B4 (de) 2003-04-14 2003-04-14 Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen

Publications (2)

Publication Number Publication Date
DE10317096A1 DE10317096A1 (de) 2004-11-18
DE10317096B4 true DE10317096B4 (de) 2008-04-03

Family

ID=33304818

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10317096A Expired - Fee Related DE10317096B4 (de) 2003-04-14 2003-04-14 Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen

Country Status (2)

Country Link
US (1) US7144789B2 (de)
DE (1) DE10317096B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10327709A1 (de) * 2003-06-21 2005-01-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit npn- und pnp-Bipolartransistoren sowie Herstellungsverfahren
US9847408B1 (en) * 2016-06-21 2017-12-19 Globalfoundries Inc. Fabrication of integrated circuit structures for bipolor transistors
US10134637B1 (en) 2017-11-30 2018-11-20 Nxp Usa, Inc. Method of forming a semiconductor component having multiple bipolar transistors with different characteristics
US11063140B2 (en) 2019-09-27 2021-07-13 Globalfoundries U.S. Inc. Complementary transistor structures formed with the assistance of doped-glass layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930635A (en) * 1997-05-02 1999-07-27 National Semiconductor Corporation Complementary Si/SiGe heterojunction bipolar technology
US6346453B1 (en) * 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472288B2 (en) * 2000-12-08 2002-10-29 International Business Machines Corporation Method of fabricating bipolar transistors with independent impurity profile on the same chip

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930635A (en) * 1997-05-02 1999-07-27 National Semiconductor Corporation Complementary Si/SiGe heterojunction bipolar technology
US6346453B1 (en) * 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device

Also Published As

Publication number Publication date
DE10317096A1 (de) 2004-11-18
US7144789B2 (en) 2006-12-05
US20050014341A1 (en) 2005-01-20

Similar Documents

Publication Publication Date Title
DE102010001290B4 (de) Bipolartransistor mit Basis-Kollektor-Isolation ohne Dielektrikum und Verfahren zum Herstellen eines Solchen
EP2100330B1 (de) Komplementäre bipolar-halbleitervorrichtung und herstellungsverfahren
EP1597770A1 (de) Bipolartransistor mit verbessertem basis-emitter- bergang und verfahren zur herstellung
DE3225398A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102013227069A1 (de) Metalloxidhalbleitereinrichtungen und herstellungsverfahren
DE102015204411B4 (de) Transistor und Verfahren zur Herstellung eines Transistors
DE10317098A1 (de) Verfahren zur Herstellung eines Bipolartransistors
DE10358047A1 (de) Komplementäre Bipolar-Halbleitervorrichtung
DE10358046B4 (de) Bipolartransistor mit erhöhtem Basisanschlussgebiet und Verfahren zu seiner Herstellung
EP1342266B1 (de) Verfahren zur herstellung von schnellen vertikalen npn-bipolartransistoren und komplementären mos-transistoren auf einem chip
DE10340182B3 (de) Verfahren zur Herstellung komplementärer SiGe-Hetero-Bipolartransistoren
EP1611615B1 (de) Verfahren zur herstellung eines bipolaren halbleiterbauelements, insbesondere eines bipolartransistors, und entsprechendes bipolares halbleiterbauelement
DE10317096B4 (de) Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen
EP1436842B1 (de) Bipolar-transistor und verfahren zum herstellen desselben
DE102004021240B4 (de) Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung in BiCMOS-Technologie
WO2004040643A1 (de) Verfahren zur herstellung einer transistorstruktur
DE10254663B4 (de) Transistor mit niederohmigem Basisanschluß und Verfahren zum Herstellen
DE102004021241A1 (de) Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung
DE10328008A1 (de) Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren
DE102006004796B4 (de) Verfahren zur Herstellung eines BiCMOS-Bauelements, umfassend ein erstes bipolares Bauelement und ein zweites bipolares Bauelement desselben Dotierungstyps
DE102004055213B4 (de) Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen
DE2627307C3 (de) Verfahren zum Herstellen einer Halbleiteranordnung
EP1493184B1 (de) Verfahren zum herstellen einer integrierten schaltung und integrierte schaltung mit einem bipolartransistor und einem heterobipolartransistor
DE19944925B4 (de) Schichtstruktur für bipolare Transistoren und Verfahren zu deren Herstellung
DE10037248B4 (de) Verfahren zur Bildung eines Source/Drain-Gebiets eines Transistors und Verfahren zum Herstellen eines elektronischen Bauteils mit komplementären Transistoren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee