KR100660722B1 - 바이폴라 접합 트랜지스터 및 그 제조 방법 - Google Patents

바이폴라 접합 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 바이폴라 접합 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, P형 반도체 기판 위에 산화막 패턴을 형성하고, 이를 마스크로 이온주입하여 기판 안에 저농도 N형 컬렉터 영역을 형성한 후, 산화막 패턴의 측벽에 제1 스페이서를 형성하고, 이를 마스크로 이온주입하여 저농도 P형 베이스 영역을 형성한다. 제1 스페이서의 측벽에 제2 스페이서를 형성하고, 산화막 패턴을 제거한 후, 두 스페이서를 마스크로 이온주입하여 제2 스페이서 사이의 저농도 베이스 영역 안에 고농도 N형 에미터 영역을 형성하고 제1 질화막 스페이서 바깥쪽의 기판 안에 고농도 N형 컬렉터 영역을 형성한다. 그리고 고농도 컬렉터 영역과 떨어져 고농도 P형 베이스 영역을 형성한다. 본 발명의 바이폴라 접합 트랜지스터는 이중 스페이서를 이용한 자기정렬 방식으로 구현되어 그 구조와 제조 방법이 간단하고, 에미터 영역과 저농도 컬렉터 영역 사이의 베이스 폭을 제2 스페이서의 폭만큼 작게 만들 수 있어 고속 특성이 향상된다.
바이폴라 접합 트랜지스터, 베이스 폭, 고속 특성, 질화막 스페이서, 자기정렬

Description

바이폴라 접합 트랜지스터 및 그 제조 방법{Bipolar Junction Transistor and Fabrication Method Thereof}
도 1은 종래의 일반적인 바이폴라 접합 트랜지스터의 구조를 보여주는 단면도.
도 2는 본 발명의 실시예에 따른 바이폴라 접합 트랜지스터의 구조를 보여주는 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
30: P형 반도체 기판 31: 산화막 패턴
32: 저농도 N형 컬렉터 영역 33a, 33b: 질화막 스페이서
34: 저농도 P형 베이스 영역 35: 포토레지스트 패턴
36: 고농도 N형 에미터 영역 37: 고농도 N형 컬렉터 영역
38: 고농도 P형 베이스 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 이중 스페이서(double spacers)를 이용하여 베이스 폭(base width)을 최소화하고 고속 특성을 향상시킨 바이폴라 접합 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)는 전계 효과 트랜지스터(FET)와 달리 전자와 정공 모두 전류 캐리어로서 작용하는 소자이다. 바이폴라 접합 트랜지스터는 동작 속도가 빠르기 때문에 고속, 고주파 소자에 주로 사용되고 있다.
도 1은 종래의 일반적인 바이폴라 접합 트랜지스터의 구조를 보여주고 있다. 도 1을 참조하면, 소자 분리막(11)이 형성된 반도체 기판 안에 고농도 N형 매립층(12)이 형성되고, 그 위에 저농도 N형 웰 영역(13)과 고농도 N형 플러그 영역(14)이 형성된다. 웰 영역(13)에는 저농도 P형 베이스 영역(15)이 형성되고, 그 안에 고농도 N형 에미터 영역(16)과 고농도 P형 베이스 영역(17)이 형성된다. 에미터 영역(16)과 베이스 영역(17)은 그 위에 폴리실리콘으로 형성된 에미터 층(18)과 베이스 층(19)에 각각 연결된다. 한편, 플러그 영역(14)에는 고농도 N형 컬렉터 영역(20)이 형성된다. 에미터 층(18), 베이스 층(19), 컬렉터 영역(20)은 모두 층간 절연막(21)으로 덮이며, 그 안에 형성된 컨택(22)과 각각 연결된다.
고속 바이폴라 접합 트랜지스터를 구현하려면 베이스의 폭(Wb)을 가능한 좁게 형성해야 한다. 그러나 전술한 종래의 구조는 평면형(planar type) 구조이기 때문에 베이스 폭(Wb)을 좁게 만들기 어렵다. 또한, 베이스 저항을 감소시키기 위하여 베이스 층(19)과 에미터 층(18)을 적층하여 사용하기 때문에 제조 공정이 복잡 하다.
따라서 본 발명의 목적은 바이폴라 접합 트랜지스터의 베이스 폭을 최소화하여 고속 특성을 향상시키고자 하는 것이다.
본 발명의 다른 목적은 바이폴라 접합 트랜지스터의 제조 방법을 단순화하기 위한 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 다음과 같은 구성의 바이폴라 접합 트랜지스터 및 그 제조 방법을 제공한다.
본 발명에 따른 바이폴라 접합 트랜지스터는, P형 반도체 기판 위에 소정의 간격을 두고 선택적으로 형성되는 한 쌍의 제1 스페이서와, 제1 스페이서의 마주보는 안쪽 측벽에 각각 형성되는 한 쌍의 제2 스페이서와, 제1 스페이서 아래의 반도체 기판 안에 제1 깊이로 형성되는 저농도 N형 컬렉터 영역과, 저농도 N형 컬렉터 영역과 접하면서 제1 스페이서 사이의 반도체 기판 안에 제2 깊이로 형성되는 저농도 P형 베이스 영역과, 제2 질화막 스페이서 사이의 저농도 P형 베이스 영역 안에 제3 깊이로 형성되는 고농도 N형 에미터 영역과, 저농도 N형 컬렉터 영역과 접하면서 제1 질화막 스페이서 바깥쪽의 반도체 기판 안에 형성되는 고농도 N형 컬렉터 영역과, 고농도 N형 컬렉터 영역과 떨어져 반도체 기판 안에 형성되는 고농도 P형 베이스 영역을 포함하여 구성된다.
본 발명의 바이폴라 접합 트랜지스터에서, 고농도 N형 에미터 영역과 저농도 N형 컬렉터 영역 사이의 저농도 P형 베이스 폭은 제2 스페이서의 폭과 동일한 것이 바람직하다. 또한, 저농도 N형 컬렉터 영역의 제1 깊이와 고농도 N형 에미터 영역의 제3 깊이는 저농도 P형 베이스 영역의 제2 깊이보다 각각 작은 것이 바람직하다.
본 발명에 따른 바이폴라 접합 트랜지스터의 제조 방법은, P형 반도체 기판 위에 산화막 패턴을 형성하고, 산화막 패턴을 마스크로 이용하는 이온주입 공정을 진행하여 반도체 기판 안에 저농도 N형 컬렉터 영역을 형성한 후, 산화막 패턴의 측벽에 제1 스페이서를 형성하고, 제1 스페이서를 마스크로 이용하는 이온주입 공정을 진행하여 반도체 기판 안에 저농도 P형 베이스 영역을 형성한다. 이어서, 제1 스페이서의 측벽에 제2 스페이서를 형성하고, 산화막 패턴을 제거한 후, 제1, 제2 스페이서를 마스크로 이용하는 이온주입 공정을 진행하여 제2 스페이서 사이의 저농도 P형 베이스 영역 안에 고농도 N형 에미터 영역을 형성하고 제1 질화막 스페이서 바깥쪽의 반도체 기판 안에 고농도 N형 컬렉터 영역을 형성한다. 그리고 고농도 N형 컬렉터 영역과 떨어져 반도체 기판 안에 고농도 P형 베이스 영역을 형성한다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하 기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 2는 본 발명의 실시예에 따른 바이폴라 접합 트랜지스터의 구조를 보여주는 단면도이다.
도 2를 참조하면, P형 반도체 기판(30) 위에 소정의 간격을 두고 선택적으로 한 쌍의 제1 스페이서(33a, nitride spacer)가 형성되고, 제1 스페이서(33a)의 마주보는 안쪽 측벽에 각각 제2 스페이서(33b)가 형성된다.
제1 스페이서(33a) 아래의 반도체 기판(30) 안에는 제1 깊이로 저농도 N형 컬렉터 영역(32)이 형성된다. 또한, 제1 스페이서(33a) 사이의 반도체 기판(30) 안에는 제2 깊이로 저농도 P형 베이스 영역(34)이 형성된다. 따라서 저농도 N형 컬렉터 영역(32)과 저농도 P형 베이스 영역(34)은 서로 접한다. 저농도 N형 컬렉터 영역(32)의 제1 깊이는 저농도 P형 베이스 영역(34)의 제2 깊이보다 작다.
제2 질화막 스페이서(33b) 사이의 저농도 P형 베이스 영역(34) 안에는 제3 깊이로 고농도 N형 에미터 영역(36)이 형성된다. 따라서 고농도 N형 에미터 영역(36)과 저농도 N형 컬렉터 영역(32) 사이에서의 베이스 폭(Wb)은 제2 스페이서(33b)의 폭과 동일해진다. 고농도 N형 에미터 영역(36)의 제3 깊이는 저농도 P형 베이스 영역(34)의 제2 깊이보다 작다.
제1 질화막 스페이서(33a)의 바깥쪽으로 반도체 기판(30) 안에는 고농도 N형 컬렉터 영역(37)이 저농도 N형 컬렉터 영역(32)과 접하면서 형성된다. 고농도 N형 컬렉터 영역(37)과 떨어져 반도체 기판(30) 안에는 고농도 P형 베이스 영역(38)이 형성된다.
이하, 바이폴라 접합 트랜지스터의 제조 방법에 대하여 설명한다. 제조 방법에 대한 이하의 설명으로부터 바이폴라 접합 트랜지스터의 구조 또한 더욱 명확해질 것이다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 나타내는 단면도이다.
먼저, 도 3a를 참조하면, P형 반도체 기판(30) 위에 산화막을 증착하고 패터닝하여 산화막 패턴(31, oxide pattern)을 형성한다. 그리고 산화막 패턴(31)을 마스크로 이용하는 이온주입 공정을 진행하여 반도체 기판(30) 안에 소정의 깊이로 저농도 N형 컬렉터 영역(32)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 질화막을 전면 증착하고 이방성 건식 식각 공정을 진행하여 산화막 패턴(31)의 측벽에 제1 질화막 스페이서(33a)를 형성한다. 그리고 이를 마스크로 이용하는 이온주입 공정을 진행하여 반도체 기판(30) 안에 소정의 깊이로 저농도 P형 베이스 영역(34)을 형성한다. 진성(intrinsic) 베이스인 저농도 P형 베이스 영역(34)은 앞서 형성한 저농도 N형 컬렉터 영역(32)보다 깊게 형성한다.
이어서, 도 3c에 도시된 바와 같이, 다시 질화막을 전면 증착하고 이방성 건식 식각 공정을 진행하여 제1 질화막 스페이서(33a)의 측벽에 제2 질화막 스페이서(33b)를 형성한다.
이어서, 도 3d에 도시된 바와 같이, 습식 식각 공정을 진행하여 산화막 패턴 을 모두 제거한다.
이어서, 도 3e에 도시된 바와 같이, 반도체 기판(30) 위에 포토레지스트 패턴(35)을 형성한다. 그리고 제1, 제2 질화막 스페이서(33a, 33b)와 포토레지스트 패턴(35)을 마스크로 이용하는 이온주입 공정을 진행한다. 이에 따라 제2 질화막 스페이서(33b) 사이의 저농도 P형 베이스 영역(34) 안에는 고농도 N형 에미터 영역(36)이 형성되고, 제1 질화막 스페이서(33a)와 포토레지스트 패턴(35) 사이의 반도체 기판(30) 안에는 고농도 N형 컬렉터 영역(37)이 형성된다. 이때, 에미터 영역(36)의 이온주입 깊이는 저농도 베이스 영역(34)의 깊이보다 작다.
이어서, 도 3f를 참조하면, 반도체 기판(30) 위에 다시 포토레지스트 패턴(도시되지 않음)을 형성하고 이온주입 공정을 진행하여 고농도 P형 베이스 영역(38)을 형성한다. 고농도 P형 베이스 영역(38)은 외인성(extrinsic) 베이스이며, 고농도 N형 컬렉터 영역(37)과 떨어져 반도체 기판(30) 안에 형성된다.
이어서, 도면에 도시되지는 않았지만, 반도체 기판(30)을 모두 덮도록 층간 절연막(pre-metal dielectric; PMD)을 증착한 후, 이를 선택적으로 식각하고 도전성 물질을 채워 고농도 에미터 영역(36), 고농도 베이스 영역(38), 고농도 컬렉터 영역(37)에 각각 연결되는 컨택(contact)들을 형성한다.
이상 설명한 바와 같이, 본 발명에 따른 바이폴라 접합 트랜지스터는 이중의 질화막 스페이서를 이용한 자기정렬(self-aligned) 방식으로 구현되기 때문에, 그 구조와 제조 방법이 훨씬 간단할 뿐만 아니라, 에미터 영역과 저농도 컬렉터 영역 사이의 베이스 폭을 제2 스페이서의 폭만큼 작게 만들 수 있다. 따라서 본 발명의 바이폴라 접합 트랜지스터는 간단한 구조이면서도 종래의 평면형 구조보다 더 나은 고속 특성을 발휘할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. P형 반도체 기판 위에 소정의 간격을 두고 선택적으로 형성되는 한 쌍의 제1 스페이서;
    상기 제1 스페이서의 마주보는 안쪽 측벽에 각각 형성되는 한 쌍의 제2 스페이서;
    상기 제1 스페이서 아래의 상기 반도체 기판 안에 제1 깊이로 형성되는 저농도 N형 컬렉터 영역;
    상기 저농도 N형 컬렉터 영역과 접하면서 상기 제1 스페이서 사이의 상기 반도체 기판 안에 제2 깊이로 형성되는 저농도 P형 베이스 영역;
    상기 제2 질화막 스페이서 사이의 상기 저농도 P형 베이스 영역 안에 제3 깊이로 형성되는 고농도 N형 에미터 영역;
    상기 저농도 N형 컬렉터 영역과 접하면서 상기 제1 질화막 스페이서 바깥쪽의 상기 반도체 기판 안에 형성되는 고농도 N형 컬렉터 영역; 및
    상기 고농도 N형 컬렉터 영역과 떨어져 상기 반도체 기판 안에 형성되는 고농도 P형 베이스 영역;
    을 포함하는 바이폴라 접합 트랜지스터.
  2. 제1항에 있어서,
    상기 고농도 N형 에미터 영역과 상기 저농도 N형 컬렉터 영역 사이의 상기 저농도 P형 베이스 폭은 상기 제2 스페이서의 폭과 동일한 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  3. 제1항에 있어서,
    상기 저농도 N형 컬렉터 영역의 제1 깊이는 상기 저농도 P형 베이스 영역의 제2 깊이보다 작은 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  4. 제1항에 있어서,
    상기 고농도 N형 에미터 영역의 제3 깊이는 상기 저농도 P형 베이스 영역의 제2 깊이보다 작은 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  5. P형 반도체 기판 위에 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 마스크로 이용하는 이온주입 공정을 진행하여 상기 반도체 기판 안에 저농도 N형 컬렉터 영역을 형성하는 단계;
    상기 산화막 패턴의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서를 마스크로 이용하는 이온주입 공정을 진행하여 상기 반도체 기판 안에 저농도 P형 베이스 영역을 형성하는 단계;
    상기 제1 스페이서의 측벽에 제2 스페이서를 형성하는 단계;
    상기 산화막 패턴을 제거하는 단계;
    상기 제1, 제2 스페이서를 마스크로 이용하는 이온주입 공정을 진행하여 상 기 제2 스페이서 사이의 상기 저농도 P형 베이스 영역 안에 고농도 N형 에미터 영역을 형성하고 상기 제1 질화막 스페이서 바깥쪽의 상기 반도체 기판 안에 고농도 N형 컬렉터 영역을 형성하는 단계; 및
    상기 고농도 N형 컬렉터 영역과 떨어져 상기 반도체 기판 안에 고농도 P형 베이스 영역을 형성하는 단계;
    를 포함하는 바이폴라 접합 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 스페이서와 상기 제2 스페이서는 각각 질화막으로 이루어지는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
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* Cited by examiner, † Cited by third party
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US8759188B2 (en) * 2010-12-29 2014-06-24 Stmicroelectronics S.R.L. Radiation hardened bipolar injunction transistor
WO2023161384A1 (en) * 2022-02-25 2023-08-31 Analog Devices International Unlimited Company Monolithically integrated lateral bipolar device with voltage scaling

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01230270A (ja) * 1988-03-10 1989-09-13 Oki Electric Ind Co Ltd バイポーラ型トランジスタ及びその製造方法
US5286996A (en) * 1991-12-31 1994-02-15 Purdue Research Foundation Triple self-aligned bipolar junction transistor
US6949424B2 (en) * 2003-08-28 2005-09-27 Texas Instruments Incorporated Single poly-emitter PNP using DWELL diffusion in a BiCMOS technology
DE102004021240B4 (de) * 2004-04-30 2008-07-31 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung in BiCMOS-Technologie

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* Cited by examiner, † Cited by third party
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