DE102004021240A1 - Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung - Google Patents

Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung Download PDF

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung, wobei nach dem Ausbilden einer ersten elektrisch leitenden Schicht (4) an der Oberfläche eines Halbleitersubstrats (1) zur Realisierung einer Basisanschlussschicht (4A) und einer ersten Splitgateschicht (4B) eine Implantationsmaske (5) zum Durchführen einer ersten Kollektor-Implantation zum Ausbilden eines Kollektoranschlussgebiets (6) ausgebildet wird. Nach dem Ausbilden einer Hartmaskenschicht (7, 8) und einer ersten Ätzmaske wird die Hartmaskenschicht strukturiert und unter Verwendung der strukturierten Hartmaskenschicht ein Emitterfenster (EF) frei gelegt. Unter Verwendung der strukturierten Hartmaskenschicht (7, 8) erfolgt eine zweite Kollektor-Implantation (I¶3¶) zum Ausbilden eines Kollektorgebiets (10), wobei im Bereich des Emitterfensters eine Basisschicht (11) ausgebildet wird. Anschließend wird unter Verwendung einer zweiten Ätzmaske ein Feldeffekttransistor-Bereich freigelegt und die strukturierte Hartmaskenschicht in diesem Bereich entfernt, um abschließend eine zweite elektrisch leitende Schicht ganzflächig zur Realisierung einer Emitterschicht (14A) und einer zweiten Splitgateschicht (14B) auszubilden. Anschließend erfolgt eine Fertigstellung sowohl des Bipolartransistors als auch des Feldeffekttransistors in üblicher Weise, wobei insbesondere eine Source/Drain-Implantation gleichzeitig für die Dotierung der Emitterschicht (14A) verwendet wird. Da das Gate in zwei ...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung und insbesondere auf ein Verfahren zur Herstellung einer BiCMOS-Schaltungsanordnung mit einer verringerten Anzahl von Lithographieebenen.
  • Integrierte Hochfrequenzschaltungen werden üblicherweise in sogenannten BiCMOS-Technologien realisiert. Dabei werden Bipolartransistoren in den Schaltungsteilen benötigt, die hohe Anforderungen an geringes Rauschen und Hochfrequenztauglichkeit stellen. Obwohl in modernen CMOS-Technologien die Feldeffekttransistoren bzw. deren Grenzfrequenzen beinahe ausreichend sind, um den Bipolartransistor zu ersetzen, ist insbesondere die Rauschperformance weiterhin unzureichend. Obwohl sich demzufolge reine CMOS-Schaltungen gegenüber BiCMOS-Schaltungen insbesondere hinsichtlich ihrer Waferkosten immer mehr durchsetzen, können jedoch die Leistungsmerkmale bzw. die Performance von BiCMOS-Schaltungen noch nicht erreicht werden.
  • Herkömmliche BiCMOS-Technologien benötigen jedoch eine Vielzahl von Lithographieebenen und somit von sehr kostenintensiven Lithographiemasken sowie zusätzlichen Prozessschritten, um den Bipolartransistor in den CMOS-Prozess zu integrieren.
    •
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung einer BiCMOS-Schaltungsanordnung zu schaffen, welche eine verringerte Anzahl von Lithographieebenen aufweist und weiterhin hochperformante Schaltungen insbesondere hinsichtlich eines Hochfrequenz- und Rauschverhaltens ermöglicht.
  • Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.
  • Nach dem Vorbereiten eines Halbleitersubstrats mit einem Bipolartransistor-Bereich und einem Feldeffekttransistor-Bereich wird zunächst eine erste elektrisch leitende Schicht zur Realisierung einer Basisanschlussschicht im Bipolartransistor-Bereich und einer ersten Splitgateschicht im Feldeffekttransistor-Bereich ausgebildet. Anschließend wird eine Implantationsmaske ausgebildet und unter Verwendung dieser Maske eine erste Kollektor-Implantation zum Ausbilden eines Kollektoranschlussgebiets im Bipolartransistor-Bereich durchgeführt. Daraufhin wird eine Hartmaskenschicht und eine erste Ätzmaske zum Strukturieren der Hartmaskenschicht und zum Freilegen eines Emitterfensters im Bipolartransistor-Bereich ausgebildet, wobei nachfolgend unter Verwendung der strukturierten Hartmaskenschicht die Basisanschlussschicht strukturiert wird. Nachfolgend wird unter Verwendung der strukturierten Hartmaskenschicht und der Basisanschlussschicht eine zweite Kollektor-Implantation zum Ausbilden eines Kollektorgebiets durchgeführt und im Bereich des Emitterfensters an der Oberfläche des Kollektorgebiets und an den Seitenwänden der Basisanschlussschicht eine Basisschicht für den späteren Bipolartransistor ausgebildet. Anschließend wird eine zweite Ätzmaske an der Oberfläche der strukturierten Hartmaskenschicht zum Freilegen des Feldeffekttransistor-Bereichs ausgebildet und unter Verwendung der zweiten Ätzmaske die strukturierte Hartmaskenschicht erneut strukturiert. Daraufhin wird eine zweite elektrisch leitende Schicht an der Oberfläche der ersten elektrisch leitenden Schicht und der strukturierten Hartmaskenschicht ausgebildet und eine dritte Ätzmaske an der Oberfläche der zweiten elektrisch leitenden Schicht ausgebildet. Daraufhin wird die zweite elektrisch leitende Schicht unter Verwendung der dritten Ätzmaske zur Realisierung einer Emitterschicht für den Bipolartransistor im Bereich des Emitterfensters und einer zweiten Splitgateschicht für einen Feldeffekttransistor im Feldeffekttransistor-Bereich strukturiert.
  • Abschließend erfolgt die Fertigstellung des Bipolartransistors und des Feldeffekttransistors gemäß herkömmlicher Verfahren. Insbesondere durch die Kombination eines Splitpolykonzepts für das Gate des Feldeffekttransistors mit einem seitlichen Anwachskonzept der Basisschicht für den Bipolartransistor können eine Vielzahl von Lithographieebenen eingespart werden, weshalb mit nur drei zusätzlichen Lithographieebenen bzw. Masken zu einem herkömmlichen CMOS-Prozess ein hochperformanter Bipolartransistor kostengünstig integriert werden kann.
  • Vorzugsweise werden für die erste und zweite elektrisch leitende Schicht polykristalline Halbleitermaterialien und insbesondere Poly-Silizium verwendet, wodurch sich die Steuerschicht bzw. das Gate des Feldeffekttransistors besonders einfach herstellen lässt.
  • Ferner kann eine Basisanschluss-Implantation unter Verwendung der Implantationsmaske für die Kollektor-Implantation zum Dotieren der Basisanschlussschicht durchgeführt werden, wodurch man einen sehr niederohmigen Basisanschluss ohne zusätzliche Kosten erhält.
  • Insbesondere durch die Verwendung eines selektiven Epitaxieverfahrens zum seitlichen An- bzw. Aufwachsen einer Seiten-Basisschicht und zum horizontalen An- bzw. Aufwachsen einer Boden-Basisschicht kann ein Bipolartransistor mit hervorragenden elektrischen Eigenschaften sehr einfach und somit kostengünstig in einen CMOS-Prozess integriert werden.
  • Ferner kann ein Kollektoranschlussfenster im Bipolartransistor-Bereich für einen Kollektoranschluss unter Verwendung der ersten Ätzmaske ausgebildet werden, wodurch ein Kollektoranschlusswiderstand weiter verringert werden kann und sich dadurch die elektrischen Eigenschaften des Bipolartransistors weiter verbessern.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 1O vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung einer BiCMOS-Schaltungsanordnung;
  • 2 eine teilvergrößerte Schnittansicht der 1G; und
  • 3 eine teilvergrößerte Schnittansicht der 1H.
  • Die 1A bis 1O zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer BiCMOS-Schaltungsanordnung, wobei mit nur drei zusätzlichen Lithographieebenen gegenüber einem herkömmlichen CMOS-Prozess ein hochperformanter Bipolartransistor kostengünstig hergestellt bzw. integriert werden kann.
  • Gemäß 1A wird zunächst ein Halbleitersubstrat 1 mit einem Bipolartransistor-Bereich I, in dem ein späterer Bipolartransistor ausgebildet wird, und einem Feldeffekttransistor-Bereich II, in dem ein späterer Feldeffekttransistor bzw. eine CMOS-Schaltung ausgebildet wird, vorbereitet. Beispielsweise wird als Halbleitersubstrat 1 ein Silizium-Halbleitersubstrat bzw. ein Silizium-Halbleiterwafer verwendet, wobei zur Realisierung von aktiven Gebieten an der Oberfläche des Halbleitersubstrats 1 Isolationsgräben 2 wie beispielsweise eine flache Grabenisolierung (STI, Shallow Trench Isolation) ausgebildet wird.
  • Gemäß 1B wird in einem nachfolgenden Schritt eine dielektrische Schicht an der Oberfläche des Halbleitersubstrats 1 ausgebildet, die insbesondere im Feldeffekttransistor-Bereich II ein sogenanntes Gatedielektrikum 3 für einen späteren Feldeffekttransistor darstellt. Beispielsweise wird durch thermische Oxidation eine SiO2-Schicht an den freiliegenden Halbleiterbereichen des Halbleitersubstrats 1 ausgebildet, wodurch man ein Gateoxid als Gatedielektrikum 3 erhält.
  • Anschließend wird gemäß 1B eine erste elektrisch leitenden Schicht 4 an der Oberfläche des Halbleitersubstrats 1 bzw. an der Oberfläche des Gatedielektrikums 3 und der Grabenisolierung 2 ganzflächig ausgebildet. Vorzugsweise wird hierbei eine zunächst undotierte oder schwach dotierte polykristalline Halbleiterschicht und insbesondere Poly-Silizium als erste elektrisch leitende Schicht 4 beispielsweise mittels eines CVD-Prozesses ganzflächig abgeschieden. Diese erste elektrisch leitende Schicht 4 dient in späteren Verfahrensschritten zur Realisierung einer Basisanschlussschicht 4A für den Bipolartransistor im Bipolartransistor-Bereich I und zur Realisierung einer ersten Splitgateschicht 4B für den Feldeffekttransistor im Feldeffekttransistor-Bereich II. Die Aufteilung des Feldeffekttransistor-Gates in zwei Lagen bzw. zwei Schichten ist hierbei ein wichtiger Schritt zur kostengünstigen Integration eines hochperformanten Bipolartransistors in einem CMOS-Prozess.
  • Gemäß 1C wird nachfolgend eine Implantationsmaske 5 an der Oberfläche des Halbleiterwafers bzw. der ersten elektrisch leitenden Schicht 4 ausgebildet, wobei beispielsweise ein Fotoresist bzw. Fotolack ganzflächig aufgeschleudert und anschließend mittels fotolithographischer Verfahren strukturiert wird, d.h. belichtet, entwickelt und die belichteten Bereiche entfernt werden. Unter Verwendung dieser Implantationsmaske 5 erfolgt nunmehr eine erste Kollektor-Implantation I1 zum Ausbilden eines Kollektoranschlussgebiets 6 im Halbleitersubstrat 1. Genauer gesagt wird beispielsweise eine n-Hochenergie-Implantation zur Realisierung einer vergrabenen Schicht (buried layer) für das Kollektoranschlussgebiet durchgeführt, wodurch unterhalb der Grabenisolierung 2 ein n+-Kollektoranschlussgebiet im Bipolartransistor-Bereich I entsteht. Zur definierten Festlegung eines aktiven Gebiets für einen Bipolartransistor ist die flache Grabenisolierung 2 beispielsweise derart ausgebildet, dass sie einen Bereich für das spätere Kollektorgebiet und einen Kontaktbereich zum Anschließen des Kollektoranschlussgebiets 6 festlegt.
  • Optional kann unter Verwendung der gleichen Implantationsmaske 5 ferner eine Basisanschluss-Implantation I2 zum Dotieren der polykristallinen Halbleiterschicht 4 als niederohmige Basisanschlussschicht 4A durchgeführt werden. Vorzugsweise wird hierbei eine p-Niedrigenergie-Implantation durchgeführt, wodurch man beispielsweise eine stark p+ dotierte Basisanschlussschicht 4A mit der gleichen Maske erhält. Eine derartige sehr niederohmige Basisanschlussschicht 4A ist außerordentlich wichtig für die elektrischen Eigenschaften des späteren Bipolartransistors und kann demzufolge unter Verwendung der gleichen Implantationsmaske 5 kostengünstig realisiert werden.
  • Gemäß 1D wird nach dem Entfernen der Implantationsmaske 5, d.h. nach einem Resiststrip, eine Hartmaskenschicht bzw. Isolationsschicht (zur Realisierung einer Isolation zwischen einer späteren Emitterschicht und einer späteren Basisanschlussschicht) ganzflächig an der Waferoberfläche bzw. der Oberfläche der ersten elektrisch leitenden Schicht 4, die in die Basisanschlussschicht 4A und den nicht implantierten Schichtbereich bzw. die erste Splitgateschicht 4B aufgeteilt ist, ausgebildet. Genauer gesagt kann eine Doppelschicht bestehend aus einem Oxid 7 und einem Nitrid 8 an der Oberfläche der ersten elektrisch leitenden Schicht 4 ausgebildet werden, wobei die Schichtreihenfolge vorzugsweise invertiert, d.h. unten Nitrid, oben Oxid, sein kann. Grundsätzlich kann auch nur eine einzige Isolationsschicht, bspw. Oxid verwenden als eine derartige Hartmaskenschicht verwendet werden. Eine SiO2-Schicht 7 wird beispielsweise unmittelbar an der Oberfläche der polykristallinen Halbleiterschicht 4 abgeschieden und darauf eine Si3N4-Schicht 8 abgeschieden. Die Oxidschicht 7 der Hartmaskenschicht dient hierbei ferner als Ätzstoppschicht für einen späteren Verfahrensschritt.
  • Gemäß 1E1 wird nachfolgend eine erste Ätzmaske 9 wiederum an der Oberfläche des Halbleiterwafers bzw. der Hartmasken-Doppelschicht 7 und 8 ausgebildet, wobei wiederum beispielsweise ein Fotolack bzw. Fotoresist ganzflächig aufgeschleudert und mittels fotolithographischer Verfahren zur Realisierung bzw. zum Freilegen eines Emitterfensters EF strukturiert wird. Unter Verwendung dieser Fotomaske 9 wird anschließend die Hartmaskenschicht 7 und 8 strukturiert, wobei vorzugsweise ein Trockenätzverfahren zum Ätzen der Nitridschicht 8 sowie der Oxidschicht 7 und zum Freilegen der elektrisch leitenden ersten Schicht 4 bzw. der Basisanschlussschicht 4A durchgeführt wird.
  • Alternativ bzw. optional kann gemäß 1E2 auch ein Kollektoranschlussfenster KF im Bipolartransistor-Bereich ausgebildet und in die Hartmaskenschicht 7 und 8 übertragen werden.
  • Gemäß 1F erfolgt nachfolgend ein Entfernen der ersten Ätzmaske 9 durch beispielsweise einen weiteren Lackstrip und die Strukturierung der elektrisch leitenden Schicht 4 und insbesondere dessen Teilbereichs der Basisanschlussschicht 4A unter Verwendung der strukturierten Hartmaskenschicht bzw. der Nitridschicht 8 und der Oxidschicht 7. Vorzugsweise wird hierbei ein weiteres Trockenätzverfahren zum Entfernen der polykristallinen Basisanschlussschicht 4A im Emitterfensterbereich EF und alternativ auch im nicht dargestellten Kollektorfenster-Bereich KF durchgeführt.
  • Ferner wird gemäß 1F eine zweite Kollektor-Implantation I3 unter Verwendung der derart strukturierten Hartmaskenschicht sowie der Basisanschlussschicht 4A durchgeführt, wodurch ein Kollektorgebiet 10 an der Oberfläche des Halbleitersubstrats 1 ausgebildet werden kann. Das Kollektorgebiet 10 reicht hierbei vorzugsweise bis zum Kollektoranschlussgebiet 6 und besitzt eine gleiche Dotierung (z.B. n), wobei jedoch zur Vermeidung einer Performanceverschlechterung im Bipolartransistor eine geringere Dotierstoffkonzentration verwendet wird. Abschließend erfolgt ein Strip des an der Oberfläche befindlichen Gateoxids, sofern dieses Gatedielektrikum 3 auch in diesem Bereich ausgebildet wurde und noch vorhanden ist. Grundsätzlich kann das Entfernen dieses Gatedielektrikums auch bereits zu einem früheren Zeitpunkt durchgeführt werden.
  • Bei Realisierung der Alternative gemäß 1E2 wird zu diesem Zeitpunkt ebenfalls der Bereich im Kollektoranschlussfenster KF bis zum Kollektoranschlussgebiet 6 zum Ausbilden eines zweiten Kollektoranschlussgebiets 10A dotiert (siehe 1I2), wodurch sich geringere Anschlusswiderstände ergeben.
  • Gemäß 1G erfolgt nunmehr das Ausbilden einer Basisschicht 11 für den späteren Bipolartransistor im Bereich des Emitterfensters EF sowohl an der Oberfläche des Halbleitersubstrats 1 bzw. des Kollektorgebiets 10 als auch an den Seitenwänden der hochdotierten polykristallinen Basisanschlussschicht 4A.
  • Zur Verdeutlichung dieses Verfahrensschritts wird ferner auf die teilvergrößerte Schnittansicht gemäß 2 hingewiesen, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bezeichnen wie in 1G, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 2 wird beispielsweise mittels eines selektiven Epitaxieverfahrens eine Seiten-Basisschicht 11B an den Seitenwänden der polykristallinen Basisanschlussschicht 4A und zum horizontalen Aufwachsen einer Boden-Basisschicht 11A an der Oberfläche des monokristallinen Halbleitersubstrats bzw. des Kollektorgebiets 10 durchgeführt. Da die Basisanschlussschicht 4A ein polykristallines Halbleitermaterial aufweist, während das Kollektorgebiet 10 monokristallines Halbleitermaterial besitzt, besitzen die Seiten-Basisschichten 11B im Wesentlichen polykristallines Halbleitermaterial, während die Boden-Basisschicht 11A eine monokristalline Halbleiterstruktur aufweist. Vorzugsweise wird bei dieser selektiven Epitaxie SiGe oder SiGe:C als Verbund-Halbleiter aufgewachsen, wodurch man besonders hochperformante Bipolartransistoren ausbilden kann.
  • Diese Basisschicht 11 sollte ferner eine geringere Dotierung als die Basisanschlusschicht 4 aufweisen, um beispielsweise hohe Stromverstärkungsfaktoren im Bipolartransistor zu ermöglichen (übliche Dotierungen für die Basis sind 10E18 bis 10E19cm-3 und für den Basisanschluss etwa 10E20cm-3). Da andererseits die sehr hoch dotierte Basisanschlussschicht 4A selbstjustiert bis an die Basisschicht 11 heranreicht, wird gemäß dem vorliegenden Verfahren ein insbesondere hinsichtlich seines Rauschverhaltens und seiner Hochfrequenzperformance außerordentlich hochwertiger Bipolartransistor ermöglicht.
  • Gemäß 1H wird in einem nachfolgenden Schritt ein Innenspacer 12S an den inneren Seitenwänden des Emitterfensters EF bzw. der aus den Schichten 7 und 8 bestehenden Hartmaskenschicht ausgebildet. Derartige Innenspacer 12S beschränken ein tatsächlich wirkendes bzw. effektives Emitterfenster auf monokristallines Gebiet, wodurch beispielsweise ein undefiniertes laterales Wandern von Versetzungen aus den polykristallinen Bereichen der aktiven inneren Basis zuverlässig verhindert werden kann. Diese Innenspacer 12S werden vorzugs weise L-förmig ausgebildet, was nachfolgend anhand der teilvergrößerten Schnittansicht gemäß 3 im Einzelnen beschrieben wird.
  • 3 zeigt demzufolge eine teilvergrößerte Schnittansicht der 1H, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente oder Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Zur Realisierung von L-förmigen Innenspacern 12S wird beispielsweise eine Doppel-Abscheidung durchgeführt, wobei zunächst eine Innenspacerschicht 12 ganzflächig und konformal an der Oberfläche des Wafers bzw. der Hartmaskenschicht sowie der Basisschicht 11 abgeschieden wird und anschließend eine weitere Hilfsschicht zur Realisierung eines Hilfsspacers HS abgeschieden und mittels eines Spacerverfahrens zurückgebildet wird. Unter Verwendung dieser Hilfsspacer HS wird nachfolgend die Innenspacerschicht 12 wiederum mittels eines Spacerverfahrens zurückgeätzt, bis sich schließlich die Innenspacer 12S im Wesentlichen L-förmig ergeben. Nach dem Entfernen der Hilfsspacer HS verbleiben demzufolge an den Seitenwänden der Hartmaskenschicht sowie an den abfallenden Flanken der Seiten-Basisschicht 11B die Innenspacer 12S bestehen, wodurch ein effektives Emitterfenster ausschließlich über dem monokristallinen Bereich der Boden-Basisschicht 11A ausgebildet wird. Bei einer derartigen Struktur erhält man Bipolartransistoren mit außerordentlich günstigem Hochfrequenzverhalten und optimalen Rauscheigenschaften.
  • Gemäß 1I1 wird nachfolgend eine zweite Ätzmaske 13 an der Oberfläche des Wafers bzw. der strukturierten Hartmaskenschicht 7 und 8 zum Freilegen des Feldeffekttransistor-Bereichs II ausgebildet. Wiederum wird ein Fotoresist ganzflächig aufgebracht und beispielsweise mittels fotolithographischer Verfahren belichtet, entwickelt und die belichteten Bereiche entfernt, wodurch zumindest der Feldeffekttransistor- bzw. CMOS-Bereich II freigelegt wird. Gemäß 1I1 kann die zweite Ätzmaske 13 auch derart strukturiert sein, dass auch das Kollektoranschlussfenster KF freigelegt wird, um anschließend unter Verwendung dieser zweiten Ätzmaske 13 die strukturierte Hartmaskenschicht bzw. die Nitridschicht 8 und die Oxidschicht 7 zum Freilegen der ersten elektrischen Schicht 4 im Feldeffekttransistor-Bereich und des Bereichs des Kollektoranschlussfensters KF zu entfernen.
  • Wiederum kann hierbei ein Trockenätzverfahren zum Entfernen der Hartmaskenschicht durchgeführt werden, wobei auf Grund der unkritischen Maskenstruktur auch ein kostengünstigeres Nassätzverfahren angewendet werden kann.
  • 1I2 zeigt wiederum die Alternativversion, wobei im Kollektoranschlussfenster KF das zweite Kollektoranschlussgebiet 10A im Halbleitersubstrat 1 niederohmig während der Implantation gemäß 1F ausgebildet wurde und ferner eine Opfer-Basisschicht 11A an der Oberfläche dieses weiteren Kollektoranschlussgebiets 10A und an der Seitenfläche des Basisanschlussgebiets 4A bzw. der nicht implantierten elektrisch leitenden ersten Schicht 4B aufgewachsen wurde.
  • Wieder zurückkehrend zum Basisverfahren wird in einem nachfolgenden Schritt gemäß 1J eine zweite elektrisch leitende Schicht 14 an der Waferoberfläche bzw. an der Oberfläche der ersten elektrisch leitenden Schicht 4 und der strukturierten Hartmaskenschicht 7 und 8 ganzflächig ausgebildet. Vorzugsweise wird wiederum polykristallines Halbleitermaterial mittels eines Abscheideverfahrens und insbesondere Polysilizium als derartige zweite elektrisch leitende Schicht 14 abgeschieden. Dieses Polysilizium dient im Bipolartransistor-Bereich als spätere Emitterschicht bzw. Emitterpoly 14A und im Feldeffekttransistor-Bereich gleichzeitig als spätere zweite Gate-Polysiliziumlage bzw. zweite Splitgateschicht 14B.
  • Vor dieser Abscheidung wird selbstverständlich zunächst die zweite Ätzmaske 13 entfernt bzw. ein Fotolackstrip durchgeführt und optional eine HF-Reinigung der polykristallinen Halbleiteroberfläche der zweiten elektrisch leitenden Schicht 14 durchgeführt.
  • Gemäß 1K1 wird im bevorzugten Ausführungsbeispiel eine dritte Ätzmaske 15 an der Waferoberfläche bzw. der Oberfläche der zweiten elektrisch leitenden Schicht 14 ausgebildet, wobei wiederum ein Fotoresist bzw. Fotolack aufgebracht bzw. aufgeschleudert wird und mittels fotolithographischer Verfahren strukturiert wird, d.h. belichtet, entwickelt und die belichteten Bereiche entfernt werden. Unter Verwendung dieser dritten Ätzmaske 15, welche nunmehr bereits einer herkömmlichen Gatelithographie bzw. Gate-Ätzmaske eines herkömmlichen CMOS-Prozesses entspricht, wird die zweite elektrische Schicht 14 sowie die darunter liegende erste elektrisch leitende Schicht 4 zur Realisierung einer Emitterschicht 14A im Bereich des Emitterfensters EF und einer zweiten Splitgateschicht 14B bzw. eines Gatestapels im Feldeffekttransistor-Bereich strukturiert. Beispielsweise wird hierbei ein Trockenätzverfahren (RIE, Reactive Ion Etch) durchgeführt, da es sich hierbei um eine kritische Maske und somit sehr feine Strukturen handelt.
  • In der Alternativversion gemäß 1K2 wird auf Grund der fehlenden ersten elektrisch leitenden Schicht 4 und dem darunter liegenden und als Ätzstop wirkenden Gatedielektrikum 3 im Bereich des Kollektoranschlussfenster KF die Opfer-Basisschicht 110 bzw. die SiGe-Epischicht vollständig entfernt und darüber hinaus in das Halbleitersubstrat 1 hineingeätzt, wodurch sich eine Vertiefung ergibt, die beispielsweise durch zwei Isolationsgräben 2 seitlich begrenzt ist.
  • In den weiteren Schritten gemäß 1L bis 1O wird die Fertigstellung eines Bipolartransistors im Bipolartransistor-Bereich I und eines Feldeffekttransistors im Feldeffekttran sistor-Bereich II mit im Wesentlichen bekannten Herstellungsschritten beschrieben. Der entscheidende Schritt zur Realisierung einer kostengünstigen Integration eines Bipolartransistors in einer Schaltung mit Feldeffekttransistoren bzw. CMOS-Schaltung besteht insbesondere in der Aufteilung des Feldeffekttransistors-Steuerschicht bzw. Gates in zwei Lagen 4B und 14B. In Kombination mit insbesondere einer selektiven SiGe-Epitaxie zum Ausbilden der Basisschicht 11 erhält man unter Verwendung von lediglich drei zusätzlichen Lithographiemasken bzw. Lithographieebenen zu einem herkömmlichen CMOS-Prozess eine BiCMOS-Schaltungsanordnung mit hochperformantem Bipolartransistor.
  • Da in der vorliegenden Erfindung die Emitterfenstergeometrie bzw. die Emitterschicht 14E nahezu planar ist, kann darüber hinaus ein implantiertes Emitterpoly verwendet werden. Wegen der planaren Geometrie wird dadurch auch ohne die Verwendung eines teuren Insitu-dotierten Emitterpolys eine Emitterrandverarmung bei sehr tiefen Emitterfenstern zuverlässig verhindert wird.
  • Vorzugsweise wird das Verfahren mit modernen CMOS-Prozessen kombiniert, welche Gatelängen kleiner 100 Nanometer realisieren und somit auf ein Postoxid (Gatereoxidation) verzichten. Eine kostengünstige Realisierung ist in diesem Fall besonders einfach möglich.
  • Nachfolgend werden die zur Fertigstellung des Bipolartransistors und des Feldeffekttransistors notwendigen Schritte im Einzelnen beschrieben.
  • Gemäß 1L werden in üblicher Weise mittels einer sogenannten Anschluss-Implantation sogenannte „Lightly Doped" LDD-Source-/Drain-Anschlussgebiete 16 an den Seitenwänden des Gatestapels bzw. der zwei Lagen 4B und 14B im Halbleitersubstrat 1 ausgebildet, wobei auch im Bereich des Kollektoranschlussfensters KF eine derartige Dotierung stattfindet. Man verwendet diese optionalen LDDs üblicherweise um einen weniger abrupten Dotierungsübergang an der Gatekante zu erreichen, wodurch man geringere Leckströme erhält. Ferner werden anschließend Gatespacer 17S an den Seitenwänden des Gatestapels ausgebildet, wobei sich diese Gatespacer 17S auch an den Seitenwänden der Emitterschicht 14A sowie der Hartmaske und der freiliegenden Basisanschlussschicht 4A automatisch ausbilden.
  • Gemäß 1M wird wiederum entsprechend eines Standard-CMOS-Prozesses zunächst eine zweite Implantationsmaske 18, welche vorzugsweise einen Fotoresist darstellt, mittels fotolithographischer Verfahren hergestellt und anschließend eine Source-/Drain-Implantation I4 zum Ausbilden von Source-/Draingebieten 19 seitlich des Gatestapels bzw. der Gatespacer 175, aber auch im Bereich des Kollektoranschlussfensters KF, einem Oberflächenbereich 14BA der zweiten Splitgateschicht 14B des Gatestapels sowie einem Oberflächenbereich 14AA des Emitterbereichs 14A durchgeführt. Der untere Bereich 14AB des Emitterbereichs 14A sowie der untere Bereich 14BB der zweiten Splitgateschicht 14B des Gatestapels werden hierbei auf Grund einer vorzugsweise verwendeten Niedrigenergie-Implantation nicht implantiert. Aus diesem Grund kann insbesondere für die Emitterschicht 14A und deren planare Emittergeometrie auf eine teure insitu-dotierte Emitterpolyabscheidung bzw. insitu-dotierte Abscheidung der zweiten elektrisch leitenden Schicht 14 verzichtet werden, wodurch sich die Kosten weiter verringern.
  • Gemäß 1N werden in einem sogenannten Source-/Drain-Ausheilschritt bzw. -anneal die implantierten Verunreinigungen in das Halbleitersubstrat 1 hineingetrieben, wodurch sich vertiefte Source-/Draingebiete 19 sowie ein entsprechendes Dotiergebiet im Kollektoranschlussfenster im Halbleitersubstrat 1 ergeben. Gleichzeitig wird dadurch jedoch auch ein Eintreiben der Verunreinigungen in der zweiten und eventuell auch ersten Splitgateschicht 14B des Gatestapels sowie der Emitterschicht 14A durchgeführt, wodurch sich verringerte Anschlusswiderstände ergeben (emitter-drive-in). Im Bereich des Emitters wird zudem Dotierstoff flach in die darunter liegende Basisepitaxie eingetrieben und bildet dort einen kristallinen Emitterbereich.
  • Abschließend wird gemäß 1O1 in der Basisversion eine Passivierungsschicht 20, die beispielsweise BPSG (Borphosphorsilikatglas) oder BSG (Borsilikatglas) aufweist, ganzflächig an der Waferoberfläche ausgebildet und darin Kontakte K für eine Basis B, einen Emitter E und einen Kollektor C des Bipolartransistors sowie für eine Source S, ein Gate G und ein Drain D des Feldeffekttransistors in üblicher Weise erzeugt.
  • In der Alternativversion gemäß 1O2 geschieht dieses in gleicher Weise, wobei jedoch im Kollektoranschlussfenster KF auf Grund der Vertiefung im vorhergehenden Verfahrensschritt gemäß 1K2 ein verringerter Anschlusswiderstand zum Kollektoranschlussgebiet 6 realisiert werden kann. Die Source-/Drainimplantation erhöht hierbei weiterhin die Dotierung des Dotiergebietes 19, wodurch sich außerordentlich gute Anschlusseigenschaften ergeben.
  • Auf diese Weise erhält man mit nur drei zusätzlichen Lithographiemasken und somit mit minimalen Kosten eine BiCMOS-Schaltungsanordnung, die mit herkömmlichen CMOS-Schaltungen konkurrenzfähig ist und hinsichtlich seines Rauschverhaltens und seiner Hochfrequenzeigenschaften hervorragende Eigenschaften aufweist. Insbesondere für sogenannte Wireless-Anwendungen können somit kostengünstige und hochperformante BiCMOS-Schaltungen realisiert werden.
  • Die Erfindung wurde vorstehend anhand einer Silizium-Halbleiterschaltung beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Halbleitermaterialien. In gleicher Weise kann an Stelle der SiGe- Basisschicht auch eine alternative Halbleiterschicht und insbesondere ein alternativer Verbundhalbleiter verwendet werden.
    • 1
    Halbleitersubstrat
    2
    Grabenisolierung
    3
    Gatedielektrikum
    4
    erste elektrisch leitende Schicht
    4A
    Basisanschlussschicht
    4B
    erste Splitgateschicht
    5
    Implantationsmaske
    6
    Kollektoranschlussgebiet
    7, 8
    Hartmaskenschicht
    9
    erste Ätzmaske
    10
    Kollektorgebiet
    10A
    zweites Kollektoranschlussgebiet
    11
    Basisschicht
    11A
    Boden-Basisschicht
    11B
    Seiten-Basisschicht
    110
    Opfer-Basisschicht
    12
    Inenspacerschicht
    12S
    Innenspacer
    13
    zweite Ätzmaske
    14
    zweite elektrisch leitende Schicht
    14A
    Emitterschicht
    14B
    zweite Splitgateschicht
    15
    dritte Ätzmaske
    16
    Lightly-Doped Source-/Drain-Gebiete
    17S
    Gatespacer
    18
    zweite Implantationsmaske
    19
    Source-/Drain-Dotiergebiete
    I1 bis I4
    Implantationen
    EF
    Emitterfenster
    KF
    Kollektoranschlussfenster
    HS
    Hilfsspacer
    I
    Bipolartransistor-Bereich
    II
    Feldeffekttransistor-Bereich
    B
    Basis
    E
    Emitter
    C
    Kollektor
    S
    Source
    G
    Gate
    D
    Drain
    K
    Anschlusskontakte
    20
    Passivierungsschicht

Claims (14)

  1. Verfahren zur Herstellung einer Halbleiter-Schaltungsanordnung mit den Schritten: a) Vorbereiten eines Halbleitersubstrats (1) mit einem Bipolartransistor-Bereich (I) und einem Feldeffekttransistor-Bereich (II); b) Ausbilden einer ersten elektrisch leitenden Schicht (4) an der Oberfläche des Halbleitersubstrats (1) zur Realisierung einer Basisanschlussschicht (4A) im Bipolartransistor-Bereich (I) und einer ersten Splitgateschicht (4B) im Feldeffekttransistor-Bereich (II); c) Ausbilden einer Implantationsmaske (5) an der Oberfläche der ersten elektrisch leitenden Schicht (4); d) Durchführen einer ersten Kollektor-Implantation (I1) zum Ausbilden eines Kollektoranschlussgebiets (6) im Bipolartransistor-Bereich (I) des Halbleitersubstrats; e) Ausbilden einer Hartmaskenschicht (7, 8) an der Oberfläche der ersten elektrisch leitenden Schicht (4); f) Ausbilden einer ersten Ätzmaske (9) an der Oberfläche der Hartmaskenschicht (7, 8) zum Strukturieren der Hartmaskenschicht und zum Freilegen von zumindest einem Emitterfenster (EF) im Bipolartransistor-Bereich (I); g) Strukturieren der Basisanschlussschicht (4A) unter Verwendung der strukturierten Hartmaskenschicht (7, 8); h) Durchführen einer zweiten Kollektor-Implantation (I3) unter Verwendung der strukturierten Hartmaskenschicht und der Basisanschlussschicht (4A) zum Ausbilden eines Kollektorgebiets (10) in der Oberfläche des Halbleitersubstrats (1); i) Ausbilden einer Basisschicht (11) im Bereich des Emitterfensters (EF) an der Oberfläche des Kollektorgebiets (10) und an den Seitenwänden der Basisanschlussschicht (4A); j) Ausbilden einer zweiten Ätzmaske (13) an der Oberfläche der strukturierten Hartmaskenschicht (7, 8) zum Freilegen des Feldeffekttransistor-Bereichs (II); k) Erneutes Strukturieren der strukturierten Hartmaskenschicht (7, 8) unter Verwendung der zweiten Ätzmaske (13) zum Freilegen der ersten elektrisch leitenden Schicht (4) im Feldeffekttransistor-Bereich (II); l) Ausbilden einer zweiten elektrisch leitenden Schicht (14) an der Oberfläche der freigelegten ersten elektrisch leitenden Schicht (4) und der strukturierten Hartmaskenschicht (7, 8) sowie der Basisschicht (11); m) Ausbilden einer dritten Ätzmaske (15) an der Oberfläche der zweiten elektrisch leitenden Schicht (14); n) Strukturieren der zweiten elektrisch leitenden Schicht (14) unter Verwendung der dritten Ätzmaske (15) zur Realisierung einer Emitterschicht (14A) im Bereich des Emitterfensters (EF) und einer zweiten Splitgateschicht (14B) im Feldeffekttransistor-Bereich (II); und o) Fertigstellen eines Bipolartransistors im Bipolartransistor-Bereich (I) und eines Feldeffekttransistors im Feldeffekttransistor-Bereich (II).
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass die erste und zweite elektrisch leitende Schicht (4, 14) eine polykristalline Halbleiterschicht, insbesondere Poly-Si-Schicht, aufweist.
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt d) ferner eine Basisanschluss-Implantation (I2) zum Dotieren der Basisanschlussschicht (4A) unter Verwendung der Implantationsmaske (5) durchgeführt wird.
  4. Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass die Kollektor-Implantation (I1) eine Hochenergie-Implantation und die Basisanschluss-Implantation (I2) eine Niedrigenergie-Implantation darstellt.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt e) als Hartmaskenschicht eine Doppelschicht mit einer Ätzstoppschicht (7), insbesondere Si3N4-Schicht, und einer Emitter-/Basisanschluss-Isolationsschicht (8), insbesondere SiO2-Schicht, ausgebildet wird.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass in Schritt f) ferner ein Kollektoranschlussfenster (KF) im Bipolartransistor-Bereich (I) freigelegt wird.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass in Schritt f) und g) ein Trockenätzverfahren zum Strukturieren der Hartmaskenschicht und der Basisanschlussschicht (4A) verwendet wird.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass in Schritt i) ein selektives Epitaxieverfahren zum seitlichen Aufwachsen einer Seiten-Basisschicht (11B) und zum horizontalen Aufwachsen einer Boden-Basisschicht (11A) durchgeführt wird.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass in Schritt i) als Basisschicht (11) ein Verbund-Halbleiter, insbesondere SiGe, ausgebildet wird.
  10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass in Schritt i) ein Innenspacer (12S) zumindest an den Seitenwänden der strukturierten Hartmaske (7, 8) im Bereich es Emitterfensters (EF) ausgebildet wird.
  11. Verfahren nach einem der Patentansprüche 6 bis 9, dadurch gekennzeichnet, dass in Schritt j) ferner ein Bereich des Kollektoranschlussfensters (KF) freigelegt wird.
  12. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass als Implantationsmaske (5) sowie als erste, zweite und dritte Ätzmaske (9, 13, 15) eine Fotolackmaske verwendet wird.
  13. Verfahren nach einem der Patentansprüche 1 bis 12, dadurch gekennzeichnet, dass bei einer Dotierung der Source/Draingebiete (19) des Feldeffekttransistors gleichzeitig die Emitterschicht (14A) des Bipolartransistors, vorzugsweise mittels Ionenimplantation, dotiert wird.
  14. Verfahren nach einem der Patentansprüche 1 bis 13, dadurch gekennzeichnet, dass das Gate des Feldeffekttransistors die erste und zweite Splitgateschicht (4A, 14B) aufweist, wobei die erste Splitgateschicht (4A) gleichzeitig mit der Basisanschlussschicht (4B) und die zweite Splitgateschicht (14B) gleichzeitig mit der Emitterschicht (14A) für den Bipolartransistor ausgebildet wird.
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