WO2006076991A2 - Verfahren zum herstellen eines feldeffekttransistors, feldeffekttransistor und integrierte schaltungsanordnung - Google Patents

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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Definitions

  • the invention relates inter alia to a method for producing a field effect transistor, in particular a tunnel field effect transistor.
  • a field effect transistor in particular a tunnel field effect transistor.
  • the following steps are performed without limitation by the order in which the method steps are listed:
  • the substrate is, for example, a monocrystalline semiconductor substrate, in particular monocrystalline silicon. Particularly suitable are SOI substrates (Silicon on Insulator).
  • SOI substrates Silicon on Insulator.
  • the auxiliary layer consists for example of a different material than the substrate or of the same material. Frequently, auxiliary layers of polycrystalline silicon are used, from which gate electrodes of the transistor can be generated.
  • the spacer is also referred to as a spacer and defines a distance of the connection region to a channel formation region in the substrate.
  • the connection regions are usually also referred to as source / drain regions and may optionally contain so-called extension areas or extensions, for example so-called LDD areas (Lightly Doped Drain), d. H . Areas of the same doping type as the adjacent terminal area but with a lower dopant concentration.
  • LDD areas Lightly Doped Drain
  • d. H Areas of the same doping type as the adjacent terminal area but with a lower dopant concentration.
  • a field effect transistor and an integrated circuit arrangement should be specified.
  • the invention is based on the consideration that it is possible to produce tunnel field-effect transistors with dimensions of less than 50 nm (nanometers), and in particular in the range of 15 nm to 30 nm, without short-channel effects (SCE). Short Channel Effects) occur that affect the electrical performance of the tunneling field effect transistor.
  • the material of the auxiliary area is again completely or at least partially removed, so that the resulting space for a spacer can be used. This makes it possible to produce field effect transistors with very small lateral dimensions.
  • the covering layer is a layer which is planarized, for example, by means of a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • the method according to the invention makes it possible to dope the terminal regions without having to use a photolithographic step in which an edge of the photomask lies within the region in which the transistor is to be produced.
  • photomasks can be used to select areas on the integrated circuit in which a particular type of transistor is to be generated.
  • the auxiliary layer is first patterned with a photolithographic method, wherein a projection with two from each other facing away from the side walls or wherein a trench with two side walls facing each other arises.
  • the projection has in a plane lying at an angle of 90 degrees to a plane in which the substrate is arranged, for example a rectangular cross-section or a trapezoidal cross-section, wherein side walls of the trapezium are inclined symmetrically to each other.
  • the trench also has a rectangular cross section or a trapezoidal cross section in said plane, wherein the trench width may decrease with increasing depth.
  • the lateral dimension of the projection or of the trench is in one embodiment smaller than 500 nm or smaller than 250 nm or even smaller than 100 nm.
  • the lateral dimension is given, for example, by the smallest lateral structure width achievable with the lithography method used.
  • a control region of the field effect transistor is produced after removal of material of the auxiliary region or during removal of material of the auxiliary region.
  • the process steps carried out in this case are explained in more detail below with reference to FIGS. 3 and 6.
  • a control region of the field effect transistor is generated before generating the first spacer element on the projection or in the trench.
  • executed process steps are explained in more detail below with reference to the figures 5 and 7, respectively.
  • connection region is silicided. Silicidation at the other terminal area is suppressed. With this measure, it is also possible to achieve an improvement in the electrical properties of the transistor in the case of tunnel field-effect transistors.
  • the non-silicided connection area is in particular the connection area where the tunneling takes place.
  • the invention also relates to an integrated tunneling field effect transistor comprising the following elements: a preferably semiconducting channel formation region which is undoped, ie intrinsically doped, or relatively low doped compared to other regions of the transistor.
  • the channel formation region is preferably formed in single crystal material.
  • a preferably semiconducting first doped connection region (source / drain region) which is doped according to a first doping type and with a larger dopant concentration than the channel formation region.
  • a preferably semiconducting second doped terminal region, which according to a different doping type than the first terminal region and having a greater dopant concentration than the channel formation region do- is animal.
  • the first connection region is heavily p-doped and the second connection region is heavily n-doped.
  • connection region is heavily n-doped and the second connection region is heavily p-doped.
  • the dopant concentration in the terminal region / at which the tunneling is to occur is in particular greater than 10 19 or even greater than 10 20 dopant atoms per cm 3 .
  • the connection regions and possibly the extension regions are also preferably formed in a monocrystalline material
  • the channel formation region is arranged between the first connection region and the second connection region.
  • a control area also known as the gate.
  • An electrically insulating isolation region disposed between the control region and the channel formation region.
  • the tunnel field effect transistor according to the invention has a minimum lateral extension of the control region at the isolation region of less than 50 nm or even less than 30 nm. In particular, the lateral extent is greater than 5 nm or greater than 10 nm.
  • the tunnel field effect transistor according to the invention can be implemented For example, produce with the inventive method, so that the above-mentioned technical effects apply.
  • the field effect transistor has an asymmetrical structure which has likewise been caused, for example, by the use of the method according to the invention.
  • the asymmetry is expressed in a next development in that the control area has a vertical to a plane in which the insulating layer is located, lying side wall.
  • a side wall of the control region facing away from this side wall is convex, ie. H . bulged outward.
  • the Asymmet For example, by different height spacers on opposite sides of the gate area.
  • the invention also relates to an integrated circuit arrangement which contains at least two tunnel field effect transistors according to the invention or, in addition to at least one tunnel field effect transistor according to the invention also at least one further field effect transistor with terminal regions of the same doping type, but otherwise the same structure as the tunnel field effect transistor according to the invention Has .
  • the further field effect transistor is therefore not a tunnel field effect transistor.
  • the integrated circuit arrangement can additionally also contain planar tunnel field-effect transistors in which the control regions have been structured not with a sublithographic method but with a lithographic method.
  • FIG. 5 shows a manufacturing stage in the production of a tunnel field effect transistor according to a second exemplary embodiment, in which a projection is produced; be generated at the gate areas,
  • FIG. 6 shows a production stage in the production of a tunnel field effect transistor according to a third embodiment
  • FIG. 1 shows manufacturing stages in the production of tunnel field effect transistors Tl and T2 according to a first embodiment.
  • a single-crystal semiconductor substrate 10 is assumed, for example, a silicon wafer.
  • the wafer surface is prepared, for. B. through a cleaning.
  • isolation regions are generated between adjacent transistors, for example by the use of the LOGOS process (LOCaI oxidation) or by the use of shallow isolation trenches.
  • shallow isolation trenches 32, 34 and 36 can be produced.
  • the isolation trenches 32 to 36 have for example a depth of 200 nm or greater than 200 nm.
  • the isolation trenches 32 to 36 are, for example, with
  • isolation trench 34 can be achieved in all embodiments, a separation of lying between the pair-produced transistors drain / source regions, see, for example, drain / source region 80 for the transistors Tl and T2.
  • an insulating layer 12 is applied, which can be used as a gate dielectric, for example by thermal oxidation.
  • an auxiliary layer 14 is applied, for example made of polycrystalline silicon.
  • the thickness of the insulating layer 12 is, for example, only 2 nm (nanometers) or less than 2 nm.
  • the thickness of the auxiliary layer 14 is, for example, 50 nm or smaller.
  • a resist is applied, for example a photoresist.
  • the resist is exposed and developed by a photolithographic process, leaving a resist region 16 having a lateral dimension L1 of, for example, 150 nm (nanometers) or smaller.
  • the auxiliary layer 14 is patterned, forming an auxiliary region 18.
  • the insulating layer 12 is also structured.
  • auxiliary layer 14 In patterning the auxiliary layer 14, it is stopped on the substrate 10 or on the insulating layer 12. Auxiliary regions 18 in other parts of the circuit arrangement are used, for example, as gate electrodes of planar CMOS field-effect transistors with connection regions of the same doping type.
  • the structuring of the auxiliary layer 14 is carried out, for example, with an anisotropic etching method, for example with an RIE method (Reactive Ion Etching).
  • RIE method Reactive Ion Etching
  • trim process can be carried out, in which, for example, the lateral extent L 1 of the auxiliary regions 18 is further reduced by means of an isotropic etching.
  • Complementary Metal Oxide Semiconductor transistors which have a sublithographic gate length, and tunnel field effect transistors.
  • the integrated circuit arrangement contains only one or more, but not all, of the mentioned transistor types.
  • the auxiliary area 18 is bounded laterally by side walls 18a and 18b, respectively. Towards the top, the auxiliary area 18 is closed by a cover surface 18c. The bottom of the auxiliary region 18 rests on an insulating layer region 20.
  • sidewall insulations are optionally produced, for example sidewall oxides 22 and 23, for example by thermal Oxidation.
  • Sidewall oxides 22 and 23 are generated in particular on such transistors, where so-called extensions are needed to provide a degree of freedom more available.
  • the sidewall oxides may also eliminate damage to the gate oxide due to the patterning of the gate oxide.
  • expansion regions 24 and 25 are created using sidewall oxides 22, 23 and auxiliary region 18 as a mask.
  • spacers 26, 27 are produced on the sides of the sidewall oxides or on the sides of the auxiliary region 18. For this purpose, a layer is deposited in a layer thickness corresponding to the later width of the spacers 26, 27.
  • the spacers 26 and 27 are then produced by anisotropic back etching.
  • the spacers 26, 27 are made of silicon nitride. However, other materials are possible.
  • source and drain implantations are performed to create drain / source regions 28, 29 using a higher implant energy and also a higher dose than when creating the extension regions 24, 25.
  • regions can be selected in which the drain / source regions n are to be doped or other regions in which they are to be doped p.
  • the implantation takes place self-aligning on the spacers 26, 27.
  • the width of the sidewall oxides 22, 23 is, for example, 5 nm (nanometers) or smaller.
  • the width of the spacers 26, 27 is for example 10 nm or smaller.
  • the material used for the filling layer 30 is, for example, BSG (Boron Silicate Glass). In other embodiments, however, other materials are used for the filling layer 30, which can be etched especially selectively to polycrystalline silicon, to silicon dioxide and to silicon nitride.
  • regions are subsequently selected, for example optionally with the aid of a photolithographic process, in which CMOS transistors or tunnel transistors with ultrashort gate lengths are to be produced.
  • the auxiliary region 18 is completely removed, with selective etching to the filling material 30 and to the spacers 26, 27 or to the sidewall oxide 22, 23.
  • the insulating layer region 20 remains at the bottom of a recess 50, which arises where the auxiliary region 18 was arranged. If necessary, however, the insulating layer region 20 can once again be produced by thermal oxidation.
  • the etching may take place as a selective wet etching process or as a selective dry etching. In a wet etching high selectivities are, for example. with NaOH (sodium hydroxide) diluted in H 2 O (water).
  • a layer of gate material is subsequently deposited, for example a polycrystalline layer.
  • the thickness of this layer defines the width of gate regions 60, 62, which arise after an anisotropic etching back process on the side walls of the recess 50.
  • the layer thickness is, for example, 20 nanometers.
  • the anisotropic re-etching process is optionally performs sidewall oxidation to create sidewall oxides 64 and 65 on the exposed side surfaces of the gate regions 60, 62.
  • first sidewall spacers 64, 65 are formed by layer deposition and anisotropic back etching.
  • extension regions 72, 73 are required, they are produced by means of a self-aligning implantation 70, wherein the sidewall oxides 64, 65, the gate regions 60, 62 and the filling layer 30 serve as a mask.
  • implant masks optionally use resist masks to define areas in which
  • Transistors are, for example, have n expansion areas or areas in which are transistors that should have p expansion areas.
  • spacers 74, 75 are then attached to the sidewall oxides 64, 65, and. directly at the gate regions 60, 62 using a layer deposition and an anisotropic etch back step.
  • the spacers 74 and 75 consist for example of silicon nitride.
  • drain / source regions 80 are implanted, wherein the spacers 74, 75, the gate regions 60, 62 and the filling layer 30 serve as a mask.
  • the implantation is self-aligned within a transistor.
  • areas on the integrated circuit arrangement can be selected in which, for example, n + source / drain implantations are to be performed or in which alternatively p + source / drain implantations are to take place.
  • oxide is removed on the gate regions 60, 62, for example by means of wet etching or by means of dry etching.
  • the filling layer 30 is optionally removed.
  • Silizid Schemee 90, 92, 94, 96, 98 are subsequently produced on the drain / source regions 28, 29, on the gate regions 60, 62 and on the drain / source region 80 by means of an optional, known salicide process (Seif Aligned Silicide). Remains the Fill layer 30, so contacts are introduced to the terminal areas in the filling layer.
  • the formation of the silicide region 94 between the two spacers 74, 75 is suppressed in an alternative process procedure, for example by blanket deposition and back etching of an auxiliary layer. Alternatively, the selectivity of an etching is utilized.
  • the gate insulation is, for example, nitrided, d. H . it has a nitrogen-rich top surface.
  • Gate insulation layer stacks are also used in which an upper silicon nitride layer is present. Silicon nitride has a different etch rate than oxide in either wet etch or dry etch, so that one can remove the silicon oxide on the gate regions 60, 62 without removing the gate dielectric between the gate regions 60, 62. Thus, no silicide can be formed between the two gate regions 60 and 62.
  • so-called raised or raised source / drain regions are generated, for example by inserting a selective epitaxy.
  • the gate regions 60 and 62 are separated from one another by means of, for example, a lithographic process and / or a spacer technique at the opposite sides of the recess 50 (not shown in FIG. 4).
  • a cover layer is applied to the still unstructured auxiliary layer 14, for. B. made of silicon nitride. Thereafter, the cover layer and the auxiliary layer 14 are patterned together to form an auxiliary portion corresponding to the auxiliary portion 18 which is completely covered by a portion of the cover layer. Thereafter, the illustrated with reference to Figure 1 steps for the preparation of optional side wall oxides, optional expansion areas, spacers and connection areas carried out . Before applying a layer corresponding to the filling layer 30, the pre-structured cover layer region is etched back isotropically, so that edge regions of the auxiliary region corresponding to the auxiliary region 18 are exposed, but the auxiliary region is still covered in a middle part with the back-etched cover layer region.
  • a similar etch-back process is explained below with reference to FIG. 6 for a cover layer 221.
  • a layer corresponding to the filling layer 30 is applied and planarized, wherein, for example, when reaching the remaining covering layer area is stopped.
  • the filling layer then still covers the edge areas of the auxiliary area which have been uncovered during isotropic re-etching.
  • the cover layer region is removed from the center of the auxiliary region selectively to the material of the filling layer.
  • the auxiliary region is patterned using the material of the planarized filling layer covering the edge of the auxiliary region, wherein no photomask is used.
  • FIG. 5 shows a production stage in the manufacture of transistors according to a second exemplary embodiment.
  • the same method steps as in the first embodiment for producing the same elements are performed.
  • the elements of the second exemplary embodiment have reference symbols which have been preceded by a 1 in comparison to identical elements of the first exemplary embodiment.
  • a substrate 110 corresponds to the substrate 10 in the second embodiment, a substrate 110.
  • auxiliary area 118 corresponds to the auxiliary area 18 generates gate areas 160 and 162 on the side walls, before the spacer 126 resp. 127 is generated.
  • the material of the auxiliary region 118 is selected so that it can be selectively removed to the gate regions 160 and 162.
  • nitride is useful as the material for the auxiliary region 118.
  • a filling layer 130 of, for example, BSG (Boron Silicate Glass) is applied. Thereafter, the process steps explained above with reference to FIGS. 2 to 4 are carried out, wherein after removal of the auxiliary region 118, however, no gate regions need be generated within the resulting recess. If necessary, only side wall oxides and spacers are produced within the recess.
  • Figure 6 shows a manufacturing stage in the manufacture of transistors according to a third embodiment.
  • the two transistors j are not generated on a projection, but in a trench 222.
  • the starting point is again a silicon substrate 210, on which, for example, an insulating layer 212 is optionally deposited.
  • An auxiliary layer 214 is applied to the insulating layer 212, for example of polycrystalline silicon and with a layer thickness of, for example, 50 nm.
  • a trench 222 is produced with the aid of a photolithographic method, which has side walls 222a and 222b.
  • the trench 222 has a lateral extent L2 of, for example, 150 nm.
  • the trench 222 When the trench 222 is generated, it is stopped on the insulating layer 212 so that the trench bottom is located on the insulating layer 212. After the trench 222 has been created, an auxiliary region 219a is formed on the left of the trench 222 and an auxiliary region 219b on the right of the trench 222. At the sidewalls 222a and 222b, a layer deposition process and an anisotropic etch process are used
  • Spacer 274 and 275 generated. Thereafter, a source / drain region 280 is generated by means of an implantation process, wherein the spacers 274, 275 and the auxiliary regions 219a and 219b serve as a mask. Subsequently, the trench 222 is filled with a filling material 290, for example with the aid of BSG (Boron Silicate Glass). With the help of a CMP process (chemical mechanical polishing) is then planarized, for example. Up to the upper end of the spacer 274, 275.
  • a gate area 294 is then generated on the left of the spacer 274, for example. by layer deposition and anisotropic re-etching.
  • a sidewall oxide or optionally a sidewall oxide can then optionally be provided.
  • a gate region 296 is generated simultaneously with the gate region 294 on the right of the spacer 275.
  • a thermal sidewall oxide and a spacer 227 can be produced resp. two spacers.
  • an implantation for the generation of connection areas or. Drains / source regions 228, 229 performed, the outer spacer and the filling area 290 serve as a mask. Expansion areas are optionally implanted or fabricated before the Spacer 226, 227 is manufactured. endowed.
  • auxiliary regions 219a and 219b are not completely removed, but only in regions outside of gate regions 294 and 296.
  • the procedure may be, for example, as follows: together with the auxiliary layer 214, a cover layer 221 is deposited, for example of silicon nitride.
  • the trench 222 also penetrates the silicon nitride layer
  • cover layer 221 is etched back isotropically, exposing even narrow areas at the edges of auxiliary areas 219a and 219b.
  • the filling material 290 is introduced and planarized, see line 292, wherein the filling material 290 also extends slightly beyond the auxiliary regions 219a and 219b protrudes.
  • the protruding portions are used as a hard mask for patterning the regions 219a and 219b in the formation of the gate regions 294 and 296, however, the auxiliary regions 219a and 219b are only partially removed.
  • further processing takes place, ie. H . u. a. Generating spacers 226, 227 and terminal regions 228, 229.
  • FIG. 7 shows a manufacturing stage in the production of transistors according to a fourth exemplary embodiment.
  • similar method steps as in the third exemplary embodiment are carried out; in particular, a trench 322 is generated.
  • gate regions 394, 396 are produced, for example made of polycrystalline silicon and by layer deposition or deposition. anisotropic re-etching. After creating spacers 374 and 375 in the trench 322, the trench 322 is filled with a filler 390.
  • an insulating layer 400 is produced on the surface of the substrate and in particular also in the trench 322, for example a silicon dioxide layer, by thermal oxidation.
  • no insulating layer 212 needs to be applied.
  • An auxiliary layer 311 formed by the auxiliary regions 319a and 319b thus consists of monocrystalline silicon.
  • an insulating layer 212 corresponding insulating layer is used, on which then an auxiliary layer 311 is deposited.
  • the first alternative will be in the fourth embodiment after insertion of the filling material 390 and the planarizing completely removes the auxiliary portions 319a and 319b.
  • sidewall oxides or. create further spacers 326, 327.
  • the further spacers 326, 327 are replaced by means of an implantation, the optional expansion areas or. Source / drain regions 328, 329 generated, wherein the sidewall oxides or. the outer spacers 326, 327 and the filling material 390 serve as a mask.
  • silicidation or selective siliciding can also be carried out, see FIG. 4.
  • CMOS transistors with short gate lengths and tunnel field effect transistors with short gate lengths can be produced in the manner explained.
  • An additional trim mask and an additional trim process are used to remove gate areas or spacer areas that are not needed, in particular gate areas that would connect different transistors Tl and T2. With an additional optional step, moreover, widened connection areas for the gate areas can be produced in comparison to the gate areas.
  • tunnel field effect transistors without lithographic alignment problems by self-aligned formation of drain and source regions by the disclosed methods.
  • the downsizing of standard CMOS transistors has reached their physical limits. The reduction causes deterioration in electrical characteristics and increase in leakage currents.
  • These limitations can be circumvented by the use of tunnel field effect transistors, where further reductions are possible without short channel effects and without larger leakage currents, in particular n-channel tunnel field effect transistors with an n doped drain and a p doped source or.
  • Substrate are suitable.
  • the tunnel field effect transistors include a pin diode controlled by a gate which is separated from the channel formation area by an isolation region. Instead of an intrinsic region, a weak n, i. n, or a weak p, d. H. Use p-, doped region.
  • a voltage to the gate electrode By applying a voltage to the gate electrode, an electron or a hole channel is formed.
  • the charge carrier concentration in the channel reaches degeneration, a tunnel junction is created on the source side of the channel, allowing for a large transistor current.
  • the pn junction is reverse-connected, current flow occurs due to the tunnel.
  • the specified methods are particularly suitable below the 90 nm node for tunnel field effect transistors with lengths in the range of 20 nra to 30 nm.
  • CMOS transistors and tunnel transistors can be produced simultaneously.
  • additional layers are deposited between the layers explained with reference to FIGS. 1 to 7. However, this is not absolutely necessary, so that the above-mentioned layer sequences can be deposited, between which there are no further layers.

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Abstract

Erläutert wird unter anderem ein Verfahren zum Herstellen eines Tunnel-Feldeffekttransistors (T1). Anschlussbereiche (28, 80) von verschiedenem Dotiertyp werden mit selbstausrichtenden Implantationsverfahren erzeugt.

Description

Verfahren zum Herstellen eines Feldeffekttransistors, Feldeffekttransistor und integrierte Schaltungsanordnung
Die Erfindung betrifft unter anderem ein Verfahren zum Herstellen eines Feldeffekttransistors, insbesondere eines Tunnel-Feldeffekttransistors . Bei dem Verfahren werden ohne Beschränkung durch die Reihenfolge, in der die Verfahrensschritte aufgelistet sind, die folgenden Schritte durchgeführt :
Bereitstellen eines Substrats, an dem eine Hilfsschicht angeordnet ist,
Strukturieren der Hilfsschicht durch Entfernen von Material der Hilfsschicht, wobei mindestens ein Hilfsbereich erzeugt wird,
Erzeugen eines ersten Abstandselements in einem Bereich, in dem Material der Hilfsschicht entfernt worden ist, Dotieren eines ersten Anschlussbereichs eines Feldeffekttransistors, wobei das erste Abstandselement und der Hilfsbereich als Maske dienen, und
Abdecken des ersten Anschlussbereichs mit Abdeckmaterial bzw . einer Abdeckschicht .
Das Substrat ist beispielsweise ein einkristallines Halbleitersubstrat, insbesondere einkristallines Silizium. Besonders geeignet sind SOI-Substrate (Silicon on Insulator) . Die Hilfsschicht besteht beispielsweise aus einem anderen Material als das Substrat oder aus demselben Material . Häufig werden Hilfsschichten aus polykristallinem Silizium verwendet, aus denen Gateelektroden des Transistors erzeugt werden können .
Das Abstandselement wird auch als Spacer bezeichnet und definiert einen Abstand des Anschlussbereichs zu einem Kanalausbildungsbereich in dem Substrat . Die Anschlussbereiche werden üblicherweise auch als Source-/Drainbereiche bezeichnet und können optional sogenannte Erweiterungsbereiche oder Extensi- ons enthalten, beispielsweise sogenannte LDD-Gebiete (Lightly Doped Drain) , d. h . Bereiche vom gleichen Dotiertyp wie der angrenzende Anschlussbereich j edoch mit einer geringeren Dotierstoffkonzentration . Beim Dotieren des ersten Anschlussbereichs dienen bei der Herstellung von Feldeffekttransistoren mit Anschlussbereichen vom gleichen Dotiertyp die Gateelektrode bzw . der Hilfsbereich sowie die Abstandselemente als Maske .
Andererseits gibt es aber Tunnel-Feldeffekttransistoren, bei denen die Anschlussbereiche voneinander verschiedene Dotiertypen haben . In diesem Fall könnte man bei der Dotierung eines Anschlussbereichs den j eweils anderen Anschlussbereich mit einer Resistmaske abdecken, die mit Hilfe eines fotoli- thografischen Schrittes so strukturiert wird, dass ihre Kante auf dem Hilfsbereich liegt . Die Dotierung des Anschlussbereichs bleibt dabei trotz Verwendung des Resists selbstausrichtend.
Es ist Aufgabe der Erfindung, ein einfaches Verfahren zum Herstellen eines Feldeffekttransistors, insbesondere eines Tunnel-Feldeffekttransistors, anzugeben, das es insbesondere ermöglicht, Feldeffekttransistoren mit kleinen lateralen Abmessungen herzustellen . Außerdem sollen ein Feldeffekttransistor und eine integrierte Schaltungsanordnung angegeben werden .
Die auf das Verfahren bezogene Aufgabe wird durch ein Verfah- ren mit den im Patentanspruch 1 angegebenen Verfahrensschritte gelöst . Weiterbildungen sind in den Unteransprüchen angegeben .
Die Erfindung geht von der Überlegung aus , dass es möglich ist, Tunnel-Feldeffekttransistoren mit Abmessungen kleiner als 50 nm (Nanometer) , und insbesondere im Bereich von 15 nm bis 30 nm herzustellen, ohne dass Kurzkanaleffekte (SCE - Short Channel Effects ) auftreten, die die elektrischen Funktionseigenschaften des Tunnel-Feldeffekttransistors beeinträchtigen .
Deshalb werden bei dem erfindungsgemäßen Verfahren zusätzlich zu den eingangs genannten Verfahrensschritten die folgenden Verfahrensschritte durchgeführt :
Entfernen von Material des Hilfsbereichs,
Erzeugen eines zweiten Abstandselements in einem Bereich, in dem Material des Hilfsbereichs entfernt worden ist, und
Dotieren eines zweiten Anschlussbereichs des Feldeffekttransistors, wobei das zweite Abstandselement und das Abdeckmaterial als Maske dienen .
Demzufolge wird bei dem erfindungsgemäßen Verfahren das Material des Hilfsbereichs nochmals vollständig oder zumindest doch teilweise entfernt, so dass der dabei entstehende Platz für ein Abstandselement genutzt werden kann . Dies ermöglicht es, Feldeffekttransistoren mit sehr kleinen lateralen Abmessungen herzustellen .
Das Abdeckmaterial bzw . die Abdeckschicht ist beim erfindungsgemäßen Verfahren eine Schicht, die beispielsweise mit- tels eines CMP-Verfahrens (Chemical Mechanical Polishing) planarisiert wird. Das erfindungsgemäße Verfahren ermöglicht es, die Anschlussbereiche zu dotieren, ohne dass ein fotoli- thografischer Schritt verwendet werden muss, bei dem eine Kante der Fotomaske innerhalb des Gebiets liegt, in dem der Transistor zu erzeugen ist . Jedoch können Fotomasken eingesetzt werden, um auf der integrierten Schaltungsanordnung Bereiche zu selektieren, in denen eine bestimmte Art von Transistoren erzeugt werden soll .
Bei einer Weiterbildung des erfindungsgemäßen Verfahrens wird die Hilfsschicht zunächst mit einem fotolithografischen Verfahren strukturiert, wobei ein Vorsprung mit zwei voneinander abgewandten Seitenwänden oder wobei ein Graben mit zwei einander zugewandten Seitenwänden entsteht . Der Vorsprung hat in einer Ebene, die im Winkel von 90 Grad zu einer Ebene liegt, in der das Substrat angeordnet ist, beispielsweise einen rechteckförmigen Querschnitt oder einen trapezförmigen Querschnitt, wobei Seitenwände des Trapezes symmetrisch zueinander geneigt sind. Der Graben hat in der genannten Ebene ebenfalls einen rechteckförmigen Querschnitt oder einen trapezförmigen Querschnitt, wobei die Grabenbreite mit zunehmender Tiefe abnehmen kann . Die laterale Abmessung des Vorsprungs oder des Grabens ist bei einer Ausgestaltung kleiner als 500 nm oder kleiner als 250 nm oder sogar kleiner als 100 nm. Hierbei ist die laterale Abmessung bspw. durch die kleinste laterale Strukturbreite gegeben, die mit dem verwendeten Lithografieverfahren erzielbar ist .
Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens wird ein Steuerbereich des Feldeffekttransistors nach dem Entfernen von Material des Hilfsbereichs oder beim Ent- fernen von Material des Hilfsbereichs erzeugt . Die dabei ausgeführten Verfahrensschritte werden unten an Hand der Figuren 3 und 6 noch näher erläutert .
Bei einer alternativen Weiterbildung wird ein Steuerbereich des Feldeffekttransistors vor dem Erzeugen des ersten Abstandselements an dem Vorsprung oder in dem Graben erzeugt . Dabei ausgeführte Verfahrensschritte werden unten an Hand der Figuren 5 bzw. 7 näher erläutert .
Somit gibt es eine Vielzahl von Möglichkeiten, das erfindungsgemäße Verfahren durchzuführen . Abhängig von den anderen erforderlichen Herstellungsschritten hat die eine oder die andere dieser Möglichkeiten besondere technische Wirkungen . Die große Anzahl von Möglichkeiten ermöglicht mehr Freiheits- grade bei der Herstellung . Bei einer nächsten Weiterbildung des Verfahrens werden an den Anschlussbereichen bzw. an den Source-/Drainbereichen keine Erweiterungsbereiche erzeugt, d. h. keine LDD-Bereiche bzw . sogenannte Extensions . Bei Tunnel-Feldeffekttransistoren begünstigt ein durch das Fehlen des Erweiterungsbereiches hervorgerufener bzw . begünstigter steiler Dotierstoffkonzent- rationsgradient am Tunnelübergang das Einsetzen des Tunnels und damit eine möglichst große Steuerwirkung. Bei einer alternativen Weiterbildung wird ein Erweiterungsbereich an dem einen Anschlussbereich erzeugt, an dem anderen Anschlussbereich jedoch nicht, insbesondere nicht an dem Anschlussbereich, an dem das Tunneln auftritt .
Bei einer nächsten Weiterbildung des Verfahrens wird nur ein Anschlussbereich silizidiert . Eine Silizidierung an dem anderen Anschlussbereich wird unterdrückt . Durch diese Maßnahme lässt sich bei Tunnel-Feldeffekttransistoren ebenfalls eine Verbesserung der elektrischen Eigenschaften des Transistors erreichen. Der nicht-silizidierte Anschlussbereich ist insbe- sondere der Anschlussbereich, an dem das Tunneln stattfindet .
Die Erfindung betrifft außerdem einen integrierten Tunnel- Feldeffekttransistor, der die folgenden Elemente enthält : einen vorzugsweise halbleitenden Kanalausbildungsbereich, der undotiert, d. h. intrinsisch dotiert, oder im Vergleich zu anderen Bereichen des Transistors vergleichsweise gering dotiert ist . Der Kanalausbildungsbereich wird vorzugsweise in einkristallinem Material ausgebildet . - Einen vorzugsweise halbleitenden ersten dotierten Anschlussbereich (Source-/Drainbereich) , der gemäß einem ersten Dotiertyp und mit einer größeren Dotierstoffkon- zentration als der Kanalausbildungsbereich dotiert ist . Einem vorzugsweise halbleitenden zweiten dotierten An- Schlussbereich, der gemäß einem anderen Dotiertyp als der erste Anschlussbereich und mit einer größeren Dotierstoffkonzentration als der Kanalausbildungsbereich do- tiert ist . Beispielsweise ist der erste Anschlussbereich stark p-dotiert und der zweite Anschlussbereich stark n- dotiert . Alternativ ist der erste Anschlussbereich stark n-dotiert und der zweite Anschlussbereich stark p- dotiert . Die Dotierstoffkonzentration in dem Anschlussbereich/ an dem das Tunneln auftreten soll, ist insbesondere größer als 1019 oder sogar größer als 1020 Dotierstoffatome je cm3. Auch sind die Anschlussbereiche und ggf. die Erweiterungsbereiche vorzugsweise in einem einkri- stallinen Material ausgebildet
Der Kanalausbildungsbereich ist zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich angeordnet . Einen Steuerbereich, der auch als Gate bezeichnet wird. - Einen elektrisch isolierenden Isolierbereich, der zwischen dem Steuerbereich und dem Kanalausbildungsbereich angeordnet ist .
Der erfindungsgemäße Tunnel-Feldeffekttransistor hat eine minimale laterale Ausdehnung des Steuerbereichs am Isolierbereich kleiner als 50 nm oder sogar kleiner als 30 nm. Insbesondere ist die laterale Ausdehnung j edoch größer als 5 nm bzw. größer als 10 nm. Der erfindungsgemäße Tunnel- Feldeffekttransistor lässt sich beispielsweise mit dem erfin- dungsgemäßen Verfahren herstellen, so dass die oben genannten technischen Wirkungen gelten .
Bei einer Weiterbildung des Feldeffekttransistors hat der Feldeffekttransistor einen asymmetrischen Aufbau, der eben- falls beispielsweise durch den Einsatz des erfindungsgemäßen Verfahrens hervorgerufen worden ist . Die Asymmetrie äußert sich bei einer nächsten Weiterbildung darin, dass der Steuerbereich eine vertikal zu einer Ebene, in der die Isolierschicht liegt, liegende Seitenwand hat . Eine von dieser Sei- tenwand abgewandte Seitenwand des Steuerbereichs ist dagegen konvex, d. h . nach außen ausgebaucht . Bei Steuerebereichen mit ausschließlich vertikalen Seitenwänden entsteht die Asymmet- rie bspw. durch unterschiedlich hohe Spacer an einander abgewandten Seiten des Gatebereiches .
Die Erfindung betrifft außerdem eine integrierte Schaltungs- anordnung, die mindestens zwei erfindungsgemäße Tunnel- Feldeffekttransistoren oder neben mindestens einem erfindungsgemäßen Tunnel-Feldeffekttransistor auch mindestens einen weiteren Feldeffekttransistor mit Anschlussbereichen vom gleichen Dotiertyp enthält, der jedoch im übrigen den gleichen Aufbau wie der erfindungsgemäße Tunnel- Feldeffekttransistor hat . Der weitere Feldeffekttransistor ist also kein Tunnel-Feldeffekttransistor . Weiterhin kann die integrierte Schaltungsanordnung zusätzlich auch planare Tunnel-Feldeffekttransistoren enthalten, bei denen die Steuerbe- reiche nicht mit einem sublithografischen Verfahren sondern mit einem lithografischen Verfahren strukturiert worden sind.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert . Darin zeigen : Figuren 1 bis 4
Herstellungsstufen bei der Herstellung von Tunnel- Feldeffekttransistoren gemäß einem ersten Ausführungsbeispiel, bei dem ein Vorsprung erzeugt wird, an dessen Stelle Gatebereiche erzeugt werden, Figur 5 eine Herstellungsstufe bei der Herstellung eines Tunnel-Feldeffekttransistors gemäß einem zweiten Ausführungsbeispiel, bei dem ein Vorsprung erzeugt wird, an dem Gatebereiche erzeugt werden,
Figur 6 eine Herstellungsstufe bei der Herstellung eines Tunnel-Feldeffekttransistors gemäß einem dritten
Ausführungsbeispiel, bei dem ein Graben erzeugt wird, in dem keine Gatebereiche erzeugt werden, und Figur 7 eine Herstellungsstufe bei der Herstellung eines Tunnel-Feldeffekttransistors gemäß einem vierten Ausführungsbeispiel, bei dem ein Graben erzeugt wird, in dem Gatebereiche erzeugt werden. Figuren 1 bis 4 zeigen Herstellungsstufen bei der Herstellung von Tunnel-Feldeffekttransistoren Tl und T2 gemäß einem ersten Ausführungsbeispiel . Wie in Figur 1 dargestellt ist, wird von einem einkristallinen Halbleitersubstrat 10 ausgegangen, beispielsweise von einem Siliziumwafer. Die Waferoberfläche wird vorbereitet , z . B . durch eine Reinigung . Anschließend werden Isolationsgebiete zwischen benachbarten Transistoren erzeugt, beispielsweise durch die Verwendung des LOGOS- Verfahrens (LOCaI Oxidation) oder durch die Verwendung von fla- chen Isolationsgräben . Wie in Figur 1 gezeigt ist, lassen sich zur Trennung zwischen einzelnen Transistoren Tl, T2 der integrierten Schaltungsanordnung flache Isolationsgräben 32, 34 und 36 erzeugen. Die Isoliergräben 32 bis 36 haben beispielsweise eine Tiefe von 200 nm oder von größer als 200 nm. Die Isoliergräben 32 bis 36 sind beispielsweise mit
Siliziumdioxid gefüllt . Bspw . durch den Isoliergraben 34 lässt sich bei allen Ausführungsbeispielen auch eine Trennung der zwischen den paarweise hergestellten Transistoren liegenden Drain-/Sourcebereiche erreichen, siehe bspw. Drain- /Sourcebereich 80 für die Transistoren Tl und T2.
Es folgen bspw . Kanalimplantationen, mit denen insbesondere auch Schwellspannungen der Transistoren vorgegeben werden . Anschließend wird eine Isolierschicht 12 aufgebracht, die als Gatedielektrikum verwendet werden kann, beispielsweise durch thermische Oxidation .
Nach dem Aufbringen der Isolierschicht 12 wird eine Hilfs- schicht 14 aufgebracht, beispielsweise aus polykristallinem Silizium. Die Dicke der Isolierschicht 12 beträgt beispielsweise nur 2 nm (Nanometer) oder ist kleiner als 2 nm. Die Dicke der Hilfsschicht 14 beträgt beispielsweise 50 nm oder kleiner . Anschließend wird ein Resist aufgebracht, beispielsweise ein Fotolack. Der Resist wird mit einem fotolithografi- sehen Verfahren belichtet und entwickelt, wobei ein Resistbe- reich 16 verbleibt, der eine laterale Ausdehnung Ll von beispielsweise 150 nm (Nanometer) oder kleiner hat . Mit Hilfe des Resistbereichs wird die Hilfsschicht 14 strukturiert, wobei ein Hilfsbereich 18 entsteht . Gleichzeitig oder zu einem späteren Zeitpunkt wird auch die Isolierschicht 12 strukturiert . Beim Strukturieren der Hilfsschicht 14 wird auf dem Substrat 10 oder auf der Isolierschicht 12 gestoppt . Hilfsbereiche 18 in anderen Teilen der Schaltungsanordnung werden beispielsweise als Gateelektroden von planaren CMOS- Feldeffekttransistoren mit Anschlussbereichen gleicher Dotierart verwendet . Die Strukturierung der Hilfsschicht 14 wird beispielsweise mit einem anisotropen Ätzverfahren durchgeführt, beispielsweise mit einem RIE-Verfahren (Reactive Ion Etching) . Optional lässt sich ein sogenannter Trimm-Prozess durchführen, bei dem beispielsweise durch eine isotrope Ätzung die laterale Ausdehnung Ll der Hilfsbereiche 18 weiter verringert wird.
Die bisher erläuterten Prozessschritte werden für alle Transistorarten auf der integrierten Schaltungsanordnung gleichermaßen ausgeführt, d. h . für Transistoren mit einer großen Gatelänge (d. h . größer als sublithografisch) , für CMOS-
Transistoren (Complementary Metal Oxide Semiconductor) , die eine sublithografische Gatelänge haben und für Tunnel- Feldeffekttransistoren . Bei anderen Ausführungsbeispielen enthält die integrierte Schaltungsanordnung jedoch nur eine oder mehrere, j edoch nicht alle der genannten Transistorarten.
Wie in Figur 1 dargestellt ist, wird der Hilfsbereich 18 lateral durch Seitenwände 18a bzw. 18b begrenzt . Nach oben hin wird der Hilfsbereich 18 durch eine Deckfläche 18c abgeschlossen. Der Boden des Hilfsbereichs 18 liegt auf einem Isolierschichtbereich 20 auf .
Wie weiter in Figur 1 dargestellt ist, werden nach dem Struk- turieren des Hilfsbereichs 18 an dessen Seitenflächen 18a und 18b optional Seitenwandisolierungen erzeugt, beispielsweise Seitenwandoxide 22 und 23, beispielsweise durch thermische Oxidation . Die Seitenwandisolierungen bzw . Seitenwandoxide 22 und 23 werden insbesondere an solchen Transistoren erzeugt, an denen sogenannte Extensions benötigt werden, um einen Freiheitsgrad mehr zur Verfügung zu stellen. Bspw . können die Seitenwandoxide auch durch die Strukturierung des Gateoxids entstandene Schäden am Gateoxid beseitigen . Mit einem folgenden Implantationsschritt werden unter Verwendung der Seitenwandoxide 22 , 23 und des Hilfsbereichs 18 als Maske Erweiterungsbereiche 24 und 25 erzeugt .
Nach der Erzeugung der Erweiterungsbereiche 24 , 25 bzw . unmittelbar nach der Strukturierung des Hilfsbereichs 18 werden Spacer 26, 27 an den Seiten der Seitenwandoxide bzw. an den Seiten des Hilfsbereichs 18 erzeugt . Dazu wird eine Schicht in einer Schichtdicke abgeschieden, die der späteren Breite der Spacer 26, 27 entspricht . Die Spacer 26 und 27 werden dann durch anisotropes Rückätzen erzeugt . Beispielsweise bestehen die Spacer 26, 27 aus Siliziumnitrid. Jedoch sind auch andere Materialien möglich.
Nach dem Erzeugen der Spacer 26, 27 werden Source- und Drainimplantationen durchgeführt, um Drain-/Sourcebereiche 28 , 29 zu erzeugen, wobei eine höhere Implantationsenergie und auch eine höhere Dosis als beim Erzeugen der Erweiterungsbereiche 24 , 25 verwendet wird. Mit Hilfe von Resistmasken lassen sich Bereiche selektieren, in denen die Drain-/Sourcebereiche n dotiert werden sollen oder andere Bereiche, in denen sie p dotiert werden sollen . Die Implantation erfolgt jedoch selbstausrichtend an den Spacern 26, 27.
Auch die bisher erläuterten Verfahrensschritte lassen sich gleichermaßen für CMOS-Transistoren mit großen Gatelängen, für CMOS-Transistoren mit ultrakurzen Gatelängen und für Tunnel-Transistoren durchführen. Im Ausführungsbeispiel be- trägt die Breite der Seitenwandoxide 22 , 23 beispielsweise 5 nm (Nanometer) oder kleiner . Die Breite der Spacer 26, 27 beträgt beispielsweise 10 nm oder kleiner . Wie weiter in Figur 1 dargestellt ist, wird nach der Implantation der Drain-/Sourcebereiche 28 , 29 Füllmaterial 30 ganzflächig abgeschieden und planarisiert, beispielsweise mit Hilfe eines CMP-Verfahrens . Beim CMP-Verfahren wird bspw . auf dem Hilfsbereich 18 gestoppt .
Im Ausführungsbeispiel wird als Material der Füllschicht 30 beispielsweise BSG (Bor Silicate Glass ) verwendet . Bei ande- ren Ausführungsbeispielen werden jedoch andere Materialien für die Füllschicht 30 verwendet, die sich insbesondere selektiv zu polykristallinem Silizium, zu Siliziumdioxid und zu Siliziumnitrid ätzen lassen .
Wie in Figur 2 dargestellt ist, werden anschließend beispielsweise optional mit Hilfe eines fotolithografischen Prozesses Bereiche ausgewählt, in denen CMOS-Transistoren bzw. Tunnel-Transistoren mit ultrakurzen Gatelängen erzeugt werden sollen. In diesen Bereichen wird der Hilfsbereich 18 vollständig entfernt, wobei selektiv zu dem Füllmaterial 30 und zu den Spacern 26, 27 bzw. zum Seitenwandoxid 22, 23 geätzt wird. Der Isolierschichtbereich 20 verbleibt am Boden einer Aussparung 50 , die dort entsteht, wo der Hilfsbereich 18 angeordnet war. Gegebenenfalls lässt sich der Isolier- schichtbereich 20 j edoch erneut durch eine thermische Oxida- tion erzeugen . Die Ätzung kann als selektiver Nassätzprozess oder als selektive Trockenätzung stattfinden . Bei einer Nassätzung werden hohe Selektivitäten bspw . mit NaOH (Natriumhydroxid) verdünnt in H2O (Wasser) erreicht .
Wie weiter in Figur 3 dargestellt ist, wird anschließend eine Schicht aus Gatematerial abgeschieden, beispielsweise eine polykristalline Schicht . Die Dicke dieser Schicht definiert die Breite von Gatebereichen 60 , 62 , die nach einem anisotro- pen Rückätzprozess an den Seitenwänden der Aussparung 50 entstehen . Im Ausführungsbeispiel liegt die Schichtdicke bei bspw. 20 Nanometern . Nach dem anisotropen Rückätzprozess wird optional eine Seitenwandoxidation durchgeführt, um Seiten- wandoxide 64 und 65 an den freiliegenden Seitenflächen der Gatebereiche 60, 62 zu erzeugen. Alternativ werden erste Seitenwandspacer 64 , 65 durch Schichtabscheidung und ani- sotropes Rückätzen erzeugt . Sofern Erweiterungsbereiche 72 , 73 benötigt werden, werden diese mit Hilfe einer selbstausrichtenden Implantation 70 erzeugt, wobei die Seitenwandoxide 64 , 65, die Gatebereiche 60, 62 und die Füllschicht 30 als Maske dienen . Bei der Implantation werden optional jedoch Resistmasken verwendet, um Bereiche festzulegen, in denen
Transistoren liegen, die beispielsweise n Erweiterungsbereiche haben sollen bzw. Bereiche, in denen Transistoren liegen, die p Erweiterungsbereiche haben sollen .
Wie weiter in Figur 3 dargestellt ist, werden anschließend Spacer 74 , 75 an den Seitenwandoxiden 64 bzw. 65 bzw . direkt an den Gatebereichen 60, 62 erzeugt, wobei eine Schichtabscheidung und ein anisotroper Rückätzschritt verwendet werden. Die Spacer 74 und 75 bestehen beispielsweise aus Silizi- umnitrid. Anschließend werden Drain-/Sourcebereiche 80 implantiert, wobei die Spacer 74 , 75, die Gatebereiche 60 , 62 und die Füllschicht 30 als Maske dienen . Die Implantation ist innerhalb eines Transistors selbstausrichtend. Mit Hilfe von optionalen fotolithografischen Prozessen lassen sich jedoch Bereiche auf der integrierten Schaltungsanordnung auswählen, in denen beispielsweise n+ Source-/Drainimplantationen durchgeführt werden sollen oder in denen alternativ p+ Source- /Drainimplantationen stattfinden sollen .
Wie weiter in Figur 4 dargestellt ist, wird beispielsweise mit Hilfe einer Nassätzung oder mit Hilfe einer Trockenätzung Oxid auf den Gatebereichen 60 , 62 entfernt . Auch die Füllschicht 30 wird optional entfernt . Mit Hilfe eines optionalen, bekannten Salizidverfahrens (Seif Aligned Silicide) werden anschließend auf den Drain-/Sourcebereichen 28 , 29, auf den Gatebereichen 60 , 62 und auf dem Drain-/Sourcebereich 80 Silizidbereiche 90 , 92 , 94 , 96, 98 erzeugt . Verbleibt die Füllschicht 30 , so werden Kontakte zu den Anschlussbereichen in die Füllschicht eingebracht .
Die Bildung des Silizidbereichs 94 zwischen den beiden Spacern 74 , 75 wird bei einer alternativen Verfahrensführung unterdrückt, beispielsweise durch ganzflächiges Abscheiden und Rückätzen einer Hilfsschicht . Alternativ wird die Selektivität einer Ätzung ausgenutzt . Die Gateisolation ist bspw. nitridiert, d. h . sie hat eine Stickstoffreiche Deckfläche . Auch Gateisolationsschichtstapel werden eingesetzt, bei denen eine obere Siliziumnitridschicht vorhanden ist . Siliziumnitrid hat sowohl bei einer Nassätzung als auch bei einer Trockenätzung eine andere Ätzrate als Oxid, so dass man das Siliziumoxid auf den Gatebereichen 60 , 62 entfernen kann, ohne das Gatedielektrikum zwischen den Gatebereichen 60 , 62 zu entfernen . Damit kann dann kein Silizid zwischen den beiden Gatebereichen 60 und 62 gebildet werden .
Bei einer alternativen Verfahrensführung werden sogenannte raised bzw. angehobene Source-/Drainbereiche erzeugt, indem beispielsweise noch eine selektive Epitaxie eingefügt wird.
Mit einem zusätzlichen Trimmprozess werden unter Verwendung bspw. eines lithografischen Verfahrens und/oder einer Spacer- technik die Gatebereiche 60 und 62 an den in Figur 4 nicht dargestellten einander gegenüberliegenden Seiten der Aussparung 50 voneinander getrennt .
Bei einem anderen Ausführungsbeispiel wird auf die noch un- strukturierte Hilfsschicht 14 eine Deckschicht aufgebracht, z . B . aus Siliziumnitrid. Danach werden die Deckschicht und die Hilfsschicht 14 gemeinsam strukturiert, wobei ein dem Hilfsbereich 18 entsprechender Hilfsbereich erzeugt wird, der vollständig von einem Bereich der Deckschicht bedeckt ist . Danach werden die an Hand der Figur 1 erläuterten Schritte zur Herstellung von optionalen Seitenwandoxiden, optionalen Erweiterungsbereichen, von Spacern und Anschlussbereichen durchgeführt . Vor dem Aufbringen einer der Füllschicht 30 entsprechenden Schicht wird der vorstrukturierte Deckschichtbereich isotrop zurückgeätzt, so dass Randbereiche des dem Hilfsbereich 18 entsprechenden Hilfsbereichs freigelegt wer- den, der Hilfsbereich aber in einem mittleren Teil noch mit dem rückgeätzten Deckschichtbereich bedeckt ist . Ein ähnlicher Rückätzprozess wird unten an Hand der Figur 6 für eine Deckschicht 221 erläutert . Danach wird eine der Füllschicht 30 entsprechende Schicht aufgebracht und planarisiert, wobei bspw. beim Erreichen des verbliebenen Deckschichtbereichs gestoppt wird. Die Füllschicht bedeckt dann immer noch die beim isotropen Rückätzen freigelegten Randbereiche des Hilfs- bereiches . Danach wird der Deckschichtbereich von der Mitte des Hilfsbereiches selektiv zum Material der Füllschicht entfernt . Anschließend wird der Hilfsbereich unter Verwendung des den Rand des Hilfsbereiches bedeckenden Materials der planarisierten Füllschicht strukturiert, wobei keine Fotomaske verwendet wird. Bei dieser Strukturierung entstehen den Gatebereichen 60 und 62 entsprechende Bereiche, die j edoch keine abgerundeten sondern ebene Seitenwände haben, die einander zugewandt sind. Danach werden die an Hand der Figur 3 erläuterten Schritt zur Herstellung eines optionalen Seiten- wandoxids, von optionalen Erweiterungsbereichen, von Spacern und des Anschlussbereiches hergestellt, der dem Anschlussbe- reich 80 entspricht .
Figur 5 zeigt eine Herstellungsstufe beim Herstellen von Transistoren gemäß einem zweiten Ausführungsbeispiel . Beim zweiten Ausführungsbeispiel werden bis auf die im Folgenden erläuterten Unterschiede die gleichen Verfahrensschritte wie beim ersten Ausführungsbeispiel zur Herstellung der gleichen Elemente durchgeführt . Zur Unterscheidung haben die Elemente des zweiten Ausführungsbeispiels j edoch Bezugszeichen, denen im Vergleich zu gleichen Elementen des ersten Ausführungsbei- spiels eine 1 vorangestellt worden ist . Beispielsweise entspricht dem Substrat 10 im zweiten Ausführungsbeispiel ein Substrat 110. Beim zweiten Ausführungsbeispiel werden an einem dem Hilfsbereich 18 entsprechenden Hilfsbereich 118 Gatebereiche 160 und 162 an den Seitenwänden erzeugt, bevor der Spacer 126 bzw . 127 erzeugt wird . Das Material des Hilfs- bereichs 118 wird so gewählt, dass es selektiv zu den Gatebe- reichen 160 und 162 entfernt werden kann . Beispielsweise ist Nitrid als Material für den Hilfsbereich 118 geeignet . Nach dem Erzeugen der Spacer 126 und 127 wird eine Füllschicht 130 beispielsweise aus BSG (Bor Silicate Glass) aufgebracht . Danach werden die oben an Hand der Figuren 2 bis 4 erläuter- ten Verfahrensschritte ausgeführt, wobei nach dem Entfernen des Hilfsbereichs 118 j edoch keine Gatebereiche mehr innerhalb der entstehenden Aussparung erzeugt werden müssen . Innerhalb der Aussparung werden gegebenenfalls nur noch Seiten- wandoxide und Spacer erzeugt .
Figur 6 zeigt eine Herstellungsstufe beim Herstellen von Transistoren gemäß einem dritten Ausführungsbeispiel . Im Unterschied zu dem ersten Ausführungsbeispiel und zum zweiten Ausführungsbeispiel werden die beiden Transistoren j edoch nicht an einem Vorsprung, sondern in einem Graben 222 erzeugt . Ausgegangen wird wiederum von einem Siliziumsubstrat 210, auf dem optional beispielsweise eine Isolierschicht 212 abgeschieden wird. Auf die Isolierschicht 212 wird eine Hilfsschicht 214 aufgebracht, beispielsweise aus polykristal- linem Silizium und mit einer Schichtdicke von beispielsweise 50 nm. Anschließend wird mit Hilfe eines fotolithografischen Verfahrens ein Graben 222 erzeugt, der Seitenwände 222a und 222b hat . Der Graben 222 hat eine laterale Ausdehnung L2 , von beispielsweise 150 nm. Beim Erzeugen des Grabens 222 wird auf der Isolierschicht 212 gestoppt, so dass sich der Grabenboden auf der Isolierschicht 212 befindet . Nach dem Erzeugen des Grabens 222 entstehen links des Grabens 222 ein Hilfsbereich 219a und rechts des Grabens 222 ein Hilfsbereich 219b . An den Seitenwänden 222a und 222b werden mit Hilfe eines Schichtab- Scheidungsverfahrens und eines anisotropen Ätzprozesses
Spacer 274 und 275 erzeugt . Danach wird mit Hilfe eines Implantationsverfahrens ein Source-/Drainbereich 280 erzeugt, wobei die Spacer 274, 275 sowie die Hilfsbereiche 219a und 219b als Maske dienen . Anschließend wird der Graben 222 mit einem Füllmaterial 290 aufgefüllt, beispielsweise mit Hilfe von BSG (Bor Silicate Glass ) . Mit Hilfe eines CMP-Verfahrens (Chemisch Mechanisches Polieren) wird anschließend planari- siert, bspw. bis zum oberen ende der spacer 274 , 275.
Danach werden die Hilfsbereiche 219a und 219b vollständig entfernt . Links des Spacers 274 wird anschließend ein Gatebe- reich 294 erzeugt, bspw . durch Schichtabscheidung und anisotropes Rückätzen. Links des Gatebereichs 294 lässt sich dann optional ein Seitenwandoxid bzw . Seitenwandspacer und ein weiterer Spacer 226 erzeugen . Ebenso wird gleichzeitig mit dem Gatebereich 294 rechts des Spacers 275 ein Gatebe- reich 296 erzeugt . Rechts des Gatebereichs 296 lassen sich ein thermisches Seitenwandoxid und ein Spacer 227 erzeugen bzw . zwei Spacer . Anschließend wird eine Implantation zur Erzeugung von Anschlussbereichen bzw . Drain-/Sourcebereichen 228 , 229 durchgeführt, wobei die außen liegenden Spacer sowie der Füllbereich 290 als Maske dienen . Erweiterungsbereiche werden optional vor der Herstellung der Spacer 226, 227 implantiert bzw . dotiert .
Bei einer alternativen Verfahrensführung werden die Hilfsbe- reiche 219a und 219b nicht vollständig entfernt, sondern nur in Bereichen außerhalb von Gatebereichen 294 und 296. Dabei kann beispielsweise wie folgt vorgegangen werden : gemeinsam mit der Hilfsschicht 214 wird eine Deckschicht 221 abgeschieden, beispielsweise aus Siliziumnitrid. Der Graben 222 durchdringt auch die Siliziumnitridschicht
221. Nach dem Erzeugen der Spacer 274 , 275 sowie der Implantation 280 wird die Deckschicht 221 isotrop zurückgeätzt, wobei auch schmale Bereiche an den Rändern der Hilfsbereiche 219a und 219b freigelegt werden . Anschlie- ßend wird wie oben erläutert das Füllmaterial 290 eingebracht und planarisiert, siehe Linie 292, wobei das Füllmaterial 290 auch etwas über die Hilfsbereiche 219a und 219b ragt . Die überragenden Bereiche werden als Hartmaske zum Strukturieren der Bereiche 219a und 219b bei der Erzeugung der Gatebereiche 294 und 296 verwendet, wobei die Hilfsbereiche 219a und 219b j edoch nur teilweise entfernt werden . Anschließend wird wie oben erläutert weiter prozessiert, d. h . u . a . Erzeugen von Spacern 226, 227 und von Anschlussbereichen 228 , 229.
Figur 7 zeigt eine Herstellungsstufe bei der Herstellung von Transistoren gemäß einem vierten Ausführungsbeispiel . Es werden beim vierten Ausführungsbeispiel ähnliche Verfahrensschritte wie beim dritten Ausführungsbeispiel durchgeführt, insbesondere wird ein Graben 322 erzeugt. Jedoch werden in dem Graben 322 vor der Erzeugung von Seitenwandspacern 374 , 375 Gatebereiche 394 , 396 erzeugt, beispielsweise aus polykristallinem Silizium und durch Schichtabscheidung bzw . anisotropes Rückätzen . Nach dem Erzeugen von Spacern 374 und 375 in dem Graben 322 wird der Graben 322 mit einem Füllmaterial 390 gefüllt .
Bei dem an Hand der Figur 7 erläuterten Ausführungsbeispiel wird an der Oberfläche des Substrats und insbesondere auch in dem Graben 322 eine Isolierschicht 400 erzeugt, beispielsweise eine Siliziumdioxidschicht, durch thermische Oxidation . Bei dem an Hand der Figur 7 erläuterten Ausführungsbeispiel braucht somit keine Isolierschicht 212 aufgebracht werden . Dies ermöglicht es, die Hilfsbereiche 319a und 319b auch in einem einkristallinen Substrat herzustellen, siehe gestrichelte Linie 410. Eine durch die Hilfsbereiche 319a und 319b gebildete Hilfsschicht 311 besteht also aus einkristallinem Silizium. Jedoch wird bei einem anderen Ausführungsbeispiel eine der Isolierschicht 212 entsprechende Isolierschicht verwendet, auf der dann eine Hilfsschicht 311 abgeschieden wird.
Wie auch beim dritten Ausführungsbeispiel, erste Alternative, werden beim vierten Ausführungsbeispiel nach dem Einbringen des Füllmaterials 390 und dem Planarisieren die Hilfsbereiche 319a und 319b vollständig entfernt . An den freiliegenden Seiten der Gatebereiche 394 und 396 lassen sich Seitenwand- oxide bzw . weitere Spacer 326, 327 erzeugen . Nach dem Erzeu- gen der Seitenwandoxide bzw . der weiteren Spacer 326, 327 werden mit Hilfe einer Implantation die optionalen Erweiterungsbereiche bzw . Source-/Drainbereiche 328 , 329 erzeugt, wobei die Seitenwandoxide bzw . die außen liegenden Spacer 326, 327 und das Füllmaterial 390 als Maske dienen .
Auch bei den an Hand der Figuren 5 bis 7 erläuterten Ausführungsbeispielen lässt sich eine Silizidierung bzw. eine selektive Silizidierung durchführen, siehe Figur 4.
Bei allen Ausführungsbeispielen lassen sich auf die erläuterte Art und Weise CMOS-Transistoren mit kurzen Gatelängen und Tunnel-Feldeffekttransistoren mit kurzen Gatelängen herstellen . Eine zusätzliche Trimm-Maske und ein zusätzlicher Trimm- Prozess dient zum Entfernen von Gatebereichen bzw. von Spacerbereichen, die nicht benötigt werden, insbesondere von Gatebereichen, die verschiedene Transistoren Tl und T2 verbinden würden . Mit einem zusätzlichen optionalen Schritt lassen sich außerdem im Vergleich zu den Gatebereichen verbreiterte Anschlussflächen für die Gatebereiche erzeugen .
Durch die angegeben Verfahren ist es also möglich, Tunnel- Feldeffekttransistoren ohne lithografische Ausrichtungsprobleme durch eine selbstausrichtende Bildung von Drain- und Sourcebereichen herzustellen . Zusammenfassend gilt, dass die Verkleinerung von Standard-CMOS-Transistoren an ihre physikalische Grenzen gestoßen ist . Die Verkleinerung ruft eine Verschlechterung der elektrischen Eigenschaften und eine Vergrößerung der Leckströme hervor. Diese Beschränkungen können durch die Verwendung von Tunnel-Feldeffekttransistoren umgangen werden, bei denen weitere Verkleinerungen ohne Kurzkanaleffekte und ohne größere Leckströme möglich sind, insbesondere n-Kanal-Tunnel-Feldeffekttransistoren mit einem n dotierten Drain und einem p dotierten Source bzw . Substrat sind geeignet .
Die Tunnel-Feldeffekttransistoren enthalten eine pin-Diode, die mit Hilfe eines Gates gesteuert wird, das vom Kanalausbildungsbereich durch einen Isolierbereich getrennt ist . An Stelle eines intrinsischen Bereichs lässt sich auch ein schwach n, d.h . n-, oder ein schwach p, d . h. p- , dotierter Bereich verwenden . Durch das Anlegen einer Spannung an die Gateelektrode wird ein Elektronen- oder ein Löcherkanal gebildet . Wenn die Ladungsträgerkonzentration im Kanal die Degeneration erreicht, entsteht ein Tunnelübergang auf der Sourceseite des Kanals, der einen großen Transistorstrom ermöglicht . Obwohl der pn-Übergang in Sperrrichtung geschal- tet ist, tritt aufgrund des Tunnels ein Stromfluss aus . Die angegebenen Verfahren sind insbesondere unterhalb des 90 nm- Knotens für Tunnel-Feldeffekttransistoren mit Längen im Bereich von 20 nra bis 30 nm geeignet .
Im Gegensatz zu Verfahren, bei denen man Tunnel-Feldeffekttransistoren mit einem Resist auf einem Gatebereich herstellen würde, um Source und Drain mit unterschiedlichem Dotiertyp herzustellen, gibt es bei den oben erläuterten Verfahren keine Ausrichtprobleme bezüglich einer Resistkante . Das hier angegebene Verfahren vermeidet die Schwierigkeit, die Re- sistmaske für die Anschlussimplantation genau auf einem Gatebereich positionieren zu müssen, und damit sehr große Gatelängen zu erfordern . Außerdem können simultan CMOS- Transistoren und Tunnel-Transistoren hergestellt werden .
Bei anderen Ausführungsbeispielen werden zwischen den an Hand der Figuren 1 bis 7 erläuterten Schichten noch zusätzlichen Schichten abgeschieden. Dies ist j edoch nicht unbedingt erforderlich, so dass auch die oben genannten Schichtenfolgen abgeschieden werden können, zwischen denen sich keine weiteren Schichten befinden .

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Feldeffekttransistors (Tl ) , mit den Schritten: Bereitstellen eines Substrats ( 10 , 310 ) , an dem eine Hilfs- schicht ( 14 , 311) angeordnet ist,
Strukturieren der Hilfsschicht ( 14 , 311 ) durch Entfernen von Material der Hilfsschicht (14, 311) , wobei mindestens ein Hilfsbereich ( 18 , 319a, 319b) erzeugt wird, Erzeugen eines ersten Abstandselements (26) in einem Bereich, in dem Material der Hilfsschicht ( 14 , 311 ) entfernt worden ist,
Dotieren eines ersten Anschlussbereichs (28 ) eines Feldeffekttransistors (Tl) , wobei das erste Abstandselement (26) und der Hilfsbereich ( 18 , 319a, 319b) als Maske dienen,
Abdecken des ersten Anschlussbereichs (28 ) mit einem Abdeckmaterial (30 , 390) ,
Entfernen von Material des Hilfsbereichs ( 18 , 319a, 319b) , Erzeugen eines zweiten Abstandselementes (74 ) in einem Be- reich, in dem Material des Hilfsbereichs ( 18 , 319a, 319b) entfernt worden ist, und
Dotieren eines zweiten Anschlussbereichs ( 80) des Feldeffekttransistors (Tl) , wobei das zweite Abstandselement (80) und das Abdeckmaterial (30, 390 ) als Maske dienen .
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass beim Strukturieren der Hilfsschicht ( 14 ) die folgenden Schritte ausgeführt werden :
Strukturieren der Hilfsschicht ( 14 ) mit einem fotolithografi- sehen Verfahren unter Herstellung eines Vorsprungs (18 ) mit zwei voneinander abgewandten Seitenwänden ( 18a, 18b) , oder Strukturieren der Hilfsschicht (214 ) mit einem fotoli- thografischen Verfahren unter Herstellung eines Grabens (222 ) mit zwei einander zugewandten Seitenwänden (222a, 222b) , wobei die minimale laterale Abmessung (Ll, L2 ) des Vorsprungs (18 ) oder des Grabens (222 ) kleiner als 500 Nanometer oder kleiner als 250 nm oder kleiner als 100 nm ist .
3. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzeichnet, dass ein Steuerbereich ( 60 ) des Feldeffekttransistors (Tl ) nach dem Entfernen von Material des Hilfsbereichs ( 18 ) oder beim Entfernen von Material des Hilfsbereichs ( 18 ) erzeugt wird.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Steuerbereich ( 160, 394 ) des Feldeffekttransistors vor dem Erzeugen des ersten Abstandselements ( 126, 374 ) an dem Vorsprung (118 ) oder in dem Graben ( 321 ) erzeugt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass keine Erweiterungsbereiche der An- Schlussbereiche (28 , 29) mit zusätzlichen Dotierschritten erzeugt werden, oder dass nur an dem einen Anschlussbereich (28 ) ein Erweiterungsbereich (24 ) mit einem zusätzlichen Dotierschritt erzeugt wird, j edoch nicht an dem anderen Anschlussbereich (29) .
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nur ein Anschlussbereich (28 ) des Feldeffekttransistors (Tl) silizidiert wird und dass eine Silizi- dierung an dem anderen Anschlussbereich ( 80 ) des Feldeffekt- transistors (Tl ) unterdrückt wird.
7. Integrierter Tunnel-Feldeffekttransistor (Tl) , mit einem Kanalausbildungsbereich ( 10) , der undotiert oder dotiert ist, mit einem ersten dotierten Anschlussbereich (28 ) , der gemäß einem ersten Dotiertyp und mit einer größeren Dotierstoffkon- zentration als der Kanalausbildungsbereich ( 10 ) dotiert ist, mit einem zweiten dotierten Anschlussbereich ( 80 ) , der gemäß einem anderen Dotiertyp als der erste Anschlussbereich (28 ) und mit einer größeren Dotierstoffkonzentration als der Kanalausbildungsbereich ( 10 ) dotiert ist, wobei der Kanalausbildungsbereich ( 10 ) zwischen dem ersten Anschlussbereich (28 ) und dem zweiten Anschlussbereich ( 80 ) angeordnet ist, mit einem Steuerbereich ( 60 ) , und mit einem elektrisch isolierenden Isolierbereich (20 ) , der zwischen dem Steuerbereich ( 60) und dem Kanalausbildungsbereich ( 10 ) angeordnet ist, dadurch gekennzeichnet, dass die minimale laterale Ausdehnung (L3 ) des Steuerbereichs ( 60 ) am Isolierbereich (10 ) kleiner als 50 nm oder kleiner als 30 nm ist .
8. Feldeffekttransistor (Tl ) nach Anspruch 7 , dadurch gekennzeichnet, dass der Feldeffekttransistor einen asymmetrischen Aufbau hat .
9. Feldeffekttransistor (Tl) nach Anspruch 8 , gekennzeichnet durch einen unsymmetrischen Steuerbereich ( 60 ) , insbesondere einen Steuerbereich ( 60 ) mit einer vertikal zu einer Ebene, in der die Isolierschicht angeordnet ist, liegenden Seiten- wand und mit einer von dieser Seitenwand abgewandten konvexen Seitenwand.
10. Feldeffekttransistor (Tl ) nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass der Feldeffekttransistor (Tl ) mit einem Verfahren nach einem der Ansprüche 1 bis 6 hergestellt worden ist .
11. Integrierte Schaltungsanordnung mit mindestens zwei Feldeffekttransistoren (Tl , T2 ) nach einem der Ansprüche 7 bis 10 , dadurch gekennzeichnet, dass die Feldeffekttransistoren (Tl, T2 ) bezüglich einer zwischen den beiden Feldeffekttransistoren (Tl, T2 ) liegenden Spiegelebene (S) symmetrisch sind, wobei ein lateraler Abstand zwischen einander benachbarten Rändern der Steuerbereichen ( 60 , 62 ) der beiden FeId- effekttransistoren (Tl, T2 ) kleiner als 200 nm oder kleiner als 100 nm oder kleiner als 50 nm ist .
12. Integrierte Schaltungsanordnung mit mindestens einem Feldeffekttransistor (Tl , T2 ) nach einem der Ansprüche 7 bis 11, gekennzeichnet durch einen weiteren Feldeffekttransistor mit dem gleichen Aufbau eines Feldeffekttransistors nach einem der Ansprüche 7 bis 10 , wobei j edoch beide Anschlussbereiche des weiteren Feldeffekttransistors mit Dotierstoffen vom gleichen Dotiertyp dotiert sind.
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