DE112006000241B4 - Verfahren zur Herstellung eines FinFETs sowie Halbleiteranordnung - Google Patents

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Abstract

Verfahren zum Ausbilden eines FinFETs mit den Schritten:
Bereitstellen eines Substrats (412), wobei das Substrat eine über einer Isolierschicht ausgebildete Halbleiterschicht (410) aufweist;
Ausbilden einer Maskenschicht (414) über dem Substrat;
Strukturieren der Maskenschicht zum Ausbilden eines Grabens (510) in der Maskenschicht, wobei zumindest ein Teilbereich der Halbleiterschicht (410) freigelegt wird;
Strukturieren von einer oder mehreren Rippen (610) in den freigelegten Bereichen der Halbleiterschicht;
Ausbilden von ersten Isolierspacern (810) entlang von Seitenwänden des Grabens;
Ausbilden einer leitenden Schicht (910) innerhalb des Grabens (510) über den Rippen (610);
Entfernen von verbleibenden Teilbereichen der Maskenschicht (414), wodurch ein Sourcegebiet (410) und ein Draingebiet (410) freigelegt wird; und
Dotieren des Sourcegebiets und des Draingebiets.

Description

  • Die vorliegende Erfindung bezieht sich auf Halbleiteranordnungen und dabei auf Fin- bzw. Rippen-Feldeffekttransistoren (FinFETs) sowie zugehörige Herstellungsverfahren.
  • Die fortgeschrittene Miniaturisierung mit gestiegenen Anforderungen bezüglich Geschwindigkeit, Leistungsfähigkeit, Dichte und Kosten von integrierten Schaltungen haben u. a. zum Design von Rippentransistoren (FinFETs) geführt. Diese Anordnungen verwenden erhöhte Source-/Draingebiete mit einem oder mehreren erhöhten Kanalgebieten (nachfolgend als Rippen, Stege bzw. Ein bezeichnet), welche die Source- und Draingebiete miteinander verbinden. Ein Gate ist durch Abscheiden einer leitenden Schicht über und/oder in der Nähe zu den Rippen bzw. Stegen ausgebildet.
  • 1 stellt eine perspektivische Ansicht eines herkömmlichen FinFET 100 mit Doppelrippe bzw. Dual-Fin dar. Der FinFET 100 enthält eine Source 110 und ein Drain 112, die durch Rippen bzw. Stege (Fins) 114 miteinander verbunden sind. Eine Gateelektrode 116 umfasst eine Kontaktfläche und eine Leitung, die sich über die Rippen 114 erstreckt. Wenn eine Spannung an die Gateelektrode 116 angelegt wird, fließt ein Strom von der Source 110 zum Drain 112.
  • Bei der Herstellung dieser Anordnung können jedoch Probleme auftreten, die die Leistungsfähigkeit des FinFETs negativ beeinflussen.
  • Ein solches Problem besteht beispielsweise in der Ausbildung parasitärer Spacer, die sich um die Source-/Draingebiete und die Rippen herum ausbilden können und im schlimmsten Fall zu einem elektrischen Kurzschluss zwischen Gate und Source-/Draingebieten führen. Diese parasitären Spacer entstehen aufgrund der Topographie der Rippen und Source-/Draingebiete.
  • Die 2a bis 2f, welche Schnittansichten entlang einer Linie A-A des FinFETs der 1 zeigen, veranschaulichen dieses Problem. In 2a ist über den geätzten Rippen 114 die Gateelektrode 116 abgeschieden. Wie in 2a zu erkennen ist, wird die Topographie der Rippen 114 und (nicht dargestellten) Source-/Draingebiete auf die Gateelektrode 116 übertragen. Hierdurch kann es zur Ausbildung steiler Flanken der Gateelektrodenschicht über den Rippen 114 und den Source-/Draingebieten kommen.
  • In 2b ist eine antireflektierende Beschichtung (ARC, anti-reflective coating) (oder ein anderes Maskierungsmaterial) 210 über der Gateelektrodenschicht 116 ausgebildet. Die antireflektierende Beschichtung 210 wird als Hartmaske bei der Strukturierung der Gateelektrode verwendet. Hierzu wird zunächst die ARC 210 unter Verwendung eines (nicht gezeigten) Fotoresist strukturiert. Mittels eines Ätzschritts werden hierbei unerwünschte Teilbereiche der antireflektierenden Beschichtung 210 entfernt. Der Ätzschritt verwendet üblicherweise ein Endpunktsignal, um anzugeben, wann die Gateelektrode 116 freigelegt wird. In Teilbereichen, in denen die ARC dicker ist, wie z. B. im Bereich der steilen Flanken der Gateelektrodenschicht, wird die ARC jedoch oftmals nicht vollständig entfernt. Es verbleiben ARC-Reste, wie sie in den Bereichen 220 von 2c dargestellt sind. Dies führt zu einer unvollständigen Hartmaskenöffnung in Bereichen mit steilen Topographien.
  • 2d zeigt, dass die verbleibende ARC 210 durch einen Überätzprozess reduziert werden kann. Eine vollständige Entfernung der ARC 210 wird üblicherweise durch den Überätzprozess nicht realisiert, da mit steigender Zeitdauer des Ätzprozesse auch die Gefahr steigt, dass die Gateelektrode in bereits freiliegenden Bereichen beschädigt wird.
  • Als nächster Prozessschritt wird eine weitere Ätzung durchgeführt, um das überschüssige Gateelektrodenmaterial zu entfernen. 2e zeigt die resultierende Struktur. Die überschüssige ARC 210 führt dazu, dass Gateelektrodenmaterial an unerwünschten Stellen verbleibt, z. B. als parasitäre Spacer 222, welche entlang des äußeren Umfangs des aktiven Gebietes verlaufen. Diese parasitären Spacer 222 können die Leistungsfähigkeit des FinFETs nachteilig beeinflussen.
  • 2f ist eine Draufsicht des FinFETs 100 mit doppelter Rippe (dual-fin), wie er in 1 dargestellt ist, nachdem der vorstehend beschriebene Prozess durchgeführt wurde. Es sei darauf hingewiesen, dass die parasitären Spacer 222 um die Source-/Draingebiete und die Rippen 114 herum ausgebildet sind. Diese parasitären Spacer (oder Rest-Polystringer) 222 können die Leistungsfähigkeit des FinFETs nachteilig beeinflussen, und in einigen Fällen können die parasitären Spacer 222 elektrische Kurzschlüsse zwischen dem Gate und den Source-/Draingebieten verursachen, wodurch der FinFET nicht betrieben werden kann.
  • Bei der Verwendung von 248 nm Lithographieprozessen mit großem Resistbudget kann dieses Problem verhindert oder verringert werden. Dieses erlaubt ein übermäßiges Überätzen während des ARC-Öffnungsprozesses, wodurch sichergestellt ist, dass in allen Bereichen jegliche überschüssige ARC entfernt wird.
  • Einige Prozesse benötigen jedoch eine Resistmaske mit kleinerem Budget für die Definition der Gateelektrode. Beispielsweise weisen Prozesse zum Herstellen von FinFET-Anordnungen mit Gates unterhalb von 50 nm unter Verwendung einer 193 nm Lithographietechnologie eine Resistmaske mit sehr kleinem Budget für die Definition der Gateelektrode auf. In diesen Fällen ist ein Überätzprozess nicht zweckmäßig.
  • Ein Versuch zur Lösung dieses Problems ist ein Dickschicht-Ansatz. Hierbei wird eine Gateelektrode ausgebildet, die üblicherweise dicker ist als die Höhe der Rippen. Ein Rückätzprozess wird zur Verringerung der Dicke der Gateelektrode durchgeführt, wodurch sich eine Schicht ergibt, die stärker planarisiert ist als die Oberfläche der anfänglichen Gateelektrode. Als Ergebnis der stärker planarisierten Oberfläche kann eine ARC-Schicht abgeschieden und derart strukturiert werden, dass eine überschüssige ARC-Schicht vollständig entfernt wird, wodurch die vorstehend beschriebenen parasitären Spacer verhindert werden.
  • Ein Nachteil dieses Dickschicht-Ansatzes liegt darin begründet, dass die sehr dicke Polyschicht ihrerseits einen höheren Grad von Filmdicken-Ungleichmäßigkeit in der abgeschiedenen Schicht verursacht. Diese Anfangs-Ungleichmäßigkeit kann sich weiter durch den Plasmarückätzprozess verschlechtern, der üblicherweise ein Ätzprozess mit fester Zeitdauer sein würde, wobei kein Endpunktsignal verwendet wird.
  • Ein weiterer Ansatz, die Bildung parasitärer Spacer zu verhindern, ist aus der Druckschrift US 2005/0020020 A1 bekannt. Hierbei wird die Gate-Elektrode eines FinFETs durch Füllen einer Grabenstruktur ausgebildet, welche durch Isolationsspacer von den Source- und Draingebieten beabstandet ist. Zur Ausbildung der Grabenstruktur wird eine Dummy-Gate-Struktur verwendet.
  • Ein ähnliches Verfahren zur Herstellung eines FinFETs ist auch aus der Druckschrift US 2005/0019993 A1 bekannt. Hierbei wird ebenfalls eine Dummy-Struktur als Platzhalter für die Gate-Elektrode verwendet. Die Dummy-Struktur wird entfernt und in dem entstandenen Graben wird die Gate-Elektrode ausgebildet.
  • Obwohl durch diese Verfahren ein FinFET ohne parasitären Spacer hergestellt werden kann, sind die bekannten Anordnungen aufgrund der vielfältigen Ätzprozesse aufwändig und teuer in der Herstellung.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiteranordnung sowie ein zugehöriges Herstellungsverfahren bereitzustellen, bei dem auf kostengünstige Art und Weise eine verbesserte Anordnung hergestellt werden kann und wobei die Entstehung parasitärer Spacer ausgeschlossen ist.
  • Diese Aufgabe wird hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 und bezüglich der Vorrichtung durch die Merkmale des Patentanspruchs 18 gelöst.
  • Bei dem erfindungsgemäßen Verfahren wird zunächst ein Substrat bereitgestellt, das eine über einer Isolierschicht ausgebildete Halbleiterschicht aufweist. Über dem Substrat wird eine Maskenschicht ausgebildet. Diese Maskenschicht wird strukturiert, um einen Graben in der Maskenschicht auszubilden, wobei zumindest ein Teilbereich der Halbleiterschicht freigelegt wird. Eine oder mehrere Rippen werden in der Halbleiterschicht strukturiert. Entlang von Seitenwänden des Grabens werden erste Isolierspacer ausgebildet und innerhalb des Grabens wird über den Rippen eine leitende Schicht ausgebildet. Verbleibende Teilbereiche der Maskenschicht werden entfernt, wodurch ein Sourcegebiet und ein Draingebiet freigelegt wird. Das Source- und das Draingebiet werden dotiert.
  • Nach dem Erfindungsprinzip wird eine Halbleiteranordnung vorgeschlagen mit einem Sourcegebiet, einem Draingebiet und einer oder mehreren Rippen, die auf einem Substrat ausgebildet sind, wobei die Rippen das Sourcegebiet mit dem Draingebiet verbinden. Eine Gateelektrode mit einer im Wesentlichen planaren Oberfläche liegt über den Rippen und ist zwischen dem Draingebiet und dem Sourcegebiet angeordnet. Ein erster Satz von Spacern ist zwischen der Gateelektrode und dem Sourcegebiet und zwischen der Gateelektrode und dem Draingebiet angeordnet. Ein zweiter Satz von Spacern ist zumindest auf einem Teilbereich des Sourcegebiets und des Draingebiets entlang zumindest eines Teilbereichs des ersten Satzes von Spacern angeordnet.
  • In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher beschrieben.
  • Es zeigen:
  • 1 eine perspektivische Ansicht eines gewünschten FinFETs mit doppelter Rippe gemäß dem Stand der Technik;
  • 2a bis 2f das Ausbilden von parasitären Spacern um die Rippen und Source-/Draingebiete eines FinFETs gemäß dem Stand der Technik herum;
  • 3a eine perspektivische Ansicht eines Isolationsgebiets, welches auf einem Substrat gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ausgebildet ist;
  • 3b eine Draufsicht eines FinFET-Designs gemäß dem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 4a–4e bis 14a–14e perspektivische Ansichten und Schnittansichten, die verschiedene Prozessschritte bei der Herstellung eines FinFETs gemäß dem Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Die vorliegende Erfindung wird im Zusammenhang eines dual-fin FinFETs bzw. FinFETs mit Doppelrippe beschrieben. Die vorliegende Erfindung kann jedoch in einer Vielzahl von Zusammenhängen verwendet werden. Beispielsweise kann die vorliegende Erfindung zur Herstellung von FinFETs mit weniger oder mehr Rippen oder einer anderen Art von Anordnung verwendet werden, in der die Topographie derart realisiert ist, dass ein vollständiges Entfernen von unerwünschtem Maskenmaterial schwierig ist. Ferner wurde festgestellt, dass die vorliegende Erfindung insbesondere nützlich ist, wenn Lithographieverfahren unter Verwendung einer Wellenlänge von 193 nm und darunter verwendet werden.
  • Es sei darauf hingewiesen, dass das Ausführungsbeispiel der vorliegenden Erfindung ein effizientes Verfahren zur Herstellung eines FinFETs unter Verwendung einer selbstjustierten Gateelektrode und selbstjustierter Source-/Draingebiete liefert. Die Verwendung von selbstjustierten Herstellungsverfahren erlaubt es Halbleiteranordnungen mit FinFETs in bekannte Herstellungsprozesse leicht miteinzubeziehen.
  • In 3a ist ein Teilbereich eines Wafers mit einem Substrat 412 gezeigt, der ein darauf ausgebildetes Isolationsgebiet 401 gemäß dem Ausführungsbeispiel der vorliegenden Erfindung aufweist. In dem Ausführungsbeispiel umfasst das Isolationsgebiet 401 und das Substrat 412 eine Halbleiterschicht und eine vergrabene Oxidschicht (BOX, Buried Oxide layer) eines Halbleiter-Auf-Isolator-Substrats (SOI, Semiconductor-On-Insulator). Im Allgemeinen umfasst ein SOI eine Schicht eines Halbleitermaterials, wie z. B. Silizium, welches auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine vergrabene Oxidschicht (BOX) oder eine Siliziumoxidschicht sein. Die Isolierschicht ist üblicherweise auf einer (nicht dargestellten) Schicht von Silizium oder Glas bereitgestellt.
  • Das Isolationsgebiet 401, welches im Allgemeinen als Mesa-Isolation bezeichnet wird, kann mit herkömmlichen fotolithographischen Verfahren ausgebildet werden. Im Allgemeinen kann ein Fotoresistmaterial abgeschieden und mit einem gewünschten Muster entsprechend belichtet werden. In diesem Fall kann das Muster mit dem Isolationsgebiet 401 übereinstimmen. Anschließend kann ein Ätzschritt zum Entfernen der unerwünschten Teilbereiche der Halbleiterschicht durchgeführt werden, wodurch das Isolationsgebiet 401 ausgebildet wird. Eine zusätzliche Maskenschicht kann zum weiteren Schützen des Isolationsgebiets 401 während des Ätzprozesses verwendet werden.
  • Andere Substrate wie z. B. Multi-Schichtstrukturen, Gradientenschichten, Siliziumgermanium, eine oder mehrere Halbleiterschichten über einer Siliziumgermaniumschicht oder dergleichen können ebenfalls verwendet werden. Das Substrat 412 kann beispielsweise eine Isolierchicht umfassen, auf der eine leitende Schicht wie z. B. Polysilizium abgeschieden ist oder einen Bulk-Wafer mit darin ausgebildeten Wannenimplantationen. Das Isolationsgebiet 401 kann beispielsweise auch durch Ausbilden einer flachen oder tiefen Grabenisolationsstruktur um das Gebiet herum wie beim Stand der Technik ausgebildet werden.
  • Das Substrat 412 (z. B. die Isolierschicht) ist vorzugsweise 50 nm bis ca. 400 nm dick und besitzt insbesondere eine Dicke von ca. 200 nm. Eine Halbleiterschicht 410 ist vorzugsweise ca. 10 nm bis ca. 200 nm dick und besitzt vorzugsweise eine Dicke von ca. 60 nm. Andere Dicken und Materialien können ebenfalls verwendet werden. Die Dicke der Halbleiterschicht 410 sollte mit einer gewünschten Rippenhöhe übereinstimmen, welche von Anwendung zu Anwendung variieren kann.
  • In dem Ausführungsbeispiel, in dem ein SOI-Wafer verwendet wird, kann die Isolierschicht auf einer (nicht dargestellten) Siliziumträgerschicht ausgebildet sein. Wenn das Substrat dotiert ist und/oder als Rückseitenelektrode verwendet wird, so ist die Siliziumträgerschicht vorzugsweise zwischen ca. 0,3 nm und ca. 0,4 nm dick.
  • 3b zeigt eine Draufsicht eines dual-fin FinFETs 300, der gemäß dem Ausführungsbeispiel der vorliegenden Erfindung hergestellt wurde, und dient zur besseren Darstellung des auf die 4a–4e bis 14a–14e beschriebenen Prozesses. Der dual-fin FinFET kann im Isolationsgebiet 401 der 3a ausgebildet sein. In jedem Satz von Figuren, z. B. 4a–4e, stellen die Figuren mit der Bezeichnung „A” perspektivische Ansichten der Anordnung zu bestimmten Prozessschritten dar, während Figuren mit den Bezeichnungen „B”, „C”, „D”, und „E” sich auf jeweilige Schnittansichten entlang der Schnittlinien B-B, C-C, D-D und E-E beziehen, wie in 3b angezeigt ist.
  • Gemäß 3b besitzt der FinFET 300 eine Source 310 und ein Drain 312, welche durch Rippen 314 verbunden sind. Eine Gateelektrode 316 ist den Rippen 314 überlagert und von der Source 310 und dem Drain 312 durch Spacer 318 isoliert. Ein Implantationsspacer 320 kann zum Erzeugen von leicht dotierten Drains (LDD, Lightly-Doped Drain) und schwer dotierten Drains (HDD, Heavily-Doped Drain) in der Source 310 und dem Drain 312 verwendet werden. Wie vorstehend beschrieben wurde, wird nachfolgend unter Bezugnahme auf die 4a–4e bis 14a–14e ein Prozess zum Ausbilden des FinFETs 300 beschrieben.
  • Wie in den 4a–4e gezeigt, wird eine Maskenschicht 414 über der Halbleiterschicht 410 ausgebildet, wobei die Halbleiterschicht 410 ein Teilbereich des Isolationsgebiets 401 der 3a ist. In nachfolgenden Prozessschritten wird die Maskenschicht 414 strukturiert und es werden Ätzschritte durchgeführt, um die darunter liegende Halbleiterschicht 410 zum Ausbilden von Source-, Drain- und Rippen-Gebieten zu strukturieren, wobei die Maskenschicht 414 jedes geeignete Maskenmaterial umfassen kann. Beispielsweise umfasst die Maskenschicht 414 eine Oxid/Nitrid/Oxid-Schicht (ONO) mit einer ersten Oxidschicht 416, einer Nitridschicht 418 und einer zweiten Oxidschicht 420. Die ersten und zweiten Oxidschichten 416 und 420 können durch einen beliebigen Oxidationsprozess ausgebildet werden, wie beispielsweise eine nasse oder trockene thermische Oxidation in einer Umgebung, welche ein Oxid, H2O, NO oder Kombinationen hiervon umfasst. Vocugsweise werden jedoch die ersten und zweiten Oxidschichten 416 und 420 durch ein chemisches Dampfabscheideverfahren (CVD, Chemical Vapor Deposition) ausgebildet, wobei Tetraethylorthosilikat (TEOS, tetra-ethyl-ortho-silicate) und Sauerstoff als ein Precursor bei einer Temperatur im Bereich von ca. 600 Grad Celsius bis ca. 900 Grad Celsius verwendet werden. Die erste Oxidschicht 416 und die zweite Oxidschicht 420 sind vorzugsweise jeweils ca. 5 nm und 20 nm.
  • Die Nitridschicht 418 kann eine Siliziumnitridschicht sein, welche beispielsweise durch ein CVD-Verfahren unter Verwendung von Silan und Ammoniak als Precursorgase bei Abscheidetemperaturen im Bereich von 600 Grad Celsius bis 900 Grad Celsius ausgebildet wird. Die Nitridschicht 418 ist vorzugsweise ca. 60 nm bis ca. 200 nm dick und insbesondere vorzugsweise ca. 120 nm dick, sollte jedoch eine Dicke aufweisen, die größer als eine gewünschte Rippenhöhe ist. Andere Materialien und Prozesse können zum Ausbilden der Maskenschicht 414 ebenfalls verwendet werden.
  • Gemäß den 5a–5e wird ein Graben 510 in der Maskenschicht 414 ausgebildet, wodurch die darunter liegende Halbleiterschicht 410 freigelegt wird. Der Graben 510 definiert den Bereich, in dem die Rippen (z. B. Rippen 314 gemäß 3b) und das Gate (z. B. die Gateelektrode 316 gemäß 3b) ausgebildet werden. Der Graben 510 kann durch bekannte fotolithographische Verfahren ausgebildet werden.
  • Im Allgemeinen beinhaltet eine Fotolithographie das Abscheiden eines Fotoresistmaterials, welches anschließend maskiert und entsprechend einem gewünschten Muster, wie beispielsweise dem Graben 510, belichtet wird. Nach dem Belichten des Fotoresistmaterials wird ein Entwicklungsschritt zum Entfernen der nicht gewünschten Bereiche des Fotoresistmaterials durchgeführt, wodurch das darunter liegende Material, d. h. die Maskenschicht 414 freigelegt wird. Nach dem Strukturieren der Fotoresistmaske kann ein Ätzprozess zum Entfernen von unerwünschten Bereichen der Maskenschicht 414 durchgeführt werden. Die Maskenschicht 414 kann beispielsweise unter Verwendung eines reaktiven Ionenätzens (RIE, Reactive Ion Etch) oder anderer vorzugsweise anisotroper Ätzverfahren geätzt werden.
  • Die 6a bis 6e zeigen das Ausbilden von Rippen 610 aus der Halbleiterschicht 410. Die Rippen 610 können beispielsweise durch Abscheiden eines (nicht gezeigten) Fotoresistmaterials über der Oberfläche des Wafers und Verwenden eines fotolithographischen Verfahrens zum Strukturieren des Fotoresistmaterials derart ausgebildet werden, dass das Fotoresistmaterial, welches über den Rippen 610 liegt, verbleibt.
  • In einem Ausführungsbeispiel, in dem die Halbleiterschicht 410 aus Silizium ausgebildet wird, können die Rippen 610 beispielsweise durch Trockenätzen (RIE, Reactive Ion Etching) oder Kombinationen von Trocken- und Nassätzen ausgebildet werden.
  • Anschließend können das (nicht gezeigte) verbleibende Fotoresistmaterial und die zweite Oxidschicht 420, welche die Nitridschicht 418 während des Ätzprozesses schützt, entfernt werden. Das Fotoresistmaterial kann beispielsweise durch einen RCA-Reinigungsprozess entfernt werden. Der RCA-Reinigungsprozess kann eine Vor-Reinigung in einer Lösung von Schwefelsäure und Wasserstoffperoxid (10:1) aufweisen. Eine erste Reinigungslösung (SC1) kann eine Lösung von Ammonium hydroxid (ammonia hydroxide), Wasserstoffperoxid und deionisiertem Wasser (0,5:1,5) und eine zweite Reinigungslösung (SC2) kann eine Lösung von Chlorwasserstoff, Wasserstoffperoxid und deionisiertem Wasser (0,6:1,5) verwenden. Abschließend kann ein Entfernungsprozess mit dampfförmiger Fluorwasserstoffsäure (HF) nach dem Polymerätzen (vapor hydrofluoric acid post-etch polymer removal process) unter Verwendung einer Lösung von Fluorwasserstoffsäure und Wasser (25:1 oder 100:1) durchgeführt werden. Andere Prozesse und/oder Lösungen können ebenfalls verwendet werden.
  • Die 7a–7e zeigen das Ausbilden einer Deck-Abscheidung einer Isolierschicht 710. Die Isolierschicht 710 kann aus einem beliebigen isolierenden oder dielektrischen Material ausgebildet werden. Wie nachfolgend beschrieben wird, können Spacer aus der Isolierschicht 710 ausgebildet werden, die die Gateelektrode von den Source- und Draingebieten isolieren.
  • Beispielsweise kann die Isolierschicht 710 eine Oxidschicht darstellen, die durch einen Oxidationsprozess wie beispielsweise eine nass- oder trocken-thermische Oxidation in einer ein Oxid, H2O, NO, oder einer Kombination hiervon umfassenden Umgebung ausgebildet wird. Vorzugsweise wird die Isolierschicht 710 unter Verwendung von CVD-Techniken mit Tetraethylorthosilikat (TEOS) und Sauerstoff als Precursor bis zu einer Dicke von ca. 5 nm bis ca. 100 nm und insbesondere vorzugsweise bis zu einer Dicke von ca. 25 nm ausgebildet.
  • In den 8a–8e wird die Isolierschicht 710 der 7a–7e zum Ausbilden eines ersten Satzes von Spacern 810 geätzt. Der erste Satz von Spacern bzw. Abstandsstücken 810 kann beispielsweise durch einen anisotropen Trockenätzprozess ausgebildet werden. Da die Dicke der Isolierschicht 710 entlang der Seitenwände der Gräben größer ist verbleiben Teil bereiche der Isolierschicht 710 entlang den Seitenwänden des Grabens, wodurch die Spacer 810 ausgebildet werden.
  • Wie in den 8a, 8b und 8c dargestellt ist, werden die Spacer um einen Abstand t von einer oberen Oberfläche der Nitridschicht 418 zurückgeätzt. Vorzugsweise ist der Abstand t zumindest so groß wie die Höhe der Rippen 610. Auf diese Weise wird das gesamte Material der Isolierschicht 710 (7a–7e) entlang der Seitenwände der Rippen 610 im Wesentlichen entfernt.
  • Die 9a–9e zeigen das Ausbilden einer Gateelektrode 910. In dem Ausführungsbeispiel weist die Gateelektrode 910 eine im Wesentlichen planare Oberfläche auf, die die Rippen 610 bedeckt, wobei die Oberfläche der Gateelektrode 910 (wie dargestellt) oberhalb oder unterhalb der Oberfläche der Spacer 810 liegen kann.
  • Die Gateelektrode 910 kann aus einem Halbleitermaterial wie beispielsweise Polysilizium, amorphem Silizium oder dergleichen ausgebildet sein. Beispielsweise kann die Gateelektrode 910 eine sogenannte Midgap-Metall-Gateelektrode für NMOS- und PMOS-Anordnungen, eine oder mehrere Near-Midgap-Metall-Gateelektroden, Doppelschichtpoly/α-Si mit einer Metall-Gateelektrode oder dergleichen umfassen.
  • Beispielsweise wird amorphes Silizium durch eine chemische Niederdruckgasphasenabscheidung (LPCVD) bis zu einer Dicke abgeschieden, die ausreichend den Graben auffüllt, z. B. ca. 20 nm. Ein Planarisierungsprozess, wie beispielsweise ein chemisch mechanisches Polieren (CMP) oder dergleichen, wird zum Planarisieren der Gateelektrode 910 bis zur Oberfläche der Nitridschicht 418 durchgeführt, wobei die Nitridschicht 418 als Endpunktsignal während des CMP-Prozesses dient. Abschließend kann ein Rückätzprozess, wie beispielsweise eine Plasmaprozessierung, zum Vertiefen der Gateelek trode 910 bis auf eine gewünschte Dicke innerhalb des Grabens durchgeführt werden.
  • Optional kann eine Gatedielektrikumschicht 912 (9d) vor dem Ausbilden der Gateelektrodenschicht 910 ausgebildet werden. Beispielsweise ist die Gatedielektrikumschicht 912 vorzugsweise eine Oxidschicht, welche durch einen beliebigen Oxidationsprozess ausgebildet wird, wie beispielsweise die vorstehend unter Bezugnahme auf die Spacer 810 beschriebenen Oxidationsprozesse. Vorzugsweise ist die Gatedielektrikumschicht 912 ca. 1 nm bis ca. 20 nm und insbesondere vorzugsweise ca. 2 nm dick. Es sei jedoch darauf hingewiesen, dass die Dicke der Gatedielektrikumschicht 912 in Abhängigkeit von der Art eines Materials (z. B. Oxid gegegenüber high-k Dielektrikum) und einer Anwendung (z. B. hochleistungsfähige Logik gegenüber niedrigem Standby-Leistungsverbrauch) variieren kann.
  • In den 10a–10e ist über der Gateelektrode 910 eine Füllschicht 1010 ausgebildet. Die Füllschicht 1010 ist vorzugsweise eine Opfer-Oxidschicht, die durch einen Deck-Oxidabscheideprozess, wie beispielsweise CVD, LPCVD, PVD oder dergleichen, ausgebildet wird. Anschließend erfolgt ein Planarisierungsschritt. Der Planarisierungsschritt kann beispielsweise ein CMP-Prozess sein, der überschüssiges Oxid von der Oberfläche der Nitridschicht 418 entfernt.
  • Die 11a–11e zeigen den Wafer, nachdem die verbleibende erste Oxidschicht 416 und die Nitridschicht 418 entfernt wurden. Die Nitridschicht 418 kann beispielsweise mittels Durchführung eines isotropen Ätzprozesses unter Verwendung einer Lösung von Phosphorsäure (H3PO4) entfernt werden. Die erste Oxidschicht 416 kann beispielsweise durch ein Nassätzen oder mittels Durchführung eines anisotropen Plasmaätzprozesses unter Verwendung einer Außenumgebung von CF4, C2F6, O2, CHF3, C4F8, Ar, He oder dergleichen entfernt werden.
  • Die 12a–12e zeigen den Wafer nach dem Ausbilden der leicht dotierter Drains (LDD) 1220 und Implantations-Spacer 1222. Zum Beispiel kann das LDD 1220 mit beispielsweise n-Typ Dotierstoffen wie z. B. Arsenionen mit einer Dosis von ca. 5 × 1018 bis ca. 5 × 1019 Atome/cm3 und einer Energie von ca. 4 bis ca. 30 KeV dotiert werden. Alternativ kann das LDD 1220 mit anderen n-Typ Dotierstoffen wie beispielsweise Stickstoff, Phosphor, Antimon oder dergleichen dotiert werden. P-Typ Dotierstoffe wie z. B. Bor, Aluminium, Indium und dergleichen können zur Herstellung von PMOS-Anordnungen verwendet werden.
  • Die Implantations-Spacer 1222 umfassen vorzugsweise Siliziumnitrid (Si3N4) oder eine Stickstoff enthaltende Schicht, welche unterschiedlich zu Si3N4 ist, wie beispielsweise SixNy, Siliziumoxinitrid SiOxNy, Siliziumoxim SiOxNy:Hz oder eine Kombination hiervon. Die Implantations-Spacer 1222 können aus einer Schicht mit Si3N4 ausgebildet werden, welches unter Verwendung von CVD-Verfahren mit Silan und Ammonium als Precursorgasen und bei Abscheidetemperaturen im Bereich von 600 Grad Celsius bis 900 Grad Celsius bis zu einer Dicke von ca. 5 nm bis 100 nm und insbesondere ca. 25 nm abgeschieden wurde. Anschließend können die Implantations-Spacer 1222 mittels Durchführung eines isotropen Ätzprozesses unter Verwendung einer Lösung von Phosphorsäure (H3PO4) strukturiert werden.
  • In den 13a–13e wird ein optionales selektives epitaktisches Aufwachsen (SEG, Selective Epitaxial Growth) zum Erzeugen von erhöhten Source-/Draingebieten 1310 durchgeführt. Die erhöhten Source-/Draingebiete 1310 können beispielsweise aus Silizium, Siliziumkarbon (silicon-carbon), Siliziumgermanium oder dergleichen ausgebildet werden. Erhöhte Source-/Draingebiete, welche aus Silizium ausgebildet sind, wurden zur Verringerung eines Widerstandes hergestellt, während erhöhte Source-/Draingebiete aus Siliziumkarbon und Silizium germanium zum Einbringen einer Beanspruchung (strain) ausgebildet wurden. Ein Fachmann wird erkennen, dass die erhöhten Source-/Draingebiete 1310 unter Verwendung eines selbstjustierten Prozesses mittels der Spacer 1222 ausgebildet werden.
  • Eine zweite Ionenimplantationsprozedur kann zum Erzeugen von hochdotiertem Drain (HDD) durchgeführt werden, wie durch die kreuzschraffierten Bereiche gezeigt ist. Die HDDs können durch Implantation von zusätzlichen N-Typ Dotierstoffen (oder P-Typ-Dotierstoffen für PMOS-Anordnungen) bei einer erhöhten Dosis von ca. 1 × 1020 bis ca. 1 × 1021 Atome/cm3 und bei einer Energie von ca. 20 bis ca. 80 KeV ausgebildet werden.
  • Nach dem Abschließen der Ionenimplantationsprozesse können eventuelle Implantationsschäden dadurch ausgeheilt werden, dass nachfolgend erhöhte Temperaturen angewendet werden. Beispielsweise wird ein Ausheilprozess bei einer Temperatur von ca. 1000 Grad Celsius bis ca. 1100 Grad Celsius für ca. 2 Sekunden bis ca. 10 Minuten durchgeführt. Andere Ausheilprozesse, wie z. B. Laserausheilen, Blitzausheilen, Spike-Ausheilen oder dergleichen, können ebenfalls verwendet werden.
  • Die Füllschicht 1010 kann, wie in den 14a–14e dargestellt ist, entfernt werden, wodurch die Gateelektrode 910 freigelegt wird. Die Füllschicht 1010 kann beispielsweise mittels Durchführen eines anisotropen Plasmaätzprozesses unter Verwendung einer Außenumgebung von CF4, C2F6, O2 oder dergleichen entfernt werden.
  • Optional kann ein Salizidprozess (self-aligned silicide) durchgeführt werden, um die Source-/Draingebiete und die Gateelektrode zu silizidieren, wodurch ihr Kontaktwiderstand verringert wird. Im Allgemeinen kann der Salizidprozess mittels Abscheiden eines leitenden Materials über dem Wafer und Durchführen eines Ausheilens durchgeführt werden, wobei das leitende Material mit dem darunter liegenden Silizium rea giert. Das leitende Material kann ein metallisches Silizid wie beispielsweise Titansilizid, Kobaltsilizid oder Nickelsilizid sein. Andere Materialien und Silizidprozesse können ebenfalls verwendet werden.
  • Zusätzlich können Backend-Prozesse im Anschluss durchgeführt werden. Backend-Prozesse können beispielsweise das Abscheiden eines Zwischendielektrikums, das Ausbilden von Leitbahnen und der Passivierung, das Zerkleinern, das Gehäusen usw. beinhalten.

Claims (23)

  1. Verfahren zum Ausbilden eines FinFETs mit den Schritten: Bereitstellen eines Substrats (412), wobei das Substrat eine über einer Isolierschicht ausgebildete Halbleiterschicht (410) aufweist; Ausbilden einer Maskenschicht (414) über dem Substrat; Strukturieren der Maskenschicht zum Ausbilden eines Grabens (510) in der Maskenschicht, wobei zumindest ein Teilbereich der Halbleiterschicht (410) freigelegt wird; Strukturieren von einer oder mehreren Rippen (610) in den freigelegten Bereichen der Halbleiterschicht; Ausbilden von ersten Isolierspacern (810) entlang von Seitenwänden des Grabens; Ausbilden einer leitenden Schicht (910) innerhalb des Grabens (510) über den Rippen (610); Entfernen von verbleibenden Teilbereichen der Maskenschicht (414), wodurch ein Sourcegebiet (410) und ein Draingebiet (410) freigelegt wird; und Dotieren des Sourcegebiets und des Draingebiets.
  2. Verfahren nach Patentanspruch 1 mit den weiteren Schritten vor dem Ausbilden der Maskenschicht (414) über dem Substrat (412): Ausbilden einer Isolationsmaskenschicht über der Halbleiterschicht (410); Strukturieren der Isolationsmaskenschicht in Übereinstimmung mit einem Isolationsmuster; Ausbilden eines Isolationsgebiets (401) aus der Halbleiterschicht (410), wobei das Isolationsgebiet dem Isolationsmuster entspricht und Entfernen von verbleibenden Teilbereichen der Isolationsmaskenschicht; wobei das Ausbilden der Maskenschicht (414) über dem Isolationsgebiet erfolgt.
  3. Verfahren nach Patentanspruch 2, wobei das Ausbilden des Isolationsgebiets (401) die Schritte umfasst: Ausbilden einer Isolationsmaske über der Halbleiterschicht (410); Strukturieren der Isolationsmaske; und Entfernen eines Teilbereichs der Halbleiterschicht zum Ausbilden des Isolationsgebiets (401).
  4. Verfahren nach einem der Patentansprüche 1 bis 3, wobei die Maskenschicht (414) eine Oxid/Nitrid/Oxid(ONO)-Maskenschicht (420, 418, 416) umfasst.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, wobei die Maskenschicht (414) ca. 60 nm dick ist.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, wobei das Substrat (412) ein Halbleiter-Auf-Isolator(SOI)-Wafer und die Halbleiterschicht (410) eine Halbleiterschicht auf dem SOI-Wafer ist.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, wobei die ersten Isolierspacer (810) Oxidspacer umfassen.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, wobei das Ausbilden der ersten Isolierspacer (810) die Schritte umfasst: Ausbilden einer Schicht eines Isoliermaterials (710) über der Maskenschicht (414) und im Graben (510); und Durchführen eines anisotropen Ätzens zum Entfernen von Teilbereichen des Isoliermaterials, wodurch die ersten Isolier spacer (810) bleiben und entlang der Seitenwände des Grabens (510) ausgebildet werden.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, wobei die ersten Isolierspacer (810) aus einem Oxidmaterial ausgebildet sind.
  10. Verfahren nach einem der Patentansprüche 1 bis 9, wobei das Ausbilden der leitenden Schicht (910) innerhalb des Grabens (510) die Schritte umfasst: Ausbilden einer Schicht eines leitenden Materials derart, dass der Graben (510) im Wesentlichen gefüllt ist; Planarisieren derart, dass das leitende Material innerhalb des Grabens (510) und die Maskenschicht (414) eine im Wesentlichen planare Oberfläche ausbilden; und Durchführen eines Rückätzprozesses zum Vertiefen des leitenden Materials innerhalb des Grabens (510), wodurch die leitende Schicht (910) innerhalb des Grabens (510) erzeugt wird.
  11. Verfahren nach Patentanspruch 10, wobei der Rückätzprozess das leitende Material von der Oberfläche der Maskenschicht um eine Entfernung vertieft, die zumindest so groß ist wie eine Dicke der Rippen.
  12. Verfahren nach einem der Patentansprüche 1 bis 11, wobei die leitende Schicht (910) Polysilizium, amorphes Silizium, ein Midgap-Metall, ein oder mehrere Near-Midgap-Metalle für NMOS und PMOS oder dergleichen umfassen.
  13. Verfahren nach einem der Patentansprüche 1 bis 12, wobei die leitende Schicht (910) eine planare Oberfläche aufweist.
  14. Verfahren nach einem der Patentansprüche 1 bis 13, wobei das Dotieren ein Ausbilden von Implantationsspacern (1222) entlang freigelegter Teilbereiche der leitenden Schicht (910) und der ersten Isolierspacer (810) aufweist.
  15. Verfahren nach einem der Patentansprüche 1 bis 14, mit dem weiteren Schritt eines Ausbildens eines erhöhten Sourcegebiets (1310) und eines erhöhten Draingebiets (1310).
  16. Verfahren nach Patentanspruch 15, wobei das Ausbilden des erhöhten Source- und Draingebiets (1310) mittels eines selbstjustierten Prozesses durchgeführt wird.
  17. Verfahren nach einem der Patentansprüche 1 bis 16, mit dem weiteren Schritt eines Ausbildens einer Gateoxidschicht (912) oder einer high-k-Dielektrikumschicht (912) über den Rippen (610) vor dem Ausbilden der leitenden Schicht (910).
  18. Halbleiteranordnung mit einem Sourcegebiet (410, 1220), einem Draingebiet (410, 1220) und einem oder mehreren Rippen (610), die auf einem Substrat (412) ausgebildet sind, wobei die Rippen das Sourcegebiet mit dem Draingebiet verbinden; einer Gateelektrode (910), die eine im Wesentlichen planare Oberfläche aufweist, die über den Rippen liegt und zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist; einem ersten Satz von Spacern (810), der zwischen der Gateelektrode (910) und dem Sourcegebiet (410, 1220) und zwischen der Gateelektrode (910) und dem Draingebiet (410, 1220) angeordnet ist, gekennzeichnet durch einen zweiten Satz von Spacern (1222), der zumindest auf einem Teilbereich des Sourcegebiets und des Draingebiets entlang zumindest eines Teilbereichs des ersten Satzes von Spacern angeordnet ist.
  19. Halbleiteranordnung nach Patentanspruch 18, gekennzeichnet durch ein erhöhtes Sourcegebiet (1310) und ein erhöhtes Draingebiet (1310).
  20. Halbleiteranordnung nach Patentanspruch 18 oder 19, dadurch gekennzeichnet, dass der erste Satz von Spacern (810) Oxidspacer umfasst.
  21. Halbleiteranordnung nach einem der Patentansprüche 18 bis 20, dadurch gekennzeichnet, dass der zweite Satz von Spacern Siliziumnitridspacer umfasst.
  22. Halbleiteranordnung nach einem der Patentansprüche 18 bis 21, gkennzeichnet durch eine Gateoxidschicht (912) oder high-k-Dielektrikumschicht (912) zwischen der Gateelektrode (910) und den Rippen (610).
  23. Halbleiteranordnung nach einem der Patentansprüche 18 bis 22, dadurch gekennzeichnet, dass eine Oberfläche der Gateelektrode (910), des Sourcegebiets (410, 1310) und des Draingebiets (410, 1310) silizidiert ist.
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