CN104167363A - 在FinFET器件上形成离子注入侧墙保护层的方法 - Google Patents
在FinFET器件上形成离子注入侧墙保护层的方法 Download PDFInfo
- Publication number
- CN104167363A CN104167363A CN201410403748.6A CN201410403748A CN104167363A CN 104167363 A CN104167363 A CN 104167363A CN 201410403748 A CN201410403748 A CN 201410403748A CN 104167363 A CN104167363 A CN 104167363A
- Authority
- CN
- China
- Prior art keywords
- side wall
- fin
- grid
- layer
- dummy gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000002347 injection Methods 0.000 title abstract description 6
- 239000007924 injection Substances 0.000 title abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 22
- 238000002513 implantation Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 238000004380 ashing Methods 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract 2
- 238000007254 oxidation reaction Methods 0.000 abstract 2
- 238000001259 photo etching Methods 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 31
- 239000004065 semiconductor Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000003031 high energy carrier Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000802 nitrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种在FinFET器件上形成离子注入侧墙保护层的方法,包括:第一步骤,在硅片上形成Fin-FET器件的鳍;第二步骤,沉积一层介质层覆盖所述鳍作为虚拟栅极层,在虚拟栅极层上沉积硬掩模层和光刻胶进行光刻刻蚀以形成虚拟栅极;第三步骤,在栅极区域表面形成一层薄膜;第四步骤,刻蚀所述薄膜以形成覆盖虚拟栅极侧壁的侧墙保护层;第五步骤,沉积栅极氧化层和栅极;第六步骤,去除虚拟栅极,保留极氧化层和栅极以及侧墙保护层,并进行后续的离子注入工艺。
Description
技术领域
本发明涉及半导体制造领域,更具体地说,本发明涉及一种在FinFET器件上形成离子注入侧墙保护层的方法。
背景技术
随着小型化系统集成度的提高,金属氧化物半导体(MOS)器件尺寸急剧减小,器件的高集成度和超薄的栅极氧化层使得器件能够提供更好的性能,但由于器件沟道的缩短和栅极氧化层的变薄,制造的MOS器件将会带来一系列可靠性的问题。热载流子效应是MOS器件的一个重要的失效机理,随着MOS器件尺寸的日益缩小,器件的热载流子注入效应越来越严重。以PMOS器件为例,沟道中的空穴,在漏源之间高横向电场的作用下被加速,形成高能载流子,高能载流子与硅晶格碰撞,产生电离的电子空穴对,电子由衬底收集,形成衬底电流,大部分碰撞产生的空穴,流向漏极,但还有部分空穴,在纵向电场的作用下,注入到栅极中形成栅极电流,这种现象称为热载流子注入(HotCarrier Injection)。热载流子会造成硅衬底与二氧化硅栅氧界面处能键的断裂,在硅衬底与二氧化硅栅氧界面处产生界面态,导致器件性能,如阈值电压、跨导以及线性区/饱和区电流的退化,最终造成MOS器件失效。传统的侧墙刻蚀工艺: 首先是侧墙沉积。接下来采用各向异性的干法刻蚀,通常刻蚀的等离子体方向为垂直于硅片表面,刻蚀后源、漏的侧墙成对称结构,然后是源、漏重掺杂以及退火工艺,源、漏形成的掺杂离子距离器件沟道的距离,由侧墙的宽度所决定。
在快速进步的半导体制造工业中,20纳米以下传统的器件已经不能满足摩尔定律的要求,但是3D器件中的鳍式场效应晶体管(Fin-FET)可用于许多逻辑及其他应用,且整合成为各种不同的半导体装置。Fin-FET器件一般包括具有高深宽比的半导体鳍板,在鳍板中形成晶体管的沟道及源极/漏极区。Fin-FET器件由于更高的栅极宽长比,可以更进一步的优点包括减少短沟道效应及增加电流量。
然而目前的FinFET科技已面临挑战。例如通常以离子注入法形成轻掺杂漏极(lightly doped drain,LDD)区,在完成栅极工艺后的侧墙的形成上,传统方法除了在栅极两侧形成侧墙外还会在鳍的两侧形成侧墙的弊端,而鳍两侧的侧墙在后续离子注入工艺中会阻挡离子的注入,使得有源区的源漏或者LDD等不能被有效参杂。
因此,需要找到一种只在栅极两侧形成均匀覆盖的侧墙的方法。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种能够在FinFET器件上形成离子注入侧墙保护层从而只在栅极两侧形成均匀覆盖的 侧墙的方法。
为了实现上述技术目的,根据本发明,提供了一种在FinFET器件上形成离子注入侧墙保护层的方法,包括:第一步骤,在硅片上形成Fin-FET器件的鳍;第二步骤,沉积一层介质层覆盖所述鳍作为虚拟栅极层,在虚拟栅极层上沉积硬掩模层和光刻胶进行光刻刻蚀以形成虚拟栅极;第三步骤,在栅极区域表面形成一层薄膜;第四步骤,刻蚀所述薄膜以形成覆盖虚拟栅极侧壁的侧墙保护层;第五步骤,沉积栅极氧化层和栅极;第六步骤,去除虚拟栅极,保留极氧化层和栅极以及侧墙保护层,并进行后续的离子注入工艺。
优选地,硅片是外延硅或者外延锗硅的硅片。
优选地,在第一步骤中,鳍之间被浅沟槽结构形成有源区的隔离,隔离部分的浅沟槽用二氧化硅填充。
优选地,在第一步骤中,鳍的顶部未被浅沟槽隔离的高度在200A到600A之间,鳍的顶部的宽度在10-60纳米之间。
优选地,在第二步骤中,虚拟栅极的介质层采用化学气相沉积或者旋涂凝胶法生长方法,形成一层覆盖鳍的薄膜覆盖层,根据栅极的高度来定义薄膜覆盖层相对于鳍的顶端的高度。
优选地,第三步骤,所述薄膜的台阶覆盖性高于90%。
优选地,采用各向异性刻蚀对所述薄膜进行刻蚀,其中纵向刻蚀量高于横向刻蚀量,虚拟栅极顶部的和鳍的顶部的薄膜被完全刻蚀掉。
优选地,在第六步骤中,采用干法灰化工艺刻蚀去除虚拟栅极。
通过本发明的方法避免了传统方法除了在栅极两侧形成侧墙外还会在鳍的两侧形成的侧墙的弊端,采用本发明的上述方法,在形成栅极前先引入侧墙,这时鳍的两侧由于有虚拟栅极的保护,在鳍的两侧不会形成不需要的侧墙保护层,而只在栅极两侧形成侧墙,提高了离子注入效率,并使得Fin-FET能够高效的使用LDD等传统的离子注入工艺,进而增加了Fin-FET的器件性能。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1至图6示意性地示出了根据本发明优选实施例的在FinFET器件上形成离子注入侧墙保护层的方法的各个步骤。
图7和图8分别示意性地示出了有无栅极侧墙保护层的离子注入后的离子分布示意图。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
图1至图6示意性地示出了根据本发明优选实施例的在FinFET器件上形成离子注入侧墙保护层的方法的各个步骤。
具体地,如图1至图6所示,根据本发明优选实施例的在FinFET器件上形成离子注入侧墙保护层的方法包括:
首先,在硅片上形成Fin-FET的基本结构-鳍10,如图1所示;
沉积一层介质层覆盖所述鳍作为虚拟栅极层,在虚拟栅极层上沉积硬掩模层和光刻胶进行光刻刻蚀以形成虚拟栅极20,如图2所示;
在栅极区域(虚拟栅极20以及虚拟栅极20暴露的区域)表面形成一层薄膜30,如图3所示;
刻蚀该薄膜形成覆盖虚拟栅极侧壁的侧墙保护层31,如图4所示;
沉积栅极氧化层和栅极(参考标号40统一地表示栅极氧化层和栅极的叠层),如图4所示;
去除虚拟栅极,保留极氧化层和栅极40以及侧墙保护层31,进行后续的离子注入等工艺,如图5和图6所示。
下面将描述本发明优选实施例所采用的器件及工艺的优选示例。
对于形成的鳍的硅片可以是外延硅或者外延锗硅的硅片,在一个实施例中,硅片采用晶向为110晶向的外延硅片,先光刻定义出有源区(active area)和浅沟槽隔离区(STI);然后进行干法刻蚀,刻蚀出鳍和浅沟槽;用等离子化学气相沉积一层氧化硅填充浅沟槽隔离区;然后用湿法刻蚀回刻隔离区,露出鳍的顶端;鳍之间被浅沟槽结构形成有源区的隔离,隔离部分的浅沟槽用二氧化 硅填充,鳍的顶部暴露部分的高度在200A到600A之间,鳍的顶部的宽度在10-60纳米。
虚拟栅极的介质层采用化学气相沉积或者旋涂凝胶法,形成一层覆盖鳍的二氧化硅、氮化硅、非晶碳等半导体工艺中的常规薄膜,在一个实施例中,用等离子化学气相沉积一层非晶碳层,该覆盖层的厚度以高于鳍的高度300A-1000A之间,根据栅极的高度来定义(一般的鳍的顶部覆盖层的高度和后续工艺中形成的栅极的高度一致),在一个实施例中,浅沟槽的深度为2400A,鳍的高度为350A,覆盖层的非晶碳的厚度为700A。
在虚拟栅极上光刻刻蚀形成栅极区域,该区域的宽度为10-60纳米,刻蚀采用高选择比,各项异性的干法刻蚀,刻蚀终止在鳍上,在一个实施例中,栅极的宽度为14纳米,刻蚀采用的气体为O2,Ar。
在暴露出来的栅极区域中形成侧墙薄膜,采用化学气相沉积或者原子层沉积,特征是有较高的台阶覆盖性(大于90%),薄膜可以为二氧化硅,氮化硅或者两者组合形成,厚度在50-200A之间,在该实施例中,得用原子层沉积一层氮化硅,厚度为50A,台阶覆盖性为100%。
对上述侧墙进行刻蚀,在一个实施例中,刻蚀以终点探测的干法刻蚀,刻蚀气体位SF6,Ar,刻蚀到鳍终止刻蚀,这时虚拟栅极的侧壁被50A的氮化硅覆盖。
在暴露出来的栅极区域中形成栅极氧化层,该氧化层可以是传统的二氧化硅,掺氮的二氧化硅,或者氧化铪等高介电常数的介质,栅极氧化层的厚度在 8A-30A之间,栅极材料可以是多晶硅栅,非晶硅栅或者金属栅极,栅极的厚度在300A-800A之间,在该实施例中,栅极氧化层采用氧化铪,厚度为8A,采用原子层沉积生长,栅极采用金属栅极,TiN和AL,W的叠层,厚度为500A;
去除虚拟栅极,只保留栅极及侧墙,在该实施例中,采用用干法灰化工艺刻蚀,气体为O2,将虚拟栅极的非晶碳去除干净,保留下侧墙和栅极。
图7示意性地示出了无栅极侧墙保护层的离子注入后的离子分布示意100。图8示意性地示出了存在栅极侧墙保护层的离子注入后的离子分布示意200。可以看出,通过本发明的方法避免了传统方法除了在栅极两侧形成侧墙外还会在鳍的两侧形成的侧墙的弊端,采用本发明的上述方法,在形成栅极前先引入侧墙,这时鳍的两侧由于有虚拟栅极的保护,在鳍的两侧不会形成不需要的侧墙保护层,而只在栅极两侧形成侧墙,提高了离子注入效率,并使得Fin-FET能够高效的使用LDD等传统的离子注入工艺,进而增加了Fin-FET的器件性能。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于包括:
第一步骤,在硅片上形成Fin-FET器件的鳍;
第二步骤,沉积一层介质层覆盖所述鳍作为虚拟栅极层,在虚拟栅极层上沉积硬掩模层和光刻胶进行光刻刻蚀以形成虚拟栅极;
第三步骤,在栅极区域表面形成一层薄膜;
第四步骤,刻蚀所述薄膜以形成覆盖虚拟栅极侧壁的侧墙保护层;
第五步骤,沉积栅极氧化层和栅极;
第六步骤,去除虚拟栅极,保留极氧化层和栅极以及侧墙保护层,并进行后续的离子注入工艺。
2.根据权利要求1所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,硅片是外延硅或者外延锗硅的硅片。
3.根据权利要求1或2所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,在第一步骤中,鳍之间被浅沟槽结构形成有源区的隔离,隔离部分的浅沟槽用二氧化硅填充。
4.根据权利要求1或2所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,在第一步骤中,鳍的顶部未被浅沟槽隔离的高度在200A到600A之间,鳍的顶部的宽度在10-60纳米之间。
5.根据权利要求1或2所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,在第二步骤中,虚拟栅极的介质层采用化学气相沉积或者旋涂凝胶法生长方法,形成一层覆盖鳍的薄膜覆盖层,根据栅极的高度来定义薄膜覆盖层相对于鳍的顶端的高度。
6.根据权利要求1或2所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,第三步骤,所述薄膜的台阶覆盖性高于90%。
7.根据权利要求1或2所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,第四步骤,采用各向异性刻蚀对所述薄膜进行刻蚀,其中纵向刻蚀量高于横向刻蚀量,虚拟栅极顶部的和鳍的顶部的薄膜被完全刻蚀掉。
8.根据权利要求1或2所述的在FinFET器件上形成离子注入侧墙保护层的方法,其特征在于,在第六步骤中,采用干法灰化工艺刻蚀去除虚拟栅极。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410403748.6A CN104167363A (zh) | 2014-08-15 | 2014-08-15 | 在FinFET器件上形成离子注入侧墙保护层的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410403748.6A CN104167363A (zh) | 2014-08-15 | 2014-08-15 | 在FinFET器件上形成离子注入侧墙保护层的方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN104167363A true CN104167363A (zh) | 2014-11-26 |
Family
ID=51911133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410403748.6A Pending CN104167363A (zh) | 2014-08-15 | 2014-08-15 | 在FinFET器件上形成离子注入侧墙保护层的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104167363A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105759080A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 台阶高度校准模板、其制作方法及校准方法 |
CN111755327A (zh) * | 2019-03-28 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管器件及其制造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060189043A1 (en) * | 2005-02-18 | 2006-08-24 | Thomas Schulz | Trench-gate electrode for FinFET device |
-
2014
- 2014-08-15 CN CN201410403748.6A patent/CN104167363A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060189043A1 (en) * | 2005-02-18 | 2006-08-24 | Thomas Schulz | Trench-gate electrode for FinFET device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105759080A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 台阶高度校准模板、其制作方法及校准方法 |
CN105759080B (zh) * | 2014-12-16 | 2019-04-12 | 中芯国际集成电路制造(上海)有限公司 | 台阶高度校准模板、其制作方法及校准方法 |
CN111755327A (zh) * | 2019-03-28 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管器件及其制造方法 |
CN111755327B (zh) * | 2019-03-28 | 2023-10-27 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管器件及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10177146B2 (en) | Semiconductor structure with improved punch-through and fabrication method thereof | |
US10541238B2 (en) | FinFET and fabrication method thereof | |
US10714613B2 (en) | Semiconductor device | |
US9660054B2 (en) | Tunneling field effect transistor (TFET) with ultra shallow pockets formed by asymmetric ion implantation and method of making same | |
CN102810476B (zh) | 鳍式场效应晶体管的制造方法 | |
CN110571192A (zh) | 半导体结构及其形成方法 | |
US9679962B2 (en) | FinFET and method of manufacturing the same | |
US9640660B2 (en) | Asymmetrical FinFET structure and method of manufacturing same | |
CN111223778B (zh) | 半导体结构及其形成方法 | |
CN107919324B (zh) | 半导体器件的形成方法 | |
CN111223779A (zh) | 半导体结构及其形成方法 | |
EP3188245B1 (en) | Finfet and fabrication method thereof | |
US20150187942A1 (en) | Semiconductor structure and method for manufacturing the same | |
CN104183500A (zh) | 在FinFET器件上形成离子注入侧墙保护层的方法 | |
US10354993B2 (en) | Electrostatic discharge protection structure and fabricating method thereof | |
CN107039520B (zh) | 鳍式场效应晶体管及其形成方法 | |
CN108807179A (zh) | 半导体结构及其形成方法 | |
CN104167363A (zh) | 在FinFET器件上形成离子注入侧墙保护层的方法 | |
CN104217948B (zh) | 半导体制造方法 | |
CN104952918A (zh) | 一种鳍式场效应晶体管的制造方法 | |
CN103123899B (zh) | FinFET器件制造方法 | |
CN107579108B (zh) | 半导体结构的形成方法 | |
CN104103506A (zh) | 半导体器件制造方法 | |
CN103383961A (zh) | FinFET结构及其制造方法 | |
CN109003976B (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20141126 |