CN111755327B - 鳍式场效应晶体管器件及其制造方法 - Google Patents

Abstract

本发明提供了一种FinFET器件及其制造方法，其中，制造方法具体地是在源漏外延加工前，在虚拟栅极堆叠上部的侧壁上形成保护壁。通过在虚拟栅极堆叠上进一步增设了保护壁，从而确保其中的虚拟栅极电极层能被完全包裹起来，以避免在源漏外延加工时有外露的虚拟栅极电极层，继而发生“蘑菇缺陷”。本发明的方法采用常规的成熟工艺即可实现，实施简单、工艺窗口较宽，并且更为重要的是，其不会对前后其它工艺产生负面影响，具有良好的工艺兼容性。

Description

鳍式场效应晶体管器件及其制造方法

技术领域

本发明涉及半导体生产工艺领域，更详细地说，本发明涉及一种FinFET器件及其制造方法。

背景技术

随着半导体工业对于更高的器件密度、更好的性能以及更低的成本的探索和追求，传统的平面器件已经不能满足纳米工艺技术的要求，从而在制造和设计上促使了三维设计的发展，例如鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)。

FinFET的结构不同于传统平面工艺的MOSFET，其具有从衬底延伸的垂直设置的半导体鳍片(Fin)，在鳍片上环绕栅极叠层，从而在鳍片上形成FinFET的沟道，鳍片两端作为源漏区域。相对于平面工艺器件，其不但使器件尺寸得以进一步缩小，而且能够减小短沟道效应。

源漏区域的外延生长，对于FinFET器件有着至关重要的影响，如PMOS源漏区域的SiGe外延生长，其具有围绕鳍片的较大晶格常数，因而在沟道区会产生压缩应变，从而提高器件的驱动电流。

但在FinFET的源漏外延工艺中，“蘑菇缺陷”(mushroom defect)是一个常见的问题，为此需要本领域技术人员做相关的工艺改进来避免上述缺陷的产生。

发明内容

鉴于现有技术的缺陷，本发明提供了一种FinFET器件的制造方法，具体地是在源漏外延加工前，在虚拟栅极堆叠上部的侧壁上形成保护壁。

进一步地，在所述虚拟栅极堆叠的间隙壁形成后制作所述保护壁。

进一步地，在所述间隙壁形成后，制作牺牲层，由所述牺牲层的厚度限定所述保护壁的保护范围。

进一步地，在所述牺牲层完成后，淀积保护壁介质，通过边墙工艺形成所述保护壁。

进一步地，在所述保护壁形成后，去除所述牺牲层。

进一步地，所述牺牲层被去除后，进行源漏外延工艺加工。

进一步地，所述间隙壁形成前，进行LDD注入工艺。

进一步地，所述虚拟栅极堆叠包括虚拟栅极介电层、虚拟栅极电极层和虚拟栅极硬掩膜。

进一步地，所述牺牲层的顶面低于所述虚拟栅极电极层的顶面。

进一步地，所述牺牲层采用氧化硅、氮化硅、氮氧化硅、低k电介质中的一种或多种。

进一步地，所述保护壁采用氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜中的一种或多种。

本发明还提供了一种FinFET器件，其采用上述的制造方法。

本发明的FinFET器件的制造方法，通过在虚拟栅极堆叠上进一步增设了保护壁，从而确保其中的虚拟栅极电极层能被完全包裹起来，以避免在源漏外延加工时有外露的虚拟栅极电极层，继而发生“蘑菇缺陷”。本发明的方法采用常规的成熟工艺即可实现，实施简单、工艺窗口较宽，并且更为重要的是，其不会对前后其它工艺产生负面影响，具有良好的工艺兼容性。

附图说明

图1是本发明一个实施例的初始结构的剖面示意图；

图2是图1中结构完成隔离结构后的剖面示意图；

图3是图2中结构完成虚拟栅极堆叠后的剖面示意图；

图4是沿图3中A-A向的剖面示意图；

图5是图4中结构完成虚拟栅极堆叠的间隔壁后的剖面示意图

图6是图5中结构完成牺牲层后的剖面示意图；

图7是图6中结构完成保护壁后的剖面示意图；

图8是图7中结构去除牺牲层后的剖面示意图

图9是图8中结构进行源漏外延工艺的剖面示意图。

具体实施方式

以下，一边参照附图一边大致说明本发明的优选实施例。另外，本发明的实施例并不限定于下述实施例，能够采用在本发明的技术构思范围内的各种各样的实施例。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在本说明书通篇中对“实施例”的提及表示结合该实施例说明的特定的特征、结构、功能或特性包括在本发明的至少一个实施例中。因而，说明书中多处出现的短语“在实施例中”不一定全都指代本发明同一实施例。而且，特定的特征、结构、功能或特性可以以任意适合的方式组合到一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要两个实施例不相互排斥。

参考图1，本实施例的初始结构中，包括基底100，基底100可为块状(bulk)硅基底。或者，基底100可包括元素半导体，例如晶体结构中的硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；或前述的组合。可能的基底100也包含绝缘层上覆硅(silicon-on-insulator，SOI)基底，通过使用植氧分离(separation byimplantation of oxygen，SIMOX)、晶片接合及/或其他合适的方法制造绝缘层上覆硅基底。

基底100也可包含各种掺杂区，掺杂区可以掺杂p型掺杂物例如硼或BF2、n型掺杂物例如磷或砷及/或前述的组合。掺杂区可直接形成于基底100上、p型阱结构中、n型阱结构中、双阱(dual-well)结构中及/或使用增高结构。基底100可更包含各种主动区，例如配置为n型金属氧化物半导体晶体管装置的区域和配置为p型金属氧化物半导体晶体管装置的区域。

初始结构还包括沿基底100表面垂直方向已加工形成的若干鳍片110，以及鳍片110顶部的硬掩膜120。鳍片110通过任何合适的工艺包括各种沉积工艺、光刻工艺及/或刻蚀工艺形成。示例性的光刻工艺包括形成光致抗蚀剂层(光致抗蚀剂)覆盖基底(例如硅层)、将光致抗蚀剂曝光至一图案、实施曝光后烘烤工艺，以及将光致抗蚀剂显影，以形成包含光致抗蚀剂的掩膜结构。接着，以掩膜结构为阻挡在基底100内刻蚀出若干鳍片110。没有被掩膜结构保护的区域通过反应离子刻蚀(reactive ion etching，RIE)工艺及/或其他合适的工艺刻蚀。在一实施例中，若干鳍片110通过将基底100的一部分图案化和刻蚀形成。在另一个实施例中，鳍片110通过将SOI基底的沉积于绝缘层上方的硅层(即硅-绝缘层-硅堆叠的上部硅层)图案化和刻蚀形成。在本实施例中，首先通过在基底100上淀积硬掩膜介质，再通过光刻工艺和刻蚀工艺图案化上述硬掩膜介质形成硬掩膜120，以硬掩膜120作为刻蚀阻挡层，并对基底100进行各向异性的干法刻蚀，从而形成基底100上的若干鳍片110，如图1所示。

参考图2，在上述结构的基础上，加工形成隔离结构130，以填充鳍片110间的沟槽，并且鳍片110部分突出于隔离结构130。

隔离结构130采用电介质材料，例如但不限于，氧化硅、氮化硅、氮氧化硅、低k电介质及其任意组合。本实施例中，隔离结构130的材料为氧化硅。隔离结构130的形成方法包括以下步骤：采用化学气相沉积(chemical vapor deposition，CVD)工艺在基底100表面形成隔离介质，隔离介质覆盖鳍片110和硬掩膜120；对隔离介质进行化学机械平坦化，使其表面与硬掩膜120的表面齐平；再刻蚀剩余的隔离介质，使其顶部表面低于硬掩膜120的顶部表面，并露出鳍片110的上部，接着再去除硬掩膜120，如图2所示。

参考图3和图4，在上述结构的基础上，加工形成若干虚拟栅极堆叠200，虚拟栅极堆叠200覆盖鳍片110的一部分区域，具体是鳍片110上的栅极区域。

本实施例中，虚拟(dummy)栅极堆叠200非FinFET器件最终的栅极堆叠，最终的栅极堆叠将于后续工艺阶段取代虚拟栅极堆叠200。特别来说，高介电常数(high-k，HK)介电层和金属栅极(metal gate，MG)电极可于之后的工艺阶段取代虚拟栅极堆叠240。虚拟栅极堆叠200包含虚拟栅极介电层210、虚拟栅极电极层220和虚拟栅极硬掩膜230，虚拟栅极硬掩膜230可包括多层，例如包括氧化物层和氮化物层，其中氮化物层可采用氮化硅、氮氧化硅及/或碳化硅等。

本实施例中，虚拟栅极介电层210采用氧化硅，虚拟栅极电极层220采用多晶硅(polycrystalline silicon，polysilicon)，虚拟栅极硬掩膜230采用氮化硅。在一些实施例中，虚拟栅极介电层可以使用氮化硅、高介电常数介电材料或其他合适的材料。

虚拟栅极堆叠200通过各种工艺步骤例如层沉积、图案化、刻蚀和其他合适的工艺步骤形成。示例性的层沉积工艺包含化学气相沉积(chemical vapor deposition，CVD)，化学气相沉积包含低压化学气相沉积和等离子体增强化学气相沉积、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、热氧化、电子束蒸镀及/或其他合适的沉积技术或前述的组合。以形成虚拟栅极堆叠200的例子来说，图案化工艺包含光刻工艺(例如UV光刻或电子束光刻)，光刻工艺可更包含光致抗蚀剂涂布(例如旋转(spin-on)涂布)、软烤、光掩膜对准、曝光、曝光后烘烤、光致抗蚀剂显影、清洗、干燥(例如旋转干燥及/或硬烤)、其他合适的光刻技术及/或前述的组合。在一些实施例中，刻蚀工艺可包含干法刻蚀(例如反应性离子刻蚀)、湿法刻蚀及/或其他刻蚀方法。

本实施例中，依次淀积虚拟栅极介电层介质、虚拟栅极电极层介质和虚拟栅极硬掩膜介质，通过光刻和刻蚀工艺将顶部的虚拟硬掩膜介质图案化后形成虚拟栅极硬掩膜230，其作为后续刻蚀的阻挡层，再进行各向异性的干法刻蚀，从而形成虚拟栅极堆叠200，其自上而下依次包括虚拟栅极硬掩膜230、虚拟栅极电极层220和虚拟栅极介电层210，该步刻蚀停在虚拟栅极介电层210上。

在一个实施例中，完成虚拟栅极堆叠200结构后，可选择进行浅掺杂漏(LDD)注入工艺，形成LDD的方法可以是离子注入工艺或扩散工艺。LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS，则LDD注入工艺中掺入的离子为磷、砷、锑、铋中的一种或多种的组合；若形成的器件为PMOS，则LDD注入工艺中掺入的离子为硼或铟。根据器件制造工艺的不同，一些实施例中仅采用一次全片注入；一些实施例中采用一次光刻后注入，即通过光刻掩蔽一部分区域不注入，如PMOS区域；一些实施例中采用一次光刻后注入和一次全片注入；还有一些实施例中采用两次光刻，每次光刻后分别进行一次注入。

在LDD注入时，虚拟栅极介电层210可以作为注入阻挡层，防止注入的沟道效应和降低表面损伤。然而，在完成LDD注入步骤后，鳍片110被注入的区域仍会有一定损伤和缺陷。为了修复损伤和缺陷，可以在注入全部完成后进行退火，以恢复晶体结构、消除缺陷。

参考图5，在上述结构的基础上，在虚拟栅极堆叠200的侧壁上形成间隔壁240。首先淀积间隔层，间隔层采用的材料例如但不限于，氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜及/或前述的组合。可以使用诸如低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)的方法形成间隔层。因此，覆盖全片的间隔层会包裹虚拟栅极堆叠200和鳍片110的源漏区域(即未被虚拟栅极堆叠200所覆盖的区域)，即上述凸起结构的顶部和侧壁被间隔层覆盖，同样地，间隔层也覆盖于隔离结构130上。

接着，使用诸如反应离子刻蚀(RIE)的各向异性刻蚀方法进行全片刻蚀。在该各向异性刻蚀的过程中，首先间隔层处于平面延伸的部分被完全去除，如其在隔离结构130顶部、虚拟栅极堆叠200顶部和鳍片110的源漏区域顶部的膜层，仅在各凸起结构的侧壁上留下部分膜层，例如虚拟栅极堆叠200的侧壁和鳍片110的源漏区域的侧壁。由于虚拟栅极堆叠200的高度大于鳍片110的源漏区域的高度，这个厚度差使得在接下来的刻蚀过程中，鳍片110的源漏区域侧壁上的间隔层被去除后，虚拟栅极堆叠200侧壁上的间隔层仍有部分保留，其保留部分即形成了虚拟栅极堆叠200的间隔壁240。

虚拟栅极堆叠200的间隔壁240在FinFET的制程工艺中是至关重要的一步。一方面如前所述，最终的栅极堆叠将于FinFET的后续工艺阶段取代虚拟栅极堆叠200。即在后续工艺中，虚拟栅极堆叠200会被去除，再形成最终的栅极堆叠，例如包括高介电常数(high-k，HK)介电层和金属栅极(metal gate，MG)电极，而在虚拟栅极堆叠200被去除后，由间隔壁240所形成的凹槽，将限定金属栅极的布局，所以间隔壁240的质量对于FinFET器件栅极的制作是至关重要的。

另一方面，间隔壁240需要将虚拟栅极堆叠200中的凸起的虚拟栅极电极层220的侧壁完全覆盖，同时虚拟栅极电极层220的顶部已被虚拟栅极硬掩膜230所覆盖，从而在间隔壁240形成后虚拟栅极电极层220是被完全包裹，没有外露的，这对于后续的源漏外延生长是至关重要的。上述形成间隔壁240的过程采用的是常规的边墙工艺(全片淀积+刻蚀)，在一些实施例中，也会基于常规边墙工艺做进一步的优化，从而获得质量更好的间隔壁240，如采用角度等离子体(angle-plasma)刻蚀、离子注入将部分间隔层改性来提高刻蚀选择比等方式，最终使得间隔层可以更具有选择性地仅留在虚拟栅极堆叠200的侧壁上。但是无论采用哪种方式，间隔壁240都具有相似的结构特点，即随着高度的增加，间隔壁240横向的厚度会逐渐减小，或者说间隔壁240随着远离基片100的方向，逐渐变薄。因此，对于虚拟栅极电极层220来说，其靠近顶部位置的间隔壁240是最薄的，而如果该位置的间隔壁240损失或被去除了，这样就会造成虚拟栅极电极层220外露，当然由于虚拟栅极硬掩膜230处于虚拟栅极电极层220的上方，其侧壁的间隔壁240会更薄，但是虚拟栅极硬掩膜230是否外露并非考虑的重点。虚拟栅极电极层220靠近顶部或位于其上方的间隔壁240损失或被去除了，可能是由于在刻蚀间隔层后，鉴于该处位置较高，就没有形成间隔壁240，或者是此处的间隙壁240太薄，从而在后续的刻蚀或是具有刻蚀作用的工艺中被去除了，比如源漏外延前的清洗。在源漏外延加工时，如果虚拟栅极电极层220没有被完全包裹而有部分外露，如前所述类似的外露会发生在虚拟栅极电极层220靠近顶部或位于其上方的位置，那么在外延加工中在此处就会产生缺陷，从电镜照片的形貌来看，就是所称的“蘑菇缺陷”。

为了避免“蘑菇缺陷”的产生，一个有效的方式是增加虚拟栅极硬掩膜230的厚度，因为间隔壁240是针对虚拟栅极堆叠200所做的侧墙，所以其工艺调节是基于虚拟栅极堆叠200的高度，目标是在虚拟栅极堆叠200的侧壁上都能形成覆盖。当虚拟栅极硬掩膜230的厚度增加，整个虚拟栅极堆叠200的高度随之增加，此时虚拟栅极电极层220在虚拟栅极堆叠200中的相对位置，或者说虚拟栅极电极层220相对于虚拟栅极堆叠200的高度，是相对降低了，其降低的幅度随着虚拟栅极硬掩膜230厚度的增加而加大，即虚拟栅极电极层220处于虚拟栅极堆叠200中更低的位置，而间隔壁240越靠近基片100，其横向厚度越大，从而使得靠近虚拟栅极电极层220顶部位置的间隔壁240能够有足够的横向厚度，以确保其在后续工艺中不会被完全去除。

虽然虚拟栅极硬掩膜230的厚度增加能有效的避免“蘑菇缺陷”，但对于后续的其它工艺会造成较大的负面影响。比如，虚拟栅极硬掩膜230的厚度增加使得整个虚拟栅极堆叠200的高度增大，那么在后续LDD注入时，由于虚拟栅极堆叠200高度较大，而相邻虚拟栅极堆叠200的间距又不足的话，那就会对LDD注入形成阻挡，造成相邻虚拟栅极堆叠200间的鳍片110的部分或全部区域没有注入，即引起注入时的阴影效应(shadow effect)。再者，当虚拟栅极堆叠200高度增大，引起表面台阶增大，那么后续填充层间介质时的难度也随之增大。因此，在牵一发而动全身的半导体制程中，虚拟栅极硬掩膜230的厚度增加虽然能避免“蘑菇缺陷”，但还需要平衡对于后续工艺的影响，这就涉及到了更复杂的工艺优化，往往优化后的工艺窗口会更加严苛，反而加大了制程的难度。

参考图6，在完成间隔壁240后，淀积牺牲层介质，再刻蚀形成牺牲层300，其顶面低于虚拟栅极电极层220的顶面。牺牲层300采用电介质材料，例如但不限于，氧化硅、氮化硅、氮氧化硅、低k电介质及其任意组合。本实施例中，牺牲层300的材料为氧化硅。牺牲层300的形成方法包括以下步骤：采用化学气相沉积工艺在表面形成牺牲层介质，牺牲层介质覆盖虚拟栅极堆叠200；对牺牲层介质进行化学机械平坦化，使其表面与虚拟栅极堆叠200的表面齐平；再刻蚀牺牲层介质，形成牺牲层300，其顶部表面低于虚拟栅极电极层220的顶部表面，如图6所示。

参考图7，在上述结构的基础上，实施边墙工艺，在虚拟栅极堆叠200高于牺牲层300的凸起上形成保护壁310。具体工艺步骤包括：首先淀积保护壁介质层，保护壁介质采用的材料例如但不限于，氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜中的一种或多种，本实施例中采用氮化硅。可以使用诸如低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)的方法形成保护壁介质层。因此，保护壁介质层会包裹虚拟栅极堆叠200高于牺牲层300的凸起，同样地，保护壁介质层也覆盖于牺牲层300上。接着，使用诸如反应离子刻蚀(RIE)的各向异性刻蚀方法进行全片刻蚀。在该各向异性刻蚀后，虚拟栅极堆叠200顶部和牺牲层300上的保护壁介质层被完全去除，仅在虚拟栅极堆叠200高于牺牲层300的凸起结构侧壁上留下膜层，即保护壁310。

参考图8，在上述结构的基础上，刻蚀去除牺牲层300，从而将鳍片110上的源漏区域露出。此时，虚拟栅极堆叠200不仅有间隔壁240来覆盖其侧壁，而且在虚拟栅极堆叠200上方间隔壁240较薄的区域里，增加了保护壁310来进一步覆盖其侧壁。在虚拟栅极堆叠200中虚拟栅极电极层220的上部侧壁上的间隔壁240的厚度可能较薄，而保护壁310的形成，使得该位置的侧壁上的覆盖物有了足够的厚度，足以确保虚拟栅极电极层220不会外露，这样即可在源漏外延工艺中有效地避免“蘑菇缺陷”。

由图7和图8中的结构可以看出，可以用牺牲层300的厚度来限定保护壁的纵向长度，牺牲层300的厚度越小，从而虚拟栅极堆叠200就会更多地凸起于牺牲层的表面，根据后续的边墙工艺，上述凸起结构的侧壁上都会形成保护壁310。根据上述设置即可以灵活地调整保护壁310的实际保护范围。

参考图9，接着进入源漏外延制备，源漏外延结构400可以采用低压化学气相沉积、气相外延或分子束外延工艺制得。源漏外延结构400可以由晶格结构的任何公知的材料构成。理论上，源漏外延结构400由单晶半导体材料构成，例如但不限于Si、Ge、SiGe、GeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。

至此，已经结合附图描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施例。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。

Claims (11)

1.一种鳍式场效应晶体管器件的制造方法，其特征在于，在源漏外延加工前，在虚拟栅极堆叠上部的侧壁上形成保护壁，其中在所述虚拟栅极堆叠的侧壁形成有间隔壁，所述间隔壁的厚度随着高度的增加而逐渐减小，所述保护壁被添加在从所述虚拟栅极堆叠的顶部延伸的区域里、覆盖所述间隔壁。

2.如权利要求1所述的鳍式场效应晶体管器件的制造方法，其特征在于，在所述间隔壁形成后，制作牺牲层，由所述牺牲层的厚度限定所述保护壁的保护范围。

3.如权利要求2所述的鳍式场效应晶体管器件的制造方法，其特征在于，在所述牺牲层完成后，淀积保护壁介质，通过边墙工艺形成所述保护壁。

4.如权利要求3所述的鳍式场效应晶体管器件的制造方法，其特征在于，在所述保护壁形成后，去除所述牺牲层。

5.如权利要求4所述的鳍式场效应晶体管器件的制造方法，其特征在于，所述牺牲层被去除后，进行源漏外延工艺加工。

6.如权利要求1所述的鳍式场效应晶体管器件的制造方法，其特征在于，所述间隔壁形成前，进行LDD注入工艺。

7.如权利要求2所述的鳍式场效应晶体管器件的制造方法，其特征在于，所述虚拟栅极堆叠包括虚拟栅极介电层、虚拟栅极电极层和虚拟栅极硬掩膜。

8.如权利要求7所述的鳍式场效应晶体管器件的制造方法，其特征在于，所述牺牲层的顶面低于所述虚拟栅极电极层的顶面。

9.如权利要求2所述的鳍式场效应晶体管器件的制造方法，其特征在于，所述牺牲层采用氧化硅、氮化硅、氮氧化硅、低k电介质中的一种或多种。

10.如权利要求1所述的鳍式场效应晶体管器件的制造方法，其特征在于，所述保护壁采用氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜中的一种或多种。

11.一种鳍式场效应晶体管器件，其特征在于，采用如权利要求1-10任一所述的制造方法。