CN110838446A - 半导体装置的制造方法 - Google Patents

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fin
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dummy
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张开泰
李东颖
雲惟胜
王梓仲
何嘉政
林铭祥
陈自强
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的制造方法。在半导体装置的制造方法中，第一隔离绝缘层是形成在鳍片之间。虚设氧化层是形成在鳍片及第一隔离绝缘层上。多晶硅层是形成在鳍片上及在鳍片的边缘区域上，其中鳍片的边缘区域是在鳍片的纵向方向的一端上。侧壁间隙壁层是形成在多晶硅层上。鳍片的源极/漏极区域是被蚀刻。源极/漏极区域是未被侧壁间隙壁层所覆盖，借以形成源极/漏极空间。源极/漏极磊晶层是形成在源极/漏极空间内。层间介电层是形成在源极/漏极磊晶层上。多晶硅层是被蚀刻。间隙壁虚设栅极层是形成在多晶硅层上。

Description

半导体装置的制造方法
技术领域
本揭露是关于一种用于半导体积体电路的鳍式场效晶体管及/或环绕式栅极场效晶体管的制造方法，特别是关于一种用以保护源极/漏极磊晶层的鳍片端间隙壁虚设栅极的制造方法及半导体装置。
背景技术
习知平面薄膜装置提供优越的效能及低能耗。为了增进装置的可控制力并减少基材表面被平面元件占有的面积，半导体产业已进步至奈米科技制程世代，以追求较高的元件密度、较高的效能及较低的成本。同时来自制作及设计问题的挑战已造成三维设计的发展，例如多栅极场效晶体管(field effect transistor，FET)，包含鳍式场效晶体管(finfield effect transistor，FinFET)以及环绕式栅极(gate-all-around，GAA)场效晶体管。在鳍式场效晶体管中，栅极是与通道区域的三侧表面相邻，且栅极介电层是插入于其中。由于栅极结构环绕(围绕)于鳍片的三面(即顶表面及相对的侧表面)，晶体管实质上具有控制电流穿过鳍片或通道区域的三个栅极(在顶表面和相对侧表面的每一者上的一栅极)。通道的底部的第四侧是远离于栅极电极，故其是不受相近的栅极所控制。相对地，在环绕式栅极(Gate-all-around，GAA)场效晶体管中，通道区域的所有侧面(即顶表面、相对侧表面及底表面)是被栅极电极所环绕，其允许通道区域较充分的空乏，并通过较陡峭的次阈值电流摆幅(sub-threshold current swing，SS)及较小的漏极导引能障降低(drain inducedbarrier lowering，DIBL)，来导致减少短通道效应。当晶体管尺寸持续下降至次10-15奈米科技世代，鳍式场效晶体管及/或环绕式栅极场效晶体管需要进一步改善。
发明内容
本揭露的一态样是提供一种半导体装置的制造方法。在半导体装置的制造方法中，第一隔离绝缘层是形成在鳍片之间。虚设氧化层是形成在鳍片及第一隔离绝缘层上。多晶硅层是形成在鳍片上及在鳍片的边缘区域上，其中鳍片的边缘区域是在鳍片的纵向方向的一端上。侧壁间隙壁层是形成在多晶硅层上。鳍片的源极/漏极区域是被蚀刻。源极/漏极区域是未被侧壁间隙壁层所覆盖，借以形成源极/漏极空间。源极/漏极磊晶层是形成在源极/漏极空间内。层间介电层是形成在源极/漏极磊晶层上。多晶硅层是被蚀刻。间隙壁虚设栅极层是形成在多晶硅层上。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1是绘示根据本揭露一实施例的基材的制程操作的示意视图；
图2是绘示根据本揭露一实施例的形成在图1所制作的基材上的堆叠半导体层的示意视图；
图3A是绘示根据本揭露一实施例的由形成在图2的基材上的基材及堆叠层所形成的鳍片结构的示意视图；
图3B是绘示根据本揭露另一实施例的鳍片结构的示意视图；
图4A是绘示根据本揭露一实施例的图3A制作的基材的示意视图；
图4B是绘示根据本揭露一实施例的图3B制作的基材的示意视图；
图5A是绘示根据本揭露一实施例的图4A制作的基材的示意视图；
图5B是绘示根据本揭露一实施例的图4B制作的基材的示意视图；
图6A是绘示根据本揭露一实施例的图5A制作的基材的示意视图；
图6B是绘示根据本揭露一实施例的图5B制作的基材的示意视图；
图7是绘示根据本揭露一实施例的图6B的基材在制程后的示意视图；
图8是绘示图7的实施例的顶部平面视图；
图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B及图22C是绘示根据本揭露一实施例的制造半导体鳍式场效晶体管装置的操作；图9A、图10A、图11A、图12A、图13A、图14A、图15A、图15B、图17A、图18A、图19A、图20A、图21A、图22A的每一者包含顶部平面视图，且图9B、图10B、图10C、图11B、图11C、图11D、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B及图22C的每一者包含沿着包含图7中的割线A-A’观之的半导体鳍式场效晶体管装置的剖面视图，其中割线A-A’在图7的包含x轴及z轴的平面中；
图23是绘示根据本揭露另一实施例的图6B的基材在制程后的示意视图；
图24是绘示图23的实施例的顶部平面视图；
图25A、图25B、图26A、图26B、图26C、图27A、图27B、图27C、图27D、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图36A、图36B、图37A、图37B、图38A、图38B及图38C是绘示根据本揭露一实施例的制造半导体鳍式场效晶体管装置的操作；图25A、图26A、图27A、图27C、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A及图38A的每一者包含顶部平面视图，且图25B、图26B、图26C、图27B、图27D、图28B、图28C、图29B、图29C、图30B、图30C、图31B、图32B、图33B、图34B、图35B、图36B、图37B、图38B及图38C的每一者包含沿着图23中的割线A-A’观之的半导体鳍式场效晶体管装置的剖面视图，其中割线A-A’在图23的包含x轴及z轴的平面中。
具体实施方式
须理解的是，以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，元件的尺寸并不限于所揭露的范围或数值，而是可取决于制程条件及/或装置所要的特性。再者，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。许多特征的尺寸可以不同比例绘示，以使其简化且清晰。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。除此之外，用语“由…制成(being made of)”的意义可为“包含(comprising)”或“由…组成(consisting of)”。在本揭露中，除非有另外描述，片语“A、B及C之一”代表“A、B及/或C”(A、B、C、A及B、A及C或A、B及C)，并不代表来自A的一个元件、来自B的一个元件及来自C的一个元件。
在本揭露中，源极/漏极代表源极及/或漏极。须注意在本揭露中，源极及漏极是可互换使用，且其结构实质上相同。
在具有源极/漏极磊晶层的半导体场效晶体管装置的制程中，可能会发生叠对位移(Overlay Shift)，而造成结构的失准，例如形成在鳍片端区域边缘的虚设多晶硅结构，用以保护鳍片端区域的边缘。虚设多晶硅结构被称为“虚设结构”是因为它将后续地被移除，而不是电路的一部分。然而，叠对位移会偏移形成在鳍片端区域的虚设多晶硅结构的位置至远离鳍片端的区域，而形成相邻于鳍片端的狭窄间隙。此狭窄间隙不容许保护层(例如：侧壁层)的完整形成，且防碍保护层执行其被指定的功能(例如：遮蔽源极/漏极磊晶层于蚀刻剂外)。此可导致多个缺陷，例如因蚀刻所造成的损坏的源极/漏极磊晶层，此蚀刻具有源极/漏极磊晶层的材料损失及/或源极/漏极磊晶层的化学变化(ChemicalAlteration)。此些缺陷可能会使整个晶圆为有缺陷的，因而被报废。当因叠对位移所造成的间隙足够宽时，保护层仍可被完全形成，而叠对位移不会造成缺陷的形成。
已付出许多努力对叠对建模，以解决叠对位移的问题。举例而言，线性叠对模型是为了前述目的而被设计。在没有可忽略的场对场及晶圆对晶圆叠对变异下，沿着晶圆主表面的特定平面中的总叠对位移是等于平移叠对参数、放大叠对参数、旋转叠对参数及残余叠对参数的总和。随着装置尺寸缩小至奈米尺度，叠对位移的控制对于临界尺寸(criticaldimension，CD)的变化性是关键的。在此叙述本揭露的实施例。
如图1所示，杂质离子(掺质)12是植入半导体基材10，以形成井区。进行离子布植以避免穿隧效应(punch-through effect)。在一实施例中，基材10包含单晶半导体层在至少其表面部分。基材10可包含单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在此实施例中，基材10是由硅所制成。基材10可包含一或多个缓冲层(图未绘示)在其表面区域。缓冲层可用以从基材至源极/漏极区域逐渐改变晶格常数。缓冲层可由磊晶成长单晶半导体材料所形成，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在特定实施例中，基材10包含磊晶成长在硅基材10上的硅锗(SiGe)缓冲层。硅锗缓冲层的锗浓度可由最底部缓冲层的30原子％的锗增加至最顶部缓冲层的70原子％的锗。在本揭露的一些实施例中，基材10包含被适当以杂质(例如p型或n型导电度)掺杂的各区域。掺质12可例如为用于n型FinFET的硼(BF2)及用于p型FinFET的磷。
在图2中，若是在制作环绕式栅极场效晶体管，堆叠半导体层是形成在基材10上。堆叠半导体层包含第一半导体层20及第二半导体层21。第一半导体层20及第二半导体层21是由具有不同晶格常数的材料所形成，且根据本揭露一些实施例，其是包含Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP中的一层或多层。
在一些实施例中，第一半导体层20及第二半导体层21是由硅、硅化合物、硅锗、锗或锗化合物所形成。在一实施例中，第一半导体层20为Si1-xGex，其中x是大于约0.3，或锗(x＝1.0)，而第二半导体层21为硅或Si1-yGey，其中y是小于约0.4，且x>y。在本揭露中，“M化合物”或“M基化合物”表示化合物的主成分为M。
在另一实施例中，第二半导体层21为Si1-yGey，其中y是大于约0.3，或锗，而第一半导体层20为硅或Si1-xGex，其中x是小于约0.4，且x<y。在再一实施例中，第一半导体层20为Si1-xGex，其中x为约0.3至约0.8，而第二半导体层21为Si1-yGey，其中y为约0.1至约0.4。
再者，在图2中，设置五层第一半导体层20及六层第二半导体层21。然而，层数并不限于五，可小至一(每一层)，且在一些实施例中，形成分别为二至十层的第一半导体层及第二半导体层。通过调整堆叠层数，可调整环绕式栅极场效晶体管的驱动电流。
第一半导体层20及第二半导体层21是磊晶形成在基材10上。第一半导体层20的厚度可等于或大于第二半导体层21的厚度，在一些实施例中，第一半导体层20的厚度为约5nm至约50nm，且在另一些实施例中，第一半导体层20的厚度为约10nm至约20nm。每一个第一半导体层20的厚度可为相同或可变化。在一些实施例中，底部第一半导体层20是较剩余的第一半导体层20更厚。在一些实施例中，底部第一半导体层20的厚度为约10nm至约50nm，或在另一些实施例中，底部第一半导体层20的厚度为约20nm至约40nm。
再者，在图2中，罩幕层30是形成在堆叠层20及堆叠层21上。在一些实施例中，罩幕层30包含第一罩幕层31及第二罩幕层32。第一罩幕层31为由氧化硅所组成的衬垫氧化物层，其是可通过热氧化所形成。第二罩幕层32可由氮化硅所组成，其是可通过化学气相沉积法[包含低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)及电浆辅助化学气相沉积法(plasma-enhanced chemical vapor deposition，PECVD)]、物理气相沉积法(physical vapor deposition，PVD)、原子层沉积法(atomic layer deposition，ALD)或其他合适的制程所形成。罩幕层30是通过包含光微影及蚀刻的图案化操作，而被图案化为罩幕图案。在一些实施例中，第一罩幕层31是由氮化硅所组成，而第二罩幕层32是由氧化硅所组成。
当半导体装置为鳍式场效晶体管时，不形成堆叠层(参阅图3B及图4B)。在一些实施例中，做为通道区的一或多个磊晶层是形成在基材10上。对于环绕式栅极场效晶体管装置，实施如图3A及图4A所示的操作。在图3A中，第一半导体层20及第二半导体层21的堆叠层是通过被图案化的罩幕层30而被图案化，借此，堆叠层20及堆叠层21是形成在沿着x方向中纵向延伸的鳍片结构40内。在本揭露的一些实施例中，形成鳍片结构40是通过利用一或多个光微影制程[包含双图案化(double-patterning)或多图案化(multi-patterning)制程]而图案化。一般而言，双图案化或多图案化制程结合光微影及自对准制程，以使图案被创作为节距小于例如由单一的直接光微影制程所获得的节距。举例而言，在一实施例中，牺牲层是形成在基材上，并利用光微影制程图案化。在本揭露一些实施例中，光微影方法包含紫外光(ultraviolet，UV)微影、深紫外光(deep ultraviolet，DUV)微影及极紫外光(extremeultraviolet，EUV)微影。
在图3A中，二个鳍片结构40是配置在y方向上，但鳍片结构40的数量不限于2，且在本揭露一些实施例中可小至一及三或以上。在一些实施例中，一或多个虚设鳍片结构是形成在鳍片结构40的两侧，以在图案化操作时优化图案保真度。如图3A所示，鳍片结构40具有由堆叠半导体层20及堆叠半导体层21所组成的上部部分及井部11。在一些实施例中，鳍片结构40的上部部分沿着y方向的宽度W1是约10nm至约40nm，且在另一些实施例中，宽度W1是约20nm至约30nm。鳍片结构40沿着z方向的高度H1是约100nm至约200nm。
图3B绘示鳍式场效晶体管装置的具体例。对于鳍式场效晶体管装置，基材10(及/或具有磊晶层形成在基材上)是被蚀刻，以形成一或多个鳍片结构。在图3B中，包含形成在基材10上的第一罩幕层31及第二罩幕层32的罩幕层30是通过利用被图案化的罩幕层30而被图案化，借以使基材10是沿着x方向形成为于鳍片结构40中在纵向方向上延伸。在图3B中，二个鳍片结构40是配置在y方向上，但鳍片结构40的数量不限于2，且在本揭露一些实施例中可小至一及三或以上，其是取决于所要的装置效能及装置架构。在一些实施例中，一或多个虚设鳍片结构(图未绘示)是形成在鳍片结构40的两侧，即在二个鳍片结构40之间，以在图案化操作(例如罩幕层30的光微影图案化)时优化图案保真度。如图3B所示，基材10具有井区11。
在图3A或图3B中，鳍片结构40形成之后，在图4A或图4B中，包含一或多层绝缘材料的绝缘材料层60是形成在基材10上，故鳍片结构40是完全地嵌入在绝缘材料层60内。做为绝缘材料层60的绝缘材料包含氧化硅、氮化硅、氮氧化硅、碳氮化硅、氮碳氧化硅、氟掺杂硅玻璃(fluorine-doped silicate glass，FSG)或低k介电质，由低压化学气相沉积法(lowpressure chemical vapor deposition，LPCVD)、电浆辅助化学气相沉积法或流动式化学气相沉积法所形成。在本揭露一些实施例中，在绝缘层60形成之后，进行退火操作。接着，进行平坦化操作[例如化学机械研磨法(chemical mechanical polishing，CMP)及/或回蚀法]，以使最上部的第二半导体层21或鳍片结构40的上表面自绝缘材料层60中被暴露，如图4A及图4B所示。在一些实施例中，如图4A及图4B所示，第一罩幕层31及第二罩幕层32是通过化学机械研磨而被移除，且在另一些实施例中，化学机械研磨操作是在第二罩幕层32上停止。在一些实施例中，如图4A或图4B所示，在形成绝缘材料层60之前，第一衬层或鳍片衬层50是形成在图3A及图3B的结构上。鳍片衬层或第一衬层50是由氮化硅或氮化硅基材料所形成(例如：氮氧化硅Si-O-N、碳氮化硅Si-C-N或碳氮氧化硅Si-C-O-N)。
接着，如图5A或图5B所示，绝缘材料层60是凹陷以形成隔离绝缘层60，故鳍片结构40的上部部分是被暴露。随着此操作，基材10及鳍片结构40的井部部分11彼此是被隔离绝缘层60[亦被称为浅沟渠隔离(shallow trench isolation，STI)层]电性分离。在图5A所示的实施例中，绝缘材料层60是凹陷至最底部的第一半导体层20被暴露出。在本揭露的另一些实施例中，井层11的上部部分亦是部分地被暴露出。第一半导体层20为牺牲层，其是在后续会被部分地移除，且第二半导体层21是后续地被形成为环绕式栅极场效晶体管装置的通道层中。
在隔离绝缘层60被形成之后，形成牺牲栅极介电层70，如图6A或图6B所示。牺牲栅极介电层70包含一或多层绝缘材料，例如包含SiO2的氧化硅基材料。在一实施例中，氧化硅是通过使用化学气相沉积(包含低压化学气相沉积及电浆辅助化学气相沉积)、物理气相沉积、原子层沉积或其他合适的制程所形成。在本揭露的一些实施例中，牺牲栅极介电层70的厚度范围为约1nm至约5nm。牺牲栅极介电层70是形成在鳍片结构40上。
接着，说明鳍式场效晶体管的制程操作。图7所示为根据本揭露一实施例的图6B的基材具有多晶硅虚设结构90及多晶硅虚设结构100’的示意视图，且图8所示为制作的图7的基材的顶面视图。在图7中，在本揭露的一些实施例中，鳍片结构40是形成在基材10上，并沿着x方向于纵向方向上延伸。每一个鳍片结构40具有二个鳍片边缘区域在沿着x方向上沿着鳍片结构40的纵向方向的相反端上。一或多个通道区域是形成在鳍片端之间。在本揭露的一些实施例中，鳍片结构40的分离是取决于装置设计，例如在制程晶片内的鳍式场效晶体管装置密度，以及具有此鳍式场效晶体管结构的半导体装置的效能需求。
再者，在图7中，多晶硅虚设结构100’是形成在与鳍片结构40的鳍片端相邻的位置，且不形成在鳍片结构40上。图8显示多晶硅虚设结构100’及鳍片结构40之间的间隙。再者，多晶硅虚设结构90是形成在鳍片边缘或鳍片端在x方向上沿着纵向方向的鳍片结构40的区域上。多晶硅虚设结构90是称为“虚设结构”，且其将被移除并被鳍式场效晶体管装置的栅极结构所取代，而多晶硅虚设结构100’亦是“虚设结构”，因为其在后续会被移除。图8显示图7的实施例的顶面视图。在图8中，多晶硅虚设结构90覆盖沿着鳍片结构40的纵向的鳍片结构40的鳍片端的边缘之间的区域。多晶硅虚设结构100’不形成在鳍片结构40的端的边缘上。在一些实施例中，虚设结构90及虚设结构100’是由非晶硅或其他合适的材料所组成。
图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B及图22C是绘示根据本揭露一实施例的制造半导体鳍式场效晶体管装置的操作。图9A、图10A、图11A、图12A、图13A、图14A、图15A、图15B、图17A、图18A、图19A、图20A、图21A、图22A的每一者包含顶部平面视图，且图9B、图10B、图10C、图11B、图11C、图11D、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B及图22C的每一者沿着包含图7中的割线A-A’观之的半导体鳍式场效晶体管装置的剖面视图，其中割线A-A’在图7的包含x轴及z轴的平面中。透过各种视图及绘示的实施例，相似的参考号码是用以说明相似的元件。须理解的是，可提供额外的操作在图9A至图22C所示的制程之前、之间或之后，且对于方法的其他实施例，以下所述的一些操作可被取代或减少。操作/制程的顺序可交换。与前述图1至图6B的实施例相同或相似的材料、配置、尺寸及/或制程可用于以下实施例中，且可省略其细节说明。
图9A及图9B绘示鳍片端图案化的操作。特别地是，图9A是绘示本揭露一实施例的顶面视图。再者，图9B为此实施例的剖面视图，显示为层状结构。鳍片结构40具有底部区域40i及顶部活性区域40a，其是被制作以形成通道区(图未绘示)及源极/漏极区(图未绘示)。如上所述，在鳍片结构通过利用图5A或图5B所示的第一罩幕层31及第二罩幕层32而被图案化之后，绝缘材料层60被形成，以覆盖被图案化的鳍片结构。然后，进行化学机械研磨操作，以移除绝缘材料层60的上部部分，而形成浅沟渠隔离层60。在此实施例中，化学机械研磨停止在第二罩幕层32的上表面上。在图9B中，对应至第一罩幕层31的氮化硅层80a是形成在鳍片活性区域40a上，而对应至第二罩幕层32的绝缘氧化物层80b是形成在氮化硅层80a上。
在图9B中，鳍片衬层50是形成在鳍片结构40的底部区域40i上。罩幕图案80c是通过光微影方法而形成在绝缘氧化物层80b上。在一些实施例中，罩幕图案80c是由光敏光阻材料所形成。
图10A及图10B绘示蚀刻绝缘氧化物层80b及浅沟渠隔离层60的操作。蚀刻包含一个或多个干式蚀刻及/或湿式蚀刻。图10A绘示顶面视图，而图10B绘示剖面视图。图10B显示浅沟渠隔离层60是被凹陷，而鳍片衬层50是未被蚀刻。在本揭露一些实施例中，浅沟渠隔离层60是被凹陷，以使其顶表面低于鳍片衬层50的顶表面。如此，可形成深插塞(deep plug)140’(图12B)。在本揭露的另一些实施例中，浅沟渠隔离层60是被凹陷，以使其顶表面是与鳍片衬层50的顶表面等高或高于鳍片衬层50的顶表面。
图10A及图10C是绘示蚀刻绝缘氧化物层80b及浅沟渠隔离层60的操作。蚀刻包含一个或多个干式蚀刻及/或湿式蚀刻。图10A绘示顶面视图，而图10C绘示剖面视图。图10C显示浅沟渠隔离层60是被凹陷，而鳍片衬层50是未被蚀刻。在本揭露一些实施例中，浅沟渠隔离层60是被凹陷，以使其顶表面高于鳍片衬层50的顶表面。在本揭露的另一些实施例中，浅沟渠隔离层60是被凹陷，以使其顶表面是与鳍片衬层50的顶表面等高。
图11A及图11B是绘示化学机械研磨制程移除鳍片结构40上的层的操作。图11A绘示根据本揭露一实施例的制造半导体装置的操作的顶面视图，而图11B绘示其剖面视图。通过化学机械研磨制程，鳍片结构40a的上表面是被暴露出。如此，绝缘材料层60是形成为顶部高度低于鳍片衬层50。
图11C及图11D是绘示化学机械研磨制程移除鳍片结构40上的层的操作。图11C绘示根据本揭露一实施例的制造半导体装置的操作的顶面视图，而图11D绘示其剖面视图。通过化学机械研磨制程，鳍片结构40a的上表面是被暴露出。如此，绝缘材料层60是形成为顶部高度高于鳍片衬层50。
图12A及图12B是绘示类似牺牲栅极介电层70的虚设氧化层200形成在鳍片结构40上。在一些实施例中，虚设氧化层200是由绝缘材料(例如氧化硅)所形成，其是通过化学气相沉积(包含低压化学气相沉积及电浆辅助式化学气相沉积)及物理气相沉积，例如溅镀，或其他合适的制程。
图12A及图12C是绘示类似牺牲栅极介电层70的虚设氧化层200形成在鳍片结构40上。在一些实施例中，虚设氧化层200是由绝缘材料(例如氧化硅)所形成，其是通过化学气相沉积(包含低压化学气相沉积及电浆辅助式化学气相沉积)及物理气相沉积，例如溅镀，或其他合适的制程。
图13A绘示具有多晶硅层90’形成在虚设氧化层200上的实施例的顶面视图，且图13B及图13C绘示其剖面视图。在一些实施例中，多晶硅层90’是通过化学气相沉积(包含低压化学气相沉积及电浆辅助式化学气相沉积)及物理气相沉积，例如溅镀，或其他合适的制程而形成。
图14A绘示具有一个或多个硬罩幕层形成在多晶硅层90’上的实施例的顶面视图，且图14B及图14C绘示其剖面视图。在一些实施例中，硬罩幕层包含由例如氮化硅所组成的第一硬罩幕层90”。第一硬罩幕层90”是通过化学气相沉积(包含低压化学气相沉积及电浆辅助式化学气相沉积)及物理气相沉积，例如溅镀、原子层沉积，或其他合适的制程而形成。
图15A至图22B绘示绝缘材料层60的顶部低于鳍片衬层50的实施例的制程的剖面视图。图未绘示绝缘材料层60的顶部高于鳍片衬层50的实施例的制程。本领域中具有通常知识者应理解的是，透过绝缘材料层60的顶部低于鳍片衬层50的实施例所实施的制程，绝缘材料层60的顶部高于鳍片衬层50的实施例是实施相似的制程。
在图15A及图15B中，由例如氧化硅所组成的第二硬罩幕层90”’是形成在第一硬罩幕层90”上。第二硬罩幕层90”’是通过化学气相沉积(包含低压化学气相沉积及电浆辅助式化学气相沉积)及物理气相沉积，例如溅镀、原子层沉积，或其他合适的制程而形成。在一些实施例中，第一硬罩幕层90”是由氧化硅基材料所组成，例如氧化硅，而第二硬幕层90”’是由如上所述的氮化硅基材料所组成。
接着，如图16A及图16B所示，罩幕图案M是通过旋转涂布及光微影方法形成在第二硬罩幕层90”’上。罩幕图案M是由光敏光阻层所形成。通过虚线勾勒的区域B将在图17A至图22B中做更详细的说明。图17A及图17B绘示图16B的实施例的放大区域B。
图18A及图18B绘示利用罩幕图案M蚀刻氧化物硬罩幕层90”’、氮化硅硬罩幕层90”及多晶硅层90’的操作。在一些实施例中，蚀刻为非等向性干式蚀刻。透过此操作，定义出多晶硅虚设结构90及多晶硅虚设结构100’。多晶硅虚设结构90是形成在鳍片结构40内的区域上，而多晶硅虚设结构100’是形成在与鳍片结构40的鳍片端分开的区域上，即在两相邻鳍片结构端之间。由于插塞140’是由氮化硅基材料所组成，其是与第二硬罩幕层90”’的材料相同或相似，插塞140’在多晶硅虚设结构100’的图案化操作中并未实质地被蚀刻。
图19A及图19B是绘示根据本揭露一些实施例的操作。在此操作中，栅极侧壁间隙壁层150是共形地形成在图18A及图18B的被图案化的多晶硅虚设结构上。在栅极侧壁间隙壁层150被形成之后，进行非等向性蚀刻，以移除形成在多晶硅虚设结构90及多晶硅虚设结构100’的顶部及鳍片结构40的上表面上的栅极侧壁间隙壁层150(如图19A及图19B所示)。因为鳍片端间隙壁插塞140’填充相邻于鳍片端的空间，而狭窄的间隙并未形成，共形形成的栅极侧壁间隙壁层150完全地覆盖多晶硅虚设结构100’。栅极侧壁间隙壁层150保护源极/漏极磊晶层免于被蚀刻。由于栅极侧壁间隙壁层150是完全地形成，且鳍片端间隙壁插塞140’填充鳍片之间的空间，后续形成的源极/漏极磊晶层是完全地被保护，免于后续的蚀刻制程。
图21A及图21B是绘示根据本揭露一些实施例的操作。在图21A及图21B中，源极/漏极磊晶层120是沉积在形成于鳍片活性区域40a中的源极/漏极空间110内。在一些实施例中，源极/漏极磊晶层包含SiP及SiGe等。源极/漏极磊晶层120是通过鳍片端侧壁间隙壁插塞140’及/或多晶硅虚设结构100’的栅极侧壁间隙壁150而与多晶硅虚设结构90及多晶硅虚设结构100’分开。
图22A、图22B及图22C是绘示根据本揭露一些实施例的沉积层间介电层130在源极/漏极磊晶层120上的操作，且是部分地(图22B)或完全地(图22C)移除多晶硅虚设结构100’，而未移除侧壁间隙壁150。在本揭露一些实施例中，间隙壁虚设栅极140”’的一层是形成在分别在图22B及图22C中通过部分地或完全地移除多晶硅层100’所形成的空间内。在一些实施例中，在层间介电层130形成之前，接触蚀刻中止层(contact etch stop layer，CESL)是形成在图21A及图21B的结构上。在蚀刻制程中，间隙壁虚设栅极140”’是用以保持源极/漏极磊晶层120在鳍片结构40的鳍片端。如此，即使应是用以保护源极/漏极磊晶层120免于蚀刻的栅极侧壁间隙壁层150并未完全地形成，源极/漏极磊晶层120并未被蚀刻。
接着说明根据其他实施例的制造鳍式场效晶体管的操作。图23是绘示根据本揭露一实施例的具有多晶硅虚设结构90及多晶硅虚设结构100的图6B的基材的示意视图，且图24是绘示图28的制作的基材的顶面视图。在图23中，在本揭露一些实施例中，鳍片结构40是形成在基材10上，并沿着x方向的纵向延伸。每一个鳍片结构40在沿着鳍片结构40的x方向的纵向的相反端上具有两个鳍片边缘区域。一或多个通道区域是形成在鳍片端之间。在本揭露一些实施例中，鳍片结构40之间的分离是取决于装置设计。
再者，在图23中，多晶硅虚设结构100是形成在鳍片结构40的鳍片端上。如图24所示，在多晶硅虚设结构100及鳍片结构40之间是不具有间隙，且多晶硅虚设结构100与鳍片结构40的端重叠。多晶硅虚设结构90是形成在沿着纵向(即x方向)的鳍片端之间的鳍片结构40的区域上。图24是绘示图23的实施例的顶面视图。在一些实施例中，虚设结构90及虚设结构100’是由非晶硅或其他合适的材料所形成。
图25A、图25B、图26A、图26B、图26C、图27A、图27B、图27C、图27D、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图36A、图36B、图37A、图37B、图38A、图38B及图38C是绘示根据本揭露一实施例的制造半导体鳍式场效晶体管装置的操作。图25A、图26A、图27A、图27C、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A及图38A的每一者包含顶部平面视图，且图25B、图26B、图26C、图27B、图27D、图28B、图28C、图29B、图29C、图30B、图30C、图31B、图32B、图33B、图34B、图35B、图36B、图37B、图38B及图38C的每一者包含沿着图23中的割线A-A’观之的半导体鳍式场效晶体管装置的剖面视图，其中割线A-A’在图23的包含x轴及z轴的平面中。透过各种视图及说明实施例，相似的参考编号是用以代表相似的元件。须理解的是，对于本方法的其他实施例，可在图25A至图38B所示的制程之前、之中及之后提供额外的操作，且以下所述的一些操作是可被取代或排除。操作/制程的顺序可相互交换。与前述参考图1至图22B所述的实施例相同或相似的材料、配置、尺寸及/或制程可在以下实施例中被使用，且可省略其中的详细说明。
图25A及图25B绘示鳍片端图案化的操作。特别地，图25A是绘示本揭露一实施例的顶面视图。再者，图25B是绘示此实施例的剖面视图，指出层状结构。鳍片结构40具有底部区域40i及顶部活性区域40a，其是制作以形成通道区域(图未绘示)及源极/漏极区域(图未绘示)。如上所述，在通过利用图5A或图5B所示的第一罩幕层31及第二罩幕层32而将鳍片结构40图案化之后，绝缘材料层60是形成以覆盖被图案化的鳍片结构40。接着，进行化学机械研磨操作，以移除绝缘材料层60的上部部分，以形成浅沟渠隔离层60。在此实施例中，化学机械研磨停止在第二罩幕层32的上表面上。在图25A及图25B中，对应至第一罩幕层31的氮化硅层80a是形成在鳍片活性区域40a上，而对应至第二罩幕层32的绝缘氧化物层80b是形成在氮化硅层80a上。
在图25B中，鳍片衬层50是形成在鳍片结构40的底部区域40i上。然后，罩幕图案80c是通过光微影方法形成在绝缘氧化物层80b上。在一些实施例中，罩幕图案80c是由光敏光阻材料所形成。
图26A及图26B是绘示蚀刻绝缘氧化物层80b及浅沟渠隔离层60的操作。蚀刻包含一或多次干式蚀刻及/或湿式蚀刻。图26A是绘示顶面视图，而图26B是绘示此实施例的剖面视图。图26B显示浅沟渠隔离层60是凹陷，而鳍片衬层50并未被蚀刻。在本揭露一些实施例中，浅沟渠隔离层60是被凹陷以使顶部表面的高度低于鳍片衬层50的顶部表面(图26B)。在本揭露一些实施例中，浅沟渠隔离层60是被凹陷以使顶部表面的高度高于鳍片衬层50的顶部表面(图26C)。
图26A及图26C是绘示蚀刻绝缘氧化物层80b及浅沟渠隔离层60的操作。蚀刻包含一或多次干式蚀刻及/或湿式蚀刻。图26A是绘示顶面视图，而图26C是绘示此实施例的剖面视图。图26B显示浅沟渠隔离层60是凹陷，而鳍片衬层50并未被蚀刻。在本揭露一些实施例中，浅沟渠隔离层60是被凹陷以使顶部表面的高度高于鳍片衬层50的顶部表面(图26C)。在本揭露一些实施例中，浅沟渠隔离层60是被凹陷以使顶部表面的高度低于鳍片衬层50的顶部表面(图26B)。
图27A及图27B是绘示化学机械研磨制程的操作，以移除鳍片结构40上的层。通过化学机械研磨制程，鳍片结构40的上表面是被暴露。
图27C及图27D是绘示化学机械研磨制程的操作，以移除鳍片结构40上的层。通过化学机械研磨制程，鳍片结构40的上表面是被暴露。
图28A及图28B是绘示类似于牺牲栅极介电层70的虚设氧化物层200形成在鳍片结构40上。在一些实施例中，虚设氧化物层200是由例如氧化硅的绝缘材料所形成，其是通过化学气相沉积(包含低压化学气相沉积及电浆辅助化学气相沉积)及例如溅镀的物理气相沉积或其他合适的制程。
图28A及图28C是绘示类似于牺牲栅极介电层70的虚设氧化物层200形成在鳍片结构40上。在一些实施例中，虚设氧化物层200是由例如氧化硅的绝缘材料所形成，其是通过化学气相沉积(包含低压化学气相沉积及电浆辅助化学气相沉积)及例如溅镀的物理气相沉积或其他合适的制程。
在图29A、图29B及图29C中，多晶硅层90’是形成在虚设氧化物层200上。在一些实施例中，多晶硅层90’是利用化学气相沉积(包含低压化学气相沉积及电浆辅助化学气相沉积)及例如溅镀的物理气相沉积或其他合适的制程所形成。
一或多个罩幕层是形成在多晶硅层90’上，如图30A、图30B及图30C所示。在一些实施例中，硬罩幕层包含由例如氮化硅所组成的第一硬罩幕层90”。硬罩幕层90”是利用化学气相沉积(包含低压化学气相沉积及电浆辅助化学气相沉积)及例如溅镀的物理气相沉积、原子层沉积或其他合适的制程所形成。
图31A至图38B是绘示使浅沟渠隔离层60被凹陷而使顶表面的高度低于鳍片衬层50的顶表面的具体例的制程实施例的剖面视图。使浅沟渠隔离层60被凹陷而使顶表面的高度高于鳍片衬层50的顶表面的具体例的制程实施例并未绘示。本领域中具有通常知识者应理解，透过进行制程而使浅沟渠隔离层60被凹陷而使顶表面的高度低于鳍片衬层50的顶表面的实施例，可进行相似的制程而具有浅插塞140”的实施例。
在图31A及图31B中，由例如氧化硅所组成的第二硬罩幕层90”’是形成在第一硬罩幕层90”上。第二硬罩幕层90”’是利用化学气相沉积(包含低压化学气相沉积及电浆辅助化学气相沉积)及例如溅镀的物理气相沉积、原子层沉积或其他合适的制程所形成。然后，如图32A及图32B所示，罩幕图案M是通过旋转涂布及光微影方法而形成在第二硬罩幕层90”’上。在一些实施例中，罩幕图案M是由光敏光阻材料所形成。以虚线描绘轮廓的区域B将在图33A至图33B中更详细的讨论。图33A及图33B是绘示图32B的实施例中放大的区域B。
图34A及图34B是绘示利用罩幕图案M蚀刻氧化物硬罩幕层90”’、氮化硅硬罩幕层90”及多晶硅层90’的操作。在一些实施例中，蚀刻为非等向性干式蚀刻。透过此操作，定义虚设多晶硅结构90及虚设多晶硅结构100。虚设多晶硅结构90是形成在鳍片结构40内的区域上，而虚设多晶硅结构100是形成在鳍片结构40的鳍片端的边缘上。
图35A及图35B是绘示本揭露一些实施例的操作。在此操作中，栅极侧壁间隙壁层150是共形地形成在图35A及图35B的被图案化的多晶硅虚设结构90及多晶硅虚设结构100上。在栅极侧壁间隙壁层150形成之后，进行非等向性蚀刻，以移除形成在多晶硅虚设结构90及多晶硅虚设结构100的顶部上及鳍片结构40的上表面上的栅极侧壁间隙壁层150。
图36A及图36B是绘示本揭露一些实施例的操作。在图36A及图36B中，源极/漏极空间110是通过蚀刻鳍片活性区域40a而形成在鳍片活性区域40a内，在多晶硅虚设结构90及多晶硅虚设结构100之间。
图37A及图37B是绘示本揭露一些实施例的操作。在图37A及图37B中，包含Si-P的源极/漏极磊晶层120是沉积在源极/漏极空间110内，其中源极/漏极空间110是形成在鳍片活性区域40a内。源极/漏极磊晶层120是通过侧壁间隙壁插塞140’而与多晶硅虚设结构90及多晶硅虚设结构100分离。
图38A及图38B是绘示沉积绝缘介电层130在源极/漏极磊晶层120上，且部分地(图38B)或完全地(图38C)移除多晶硅虚设结构100’，而未移除侧壁间隙壁150的操作。间隙壁虚设栅极140”’是形成在通过部分地或完全地移除多晶硅虚设结构100’所形成地空间内。间隙壁虚设栅极140”’是用以保持源极/漏极磊晶层120在鳍片结构40的端。
在上述实施例中，多晶硅虚设结构100(图23至图38C)及多晶硅虚设结构100’(图7至图22C)的位置是不同。由于侧壁间隙壁150及间隙壁虚设栅极140”’覆盖多晶硅虚设结构100、多晶硅虚设结构100’及鳍片40的结构，源极/漏极磊晶层120仍然可以维持完整，而不被蚀刻或透过后续半导体制程中有化学变化。
叠对位移导致结构失准及不想要的狭窄间隙产生，其是使得装置的保护层无法完整地形成，进而导致装置中的缺陷。在前述实施例中，间隙壁虚设栅极140”’是用以在多晶硅虚设结构的移除过程中保护源极/漏极磊晶层及鳍片端。
所述各种实施例提供许多优于习知技术的优点。举例而言，在本揭露中，间隙壁虚设栅极140”’是用以维持源极/漏极磊晶层120在鳍片结构80的鳍片端，即使在叠对位移发生且间隙壁层150因为相邻于鳍片端的间隙狭窄而未完整地形成时。须理解并非所有优点都有必要在此讨论，没有对所有实施例均适用的优点，且其他实施例可提供不同优点。
根据本揭露的一态样，在半导体装置的制造方法中，第一隔离绝缘层是形成在鳍片之间。虚设氧化层是形成在鳍片及第一隔离绝缘层上。多晶硅层是形成在鳍片上及在鳍片的边缘区域上，其中鳍片的边缘区域是在鳍片的纵向方向的端。侧壁间隙壁层是形成在多晶硅层上。鳍片的源极/漏极区域是被蚀刻。源极/漏极区域是未被侧壁间隙壁层所覆盖，借以形成源极/漏极空间。源极/漏极磊晶层是形成在源极/漏极空间内。层间介电层是形成在源极/漏极磊晶层上。多晶硅层是被蚀刻。间隙壁虚设栅极层是形成在多晶硅层上。
在一些实施例中，上述的蚀刻多晶硅层的步骤是部分地移除多晶硅层的顶部部分。在另一些实施例中，上述的蚀刻多晶硅层的步骤是完全地移除多晶硅层。
在一些实施例中，上述形成间隙壁虚设栅极层在多晶硅层上的步骤是以间隙壁虚设栅极层填充被移除的顶部部分。在另一些实施例中，上述形成间隙壁虚设栅极层在多晶硅层上的步骤是以间隙壁虚设栅极层填充被移除的多晶硅层的空间。
在一些实施例中，上述方法更包含形成多个鳍片衬层在鳍片上。
在一些实施例中，上述形成多晶硅层的步骤包含形成第一硬罩幕层。
在一些实施例中，上述形成多晶硅层的步骤包含形成第二硬罩幕层在第一硬罩幕层上，其中第二硬罩幕层与鳍片端间隙壁插塞是由相同材料所组成。
在一些实施例中，上述源极/漏极磊晶层包含硅-磷。
根据本揭露的一态样，在半导体装置的制造方法中，绝缘层是形成在鳍片沿着鳍片的纵向方向上的端的表面上。虚设氧化层是形成在绝缘层及鳍片上。多晶硅层是形成在鳍片上及在与鳍片相隔离的区域上。侧壁间隙壁层是形成在多晶硅层上。鳍片的源极/漏极区域是被蚀刻。源极/漏极区域是未被侧壁间隙壁层所覆盖，借以形成源极/漏极空间。源极/漏极磊晶层是形成在源极/漏极空间内。源极/漏极磊晶层是形成在源极/漏极空间内。被蚀刻的多晶硅层是形成在与鳍片相隔离的区域上。间隙壁虚设栅极层是形成在多晶硅层上，其中多晶硅层是形成在与鳍片相隔离的区域上。
在一些实施例中，上述蚀刻多晶硅层的步骤是完全地移除多晶硅层。在另一些实施例中，上述蚀刻多晶硅层的步骤是部分地移除多晶硅层。
在一些实施例中，上述间隙壁虚设栅极层是形成在被完全地移除的多晶硅层的空间内。
在一些实施例中，上述间隙壁虚设栅极层是形成在被部分地移除的多晶硅层的空间内。
在一些实施例中，上述形成多晶硅层的步骤包含形成第一硬罩幕层。
在一些实施例中，上述形成多晶硅层的步骤包含形成第二硬罩幕层在第一硬罩幕层上。
在一些实施例中，上述源极/漏极磊晶层包含硅-磷。
根据本揭露的另一态样，半导体装置包含在基材上的多个鳍片。鳍片衬层是在每一个鳍片的端表面上。绝缘层是在多个鳍片上。多晶硅层是在绝缘层上。源极/漏极磊晶层是在每一个鳍片的源极/漏极空间内。多晶硅层的一者是形成在与鳍片相隔离的区域上。间隙壁虚设栅极是形成在多晶硅层上。
在一些实施例中，上述半导体装置更包含间隙壁虚设栅极，其中间隙壁虚设栅极是由含氮化硅基材料的材料所形成。
在一些实施例中，上述氮化硅基材料包含氮化硅、氮氧化硅、碳氮化硅以及硅碳氮氧化物。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。

Claims (1)

1.一种半导体装置的制造方法，其特征在于，包含：
形成一第一隔离绝缘层在多个鳍片之间；
形成一虚设氧化层在所述多个鳍片及该第一隔离绝缘层上；
形成多个多晶硅层在所述多个鳍片上及在所述多个鳍片的多个边缘区域上，其中所述多个鳍片的所述多个边缘区域是在所述多个鳍片的一纵向方向(x方向)的一端上；
形成多个侧壁间隙壁层在所述多个多晶硅层上；
蚀刻所述多个鳍片的多个源极/漏极区域，借以形成多个源极/漏极空间，其中所述多个源极/漏极区域未被所述多个侧壁间隙壁层所覆盖；
形成多个源极/漏极磊晶层在所述多个源极/漏极空间内；
形成多个层间介电层在所述多个源极/漏极磊晶层上；
蚀刻所述多个多晶硅层；以及
形成多个间隙壁虚设栅极层在所述多个多晶硅层上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967532B2 (en) * 2021-03-31 2024-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming the same in semiconductor devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9530775B2 (en) * 2013-06-12 2016-12-27 Globalfoundries Inc. Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
KR102323943B1 (ko) * 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9882023B2 (en) 2016-02-29 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacers for self-aligned contacts
US9653583B1 (en) * 2016-08-02 2017-05-16 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices

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