DE102006045581B4

DE102006045581B4 - Halbleiterbauelement mit einem Trench-Gate und Verfahren zu seiner Fertigung

Info

Publication number: DE102006045581B4
Application number: DE102006045581A
Authority: DE
Inventors: Shian-Jyh Yonghe Lin; Chien-Li Cheng; Chung-Yuan Lee; Jeng-Ping Lin; Pei-Ing Lee
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2006-02-10
Filing date: 2006-09-25
Publication date: 2010-12-02
Anticipated expiration: 2026-09-26
Also published as: DE102006045581A1; TWI297182B; US20070190712A1; TW200731412A

Abstract

Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate mit den folgenden Schritten:
Bereitstellen eines Halbleitersubstrats mit einer darauf angeordneten Grabenätzmaske;
Ätzen des Halbleitersubstrats, um einen Graben mit einer Seitenwand und einer Sohle unter Verwendung der Grabenätzmaske als Schutz zu bilden;
Dotieren von Verunreinigungen in das Halbleitersubstrat durch den Graben, um ein dotiertes Gebiet zu bilden;
Ätzen des unter dem Graben liegenden Halbleitersubstrats, um einen erweiterten Abschnitt zu bilden, wobei der erweiterte Abschnitt schüsselförmig ist;
Bilden einer Gate-Isolierschicht auf dem Graben und dem erweiterten Abschnitt; und
Bilden eines Trench-Gates im Graben und im erweiterten Abschnitt.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die Erfindung betrifft die Halbleiterfertigung und insbesondere einen Metalloxid-halbleiter-Transistor (MOS-Transistor) mit einem Trench-Gate sowie ein Verfahren zu seiner Fertigung.
Beschreibung der verwandten Technik
Die kontinuierliche Entwicklung von Halbleiterbauelementen führte zu solchen Bauelementen wie MOS-Transistoren, die zu hoher Leistung, hoher Integration und hoher Arbeitsgeschwindigkeit fähig sind. Weitere Integration verlangt, dass die Größe von MOS-Transistoren auf einem Halbleitersubstrat fortgesetzt reduziert werden muss. Erreichen lässt sich höhere Integration von MOS-Transistoren beispielsweise durch Verkleinern der Gate-Länge und/oder der Source/Drain-Gebietsgröße. Allerdings kann dieses Verfahren zum Kurzkanaleffekt führen, was die Leistung solcher Halbleiterbauelemente wie MOS-Transistoren erheblich beeinträchtigt. Die Druckschrift US 6,159,693 A (Wollesen) offenbart einen MOS-Transistor mit einem V-förmigen Graben (Trench) und einer Gate-Oxidschicht, die auf der Seitenwand des V-förmigen Grabens gebildet ist. Das Gate füllt den V-förmigen Graben. Die US 2005/0001252 A1 (Kim et al.) offenbart ein MOS-Transistor-Halbleiterbauelement mit einem Trench-Gate, um den Kurzkanaleffekt zu verhindern.
EP 1 326 280 A1 offenbart Trench-Gate Feldeffekt-Transistoren und deren Herstellung. Es wird keine Aussage gemacht, dass das Dotieren von Verunreinigungen in das Halbleitersubstrat durch den Graben hindurch erfolgen kann. Des Weiteren geht aus EP 1 326 280 A1 nicht hervor, dass auf den ersten Trench ebenfalls die Gate-Isolierschicht ausgebildet wird.
Bereitgestellt wird ein Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate. Zunächst ätzt das Verfahren selektiv das Halbleitersubstrat, um einen Graben für ein Gate zu bilden. Eine dicke Oxidschicht (Dickoxid) mit vorbestimmter Dicke wird auf die Sohle des Grabens abgeschieden. Dotierungsmaterialien werden in das Halbleitersubstrat durch den Graben eingebracht, um ein dotiertes Gebiet zu bilden, das als Source/Drain-Gebiet dient, wonach das Dickoxid entfernt wird. Dadurch bestimmt das Dickoxid maßgeblich die Kanallänge des Halbleiterbauelements, z. B. eines Metalloxidhalbleiter-Transistors.
Allerdings ist es schwierig, das Dickoxid mit vorbestimmter Dicke beim Füllen des Grabens zu steuern. Diese Schwierigkeit bei der Steuerung führt zu Schwankung der Dicke des Dickoxids, weshalb ein Problem von Kanallängenschwankung wie in den herkömmlichen Verfahren besteht.
Kurze Zusammenfassung der Erfindung
Aufgabe ist es daher, ein verbessertes Halbleiterbauelement mit einem Trench-Gate und ein Verfahren zu seiner Fertigung, das zu leichter Prozess-Steuerung und Bereitstellung eines Halbleiterbauelements mit verbesserter Leistung fähig ist zur Verfügung zu stellen.
Gelöst wird die Aufgabe mit den Merkmalen der Ansprüche 1 und 15.
Die Erfindung stellt ein Halbleiterbauelement bereit, das den Kurzkanaleffekt verbessern kann.
Ferner stellt die Erfindung ein Halbleiterbauelement mit einem Trench-Gate und ein Verfahren zu seiner Fertigung bereit, das zu leichter Steuerung der Kanallänge und reduzierter Kanallängenschwankung fähig ist.
Weiterhin stellt die Erfindung ein Halbleiterbauelement mit einem Trench-Gate bereit, das die Kapazität zwischen dem Gate und Drain (Cgd) und/oder Gate-induzierte Drain-Leckströme (Drain Leckage) reduzieren kann.
Eine exemplarische Ausführungsform eines Verfahrens zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate weist die folgenden Schritte auf: Zunächst wird ein Halbleitersubstrat mit einer Grabenätzmaske (trench etch mask) darauf bereitgestellt. Das Halbleitersubstrat wird geätzt, um einen Graben mit einer Seitenwand und einer Sohle mit Hilfe der Ätzmaske als Schutz zu bilden. Verunreinigungen werden in das Halbleitersubstrat durch den Graben dotiert, um ein dotiertes Gebiet zu bilden. Das unter dem Graben liegende Halbleitersubstrat wird geätzt, um einen erweiterten Abschnitt zu bilden. Eine Gate-Isolierschicht wird auf dem Graben und dem erweiterten Abschnitt gebildet. Ein Trench-Gate wird im Graben und erweiterten Abschnitt gebildet.
Eine weitere exemplarische Ausführungsform eines Halbleiterbauelements mit einem Trench-Gate verfügt über ein Halbleitersubstrat, einen im Halbleitersubstrat angeordneten Graben, wobei der Graben einen erweiterten Abschnitt und eine Gate-Isolierschicht aufweist, die auf einer Seitenwand des Grabens und einer Oberfläche des erweiterten Abschnitts gebildet ist. Ferner verfügt das Halbleiterbauelement über ein dotiertes Gebiet, das im Halbleitersubstrat benachbart zur Seitenwand des Grabens gebildet ist, einen vertieften Kanal im Halbleitersubstrat, das unter dem erweiterten Abschnitt des Grabens liegt, und ein Gate, das im Graben mit dem erweiterten Abschnitt gebildet ist.
In den folgenden Ausführungsformen wird eine nähere Beschreibung anhand der beigefügten Zeichnungen gegeben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird durch die anschließende nähere Beschreibung und die Beispiele anhand der beigefügten Zeichnungen besser verständlich. Es zeigen:
1 bis 8 Querschnitte eines exemplarischen Prozessablaufs zur Herstellung eines Halbleiterbauelements mit einem Trench-Gate; und
9 bis 16 Querschnitte eines weiteren exemplarischen Prozessablaufs zur Herstellung eines Halbleiterbauelements mit einem Trench-Gate.
Nähere Beschreibung der Erfindung
In dieser Anmeldung bezeichnen solche Ausdrücke wie ”über dem Substrat liegend”, ”über der Schicht” oder ”auf dem Film” einfach eine relative Positionsbeziehung im Hinblick auf die Oberfläche einer Grundschicht unabhängig vom Vorhandensein von Zwischenschichten. Demzufolge können diese Ausdrücke nicht nur den direkten Kontakt von Schichten, sondern auch einen Nichtkontaktzustand einer oder mehrerer laminierter Schichten bezeichnen.
1 bis 8 sind Querschnitte eines exemplarischen Prozessablaufs zur Herstellung eines Halbleiterbauelements mit einem Trench-Gate.
Gemäß 1 wird ein Halbleitersubstrat 100 bereitgestellt. Das Halbleitersubstrat 100 kann Silizium, Galliumarsenid, Galliumnitrid, gestrecktes Silizium, Silizium-Germanium, Siliziumcarbid, Carbid, Diamant, eine Epitaxieschicht und/oder andere Materialien aufweisen und ist vorzugsweise ein Siliziumsubstrat. Eine Hartmas kenschicht, die Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid aufweist, wird auf dem Halbleitersubstrat 100 gebildet. Ein Photoresistmuster 104 mit einer Öffnung 106 wird auf der Hartmaskenschicht durch Photolithographie gebildet. Die Öffnung 106 entspricht einem Graben, der zur Bildung eines Gates vorgesehen wird. Die Hartmaskenschicht wird mit Hilfe des Photoresistmusters 104 als Maske durch die Öffnung 106 geätzt, um eine Grabenätzmaske 102 zu bilden.
Wie in 2 gezeigt, wird das Photoresistmuster 104 abgelöst. Mit Hilfe der Grabenätzmaske 102 als Schutz wird das Halbleitersubstrat 100 geätzt, um einen Graben 108 mit einer Tiefe etwa 100 nm bis etwa 300 nm (1000 Å bis etwa 3000 Å), vorzugsweise etwa 150 nm (1500 Å), zu bilden. Vorzugsweise wird das Halbleitersubstrat 100 durch reaktives Ionenätzen (reactive ion etching, RIE) mit einem Ätzgas geätzt, das Cl₂, HBr, O₂, CF₄ oder SF₆ aufweist.
Wie in 3 dargestellt, wird eine Gasphasendotierung (GPD) durchgeführt. Das heißt, gasförmige Dotierungsmaterialien 109 werden in das Halbleitersubstrat 100 durch die Seitenwand und die Sohle des Grabens 108 dotiert, um ein dotiertes Gebiet 110 zu bilden, das als selbstausrichtendes Source/Drain-Gebiet dient. Die gasförmigen Dotierungsmaterialien 109 können n-leitende oder p-leitende Verunreinigungen (Dotierungsmaterialien) enthalten, z. B. Ionen von As, P, B oder Sb.
Danach wird gemäß 4 eine dielektrischer Zwischenlage (Liner) 112, der sich aus Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid zusammensetzt, konform auf der Seitenwand und der Sohle des Grabens 108 gebildet. Die dielektrische Zwischenlage 112 wird beispielsweise durch plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Niederdruck-Dampfabscheidung (LPCVD) oder chemische Atomschicht-Dampfabscheidung (ALCVD) gebildet. Vorzugsweise beträgt die Dicke der dielektrischen Zwischenlage 112 etwa 1 nm bis 30 nm (10 Å bis 300 Å).
Wie 5a zeigt, wird dann ein Rückätzprozess durchgeführt, um die dielektrischen Zwischenlage 112 auf der Oberseite der Grabenätzmaske 102 und auf der Sohle des Grabens 108 zu entfernen, wodurch ein dielektrischer Zwischenlager-Spacer (Liner-Spacer) 112a entlang der Seitenwand des Grabens 108 verbleibt. Danach werden das Halbleitersubstrat 100 und das unter dem Graben 108 liegende dotierte Gebiet 110 geätzt, um einen schüsselförmigen erweiterten Abschnitt 114a mit Hilfe des dielektrischen Zwischenlage-Spacers 112a als Maske zu bilden. Vorzugsweise werden das Halbleitersubstrat 100 und das dotierte Gebiet 110 durch reaktives Ionenätzen (RIE) mit einem Ätzgas geätzt, das Cl₂, HBr, O₂, CF₄ oder SF₆ aufweist. Anstelle von RIE kann ein Nassätzen zum Einsatz kommen.
Alternativ wird ein zylinderförmiger erweiterter Abschnitt 114c gemäß 5b durch Trockenätzen oder Nassätzen gebildet.
6 und 7 zeigen Querschnitte des Halbleiterbauelements, das gemäß dem Halbleiterbauelement von 5a gefertigt wird. Danach wird eine Opferoxidschicht 116 durch schnelles thermisches Bearbeiten (rapid thermal processing, RTP) bei 800°C bis 900°C in einer Sauerstoff oder Wasser aufweisenden Umgebung auf der Oberfläche des schüsselförmigen erweiterten Abschnitts 114a gebildet. Die Opferoxidschicht 116 hat eine Dicke von etwa 10 nm bis 30 nm (100 Å bis 300 Å). Als nächstes wird die Opferoxidschicht 116 durch ein Flusssäure aufweisendes Ätzmittel entfernt, um die Oberfläche des Halbleitersubstrats 100 zu reparieren, die im schüsselförmigen erweiterten Abschnitt 114a freiliegt. Das heißt, die rauhe Oberfläche des Halbleitersubstrats 100 als Ergebnis des Ätzens des erweiterten Abschnitts 114a kann geglättet werden. Eine Isolierschicht 118, die als Gate-Isolierschicht dient, wird auf dem dielektrischen Zwischenlagen-Spacer 112a und dem schüsselförmigen erweiterten Abschnitt 114a durch chemische Dampfabscheidung konform abgeschieden. Die Isolierschicht 118 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Tantaloxid (Ta₂O₅) oder eine andere Hoch-k-Dielektrikumschicht (k > 7) aufweisen. Die Dicke der Gate-Isolierschicht GI am Seitenwandabschnitt des Grabens 108 ist gleich der Gesamtdicke der Isolierschicht 118 und des dielektrischen Zwischenlagen-Spacers 112a, während die Dicke der Gate-Isolierschicht GI am schüsselförmigen erweiterten Abschnitt 114a gleich der Dicke der Isolierschicht 118 ist. Dadurch kann die Kapazität zwischen dem Gate und Drain (Cgd) reduziert werden und/oder Gate-induzierte Drain-Leckströme können verringert werden, da die Abmessungen des Halbleiterbauelements verkleinert sind.
Alternativ kann der dielektrische Zwischenlagen-Spacer 112a vor Bildung der Isolierschicht 118 entfernt werden. In anderen Ausführungsformen kann die Oxid aufweisende Isolierschicht 118 auf dem Graben 108 und dem schüsselförmigen erweiterten Abschnitt 114a durch thermische Oxidation gebildet werden, um als Gate-Isolierschicht zu dienen.
Wie in 8 gezeigt, wird eine leitende Schicht, z. B. eine dotierte Polysiliziumschicht, durch plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Niederdruck-Dampfabscheidung (LPCVD) oder chemische Dampfabscheidung in hochdichtem Plasma (HDPCVD) unselektiv (blanket) abgeschieden, was den Graben 108 und den schüsselförmigen erweiterten Abschnitt 114a füllt. Alternativ kann eine leitende Schicht, die Aluminium, Kupfer, Wolfram oder eine Legierung davon aufweist, anstelle der dotierten Polysiliziumschicht verwendet werden. Danach wird die leitende Schicht durch chemisch-mechanisches Polieren (CMP) planarisiert, um ein Trench-Gate 120 zu bilden.
Alternativ kann das Trench-Gate 120 durch selektives Ätzen der leitenden Schicht mit Hilfe eines vorab durch Photolithographie gebildeten Photoresistmusters als Ätzmaske gebildet werden. Als nächstes wird das Photoresistmuster abgelöst.
Optional wird eine Ionenimplantation in der Oberfläche des Halbleitersubstrats 100 benachbart zum dotierten Gebiet 110 durchgeführt, um so einen erweiterten Sour ce/Drain-Abschnitt (nicht gezeigt) nach Entfernen der Grabenätzmaske 102 zu bilden.
In 8 ist ein Halbleiterbauelement 150 dargestellt, das durch einen exemplarischen Prozessablauf hergestellt ist. Das Halbleiterbauelement 150, ein Metalloxidtransistor (MOS), weist ein Halbleitersubstrat 100 und einen im Halbleitersubstrat 100 angeordneten Graben 108 auf, wobei der Graben 108 einen erweiterten Abschnitt 114a hat. Ferner verfügt das Halbleiterbauelement 150 über eine Gate-Isolierschicht GI, die auf einer Seitenwand des Grabens 108 und einer Oberfläche des erweiterten Abschnitts 114a gebildet ist. Das Halbleiterbauelement 150 weist ein dotiertes Gebiet 110 auf, das im Halbleitersubstrat 100 benachbart zur Seitenwand des Grabens 108 gebildet ist. Weiterhin verfügt das Halbleiterbauelement 150 über einen vertieften Kanal 130 im Halbleitersubstrat 100, das unter dem erweiterten Abschnitt 114a des Grabens 108 liegt, und ein Trench-Gate 120, das im Graben 108 mit dem erweiterten Abschnitt 114a gebildet ist. Vorzugsweise hat der vertiefte Kanal 130 eine Kanallänge CL, die größer als das 1,2-fache einer lateralen Abmessung LD des Grabens 108 ist. Besonders bevorzugt hat der vertiefte Kanal 130 eine Kanallänge CL von etwa dem 1,5- bis 3-fachen der lateralen Abmessung LD des Grabens 108. Die Kanallänge CL wird von der Mitte des Grabens 108 gemessen. Somit lässt sich eine schlechte Bauelementleistung verhindern, die durch den Kurzkanaleffekt in kleinen Halbleiterbauelementen verursacht wird.
9 bis 16 sind Querschnitte eines weiteren exemplarischen Prozessablaufs zur Herstellung eines Halbleiterbauelements mit einem Trench-Gate.
Gemäß 9 wird ein Halbleitersubstrat 200 bereitgestellt. Das Halbleitersubstrat 200 kann Silizium, Galliumarsenid, Galliumnitrid, gestrecktes Silizium, Silizium-Germanium, Siliziumcarbid, Carbid, Diamant, eine Epitaxieschicht und/oder andere Materialien aufweisen und ist vorzugsweise ein Siliziumsubstrat. Eine Hartmas kenschicht, die Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid aufweist, wird auf dem Halbleitersubstrat 200 gebildet. Ein Photoresistmuster 204 mit einer Öffnung 206 wird auf der Hartmaskenschicht durch Photolithographie gebildet. Die Öffnung 206 entspricht einem Graben, der zur Bildung eines Gates vorgesehen wird. Die Hartmaskenschicht wird mit Hilfe des Photoresistmusters 204 als Maske durch die Öffnung 206 geätzt, um eine Grabenätzmaske 202 zu bilden.
Wie in 10 gezeigt, wird das Photoresistmuster 204 abgelöst. Mit Hilfe der Grabenätzmaske 202 als Schutz wird das Halbleitersubstrat 200 geätzt, um einen Graben 208 mit einer Tiefe von etwa 100 nm bis 300 nm (1000 Å bis etwa 3000 Å), vorzugsweise etwa 150 nm (1500 Å), zu bilden. Vorzugsweise wird das Halbleitersubstrat 200 durch reaktives Ionenätzen (RIE) mit einem Ätzgas geätzt, das Cl₂, HBr, O₂, CF₄ oder SF₆ aufweist.
Wie in 11 gezeigt, wird eine dotierte Isolierschicht 210 mit einer Dicke von etwa 1 nm bis 20 nm (10 Å bis 200 Å) auf der Seitenwand und der Sohle des Grabens 208 konform gebildet. Die dotierte Isolierschicht 210 kann n-leitende oder p-leitende Verunreinigungen (Dotierungsmaterialien) enthalten. Beispielsweise handelt es sich bei der dotierten Isolierschicht 210 um Phosphorsilicatglas (PSG), Arsensilicatglas (ASG) oder Borsilicatglas (BSG). Außerdem kann die dotierte Isolierschicht 210 durch plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Niederdruck-Dampfabscheidung (LPCVD) oder chemische Atomlagen-Dampfabscheidung (ALCVD) gebildet werden.
Gemäß 12 wird ein Ätzprozess durchgeführt, um die dotierte Isolierschicht 210 von der Sohle des Grabens 208 zu entfernen, wodurch ein dotierter Isolierspacer 210a entlang dem Graben 208 verbleibt. Danach wird eine dielektrischer Zwischenlage (Liner) 212, die Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid aufweist, auf der Seitenwand und der Sohle des Grabens 208 konform gebildet. Die dielektrische Zwischenlage 212 wird beispielsweise durch plasma verstärkte chemische Dampfabscheidung (PECVD), chemische Niederdruck-Dampfabscheidung (LPCVD) oder chemische Atomlagen-Dampfabscheidung (ALCVD) gebildet. Vorzugsweise beträgt die Dicke der dielektrischen Zwischenlage 212 etwa 1 nm bis 30 nm (10 Å bis 300 Å). Als nächstes werden die Verunreinigungen des dotierten Isolierspacers 210a ausdiffundiert und in das Halbleitersubstrat 200 benachbart zum dotierten Isolierspacer 210a eingebracht, um so ein dotiertes Gebiet 214 durch schnelles thermisches Bearbeiten (RTP) bei 800°C bis 1000°C zu bilden. Das dotierte Gebiet 214 hat eine Tiefe von etwa 10 nm bis 100 nm (100 Å bis 1000 Å) vorzugsweise 30 nm (300 Å). Die dielektrische Zwischenlage 212 unterstützt beim Einbringen der Verunreinigungen des dotierten Isolierspacers 210a in das Halbleitersubstrat 200 benachbart zur Seitenwand des Grabens 208, ohne zum Inneren des Grabens 208 zu diffundieren. Dadurch kann die dielektrische Zwischenlage 212 die Diffusionseffizienz während der Bildung des dotierten Gebiets 214 verbessern.
Bezugnehmend nun auf 13 wird die dielektrische Zwischenlage 212 auf mindestens der Sohle des Grabens 208 geätzt, um das Halbleitersubstrat 200 freizulegen. Gleichzeitig kann die dielektrische Zwischenlage 212 auf der Grabenätzmaske 202 entfernt oder nicht entfernt werden. Das Halbleitersubstrat 200 wird von der Sohle des Grabens 208 mit Hilfe der Grabenätzmaske 202 und der dielektrischen Zwischenlage 212 als Ätzmaske geätzt, um einen schüsselförmigen erweiterten Abschnitt 216 zu bilden. Vorzugsweise wird das Halbleitersubstrat 200 durch reaktives Ionenätzen (RIE) mit einem Ätzgas geätzt, das Cl₂, HBr, O₂, CF₄ oder SF₆ aufweist. Anstelle von RIE kann ein Nassätzen zum Einsatz kommen.
Zu beachten ist, dass sich das dotierte Gebiet 214 nicht bis zur Sohle des Grabens 208 erstreckt. Das unter der Sohle des Grabens 108 liegende dotierte Gebiet 110 sollte gemäß 5a während der Bildung des erweiterten Abschnitts 114a vollständig entfernt werden. Verglichen mit dem zuvor beschriebenen Prozess besteht keine Notwendigkeit, das dotierte Gebiet unter der Sohle des Grabens vollständig zu entfernen. Die Kanallänge des Halbleiterbauelements nimmt zu, und der Prozess zur Bildung des erweiterten Abschnitts 216 kann leicht gesteuert werden.
Gemäß 13 und 14 wird optional eine Opferoxidschicht auf der Oberfläche des schüsselförmigen erweiterten Abschnitts 216 durch schnelles thermisches Bearbeiten (RTP) bei 800°C bis 900°C in einer Umgebung mit Sauerstoff oder Wasser gebildet. Die Opferoxidschicht kann eine Dicke von etwa 10 nm bis 30 nm (100 Å bis 300 Å) haben. Als nächstes wird die Opferoxidschicht durch ein Flusssäure aufweisendes Ätzmittel entfernt, um die Oberfläche des Halbleitersubstrats 200 zu reparieren, die im schüsselförmigen erweiterten Abschnitt 216 freiliegt. Das heißt, die rauhe Oberfläche des Halbleitersubstrats 200, die durch den Ätzprozess des erweiterten Abschnitts 216 verursacht ist, kann geglättet werden. Anschließend werden die dielektrische Zwischenlage 212 und der dotierte Isolierspacer 210a durch Ätzen mit Hilfe von Flusssäure oder Phosphorsäure gemäß 14 vollständig entfernt.
Wie 15 dargestellt, wird eine Gate-Isolierschicht 218 mit einer Dicke von etwa 1 nm bis 30 nm (10 Å bis 300 Å) auf dem Graben 208 und dem schüsselförmigen erweiterten Abschnitt 218 durch chemische Dampfabscheidung konform abgeschieden. Die Gate-Isolierschicht 218 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Tantal-Oxid (Ta₂O₅) oder eine andere Hoch-k-Dielektrikumschicht (k > 7) aufweisen. Alternativ wird die Gate-Isolierschicht 218 auf dem Graben 208 und dem schüsselförmigen erweiterten Abschnitt 218 durch thermische Oxidation gebildet.
Zu beachten ist, dass die durch thermische Oxidation gebildete Gate-Isolierschicht 218 einen relativ dickeren Abschnitt benachbart zum dotierten Gebiet 214 hat, da die Oxidationsgeschwindigkeit des dotierten Gebiets 214 größer als die des Halbleitersubstrats 200 ist. Dadurch kann die Kapazität zwischen dem Gate und Drain (Cgd) reduziert werden, und/oder Gate-induzierte Drain-Leckströme können verringert werden, da die Abmessung des Halbleiterbauelements verringert ist.
Anschließend wird, wie in 16 gezeigt, eine leitende Schicht, z. B. eine dotierte Polysiliziumschicht, durch plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Niederdruck-Dampfabscheidung (LPCVD) oder chemische Dampfabscheidung in hochdichtem Plasma (HDPCVD) unselektiv (blanket) abgeschieden, was den Graben 208 und den schüsselförmigen erweiterten Abschnitt 216 füllt. Alternativ kann eine leitende Schicht, die Aluminium, Kupfer, Wolfram oder eine Legierung daraus aufweist, anstelle der dotierten Polysiliziumschicht verwendet werden. Danach wird die leitende Schicht durch chemisch-mechanisches Polieren (CMP) planarisiert, um ein Trench-Gate 220 zu bilden.
Alternativ kann das Trench-Gate 220 durch selektives Ätzen der leitenden Schicht mit Hilfe eines vorab durch Photolithographie gebildeten Photoresistmusters als Ätzmaske gebildet werden. Als nächstes wird das Photoresistmuster abgelöst.
Optional wird eine Ionenimplantation auf der Oberfläche des Halbleitersubstrats 200 benachbart zum dotierten Gebiet 214 durchgeführt, um einen erweiterten Source/Drain-Abschnitt (nicht gezeigt) nach Entfernen der Grabenätzmaske 102 zu bilden.
In 16 ist ein Halbleiterbauelement 250 dargestellt, das durch den o. g. exemplarischen Prozessablauf hergestellt ist. Das Halbleiterbauelement 250, ein Metalloxidtransistor (MOS), weist ein Halbleitersubstrat 200 und einen im Halbleitersubstrat 200 angeordneten Graben 208 auf, wobei der Graben 208 einen erweiterten Abschnitt 216 hat. Ferner verfügt das Halbleiterbauelement 250 über eine Gate-Isolierschicht 218, die auf einer Seitenwand des Grabens 208 und einer Oberfläche des erweiterten Abschnitts 216 gebildet ist. Das Halbleiterbauelement 250 weist ein dotiertes Gebiet 214 auf, das im Halbleitersubstrat 200 benachbart zur Seitenwand des Grabens 208 gebildet ist. Weiterhin verfügt das Halbleiterbauelement 250 über einen vertieften Kanal 230 im Halbleitersubstrat 200, das unter dem erweiterten Abschnitt 216 des Grabens 208 liegt, und ein Trench-Gate 220, das im Graben 208 gebildet ist. Vorzugsweise hat der vertiefte Kanal 230 eine Kanallänge CL, die größer als das 1,2-fache einer lateralen Abmessung LD des Grabens 208 ist. Besonders bevorzugt hat der vertiefte Kanal 230 eine Kanallänge CL von etwa dem 1,5- bis 3-fachen der lateralen Abmessung LD des Grabens 208. Die Kanallänge CL wird von der Mitte des Grabens 208 gemessen. Somit lässt sich schlechte Bauelementleistung verhindern, die durch den Kurzkanaleffekt kleiner Halbleiterbauelemente verursacht wird.

Claims

Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats mit einer darauf angeordneten Grabenätzmaske; Ätzen des Halbleitersubstrats, um einen Graben mit einer Seitenwand und einer Sohle unter Verwendung der Grabenätzmaske als Schutz zu bilden; Dotieren von Verunreinigungen in das Halbleitersubstrat durch den Graben, um ein dotiertes Gebiet zu bilden; Ätzen des unter dem Graben liegenden Halbleitersubstrats, um einen erweiterten Abschnitt zu bilden, wobei der erweiterte Abschnitt schüsselförmig ist; Bilden einer Gate-Isolierschicht auf dem Graben und dem erweiterten Abschnitt; und Bilden eines Trench-Gates im Graben und im erweiterten Abschnitt.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 1, wobei das Bilden der Grabenätzmaske ferner die folgenden Schritte aufweist: Bilden einer Siliziumnitridschicht auf dem Halbleitersubstrat; Bilden eines Photoresistmusters mit einer Öffnung auf der Siliziumnitridschicht durch Photolithographie; Ätzen der Siliziumnitridschicht durch die Öffnung mit Hilfe des Photoresistmusters als Maske, um die Grabenätzmaske zu bilden; und Entfernen des Photoresistmusters.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 1 oder 2, wobei das dotierte Gebiet durch Dotieren von Verunreinigungen mit Hilfe von Gasphasendotieren (GPD) oder Flüssigphasendotieren (LPD) gebildet wird.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach einem der vorstehenden Ansprüche, wobei die Verunreinigungen As, P, B oder Sb aufweisen.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach einem der vorstehenden Ansprüche, ferner mit dem Schritt des Bildens einer dielektrischen Zwischenlage auf der Seitenwand des Grabens vor Bilden des erweiterten Abschnitts.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 5, ferner mit dem Schritt des Entfernens der dielektrischen Zwischenlage vor Bilden der Gate-Isolierschicht.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach einem der vorstehenden Ansprüche, wobei die Gate-Isolierschicht durch thermische Oxidation oder chemische Dampfabscheidung gebildet wird.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach einem der vorstehenden Ansprüche, ferner mit den folgenden Schritten: Bilden einer Opferoxidschicht auf einer Oberfläche des erweiterten Abschnitts durch thermische Oxidation vor Bilden des erweiterten Abschnitts; und Entfernen der Opferoxidschicht.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach einem der vorstehenden Ansprüche, wobei das Bilden des dotierten Gebiets ferner die folgenden Schritte aufweist: konformes Bilden einer dotierten Isolierschicht auf der Seitenwand und der Sohle des Grabens; Entfernen der dotierten Isolierschicht an der Sohle des Grabens, um einen dotierten Isolierspacer zurückzulassen; Bilden einer dielektrischen Zwischenlage auf dem dotierten Isolierspacer; und Einbringen von Dotiermaterialien des dotierten Isolierspacers in das Halbleitersubstrat benachbart zum dotierten Isolierspacer durch thermische Oxidation.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 9, ferner mit dem Schritt des Entfernens der dielektrischen Zwischenlage und des dotierten Isolierspacers vor Bilden der Gate-Isolierschicht.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 9, wobei die dotierte Isolierschicht Phosphorsilicatglas (PSG), Arsensilicatglas (ASG) oder Borsilicatglas (BSG) aufweist.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 10, wobei der dotierte Isolierspacer durch ein Flusssäuregas aufweisendes Ätzgas oder ein Flusssäure aufweisendes Ätzmittel entfernt wird.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach Anspruch 9, wobei die thermische Oxidation schnelle thermische Oxidation ist und bei einer Temperatur von etwa 300°C bis 500°C durchgeführt wird.
Verfahren zur Fertigung eines Halbleiterbauelements mit einem Trench-Gate nach einem der vorstehenden Ansprüche, ferner mit einem Dotierschritt für einen Kanal.
Halbleiterbauelement mit einem Trench-Gate, das aufweist: ein Halbleitersubstrat; einen im Halbleitersubstrat angeordneten Graben, wobei der Graben einen erweiterten Abschnitt hat; eine Gate-Isolierschicht, die auf einer Seitenwand des Grabens und einer Oberfläche des erweiterten Abschnitts gebildet ist; ein dotiertes Gebiet, das im Halbleitersubstrat benachbart zur Seitenwand des Grabens gebildet ist; einen vertieften Kanal im Halbleitersubstrat, das unter dem erweiterten Abschnitt des Grabens liegt; und ein Gate, das im Graben mit dem erweiterten Abschnitt gebildet ist.
Halbleiterbauelement mit einem Trench-Gate nach Anspruch 15, wobei der vertiefte Kanal eine Länge hat, die größer als das 1,2-fache der lateralen Abmessung des Grabens ist.
Halbleiterbauelement mit einem Trench-Gate nach Anspruch 15, wobei der vertiefte Kanal eine Länge von etwa dem 1,5- bis 3-fachen der lateralen Abmessung des Grabens hat.