DE102012101875B4 - Verfahren zur Herstellung einer Halbleitervorrichtung mit hoher Gatedichte - Google Patents

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Abstract

Verfahren für das Ausbilden einer Halbleitervorrichtung mit folgenden Schritten:- Bereitstellen eines Halbleitersubstrats (210);- Ausbilden von mehreren Dummygatestrukturen (220) auf dem Halbleitersubstrat (210);- Ausbilden von Seitenwandabstandshaltern (230) an Seitenwänden der Dummygatestrukturen (220);- Ausbilden von mehreren epitaktischen Wachstumsbereichen (240) zwischen den Dummygatestrukturen (220);- Ausbilden einer dielektrischen Zwischenschicht (250) auf den mehreren epitaktischen Wachstumsbereichen (240);- Entfernen einer der Dummygatestrukturen (220) nach dem Ausbilden der dielektrischen Zwischenschicht (250), um einen Isolationsgraben (260) auszubilden;- Füllen des Isolationsgrabens (260) mit einer dielektrischen Schicht, um eine Isolationsstruktur (275) auszubilden;- Entfernen oberer Bereiche der dielektrischen Schicht und der dielektrischen Zwischenschicht (250), so dass sich eine im Wesentlichen ebene Oberfläche der Isolationsstruktur (275) und der dielektrischen Zwischenschicht (250) ergibt;- Entfernen der verbleibenden Dummygatestrukturen (220), um Gategräben (280) auszubilden; und- Ausbilden von Gatestrukturen in den Gategräben (280).

Description

  • Wenn eine Halbleitervorrichtung, wie ein MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor, MOS-Feldeffekttransistor) durch verschiedene Techniken verkleinert wird, werden verschiedene Vorgehensweisen verwendet, um die Leistung der Vorrichtung zu verbessein, wie durch die Verwendung eines dielektrischen Materials mit hoher k-Zahl (Dielektrizitätszahl, high-k(HK)dielectric material) und Metallgate(MG)-Elektrodenstrukturen, durch Verspannungstechniken (strain engineering), 3-D Gatetransistoren und UTB-SOI-Strukturen (ultra-thin body semiconductor-on-insulator structures). Beispielsweise wird durch das Anwenden einer Substratverspannungstechnik eine bessere Leistungsfähigkeit der Vorrichtung erreicht, indem eine Spannung in einen Transistorkanal moduliert wird, was die Mobilität (zum Beispiel eine Elektronen- oder Lochmobilität) und damit die Leitfähigkeit durch den Kanal erhöht. Beispielsweise wird bei der Verspannungstechnik eine epitaxiale Siliziumgermanium(SiGe)- oder Siliziumphosphor(SiP)-Schicht entsprechend in Source- und Drainbereichen von FET-Vorrichtungen des p-Typs (PFET) oder FET-Vorrichtungen des n-Typs (NFET) ausgebildet.
  • Mit der Verkleinerung der Abmessungen der Vorrichtung und der Erhöhung der Dichte der Vorrichtung kann die Beschaffenheit von benachbarten Strukturen beeinflusst werden. Obwohl existierende Ansätze im Allgemeinen für den beabsichtigten Zweck ausreichend sind, sind sie nicht in jeder Hinsicht vollständig zufriedenstellend. Wenn beispielsweise eine flache Grabenisolation (shallow trench isolation, STI) vor dem Ausbilden einer nahegelegen SiGe-Epitaxiestruktur ausgebildet wird, kann die resultierende SiGe-Epitaxiestruktur verschieden von einer anderen SiGe-Epitaxiestruktur sein, die weiter von der STI entfernt ist.
  • US 6 204 137 B1 zeigt ein Verfahren zum Ausbilden einer Halbleitervorrichtung, bei dem zunächst Isolationsstrukturen in entsprechenden Gräben in einem Substrat hergestellt werden, die über die Oberfläche des Substrats vorstehen. Anschließend wird zwischen den Isolationsstrukturen ein Dummygate ausgebildet, das als Maske bei einem nachfolgenden Ionenimplantationsprozess dient. Anschließend werden an dem Dummygate und den Isolationsstrukturen Seitenwandabstandshalter ausgebildet, die während eines zweitem Ionenimplantationsprozesses ebenfalls als Masken dienen. Zur Ausbildung von Source- und Drain-kontakten werden auf dem Halbleitersubstrat zwischen dem Seitenwandabstandshaltern epitaktische Wachstumsbereiche gebildet. Anschließend wird eine dielektrische Zwischen-schicht über dem Substrat und den epitaktischen Wachstumsbereichen ausgebildet. Nach dem Entfernen des Dummygates wird schließlich eine Gateoxydschicht und darauf eine Gateelektrode hergestellt.
  • Aus der US 2011 / 0 287 600 A1 ist eine weitere Halbleitervorrichtung bekannt, bei der auf einem Substrat, das mit einer in einem Graben angeordneten Isolationsstruktur versehen ist, Gate- und Dummygatestrukturen ausgebildet werden. Die Gate- und Dummygatestrukturen sind jeweils mit Seitenwandabstandshaltern versehen. Auf dem Substrat zwischen den Ga-te- und Dummygatestrukturen werden epitaktische Wachstumsbereiche ausgebildet. Nach dem Ausbilden einer Ätzstoppschicht und einer dielektrischen Zwischenschicht werden die epitaktischen Wachstumsbereiche sowie die Gatestruktur mit entsprechenden Kontakten versehen, die sich durch die Ätzstoppschicht und die dielektrische Zwischenschicht erstrecken.
  • Die US 6 110 787 A betrifft ein Verfahren zum Herstellen einer MOS-Vorrichtung die eine Gatestruktur auf einem Substrat zwischen Isolationsstrukturen aufweist, die sich in entsprechenden Gräben im Substrat erstrecken und über die Oberfläche des Substrats vorstehen. Die Seitenwände der Isolationsstrukturen und der Gatestruktur sind mit Seitenwandabstandshaltern versehen, zwischen denen epitaktiale Wachstumsbereiche zur Ausbildung von Source und Drain Bereichen vorgesehen sind. Eine dielektrische Zwischenschicht ist auf der gesamten Oberfläche der resultierenden Struktur ausgebildet.
  • Die US 2010/0052065 A1 zeigt eine weitere Halbleitervorrichtung, bei der auf einem Substrat aktive Bereiche und Dummybereiche vorgesehen sind. In den aktiven Bereichen sind sowohl Betriebsstrukturen als auch Dummygatestrukturen angeordnet. Die aktiven Bereiche und die Dummybereiche werden durch Isolationsstrukturen in Gräben im Substrat voneinander getrennt.
  • Die US 2004/0038466 A1 beschreibt eine Halbleitervorrichtung mit mehreren Gatestrukturen, auf deren Oberseite und Seitenwänden eine Siliziumdioxidschicht und eine Siliziumnitridschicht ausgebildet sind. Eine dielektrische Zwischenschicht ist auf den Gatestrukturen und dem Halbleitersubtrat vorgesehen. Die dielektrische Zwischenschicht bedeckt dabei auch flache Graben-Isolationsstrukturen (STI-Strukturen), die teilweise im Halbleitersubstrat eingebettet sind und teilweise über die Oberfläche des Halbleitersubstrats hervorstehen.
  • Die vorliegende Erfindung stellt ein Herstellungsverfahren einer Halbleitervorrichtung mit einem „Isolation zuletzt“-Verfahren bereit. Die Aufgabe der Erfindung wird durch den Gegenstand des unabhängigen Anspruchs gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand abhängiger Ansprüche.
  • Mittels der Erfindung kann eine Halbleitervorrichtung hergestellt werden, die Halbleitervorrichtung umfassend mehrere Gatestrukturen, die auf einem Halbleitersubstrat angeordnet sind, mehrere Gateseitenwand-Abstandshalter aus einem dielektrischen Material, die auf entsprechenden Seitenwänden der mehreren Gatestrukturen ausgebildet sind, eine dielektrische Zwischenschicht (ILD), die auf dem Halbleitersubstrat und den Gatestrukturen angeordnet ist, eine Isolationsstruktur, die im Halbleitersubstrat eingebettet ist und sich zur ILD erstreckt, und einen Seitenwandabstandshalter aus dem dielektrischen Material, der auf Seitenwänden von Erstreckungsbereichen der Isolationsstruktur angeordnet ist.
  • Mittels der Erfindung kann eine Halbleitervorrichtung hergestellt werden, die Halbleitervorrichtung umfassend ein Siliziumsubstrat, zwei high-k/Metallgate(HK/MG)-Strukturen, also Strukturen mit einem high-k Dielektrikum und einem Metallgate, die auf dem Substrat angeordnet sind, mehrere Gateabstandshalter aus einem dielektrischen Material, die auf entsprechenden Seitenwänden der HK/MG-Strukturen ausgebildet sind, mehrere epitaktische Silizium-Germanium-Wachstumsbereiche, die zwischen den zwei HK/MG-Strukturen ausgebildet sind, wobei die epitaktischen Wachstumsbereiche untereinander eine gleichmäßige Form und gleichmäßige Kristallfacetten aufweisen, eine dielektrische Zwischenschicht ILD, die auf dem Halbleitersubstrat und den HK/MG-Strukturen angeordnet ist, eine Isolationsstruktur, die in das Halbleitersubstrat eingebettet ist und sich zur ILD erstreckt, und einen Seitenwandabstandshalter aus einem dielektrischen Material, der auf Seitenwänden eines Erstreckungsbereichs der Isolationsstruktur angeordnet ist.
  • Die vorliegende Erfindung kann am besten anhand der folgenden detaillierten Beschreibung verstanden werden, wenn sie zusammen mit den angehängten Zeichnungen gelesen wird. Es wird angemerkt, dass gemäß den Standardpraktiken in der Industrie verschiedene Strukturen nicht maßstabsgetreu gezeichnet sind und lediglich für Illustrationszwecke verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Strukturen für eine Klarheit der Diskussion beliebig verkleinert oder vergrößert sein.
    • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens für die Herstellung einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß der vorliegenden Erfindung.
    • 2 bis 6 sind Schnittansichten einer beispielhaften Ausführungsform einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß der vorliegenden Erfindung in verschiedenen Herstellungsstufen.
  • Es ist zu verstehen, dass die vorliegende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zeigt, um verschiedene Strukturen der Erfindung zu realisieren. Beispiele von Komponenten und Anordnungen werden nachfolgend beschrieben, um die vorliegende Erfindung zu veranschaulichen. Weiter kann das Durchführen eines ersten Prozesses vor einem zweiten Prozess in der folgenden Beschreibung Ausführungsformen umfassen, bei denen der zweite Prozess unmittelbar nach dem ersten Prozess ausgeführt wird, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Prozesse zwischen dem ersten und dem zweiten Prozess ausgeführt werden können. Verschiedene Strukturen können zum Zwecke einer Einfachheit und einer Klarheit mit verschiedenen Abmessungen beliebig gezeichnet sein. Des Weiteren kann das Ausbilden einer ersten Struktur über oder auf einer zweiten Struktur in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die erste und die zweite Struktur mit direktem Kontakt zueinander ausgebildet werden, und kann auch Ausführungsformen umfassen, bei denen weitere Strukturen zwischen der ersten und der zweiten Struktur ausgebildet sind, so dass die erste und die zweite Struktur nicht in direktem Kontakt sind.
  • 1 ist ein Flussdiagramm einer beispielhaften Ausführungsform eines Verfahrens 100 für das Herstellen einer Halbleitervorrichtung mit einer Isolationsstruktur, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung konstruiert ist. Das Verfahren 100 wird unter Bezugnahme auf die 2 bis 6 beschrieben. Bei einem „Gate zuletzt‟ (oder Ersatzgate)-Schema wird zuerst eine Dummy(Opfer)-Gatestruktur ausgebildet, gefolgt von einem normalen CMOS(komplementärer Metalloxidhalbleiter, complementary metal oxide semiconductor)-Prozessfluss bis zur Abscheidung einer dielektrischen Zwischenschicht (ILD). Einige der Dummygatestrukturen können dann entfernt werden, um die Grabenisolationsstrukturen auszubilden. Die verbleibenden Dummygates werden durch Metallgatestrukturen ersetzt. Demnach wird das Gate nach Hochtemperaturprozessen ausgebildet, die beim Ausbilden verwendet wurden, beispielsweise der Source- und Drainbereiche.
  • Bezug nehmend auf die 1 und 2 beginnt das Verfahren 100 bei Schritt 102 mit dem Bereitstellen eines Halbleitersubstrats 210. Das Halbleitersubstrat 210 umfasst Silizium. Alternativ oder zusätzlich kann das Substrat 210 andere elementare Halbleiter umfassen, wie Germanium, einen Verbundhalbleiter, wie SiC, Galliumarsenid, Indiumarsenid oder Indiumphosphid, oder einen Verbindungshalbleiter wie SiGe, Siliziumgermaniumcarbid, Galliumarsenidphosphid oder Galliumindiumphosphid.
  • In einer Ausführungsform umfasst das Substrat 210 eine Epitaxialschicht. Das Substrat kann eine Epitaxialschicht über einem Massen- oder Trägerhalbleiter (bulk semiconductor) aufweisen. Weiter kann das Substrat 210 für eine Erhöhung der Leistungsfähigkeit verspannt sein. Beispielsweise kann die Epitaxialschicht ein Halbleitermaterial umfassen, das verschieden von dem des Massenhalbleiters ist, wie eine Schicht aus SiGe, die das Massen- oder Trägersilizium überdeckt, oder eine Schicht aus Silizium, die das Massen-SiGe überdeckt und durch einen Prozess ausgebildet ist, wie z.B. selektives Epitaxialwachsen (selective epitaxial growth, SEG). Des Weiteren kann das Substrat 210 eine Halbleiter-Auf-Isolator (semiconductor-on-insulator, SOI)-Struktur umfassen. In einer Ausführungsform kann das Substrat eine vergrabene Oxid(buried oxide, BOX)-Schicht umfassen, die durch einen Prozess ausgebildet ist, wie durch SIMOX (separation by implanted oxygen) oder andere geeignete Technologien, wie Waferbonding und Schleifen. Tatsächlich können verschiedene Ausführungsformen jede beliebige Substratstruktur und Materialien umfassen. In der gezeigten Ausführungsform umfasst das Substrat 210 ein Siliziumsubstrat.
  • Weitergehend zu 2 umfasst das Substrat 210 auch eine durch Abscheidung, Strukturieren und Ätztechniken ausgebildete Gatestruktur 220. Die Gatestruktur 220 umfasst eine Dummygatestruktur. Eine Dummygatestruktur bezeichnet eine Gatestruktur, die in einem nachfolgenden Prozess durch ein Metallgate ersetzt wird. In der gezeigten Ausführungsform umfasst die Gatestruktur 220 eine Dummygatestulctur. Die Dummygatestruktur 220 umfasst eine Dummygateschicht 221, wie Polysilizium, amorphes Silizium oder andere geeignete Materialien. Die Dummygateschicht 221 wird durch Abscheidungstechniken auf dem Substrat 210 abgeschieden. Beispielsweise kann Silan (Siliziumwasserstoff, SiH4), Di-Silan (Si2H6) oder Di-Chlorsilan (SiC12H4) als chemisches Gas bei einem chemischen Dampfabscheidungs(CVD)-Prozess verwendet werden, um eine Polysiliziumschicht auszubilden. Alternativ oder zusätzlich wird eine Dummyoxidschicht (nicht gezeigt), wie Siliziumdioxid (SiO2) oder Silizium-Oxinitrid (SiON) auf dem Substrat 210 durch thermische Oxidation, chemische Oxidation, CVD, atomare Schichtenabscheidung (atomic layer deposition, ALD) oder jedes geeignete Verfahren aufgebracht. Danach wird die Dummygateschicht 221 auf der Dummyoxidschicht aufgebracht.
  • Eine Ätzstopschicht (ESL) 223 kann zusätzlich auf der Dummygateschicht 221 ausgebildet sein. In einer Ausführungsform umfasst die ESL 223 eine Kontaktätzstopschicht (contact ESL, CESL). Die ESL 223 kann Siliziumnitrid, Siliziumoxid, SiON und/oder andere geeignete Materialien umfassen. Die ESL 223 kann durch plasmaverstärktes chemisches Dampfabscheiden (PECVD), physikalische Dampfabscheidung (PVD), und/oder andere bekannte Abscheidungsprozesse ausgebildet werden. In der gezeigten Ausführungsform umfasst die Dummygateschicht 221 Polysilizium und die ESL 223 umfasst Siliziumnitrid. Die ESL 223 und die Dummygateschicht 221 werden auf herkömmliche Weise strukturiert und geätzt, um die Dummygatestruktur 220 auszubilden, die in 2 gezeigt ist.
  • Das Substrat 210 kann verschiedene dotierte Bereiche umfassen, wie p-Bereiche (p-wells) und n-Bereiche (n-wells) (nicht gezeigt), die durch Implantationstechniken ausgebildet werden. Beispielsweise ist ein Bereich des Substrats 210 p-dotiert und ein p-Bereich ist dort ausgebildet, wo eine n-Kanalvorrichtung hergestellt werden wird. Ähnlich ist ein anderer Bereich des Substrats 210 n-dotiert und ein n-Bereich ist dort ausgebildet, wo eine p-Kanalvorrichtung hergestellt werden wird. Die dotierten Bereiche sind mit Dotierstoffen des p-Typs dotiert, wie Bor oder Borfluorid (BF2), und/oder mit Dotierstoffen des n-Typs, wie Phosphor oder Arsen. Die dotierten Bereiche können direkt auf dem Substrat 210 in einer p-Bereichsstruktur, einer n-Bereichsstruktur, einer Doppelbereichsstruktur oder unter Verwendung einer erhöhten Struktur ausgebildet werden.
  • Das Substrat 210 kann weiter Source- und Drain(S/D)-Bereiche (nicht gezeigt) umfassen, die durch eine geeignete Technik ausgebildet werden, wie durch eine oder mehrere Ionenimplantationen. Die S/D-Bereiche können weiter leicht dotierte Source/Drain(LDD)-Bereiche umfassen, die im Wesentlichen mit der Dummygatestruktur 220 ausgerichtet sind, und stark dotierte S/D-Bereiche (nicht gezeigt), die im Wesentlichen mit zugeordneten Gateseitenwand-Abstandshaltern 230 ausgerichtet sind, die untenstehend beschrieben sind.
  • Typischerweise werden nach dem Ausbilden der S/D-Bereiche ein oder mehrere Temperungs- oder Wärmebehandlungsprozesse durchgeführt, um die S/D-Bereiche zu aktivieren. Die Temperungs- oder Wärmebehandlungsprozesse umfassen schnelles thermisches Tempern (rapid thermal annealing, RTA), Lasertemperungsprozesse, oder andere geeignete Wärmebehandlungsprozesse. Beispielsweise kann ein thermischer Hochtemperatur-Wärmebehandlungsschritt Temperaturen im Bereich von 900 °C bis 1100 °C verwenden, obwohl andere Ausführungsformen Temperaturen in einem anderen Bereich verwenden können. Alternativ kann das Hochtemperaturtempern thermische Prozesse mit Temperaturen oberhalb von 600 °C umfassen. Diese Ausführungsform kann weiter eine „Spitzen“- oder „spike“-Wärmebehandlung umfassen, die eine sehr kurze Zeitdauer aufweist.
  • Bezug nehmend auf 2 sind Gateseitenwand-Abstandshalter 230 an den Seitenwänden der Dummygatestruktur 220 ausgebildet. Die Gateseitenwand-Abstandshalter 230 umfassen im Allgemeinen ein dielektrisches Material, wie Siliziumoxid. Alternativ können die Gateseitenwand-Abstandshalter 230 Siliziumnitrid, SiC, SiON oder Kombinationen davon umfassen. Typische Ausbildungsverfahren für die Gateseitenwand-Abstandshalter 230 umfassen das Abscheiden eines dielektrischen Materials über der Gatestruktur 220 und anschließendes anisotropes Zurückätzen des dielektrischen Materials. In der gezeigten Ausführungsform umfasst der Gateseitenwand-Abstandshalter 230 Siliziumnitrid.
  • Das Verfahren 100 fährt mit Schritt 104 fort, bei dem ein epitaktischer Wachstumsprozess durchgeführt wird, um einen epitaktischen Wachstumsbereich 240 auszubilden, wie in 3 gezeigt ist. Beispielsweise kann ein Ätzprozess durchgeführt werden, um das Substrat 210 zuerst zu vertiefen, und dann wird der epitaktische Wachstumsprozess angewendet, um den epitaktischen Wachstumsbereich 240 im vertieften Bereich zu wachsen. Der epitaktische Wachstumsbereich 240 kann SiGe in einem PMOS(p-type metal oxide semiconductor)-Transistorbereich des Substrats 210 umfassen (während ein NMOS(n-type metal oxide semiconductor)-Transistorbereich von einer strukturierten Maskenschicht geschützt wird). In einer Ausführungsform kann der epitaktische Wachstumsbereich 240 SiP in einem NMOS-Transistorbereich umfassen (während ein PMOS-Transistorbereich durch eine strukturierte Maskenschicht geschützt wird). Alternativ sind zahlreiche andere Ausführungen von epitaktischen Wachstumsmaterialien für die Prozesse geeignet, wie Silizium, Germanium, Galliumarsenid, Indiumphosphid, Siliziumcarbid, Siliziumphosphid, Siliziumcarbidphosphid und/oder andere geeignete Materialien.
  • Weiter kann der epitaktische Wachstumsbereich 240 so ausgebildet sein, dass er sich über die Oberfläche des Substrats 210 erhebt. In einigen Ausführungsformen kann der epitaktische Wachstumsbereich 240 in-situ mit p-Störstellen dotiert werden, wie Bor oder Indium, um S/D-Bereiche der PMOS-Vorrichtung auszubilden.
  • Der epitaktische Wachstumsbereich 240 kann einen geeigneten Stress- oder Spannungseffekt für zugeordnete Kanäle des PFET und NFET bereitstellen, um die Ladungsträgerbeweglichkeit zu erhöhen und eine Leistungsfähigkeit der Vorrichtung zu verbessern. Um einen konsistenten (gleichmäßigen) Verspannungseffekt bei allen entsprechenden Kanälen zu erreichen, ist ein gleichmäßiger epitaktischer Wachstumsbereich 240 in allen jeweiligen Bereichen gewünscht.
  • Weitergehend mit 3 wird eine dielektrische Zwischenschicht (ILD) 250 auf dem Substrat 210 und der Dummygatestruktur 220 ausgebildet. Die ILD-Schicht 250 kann durch CVD, CVD mit hochdichtem Plasma, Schleuderverfahren, Sputtern und/oder anderen geeigneten Verfahren ausgebildet werden. Die ILD-Schicht 250 umfasst typischerweise Siliziumoxid, SiON, ein Material mit kleiner k-Zahl, Tetraethylorthosilikat(TEOS)-Oxid, undotiertes Siliziumglas oder dotiertes Siliziumoxid wie Borphosphosilikatglas (BPSG), FSG (fused silica glass), Phosphosilikatglas (PSG), Bor dotiertes Siliziumglas (BSG), und/ oder andere geeignete Materialien. In der gezeigten Ausführungsform umfasst die ILD-Schicht 250 Siliziumoxid. Ein chemisch-mechanischer Polier(CMP)-Prozess kann anschließend durchgeführt werden, um eine überschüssige ILD-Schicht 250 zu entfernen, so dass die ESL 223 der Dummygatestruktur 220 freigelegt wird. Der CMP-Prozess kann eine im Wesentlichen ebene Oberfläche für die Gatestruktur 220 und die ILD-Schicht 250 bereitstellen, wie in 3 gezeigt ist.
  • Das Verfahren 100 geht weiter zu Schritt 106 mit dem Ausbilden eines Isolationsgrabens 260 durch Strukturierungs- und Ätztechniken, wie in 4 gezeigt ist. Der Isolationsgraben 260 wird an einer Stelle ausgebildet, wo eine elektrische Isolation erforderlich ist, um jeden aktiven Bereich oder jede Vorrichtung abzutrennen. Ein lithographischer Prozess bildet eine strukturierte Photoresistschicht 255 aus, und danach wird ein Ätzen durchgeführt, indem die strukturierte Photoresistschicht 255 als eine Ätzmaske verwendet wird. Ein beispielhafter Lithographieprozess kann die Prozessschritte Beschichten, leichtes Erhitzen, Maskenausrichten, Musterfreilegen, Härten nach dem Freilegen, Entwickeln des Photoresists und starkes Erhitzen der Photoresistschicht 255 umfassen. Der Lithographieprozess kann auch durch andere geeignete Verfahren durchgeführt oder ersetzt werden, wie maskenlose Photolithographie, Elektronenstrahlschreiben, Ionenstrahlschreiben oder molekulares Bedrucken.
  • Bezug nehmend auf 4 wird ein Ätzprozess durchgeführt, um den Isolationsgraben 260 auszubilden. Der Ätzprozess kann mehrere Ätzabschnitte umfassen. Ein Ätzprozess mit mehreren Abschnitten kann mehrere Ätzstufen umfassen, und jede Ätzstufe kann ihre eigene Ätzselektivität und ihr eigenes Ätzprofil aufweisen. Die Ätzselektivität beschreibt ein Ätzratenverhältnis zwischen verschiedenen geätzten Materialien. Eine Ätzselektivität kann ausgewählt werden, indem ein Ätztyp und Ätzbedingungen gewählt werden.
  • Der Ätzprozess kann Trockenätzen, Nassätzen oder eine Kombination von Trocken- und Nassätzen umfassen. Beispielsweise kann ein Nassätzprozess das Aussetzen an eine Lösung mit Hydroxid (zum Beispiel Ammoniumhydroxid), deionisiertes Wasser, und/oder anderen geeignete Ätzlösungen umfassen. In einem anderen Beispiel kann ein Trockenätzprozess ein Plasmaätzsystem mit mittlerer Dichte verwenden, das mit einer kapazitiv gekoppelte Plasmaquelle ausgestattet ist, oder ein Plasmaätzsystem mit hoher Dichte, das entweder mit induktivem, Helicon- oder Elektronencyclotronresonanz(ECR)-Plasmas ausgestattet ist, wobei das ausgesetzte Material durch das Plasma anisotrop entfernt wird.
  • Die Mechanismen für das Ätzen in einem Trockenätzprozess können eine physikalische Basis (zum Beispiel Glimmentladungssputtern oder Ionendünnen) oder eine chemische Basis (zum Beispiel reines Plasmaätzen) oder eine Kombination von beiden (zum Beispiel reaktives Ionenätzen oder RIE) aufweisen. Das Sputtern beruht auf einer Richtung der einfallenden energetischen Ionen, um auf eine hoch anisotrope Weise zu ätzen. Reines Plasmaätzen, also ein Ätzen auf chemischer Basis, kann eine sehr hohe Selektivität aufweisen, sowohl bezüglich eines Maskenmaterials als auch darunter liegender Schichten, und es ätzt typischerweise auf isotrope Weise. Eine Kombination von physikalischen und chemischen Ätzmechanismen bietet ein kontrolliertes anisotropes Ätzen mit adäquater Selektivität.
  • Beispielsweise kann ein erster Ätzvorgang die ESL 223 und eine Dummygateschicht 221 der freigelegten Dummygatestruktur 220 entfernen. Bei einem anderen Beispiel kann der erste Ätzvorgang ausgelegt sein, um einen Bereich der ILD 250 zu entfernen, um eine weite Öffnung für einen oberen Bereich des Isolationsgrabens 260 zu erzeugen. Ein Profil eines Isolationsgrabens mit einer weiten Öffnung in seinem oberen Bereich kann ein Formanpassungsvermögen eines nachfolgenden Prozesses für das Aufbringen eines Films erhöhen. In der gezeigten Ausführungsform umfasst der erste Ätzvorgang ein Plasmaätzen mit Fluor, wie CF4 und SF6, in Kombination mit O2 und He.
  • Der Ätzprozess fährt mit einem zweiten Ätzvorgang fort, um das Substrat 210 durch die durch den ersten Ätzvorgang definierten Öffnungen zu ätzen. Der zweite Ätzvorgang kann eine andere Selektivität aufweisen, um einen Verlust der ILD 250 während des Ätzens zu minimieren. Währenddessen wird der zweite Ätzvorgang als ein selbstausrichtender Ätzprozess durchgeführt, da die Gateseitenwand-Abstandshalter 230 ein seitliches Ätzen verlangsamen, und das Grabenprofil richtet sich zu den Gateseitenwand-Abstandshaltern 230 aus.
  • Der zweite Ätzvorgang kann einen anderen Trockenätzprozess umfassen, der eine Kombination von HBr/Cl2/O2/He verwendet. Das Trockenätzen entfernt Bereiche des Substrats 210, die ungeschützt oder im Isolationsgraben 260 freigelegt sind. Dementsprechend kann der zweite Ätzvorgang ein Grabenprofil ausbilden, das im Wesentlichen mit dem Rand des Gateseitenwand-Abstandshalters 230 ausgerichtet ist, indem ein gerichtetes/anisotropes Ätzen verwendet wird. Der Isolationsgraben 260 umfasst einen oberen Bereich und einen unteren Bereich. Der obere Bereich des Isolationsgrabens 260 befindet sich in der ILD-Schicht 250 und der untere Bereich des Isolationsgrabens 260 befindet sich im Halbleitersubstrat 210. Anschließend wird die Photoresistschicht 255 durch einen Prozess, wie Nassabziehen oder O2-Plasmaaschen, entfernt.
  • Das Verfahren 100 fährt mit Schritt 108 und dem Ausbilden einer Isolationsstruktur 275 fort, wie in den 5 und 6 gezeigt ist. Die Isolationsstruktur 275 wird durch Füllen eines dielektrischen Materials wie Siliziumoxid, Siliziumnitrid oder Silizium-Oxinitrid in den Isolationsgraben 260 ausgebildet. Die Isolationsstruktur 275 kann eine Multischichtstruktur aufweisen, wie eine thermische Oxidauskleidungsschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist. Weiter kann die Isolationsstruktur 275 bei dieser Ausführungsform eine Grabenauskleidung durch ALD umfassen und mit einem dielektrischen Film durch CVD, PVD, thermische Oxidation oder Kombination davon gefüllt werden. In der gezeigten Ausführungsform umfasst die Isolationsstruktur 275 eine Siliziumoxidauskleidung (nicht gezeigt), die durch eine ALD-Technik ausgebildet wird, und eine durch eine CVD-Technik ausgebildete Siliziumoxidschicht 270, wie in 5 gezeigt ist. Die Isolationsstruktur 275 ist in das Halbleitersubstrat 210 eingebettet und erstreckt sich zur ILD 250.
  • Die Isolationsstruktur 275 umfasst den Gateseitenwand-Abstandshalter 230 als ihren verlängerten Bereich.
  • Ein CMP-Prozess wird typischerweise durchgeführt, um eine überschüssige Siliziumoxidschicht 270 und einen Teil des oberen Bereichs der Isolationsstruktur 275 zu entfernen. Der CMP-Prozess kann eine im Wesentlichen ebene Oberfläche für den verbleibenden Teil der Dummygatestruktur 220, der ILD-Schicht 250 und der Isolationsstruktur 275 bereitstellen. Ein Ätzprozess kann den verbleibenden Teil der Dummygateschicht 221 entfernen, um einen Gategraben 280 auszubilden, wie in 6 gezeigt ist. Die verbleibende Dummygateschicht 221 kann durch Trockenätzen, Nassätzen oder eine Kombination von Trocken- und Nassätzen auf herkömmliche Weise entfernt werden.
  • Das Verfahren 100 fährt mit Schritt 110 mit dem Ausbilden einer Gatestruktur gemäß einem Ersatzgate(replacement gate, RPG)-Prozessfluss fort. Das typische Ausbilden einer Gatestruktur beim RPG-Prozessfluss umfasst das Ausbilden einer Grenzflächenschicht (interfacial layer, IL), einer HK dielektrischen Schicht, von Deckschichten, Austrittsarbeit-Metallschichten, Barriereschichten und einer Elektrodenmetallschicht auf dem Gategraben 280. Ein CMP-Prozess kann durchgeführt werden, um überschüssige Metallschichten zu entfernen. Der CMP-Prozess kann eine hohe Selektivität von den Metallschichten bis hin zur dielektrischen Schicht 250 aufweisen. Der CMP-Prozess stellt eine im Wesentlichen ebene Oberfläche für die Metallgatestapel und die ILD-Schicht 250 bereit.
  • Das Verfahren 100 kann weiter das Ausbilden einer Multischichtverbindung umfassen. Die Multischichtverbindung (nicht gezeigt) kann vertikale Verbindungen umfassen, wie herkömmliche Durchgangskontaktierungen oder Kontakte, und horizontale Verbindungen, wie Metallleitungen. Die verschiedenen Verbindungsstrukturen können verschiedene leitende Materialien verwenden, umfassend Kupfer, Wolfram und Silizium. In einem Beispiel wird ein Damaszierungsprozess verwendet, um Multischicht-Verbindungsstrukturen mit Kupfer auszubilden. In einer anderen Ausführungsform wird Wolfram verwendet, um einen Wolframstopfen in den Kontaktlöchern auszubilden.
  • Bezug nehmend auf 6 bildet das Verfahren 100 bei der gezeigten Ausführungsform die Isolationsstruktur 275 mit einem Profil aus, das eine Selbstausrichtungseigenschaft bezüglich des Gateseitenwand-Abstandshalters 230 aufweist. Es kann einen größeren Spielraum für eine Vorrichtungsgestaltung und ein Prozesskontrollfenster für das Herstellen einer Vorrichtung mit hoher Gatedichte lassen, wie einem CMOS oder FinFET (Fin field-effect transistor). Die Isolationsstruktur 275 wird nach dem Ausbilden des epitaktischen Wachstumsbereichs 240 ausgebildet. Dementsprechend kann das Verfahren 100 als ein „Isolation zuletzt“-Verfahren bezeichnet werden. Bei diesem „Isolation zuletzt“-Verfahren kann jeder der epitaktischen Wachstumsbereiche 240 für eine im Wesentlichen ähnliche epitaktische Wachstumsumgebung in allen entsprechenden Bereichen ausgebildet werden. Die epitaktische Wachstumsumgebung kann die Dimensionen der epitaktischen Wachstumsabstände, die Arten der für das epitaktische Wachstum verwendeten Materialien und existierende benachbarte Strukturen (zum Beispiel der Gateseitenwand-Abstandshalter 230), bei denen der epitaktische Wachstumsbereich 240 gewachsen wird, umfassen.
  • Eine konsistente epitaktische Wachstumsumgebung verbessert einen gleichmäßigen epitaktischen Wachstumsbereich 240 in allen entsprechenden Bereichen hinsichtlich Größe, Form, Kristallfacetten und Kristallausrichtungen des epitaktischen Wachstumsbereichs 240. Ein gleichmäßiger epitaktischer Wachstumsbereich 240 in allen entsprechenden Bereichen kann einen gleichmäßig verspannten Kanal in allen entsprechenden Bereichen verbessern, was eine Konsistenz bei Kanaleigenschaften, wie Ladungsträgermobilität in allen entsprechenden Bereichen erhöhen kann. Er kann auch gleichmäßige Aufsatzbedingungen für das Ausbilden zukünftiger S/D-Kontakte in allen entsprechenden Bereichen bereitstellen und kann dementsprechend ein Kontaktwiderstand (zu Silizium), Einheitlichkeit und Zuverlässigkeit verbessern.
  • Eine andere Ausführungsform der vorliegenden Erfindung verwendet das „Isolation zuletzt“-Verfahren bei einer FinFET-Vorrichtung, um eine Isolationsstruktur auszubilden. Durch das Anwenden des „Isolation zuletzt“-Verfahrens kann sich das Ende der OD(aktive Bereich)-Leitung im Wesentlichen zum Gateseitenwand-Abstandshalter 230 selbst ausrichten, und kann eine gleichmäßige Verspannung für entsprechende Kanäle bereitstellen. Der epitaktische Wachstumsprozess kann eine im Wesentlichen ähnliche Source-Drain(SA)-Breite bereitstellen und zu gleichmäßigen epitaktischen Wachstumsbereichen in allen entsprechenden Bereichen führen. Der Spielraum für die Vorrichtungsgestaltung und Prozessfenster kann ebenfalls optimiert werden.

Claims (9)

  1. Verfahren für das Ausbilden einer Halbleitervorrichtung mit folgenden Schritten: - Bereitstellen eines Halbleitersubstrats (210); - Ausbilden von mehreren Dummygatestrukturen (220) auf dem Halbleitersubstrat (210); - Ausbilden von Seitenwandabstandshaltern (230) an Seitenwänden der Dummygatestrukturen (220); - Ausbilden von mehreren epitaktischen Wachstumsbereichen (240) zwischen den Dummygatestrukturen (220); - Ausbilden einer dielektrischen Zwischenschicht (250) auf den mehreren epitaktischen Wachstumsbereichen (240); - Entfernen einer der Dummygatestrukturen (220) nach dem Ausbilden der dielektrischen Zwischenschicht (250), um einen Isolationsgraben (260) auszubilden; - Füllen des Isolationsgrabens (260) mit einer dielektrischen Schicht, um eine Isolationsstruktur (275) auszubilden; - Entfernen oberer Bereiche der dielektrischen Schicht und der dielektrischen Zwischenschicht (250), so dass sich eine im Wesentlichen ebene Oberfläche der Isolationsstruktur (275) und der dielektrischen Zwischenschicht (250) ergibt; - Entfernen der verbleibenden Dummygatestrukturen (220), um Gategräben (280) auszubilden; und - Ausbilden von Gatestrukturen in den Gategräben (280).
  2. Verfahren nach Anspruch 1, wobei ein Isolationsgrabenätzen einen ersten Vorgang umfasst, um die Dummygatestruktur (220) zu entfernen und das Halbleitersubstrat (210) für das Ausbilden eines oberen Bereichs des Isolationsgrabens (260) freizulegen.
  3. Verfahren nach Anspruch 2, weiter umfassend einen zweiten Ätzvorgang, um das Halbleitersubstrat (210) zu ätzen und einen unteren Bereich des Isolationsgrabens (260) auszubilden, wobei der zweite Ätzvorgang selbstausrichtend zu Rändern der Seitenwandabstandshalter (230) ist.
  4. Verfahren nach Anspruch 1, wobei der Isolationsgraben (260) mit einem oberen Bereich und einem unteren Bereich ausgebildet wird, und wobei sich der obere Bereich in der dielektrischen Zwischenschicht (250) auf dem Halbleitersubstrat (210) und der untere Bereich im Halbleitersubstrat (210) befindet.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei in der Halbleitervorrichtung die dielektrische Zwischenschicht (250) auf einer Oberfläche des Halbleitersubstrats angeordnet ist und die dielektrische Zwischenschicht (250) eine Oberfläche aufweist, die von der Oberfläche des Halbleitersubstrats abgewandt ist; die Isolationsstruktur (275) in das Halbleitersubstrat (210) eingebettet ist und sich in die dielektrische Zwischenschicht (250) erstreckt; und die Seitenwandabstandshalter (230) aus dielektrischem Material gebildet und unter anderem an Seitenwänden der Isolationsstruktur (275) ausgebildet sind.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei in der Halbleitervorrichtung die epitaktischen Wachstumsbereiche (240) unter anderem zwischen der Isolationsstruktur (275) und den Gatestrukturen angeordnet sind.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die epitaktischen Wachstumsbereiche (240) die gleiche Form und/oder Kristallfacetten aufweisen.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei der Isolationsgraben (260) einen ersten Ätzbereich mit einer weiten Öffnung und einen zweiten Ätzbereich mit einer engen Öffnung aufweist, wobei der zweite Ätzbereich unter dem ersten Ätzbereich angeordnet ist und einen oberen Abschnitt über dem Halbleitersubstrat (210) und einem unteren Abschnitt in dem Halbleitersubstrat (210) aufweist, und wobei die Seitenwandabstandshalter (230) unter anderem an Seitenwänden des Isolationsgrabens (260) angeordnet sind.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei die mehreren Gatestrukturen aus high-k/Metallgate-Material ausgebildet sind.
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