KR20130061616A - 고밀도 게이트 디바이스 및 방법 - Google Patents

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KR20130061616A
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밍펭 시에
창윤 창
신치 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

아이솔레이션 특징부를 갖는 반도체 디바이스가 개시된다. 반도체 디바이스는 반도체 기판 상에 배치된 복수의 게이트 구조, 복수의 게이트 구조의 각각의 측벽 상에 형성된 유전체 물질의 복수의 게이트 측벽 스페이서, 반도체 기판 및 게이트 구조 상에 배치된 층간 유전체(ILD), 반도체 기판에 내장되어 ILD로 확장된 아이솔레이션 특징부, 및 아이솔레이션 특징부의 확장된 부분의 측벽 상에 배치된 유전체 물질의 측벽 스페이서를 포함한다.

Description

고밀도 게이트 디바이스 및 방법{HIGH GATE DENSITY DEVICES AND METHODS}
본 발명은 반도체 디바이스에 관한 것이고, 특히 고밀도 게이트 디바이스 및 그것을 형성하는 방법에 관한 것이다.
금속 산화 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 반도체 디바이스가 다양한 기술 노드를 통하여 축소될 때 하이-k(high-k; HK) 유전체 물질 및 금속 게이트(metal gate; MG) 전극 구조, 변형 공학(strain engineering), 3-D 게이트 트렌지스터, 및 극박 바디(ultra-thin body; UTB) 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 구조를 사용하는 등의 디바이스 성능을 향상시키기 위해 여러 전략이 채용되었다. 예를 들어, 변형 기판 기술을 구현함으로써, 트랜지스터 채널에서의 변형을 변조하는 것에 의해 더 좋은 디바이스 성능이 성취되는 경우가 있고, 이것은 채널에 걸쳐 이동성(예를 들어, 전자 또는 홀 이동성), 그에 따라 도전성을 향상시킨다. 변형 기술의 예로서, 에피택셜 실리콘 게르마늄(SiGe), 또는 실리콘 인(SiP)층이 각각 p형 FET(PFET) 디바이스 또는 n형 FET(NFET) 디바이스의 소스 및 드레인 영역에서 형성된다.
디바이스 규모가 감소하고 디바이스 밀도가 증가할수록 이웃하는 구조의 일관성에 영향을 미칠 수 있다. 따라거, 기존의 접근법은 일반적으로 그들의 의도된 목적에 적합하였지만, 모든 면에서 완전히 만족하지 않았다. 예를 들어, 인접한 SiGe 에피택시 구조의 형성 전에 셀로우 트렌치 아이솔레이션(shallow trench isolation; STI)가 형성될 때, 결과의 SiGe 에피택시 구조는 STI로부터 더 이격된 다른 SiGe 에피택시와 상당히 상이할 수 있다.
본 개시의 광범위한 형태 중 하나는 아이솔레이션 특징부를 갖는 반도체 디바이스를 포함한다. 예시적인 반도체 디바이스는 반도체 기판 상에 배치된 복수의 게이트 구조, 복수의 게이트 구조의 각각의 측벽 상에 형성된 유전체 물질의 복수의 게이트 측벽 스페이서, 반도체 기판 및 게이트 구조 상에 배치된 층간 유전체(interlayer dielectric; ILD), 반도체 기판에 내장되어 ILD로 확장된 아이솔레이션 특징부, 및 아이솔레이션 특징부의 확장된 부분의 측벽 상에 배치된 유전체 물질의 측벽 스페이서를 포함한다.
다른 실시형태에 있어서, 반도체 디바이스는 실리콘 기판, 기판 상에 배치된 2개의 하이-k/금속 게이트(HK/MG) 특징부, HK/MG 특징부의 각각의 측벽 상에 형성된 유전체 물질의 복수의 게이트 스페이서, 서로 균일한 형상 및 균일한 결정체 면(crystal facet)을 가지고 2개의 HK/MG 특징부 사이에 형성된 복수의 에피택셜 성장 실리콘 게르마늄 영역, 반도체 기판과 HK/MG 특징부 상에 배치된 ILD, 반도체 기판에 내장되어 ILD로 확장된 아이솔레이션 특징부, 및 아이솔레이션 특징부의 확장된 부분의 측벽 상에 배치된 유전체 물질의 측벽 스페이서를 포함한다.
본 개시의 광범위한 형태 중 다른 하나는 "아이솔레이션 라스트(isolation last)" 방법에 의한 반도체 디바이스 형성 공정을 포함한다. 공정은 반도체 기판을 제공하는 단계, 기판에서 복수의 더미 게이트 구조를 형성하는 단계, 더미 게이트 구조의 측벽 상에 게이트 측벽 스페이서를 형성하는 단계, 더미 게이트 구조 사이에 복수의 에피택셜 성장 영역을 형성하는 단계, 복수의 에피택셜 성장 영역을 형성하는 단계 이후에 더미 게이트 구조 중 하나를 제거하여 아이솔레이션 트렌치를 형성하는 단계, 아이솔레이션 트렌치에서 유전체층으로 충진하여 아이솔레이션 특징부를 형성하는 단계, 나머지 더미 게이트 구조를 제거하여 게이트 트렌치를 형성하는 단계, 및 게이트 트렌치에서 게이트 구조를 형성하는 단계를 포함한다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 여러 도면은 일정한 비율로 그려지지 않았으며, 단지 예시의 목적으로만 사용됨이 강조된다. 실제, 여러 도면의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 개시의 다양한 양상에 따른 아이솔레이션 특징부를 갖는 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 6은 본 개시의 다양한 양상에 따라 구성된 제조 단계에서의 아이솔레이션 특징부를 갖는 반도체 디바이스의 예시적인 실시형태의 단면도이다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시형태 또는 예를 제공한다고 이해되어야 한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 게다가, 다음의 상세한 설명에서 제 2 공정 전에 제 1 공정을 수행하는 것은 제 1 공정 직후에 제 2 공정이 수행되는 실시형태를 포함할 수 있고, 또한 제 1 공정과 제 2 공정 사이에 추가의 공정이 수행될 수 있는 실시형태도 포함할 수 있다. 다양한 특징부가 단순화 및 명료화를 위해 상이한 스케일로 임의로 그려질 수 있다. 또한, 다음의 상세한 설명에서 제 2 특징부 상부 또는 위에 제 1 특징부를 형성하는 것은 제 1 특징부와 제 2 특징부가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 제 1 특징부와 제 2 특징부가 직접 접촉하지 않도록 제 1 특징부와 제 2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시형태도 포함할 수 있다.
도 1은 본 개시의 다양한 양상에 따라 구성된 아이솔레이션 특징부를 갖는 반도체 디바이스를 제조하는 방법(100)의 예시적인 일실시형태의 흐름도이다. 방법(100)은 도 2 내지 도 6을 참조하여 설명된다. "게이트 라스트"(또는 대체 게이트) 방식에 있어서, 더미(희생) 게이트 구조가 초기에 형성되고, 층간 유전체(ILD)의 증착까지 통상의 상보성 금속 산화 반도체(complementary metal oxide semiconductor; CMOS) 공정 흐름이 뒤따른다. 그 다음에, 더미 게이트 구조의 일부가 제거되어 트렌치 아이솔레이션 특징부를 형성할 수 있다. 나머지 더미 게이트는 금속 게이트 구조로 대체된다. 그러므로, 게이트는 소스 및 드레인 영역 등의 형성에서 고온 공정이 적용된 이후에 형성된다.
도 1 및 도 2를 참조하면, 방법(100)은 단계(102)에서 반도체 기판(210)을 제공함으로써 시작한다. 반도체 기판(210)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(210)은 게르마늄 등의 다른 원소 반도체, SiC, 갈륨 비소, 비화 인듐, 또는 인듐 인화물 등의 화합물 반도체, 또는 SiGe, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물 등의 합금 반도체를 포함할 수 있다.
일실시형태에 있어서, 기판(210)은 에피택셜층을 포함한다. 기판은 벌크 기판 반도체 위에 놓인 에피택셜층을 가질 수 있다. 또한, 기판(210)은 성능 향상을 위해 변형될 수 있다. 예를 들어, 에피텍셜층은 선택적 에피택셜 성장(selective epitaxial growth; SEG)을 포함한 공정에 의해 형성된 벌크 실리콘 위에 놓인 SiGe의 층 또는 벌크 SiGe 위에 놓인 실리콘의 층 등의 벌크 반도체와 상이한 반도체 물질을 포함할 수 있다. 또한, 기판(210)은 반도체-온-인슐레이터(SOI) 구조를 포함할 수 있다. 일실시형태에 있어서, 기판은 산소 주입에 의한 분리(separation by implanted oxygen; SIMOX) 등의 공정 또는 웨이퍼 접합 및 연마 등의 다른 적합한 기술에 의해 형성된 내장 산화막(buried oxide; BOX)을 포함할 수 있다. 사실상, 여러 실시형태가 다양한 기판 구조 및 물질 중 어느 것을 포함할 수 있다. 도시된 실시형태에 있어서, 기판(210)은 실리콘 기판을 포함한다.
도 2에 계속하여, 기판(210)은 또한 증착, 패터닝 및 각 기술에 의해 형성된 게이트 구조(220)를 포함한다. 게이트 구조(220)는 더미 게이트 구조를 포함한다. 더미 게이트 구조는 후속의 공정에서 금속 게이트로 대체될 게이트 구조를 말한다. 도시된 실시형태에 있어서, 게이트 구조(220)는 더미 게이트 구조를 포함한다. 더미 게이트 구조(220)는 폴리실리콘, 아몰퍼스 실리콘 또는 다른 적절한 물질 등의 더미 게이트층(221)을 포함한다. 더미 게이트층(221)은 증착 기술에 의해 기판(210) 상부에 증착된다. 예를 들어, 실란(SiH4), 디실란(Si2H6) 또는 디클로로실란(SiCl2H4)이 폴리실리콘층을 형성하기 위한 화학 기상 증착(chemical vapor deposition; CVD) 공정에서 화학 가스로서 사용될 수 있다. 대안적으로 또는 추가적으로, 실리콘 이산화물(SiO2) 또는 실리콘 산질화물(SiON) 등의 더미 산화층(도시되지 않음)이 열 산화, 화학적 산화, CVD, 원자층 증착(atomic layer deposition; ALD) 또는 다른 적절한 방법에 의해 기판(210) 상부에 배치된다. 그러므로, 더미 게이트층(221)은 더미 산화층 상부에 배치된다.
더미 게이트층(221)의 정상부에 에칭 정지층(etch stop layer; ESL)(223)이 추가로 형성될 수 있다. 일실시형태에 있어서, ESL(223)은 콘택트 에칭 정지층(CESL)을 포함한다. ESL(223)은 실리콘 질화물, 실리콘 산화물, SiON 및/또는 다른 적합한 물질을 포함할 수 있다. ESL(223)은 플라즈마-인핸스드 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 물리적 기상 증착(physical vapor deposition; PVD), 및/또는 본 분야에 공지된 다른 증착 공정에 의해 형성될 수 있다. 도시된 실시형태에 있어서, 더미 게이트층(221)은 폴리실리콘을 포함하고, ESL(223)은 실리콘 질화물을 포함한다. ESL(223) 및 더미 게이트층(221)은 종래의 방식으로 패터닝되고 에칭되어 도 2에 나타낸 바와 같이 더미 게이트 구조(220)를 형성한다.
기판(210)은 또한 주입 기술에 의해 형성된 p-웰 및 n-웰(도시되지 않음) 등의 다양한 도핑 영역을 포함할 수 있다. 예로서, 기판(210)의 일부는 p형으로 도핑되어 n-채널 디바이스가 제조될 p-웰을 형성한다. 마찬가지로, 기판(210)의 다른 부분은 n형으로 도핑되어 p-채널 디바이스가 제조될 n-웰을 형성한다. 도핑 영역은 붕소 또는 디플루오로보란(BF2) 등의 p형 도펀트 및/또는 인 또는 비소 등의 n형 도펀트로 도핑된다. 도핑 영역은 p-웰 구조, n-웰 구조, 듀얼-웰 구조, 또는 융기된(raised) 구조를 사용하여 기판(210) 상에 직접 형성될 수 있다.
기판(210)은 하나 이상의 이온 주입과 같은 적절한 기술에 의해 형성된 소스 및 드레인(S/D) 영역(도시되지 않음)을 더 포함할 수 있다. S/D 영역은 이하 설명되는 연관된 게이트 측벽 스페이서(230)와 실질적으로 정렬된 중도핑(heavily doped) S/D 영역(도시되지 않음) 및 더미 게이트 구조(220)와 실질적으로 정렬된 경도핑(light doped) 소스/드레인(LDD) 영역을 더 포함할 수 있다.
전형적으로, S/D 영역의 형성 이후에 하나 이상의 어널링 공정이 수행되어 S/D영역을 활성화한다. 어널링 공정은 급속 열 어널링(rapid thermal annealing; RTA), 레이저 어널링 공정, 또는 다른 적합한 어널링 공정을 포함한다. 예로서, 고온 열 어널링 단계는, 다른 실시형태는 상이한 범위 내의 온도를 사용할 수 있지만, 900℃ 내지 1100℃의 범위 내의 온도를 적용할 수 있다. 대안적으로, 고온 어널링은 600℃ 이상의 온도에 의한 열 처리를 포함할 수 있다. 본 실시형태는 매우 짧은 지속 시간을 갖는 "스파이크" 애널링 공정을 더 포함할 수 있다.
도 2를 참조하면, 게이트 측벽 스페이서(230)는 더미 게이트 구조(220)의 측벽에 형성된다. 게이트 측벽 스페이서(230)는 일반적으로 실리콘 산화물 등의 유전체 물질을 포함한다. 대안적으로, 게이트 측벽 스페이서(230)는 실리콘 질화물, SiC, SiON, 또는 그 조합을 포함할 수 있다. 게이트 측벽 스페이서(230)의 전형적인 형성 방법은 게이트 구조(220) 상부에 유전체 물질을 증착한 후, 유전체 물질을 이방성으로(anisotropically) 에칭백하는 것(etching back)을 포함한다. 도시된 실시형태에 있어서, 게이트 측벽 스페이서(230)는 실리콘 질화물을 포함한다.
방법(100)은 단계(104)로 진행되어 도 3에 나타낸 바와 같이 에피택셜 성장 공정이 수행되어 에피택셜 성장 영역(240)을 생성한다. 예로서, 먼저 에칭 공정이 수행되어 기판(210)을 오목하게 할 수 있고, 그 다음에 에피택셜 성장 공정이 적용되어 오목한 에리어에서 에피택셜 성장 영역(240)을 성장시킨다. 에피택셜 성장 영역(240)은 기판(210)의 p형 금속 산화 반도체(PMOS) 트랜지스터 영역 내에 SiGe를 포함할 수 있다[반면에, n형 금속 산화 반도체(NMOS) 트랜지스터 영역은 패터닝된 마스크층에 의해 보호될 수 있음]. 일실시형태에 있어서, 에피택셜 성장 영역(240)은 NMOS 트랜지스터 영역 내에 SiP을 포함할 수 있다(반면에, PMOS 트랜지스터 영역은 패터닝된 마스크층에 의해 보호될 수 있음). 대안적으로, 수많은 다른 실시형태에서 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물, 실리콘 카바이드, 실리콘 인화물, 실리콘 카바이드 인화물, 및/또는 다른 적합한 물질 등의 에피택셜 성장 물질이 처리에 적합할 수 있다.
추가적으로, 에피택셜 성장 영역(240)은 기판(210)의 표면 위에 올려지도록 형성될 수 있다. 일부 실시형태에 있어서, 에피택셜 성장 영역(240)은 PMOS 디바이스의 S/D 영역을 형성하기 위해 붕소 또는 인듐 등의 p형 불순물로 인시추(in-situ) 도핑될 수 있다.
에피택셜 성장 영역(240)은 캐리어 이동성을 향상시키고 디바이스 성능을 개선하기 위해 PFET 및 NFET의 연관된 채널에 적절한 스트레스 효과를 제공할 수 있다. 모든 연관된 채널 상의 일관된 변형 효과를 갖기 위해서 모든 관련 에리어에서의 균일한 에피택셜 성장 영역(240)이 소망된다.
도 3으로 계속하여, 층간 유전체(ILD)층(250)는 기판(210) 및 더미 게이트 구조(220) 상에 형성된다. ILD층(250)은 CVD, 고밀도 플라즈마 CVD, 스핀-온 방법, 스퍼터링 및/또는 다른 적합한 방법에 의해 형성될 수 있다. ILD층(250)은 전형적으로 실리콘 산화물, SiON, 로우 k 물질, 테트라에틸올트실리케이트(TEOS) 산화물, 언도핑 실리콘 글래스, 또는 보로포스포실리케이트 글래스(BPSG), 용융 실리카 글래스(FSG), 포스포실리케이트 글래스(PSG), 붕소 도핑 실리콘 글래스(BSG) 등의 도핑 실리콘 산화물, 및/또는 다른 적합한 물질을 포함한다. 도시된 실시형태에 있어서, ILD층(250)은 실리콘 산화물을 포함한다. 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 후속하여 수행되어 더미 게이트 특징부(220)의 ESL(223)이 노출되도록 초과의 ILD층(250)을 제거할 수 있다. CMP 공정은 도 3에 나타낸 바와 같이 ILD층(250) 및 게이트 구조(220)에 실질적으로 평면을 제공할 수 있다.
방법(100)은 단계(106)로 진행되어 도 4에 나타낸 바와 같이 패터닝 및 에칭 기술에 의해 아이솔레이션 트렌치(260)를 형성한다. 아이솔레이션 트렌치(260)는 각 활성 에리어 또는 각 디바이스를 분리하기 위해 전기적 아이솔레이션이 필요한 위치에 형성된다. 리소그래피 공정이 패터닝된 포토레지스트층(225)을 형성한 후, 에칭 마스크로서 패터닝된 포토레지스트층(225)을 사용하여 에칭이 구현된다. 예시적인 리소그래피 공정은 포토레지스트층(225)의 코팅, 소프트 베이킹, 마스크 정렬, 패턴 노출, 노출전 베이킹, 포토레지스트 현상, 및 하드 베이킹의 처리 단계를 포함할 수 있다. 또한, 리소그래피 공정은 마스크리스 포토리소그래피, 전자빔 쓰기(writing) 및 이온빔 쓰기, 또는 분자 임프린트 등의 다른 적절한 방법으로 구현 또는 대체될 수 있다.
도 4를 참조하면, 에칭 공정이 아이솔레이션 트렌치(260)를 형성하기 위해 수행된다. 에칭 공정은 여러 에칭부를 포함할 수 있다. 다중부 에칭 공정은 다수의 에칭 단계를 제공할 수 있고, 각 에칭 단계는 그 자신의 에칭 선택비(Etch selectivity) 및 에칭 프로파일을 성취할 수 있다. 에칭 선택비는 에칭되는 상이한 물질 사이의 에칭 레이트 비를 말한다. 에칭 유형 및 에칭 조건을 선택함으로써 에칭 선택비가 선택될 수 있다.
에칭 공정은 건식 에칭, 습식 에칭 또는 건식 에칭과 습식 에칭의 조합을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 수산화물 함유 용액(예를 들어 수산화암모늄), 탈이온수, 및/또는 다른 적합한 에천트 용액으로의 노출을 포함할 수 있다. 다른 예에서, 건식 에칭 공정은 용량적으로 결합된 플라즈마 소스를 구비한 중밀도 플라즈마 에칭 시스템, 또는 유도성 헬리콘 또는 전자 사이클론트론 공명(electron cyclotron resonance; ECR) 플라즈마를 구비한 고밀도 플라즈마 에칭 시스템을 사용할 수 있고, 여기서 노출된 물질은 플라즈마에 의해 이방성으로 제거된다.
각 건식 에칭 공정에서의 에칭 메카니즘은 물리적 기반(예를 들어, 글로 방전 스퍼터링, 또는 이온 밀링), 또는 화학적 기반(예를 들어, 순수 플라즈마 에칭에서) 또는 양측의 조합(예를 들어, 반응성 이온 에칭 또는 RIE)을 가질 수 있다. 스퍼터링은 고이방성 방식으로 에칭되도록 에너지틱 입사 이온의 방향성에 의존한다. 순수 플라즈마 에칭, 화학적 기반 에칭은 마스크 물질과 아래 놓인 층 모두에 대하여 매우 높은 선택비를 성취할 수 있고, 전형적으로 등방성 방식으로 에칭될 수 있다. 물리적 및 화학적 메카니즘 에칭 양측을 조합하는 것은 적절한 선택비로 제어된 이방성 에칭을 제공한다.
예를 들어, 제 1 에칭부는 노출된 더미 게이트 구조(220)의 더미 게이트층(221) 및 ESL(223)을 제거할 수 있다. 다른 예로서, 제 1 에칭부는 ILD(250)의 일부를 제거하여 아이솔레이션 트렌치(260)의 상위 부분을 위한 넓은 개구부를 생성하도록 소망될 수 있다. 그 상위 부분에 넓은 개구부를 갖는 아이솔레이션 트렌치의 프로파일은 후속의 막 충진(filling) 공정의 일치(conformability) 향상시킬 수 있다. 도시된 실시형태에 있어서, 제 1 에칭 부분은 O2 및 He와 결합한 CF4 및 SF6 등의 불소 함유 플라즈마 에칭을 포함한다.
에칭 공정은 제 2 에칭부로 이어져 제 1 에칭부에 의해 정의된 개구부를 통하여 기판(210)을 에칭한다. 제 2 에칭부는 에칭 동안의 ILD(250) 손실을 최소화하기 위해 상이한 선택비를 가질 수 있다. 한편, 측면 에칭을 늦추는 게이트 측벽 스페이서(230)에 의해 제 2 에칭부는 자기-정렬(self-align) 에칭 공정으로서 수행되고, 트렌치 프로파일은 게이트 측벽 스페이서(230)를 따라 정렬한다.
제 2 에칭부는 HBr/Cl2/O2/He의 조합을 이용하는 상이한 건식 에칭 공정을 포함할 수 있다. 건식 에칭은 아이솔레이션 트렌치(260)에서 보호되지 않거나 노출되는 기판(210)의 부분을 제거한다. 따라서, 제 2 에칭부는 방향성/이방성 에칭에 의해 게이트 측벽 스페이서(230)의 가장자리와 실질적으로 정렬될 수 있는 트렌치 프로파일을 형성할 수 있다. 아이솔레이션 트렌치(260)는 상위 부분 및 하위 부분을 포함한다. 아이솔레이션 트렌치(260)의 상위 부분은 ILD층(250) 내에 있고, 아이솔레이션 트렌치(260)의 하위 부분은 반도체 기판(210) 내에 있다. 그러므로, 포토레지스트층(255)은 습식 박리 또는 O2 플라즈마 애싱 등의 공정에 의해 제거된다.
방법(100)은 단계(108)로 진행되어 도 5 및 도 6에 나타낸 바와 같이 아이솔레이션 특징부(275)를 형성한다. 아이솔레이션 특징부(275)는 아이솔레이션 트렌치(260)에서 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등의 유전체 물질로 충진함으로써 형성된다. 아이솔레이션 특징부(275)는 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화물 라이너와 같은 다층 구조를 가질 수 있다. 실시형태의 발전에 있어서, 아이솔레이션 특징부(275)는 ALD에 의한 트렌치 라이너를 포함할 수 있고, CVD, PVD, 열 산화, 또는 그 조합에 의해 유전체막으로 충진된다. 도시된 실시형태에 있어서, 아이솔레이션 특징부(275)는 ALD 기술에 의해 형성된 실리콘 산화물 라이너(도시되지 않음), 및 도 5에 나타낸 바와 같이 CVD 기술에 의해 형성된 실리콘 산화물층(270)을 포함한다. 아이솔레이션 특징부(275)는 반도체 기판(210) 내에 내장되고, ILD(250)으로 확장된다. 아이솔레이션 특징부(275)는 그 확장된 부분으로서 게이트 측벽 스페이서(230)를 포함한다.
CMP 공정은 전형적으로 초과의 실리콘 산화물층(270) 및 아이솔레이션 특징부(275)의 상위 부분의 일부를 제거하기 위해 수행된다. CMP 공정은 더미 게이트 구조(220), ILD층(250) 및 아이솔레이션 특징부(275)의 나머지 부분에 실질적으로 평면을 제공할 수 있다. 에칭 공정은 게이트 구조(221)의 나머지 부분을 제거하여 도 6에 도시된 바와 같이 게이트 트렌치(280)를 형성할 수 있다. 나머지 더미 게이트층(221)은 종래의 방식으로 건식 에칭, 습식 에칭 또는 건식 에칭과 습식 에칭의 조합에 의해 제거될 수 있다.
방법(100)은 단계(110)로 진행되어 대체 게이트(replacement gate; RPG) 공정 흐름을 따라 게이트 구조를 형성한다. 전형적인 RPG 공정 흐름에서의 게이트 구조 형성은 게이트 트렌치(280) 상에 계면층(IL), HK 유전체층, 캐핑층, 일 함수 금속층, 베리어층, 및 전극 금속층을 형성하는 것을 포함한다. CMP 공정이 초과의 금속층을 제거하기 위해 수행될 수 있다. CMP 공정은 유전체층(250)에 대해 높은 선택비의 금속층을 가질 수 있다. CMP 공정은 금속 게이트 스택 및 ILD층(250)에 실질적으로 평면을 제공할 수 있다.
방법(100)은 다층 상호접속을 형성하는 단계를 더 포함할 수 있다. 다층 상호접속(도시되지 않음)은 종래의 비아 또는 콘택트 등의 수직 상호접속, 및 금속선 등의 수평 상호접속을 포함할 수 있다. 다양한 상호접속 특징부가 구리, 텅스텐, 및 실리사이드를 포함한 다양한 도전성 물질로 구현될 수 있다. 일례에 있어서, 다마신 공정이 구리 관련 다층 상호접속 구조를 형성하기 위해 사용된다. 다른 실시형태에 있어서, 텅스텐은 콘택트 홀에서 텅스텐 플러그를 형성하기 위해 사용된다.
도 6을 참조하면, 도시된 실시형태에 있어서, 방법(100)은 게이트 측벽 스페이서(230)에 자기-정렬성을 갖는 프로파일을 구비한 아이솔레이션 특징부(275)를 형성한다. 이것은 CMOS 또는 핀 전계 효과 트랜지스터(FinFET) 등의 고밀도 게이트 디바이스를 제조하기 위한 디바이스 레이아웃 및 공정 제어 윈도우에 더 마진을 남길 수 있다. 에피택셜 성장 영역(240)의 형성 이후에 아이솔레이션 특징부(275)가 형성된다. 그러므로, 방법(100)은 "아이솔레이션 라스트" 방법이라고 말할 수 있다. 이러한 아이솔레이션 라스트 방법에서 에피택셜 성장 영역(240) 각각은 모든 연관된 위치에서 상당히 유사한 에피택셜 성장 환경 하에 형성될 수 있다. 에피택셜 성장 환경은 에피택셜 성장 간격의 치수, 에피택셜 성장에 사용되는 물질의 유형, 및 기존의 이웃하는 특징부[예를 들어, 게이트 측벽 스페이서(230)] - 그것을 따라 에피택셜 성장 영역(240)이 성장함 - 를 포함할 수 있다.
일관된 에피택셜 성장 환경이 에피택셜 성장 영역(240)의 사이즈, 형상, 결정체 면 및 결정체 방위의 관점에서 모든 연관된 위치에서의 균일한 에피택셜 성장 영역(240)을 향상시킨다. 모든 연관된 위치에서의 균일한 에피택셜 성장 영역(240)은 모든 연관된 위치에서의 균일하게 변형된 채널을 향상시킬 수 있고, 그것은 모든 연관된 위치에서의 캐리어 이동성 등의 일관된 채널 성능을 향상시킬 수 있다. 또한, 모든 연관된 위치에서 향후 S/D 콘택트를 형성하는데 균일한 랜딩 조건을 제공함으로써 콘택트 저항(실리사이드에 대한) 균일성 및 신뢰성을 향상시킬 수 있다.
본 발명의 다른 실시형태는 아이솔레이션 특징부를 형성하기 위해 FinFET 디바이스에서 아이솔레이션 라스트 방법을 적용하는 것을 포함한다. 아이솔레이션 라스트 방법을 적용함으로써 OD(활성 영역)선의 단부는 게이트 측벽 스페이서(230)로 실질적으로 자기-정렬될 수 있고, 연관된 채널에 균일한 변형을 제공할 수 있다. 에피택셜 성장 공정은 모든 연관된 위치에서의 균일한 에피택셜 성장 영역에서 상당히 유사한 소스-드레인(SA) 폭 및 결과가 발생할 수 있다. 또한, 디바이스 레이아웃 및 공정 윈도우의 마진도 최적화될 수 있다.
상술한 내용은 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 다양한 실시형태의 특징을 개괄한 것이다. 당업자는 본 개시를 기초로서 여기에 도입된 실시형태와 동일한 목적을 수행하고 동일한 이점를 성취하는 다른 공정 및 구조를 설계하거나 수정하는데 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 반도체 디바이스로서:
    반도체 기판 상에 배치된 복수의 게이트 구조;
    상기 복수의 게이트 구조의 각각의 측벽 상에 형성된 유전체 물질의 복수의 게이트 측벽 스페이서;
    상기 반도체 기판 및 게이트 구조 상에 배치된 층간 유전체(interlayer dielectric; ILD);
    상기 반도체 기판에 내장되어 상기 ILD로 확장된 아이솔레이션 특징부; 및
    상기 아이솔레이션 특징부의 확장된 부분의 측벽 상에 배치된 유전체 물질의 측벽 스페이서
    를 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 아이솔레이션 특징부 근방 및 상기 게이트 구조 근방에 에피택셜 성장 영역을 더 포함하는 반도체 디바이스.
  3. 제 1 항에 이어서,
    상기 아이솔레이션 특징부는 상기 아이솔레이션 특징부의 상위 부분 상에 측벽 스페이서를 포함하는 것인 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 아이솔레이션 특징부의 프로파일은 상기 측벽 스페이서의 가장자리에 정렬되는 것인 반도체 디바이스.
  5. 반도체 디바이스를 형성하는 방법으로서:
    반도체 기판을 제공하는 단계;
    상기 기판에서 복수의 더미 게이트 구조를 형성하는 단계;
    상기 더미 게이트 구조의 측벽 상에 측벽 스페이서를 형성하는 단계;
    상기 더미 게이트 구조 사이에 복수의 에피택셜 성장 영역을 형성하는 단계;
    상기 복수의 에피택셜 성장 영역을 형성하는 단계 이후에 상기 더미 게이트 구조 중 하나를 제거하여 아이솔레이션 트렌치를 형성하는 단계;
    상기 아이솔레이션 트렌치에서 유전체층으로 충진하여 아이솔레이션 특징부를 형성하는 단계;
    나머지 더미 게이트 구조를 제거하여 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치에서 게이트 구조를 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  6. 제 5 항에 있어서,
    상기 아이솔레이션 트렌치의 상위 부분은 상기 더미 게이트 구조와 유사한 프로파일을 갖는 것인 반도체 디바이스 형성 방법.
  7. 제 5 항에 있어서,
    아이솔레이션 트렌치 에칭은 상기 아이솔레이션 트렌치의 상위 부분을 형성하기 위해 상기 더미 게이트 특징부를 제거하고 상기 반도체 기판을 노출시키기 위한 제 1 부분을 포함하는 것인 반도체 디바이스 형성 방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판을 에칭하여 상기 아이솔레이션 트렌치의 하위 부분을 형성하기 위한 에칭의 제 2 부분을 더 포함하는 것인 반도체 디바이스 형성 방법.
  9. 제 5 항에 있어서,
    상기 아이솔레이션 트렌치는 상위 부분과 하위 부분으로 형성되며, 상기 상위 부분은 ILD 내측에 있고 상기 하위 부분은 상기 반도체 기판의 내측에 있는 것인 반도체 디바이스 형성 방법.
  10. 반도체 디바이스로서:
    실리콘 기판;
    상기 기판 상에 배치된 2개의 하이-k/금속 게이트(high-k/metal gate; HK/MG) 특징부;
    상기 HK/MG 특징부의 각각의 측벽 상에 형성된 유전체 물질의 복수의 게이트 스페이서;
    서로 균일한 형상 및 균일한 결정체 면(crystal facet)을 가지고 상기 2개의 HK/MG 특징부 사이에 형성된 복수의 에피택셜 성장 실리콘 게르마늄 영역;
    상기 반도체 기판과 상기 HK/MG 특징부 상에 배치된 ILD;
    상기 반도체 기판에 내장되어 상기 ILD로 확장된 아이솔레이션 특징부; 및
    상기 아이솔레이션 특징부의 확장된 부분의 측벽 상에 배치된 유전체 물질의 측벽 스페이서
    를 포함하는 반도체 디바이스.
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