DE102020112695A1 - Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung - Google Patents

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Chun-An Lin
Kuo-Pi Tseng
Tzu-Chieh Su
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Abstract

Hier offenbarte Source- und Drain-Bildungstechniken stellen FinFETs mit reduziertem Kanalwiderstand und reduzierter Drain-induzierter Sperrenabsenkung bereit. Ein beispielhaftes dreistufiges Ätzverfahren zum Bilden einer Source/Drain-Vertiefung in einem Source/Drain-Gebiet einer Finne umfasst eine erste anisotrope Ätzung, eine isotrope Ätzung und eine zweite anisotrope Ätzung. Die erste anisotrope Ätzung und die isotrope Ätzung sind abgestimmt, um eine Position einer Source/Drain-Spitze zu definieren. Eine Tiefe der Source/Drain-Vertiefung nach der ersten anisotropen Ätzung und der isotropen Ätzung ist kleiner als eine Zieltiefe. Die zweite anisotrope Ätzung ist abgestimmt, um die Tiefe der Source/Drain-Vertiefung zu der Zieltiefe zu erweitern. Die Source/Drain-Spitze ist nahe einer Oberseite der Finne, um Kanalwiderstand zu reduzieren, während ein Bodenabschnitt der Source/Drain-Vertiefung mit einer Distanz von einem Gate-Footing beabstandet ist, die DIBL minimieren kann. Die Source/Drain-Vertiefung ist mit einem epitaktischen Halbleitermaterial gefüllt.

Description

  • Diese Anmeldung ist eine nicht vorläufige Anmeldung und beansprucht die Priorität der vorläufigen US Patentanmeldung, Seriennr. 62/855,079, eingereicht am 31. Mai 2019, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Die Industrie integrierter Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und Design haben Generationen von ICs erzeugt, wo jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h., die Anzahl miteinander verbundener Vorrichtungen pro Chipfläche) allgemein erhöht, während die geometrische Größe (d.h., die kleinste Komponente (oder Leitung), die mit einem Herstellungsprozess geschaffen werden kann) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet im Allgemeinen Vorteile durch eine Erhöhung der Produktionseffizienz und Senkung damit verbundener Kosten.
  • Dieses Abwärtsskalieren hat auch die Komplexität der IC-Verarbeitung und - Herstellung erhöht und zur Umsetzung dieser Weiterentwicklungen sind ähnliche Entwicklungen in IC-Verarbeitung und -Herstellung erforderlich. Zum Beispiel sind angesichts der Weiterentwicklung von Technologien für finnenartige Feldeffekttransistoren (FinFET) in Richtung geringerer Merkmalgrößen (wie 32 Nanometer, 28 Nanometer, 20 Nanometer und darunter) fortschrittliche Techniken zur präzisen Steuerung von Profilen und/oder Dimensionen von Source/Drain-Merkmalen notwendig, um die Zuverlässigkeit einer FinFET-Vorrichtung zu garantieren und zu optimieren. Obwohl bestehende FinFET Source/Drain-Bildungstechniken im Allgemeinen für ihren beabsichtigten Zweck angemessen sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer finnenartigen Feldeffekttransistorvorrichtung (FinFET-Vorrichtung) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 ist eine perspektivische Ansicht einer FinFET-Vorrichtung mit Source/Drain-Gebieten, in einem Abschnitt oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3A-3I sind fragmentarische Querschnittsansichten der FinFET-Vorrichtung von 2 in einer Y-Z-Ebene entlang Linien 1-1' in verschiedenen Source/Drain-Merkmal-Herstellungsstufen, wie jenen, die zu dem Verfahren von 1 gehören, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4A-4I sind fragmentarische Querschnittsansichten der FinFET-Vorrichtung von 2 in einer X-Z-Ebene entlang Linien 2-2' in verschiedenen Source/Drain-Merkmal-Herstellungsstufen, wie jenen, die zu dem Verfahren von 1 gehören, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5 veranschaulicht, wie verschiedene Source/Drain-Merkmal-Herstellungsstufen abgestimmt werden können, wie jene, die zu dem Verfahren von 1 gehören, um gewünschte Profile für Source/Drain-Merkmale gemäß verschiedenen Aspekten der vorliegenden Offenbarung zu erreichen.
    • 6 ist eine Grafik, die Kanalwiderstandseigenschaften und Drain-induzierte sperrsenkende Eigenschaften von FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen mit verschiedenen Profilen gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht.
    • 7 ist eine fragmentarische Querschnittsansicht der FinFET-Vorrichtung von 2 in einer Y-Z-Ebene entlang Linien 1-1' in einer Source/Drain-Merkmal-Herstellungsstufe ähnlich jener von 3I und 4I gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft im Allgemeinen IC-Bauteile und insbesondere finnenartige Feldeffekttransistoren (FinFETs).
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal nicht in direktem Kontakt sein mögen. Ferner können raumbezogene Begriffe, wie „unterer“, „oberer“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unter“, „unterhalb“, „aufwärts“, „abwärts“, „an der Oberseite“, „an der Unterseite“ usw. wie auch Ableitungen davon (z.B. „horizontal“, „abwärts“, „aufwärts“ liegend usw.) hier zur einfacheren vorliegenden Offenbarung eines Verhältnisses eines Merkmals zu einem anderen Merkmal verwendet. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung, die die Merkmale, abdecken Weiter, wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen beschrieben ist, soll der Begriff Zahlen umfassen, die innerhalb eines vernünftigen Bereichs angesichts von Variationen liegen, die sich während Herstellung ergeben. Zum Beispiel umfasst die Zahl der der Zahlenbereich Zahlen in einem vernünftigen Bereich, der die beschriebenen Zahlen enthält, wie innerhalb von +/-10 % der beschriebenen Zahl oder andere Werte, wie für den Fachmann klar ist. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Dimensionsbereich von 4.5 nm bis 5,5 nm. Weiter kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Für hochentwickelte IC-Technologieknoten sind FinFETs (auch als nicht planare Transistoren bezeichnet) beliebte und vielversprechende Kandidaten für Hochleistungs- und Niederverlustanwendungen geworden. Mit einer Verkleinerung von FinFETs durch verschiedene Technologieknoten wurden verspannte Source/Drain-Merkmale (auch als Stressorgebiete oder erhöhte Source/Drain-Merkmale bezeichnet) aus epitaktischen Halbleitermaterialien gebildet, um Trägermobilität zu verstärken und Vorrichtungsleistung zu verbessern. Bilden von verspannten Source/Drain-Merkmalen umfasst typischerweise Ätzen von Vertiefungen in Source/Drain-Gebieten einer Finne und Füllen der Vertiefungen mit epitaktischem Halbleitermaterial. Zum Beispiel kann Silizium epitaktisch in den Source/Drain-Vertiefungen gezüchtet werden, um verspannte Source/Drain-Merkmale für einen n-FinFET zu bilden, und Siliziumgermanium kann epitaktisch in den Source/Drain-Vertiefungen gezüchtet werden, um verspannte Source/Drain-Merkmale für einen p-FinFET zu bilden.
  • Verschiedene Techniken, die auf Formen, Konfigurationen und Materialien von verspannten Source/Drain-Merkmalen ausgerichtet sind, können implementiert werden, um FinFET-Leistung weiter zu verbessern. Zum Beispiel wurde beobachtet, dass eine Nähe (Proximity) zwischen einem verspannten Source/Drain-Merkmal und einem Kanalgebiet einer Finne (definiert zum Beispiel in der Finne unter einem Gate-Stapel) eine Auswirkung auf einen FinFET-Betrieb hat. Herkömmliche Verfahren zur Herstellung verspannter Source/Drain-Merkmale neigen daher dazu, sich auf Konfigurieren einer Spitze des verspannten Source/Drain-Merkmals so nahe wie möglich auf das Kanalgebiet der Finne zu konzentrieren, um Widerstand zwischen dem verspannten Source/Drain-Merkmal und dem Kanalgebiet zu reduzieren und Mobilität von Trägern innerhalb des Kanalgebiets zu erhöhen, wodurch FinFET-Betrieb verbessert wird. Es wurde jedoch beobachtet, dass Profile von verspannten Source/Drain-Merkmalen, die durch diese herkömmlichen Verfahren gefertigt wurden, häufig Drain-induzierte Sperrensenkung (DIBL) erhöhen, wodurch Kurzkanalsteuerung behindert wird. In manchen Fällen wurde beobachtet, dass die Verschlechterung von DIBL sämtliche Betriebsverbesserungen zunichtemacht, die durch den reduzierten Widerstand erzielt wurden.
  • Zur Lösung solcher Aufgaben erkennt die vorliegende Offenbarung, dass eine Tiefe der Spitze des verspannten Source/Drain-Merkmals (mit anderen Worten, eine Position der Spitze relativ zu einer Deckfläche der Finne) und eine Nähe eines Bodenabschnitts des verspannten Source/Drain-Merkmals auch den FinFET-Betrieb beeinflussen. Zum Beispiel schlägt die vorliegende Offenbarung Verfahren zur Herstellung verspannter Source/Drain-Merkmale vor, die eine Position einer Spitze eines verspannten Source/Drain-Merkmals steuern, sodass die Spitze in einem oberen Abschnitt einer Finne ist (zum Beispiel ist eine Distanz zwischen einer Deckfläche der Finne und der Spitze gleich etwa 10 % einer Finnenhöhe bis etwa 50 % einer Finnenhöhe). Die vorgeschlagenen Verfahren erhöhen weiter eine Distanz zwischen einem Gate-Stapel und einem Bodenabschnitt des verspannten Source/Drain-Merkmals, verglichen mit einem herkömmlichen verspannten Source/Drain-Merkmal, sodass eine Kapazität zwischen dem Gate-Stapel und dem verspannten Source/Drain-Merkmal reduziert ist. In manchen Implementierungen haben die vorgeschlagenen verspannten Source/Drain-Merkmale einen Querschnitt in Form einer Kerzenglühlampe. Die vorgeschlagenen verspannten Source/Drain-Merkmale werden durch Durchführen eines dreistufigen Ätzprozesses erreicht, der eine erste anisotrope Ätzung, eine isotrope Ätzung und eine zweite anisotrope Ätzung umfasst. Ein solcher dreistufiger Ätzprozess erlaubt eine präzise Steuerung einer Position der Spitze des verspannten Source/Drain-Merkmals (insbesondere einer Tiefe der Spitze in der Finne und einer Distanz zwischen der Spitze und dem Kanalgebiet der Finne) und einer Distanz zwischen einem Bodenabschnitt des verspannten Source/Drain-Merkmals und dem Kanalgebiet und/oder dem Gate-Stapel. Das offenbarte Profil des verspannten Source/Drain-Merkmals kann Widerstand reduzieren und DIBL reduzieren, wodurch ein FinFET mit verbessertem Betrieb und verbesserter Kurzkanalsteuerung bereitgestellt wird. Einzelheiten der vorgeschlagenen Verfahren zur Herstellung verspannter Source/Drain-Merkmale und der vorgeschlagenen Profile für verspannte Source/Drain-Merkmale sind in der folgenden Beschreibung beschrieben.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 100 zur Herstellung eines IC-Bauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In der vorliegenden Ausführungsform fertigt Verfahren 100 ein IC-Bauteil, das eine FinFET-Vorrichtung aufweist. In Block 110 und Block 115 wird eine Finne über einem Substrat gebildet und ein Gate-Stapel wird über einem Kanalgebiet der Finne gebildet. Das Kanalgebiet der Finne ist zwischen einem Source-Gebiet der Finne und einem Drain-Gebiet der Finne (gemeinsam als Source/Drain-Gebiete bezeichnet) angeordnet. In Block 120 werden Gate-Abstandshalter entlang Seitenwänden des Gate-Stapels gebildet. Block 120 kann Block 122, Block 124 und Block 126 enthalten. Zum Beispiel kann Bilden von Gate-Abstandshaltern Bilden einer Abstandshalterschicht über dem Gate-Stapel und der Finne in Block 122, Durchführen einer ersten Abstandshalterätzung in Block 124 (zum Beispiel einer Hauptabstandshalterätzung) und Durchführen einer zweiten Abstandshalterätzung in Block 126 (zum Beispiel einer Abstandshalterüberätzung) umfassen. In manchen Ausführungsformen werden Finnenabstandshalter entlang Seitenwänden der Source/Drain-Gebiete der Finne gebildet. Die Finnenabstandshalter können gleichzeitig mit den Gate-Abstandshaltern gebildet werden. In Block 130 fährt Verfahren 100 mit Bilden von Source/Drain-Vertiefungen in Source/Drain-Gebieten der Finne fort. Profile der Source/Drain-Vertiefungen optimieren FinFET-Leistung, wie hier ausführlich beschrieben ist. Block 130 enthält Block 132, Block 134 und Block 136. Zum Beispiel umfasst Bilden der Source/Drain-Vertiefungen Durchführen eines ersten anisotropen Ätzprozesses in Block 132, Durchführen eines isotropen Ätzprozesses in Block 134 und Durchführen eines zweiten anisotropen Ätzprozesses in Block 136. Eine Tiefe der Source/Drain-Vertiefungen nach dem ersten anisotropen Ätzprozess und eine Tiefe der Source/Drain-Vertiefungen nach dem isotropen Ätzprozess sind geringer als eine Zieltiefe für die Source/Drain-Vertiefungen. Parameter des ersten anisotropen Ätzprozesses und des isotropen Ätzprozesses werden abgestimmt, um eine Position von Spitzen der Source/Drain-Vertiefungen zu definieren, wie Spitzentiefe und Spitzennähe, die parasitären Widerstand zwischen Source/Drain-Merkmalen und einem Metall-Gate der FinFET-Vorrichtung minimieren. Parameter des zweiten anisotropen Ätzprozesses sind abgestimmt, um die Source/Drain-Vertiefungen zu der Zieltiefe zu erweitern. Definieren der Position der Source/Drain-Spitzen vor Erweitern der Source/Drain-Vertiefungen zu der Zieltiefe führt dazu, dass sich ein Bodenabschnitt der Source/Drain-Vertiefungen von dem Metall-Gate während des zweiten anisotropen Ätzprozesses zurückzieht, wodurch Distanz zwischen jedem Gate-Footing und den Source/Drain-Vertiefungen erhöht wird, was Kurzkanalsteuerung verbessert. In manchen Ausführungsformen kann Bildung der Source/Drain-Vertiefungen mit Bildung von Gate-Abstandshaltern in Block 130 beginnen, wie unten beschrieben ist.
  • Das Verfahren 100 fährt dann mit Block 140 fort, wo die Source/Drain-Vertiefungen mit einem Halbleitermaterial gefüllt werden, wodurch Halbleiter Source/Drain-Merkmale gebildet werden. In Block 145 wird eine dielektrische Schicht über der Finne, dem Gate-Stapel, den Gate-Abstandshaltern und den Halbleiter-Source/Drain-Merkmalen gebildet. In Block 150, wo Verfahren 100 einen Gate-Last-Prozess umfasst, wird ein Gate-Ersetzungsprozess durchgeführt, um den Gate-Stapel (zum Beispiel ein Polysilizium Dummy-Gate) durch einen Metall-Gate-Stapel zu ersetzen, der eine Gate-Elektrode aufweisen kann, die über einem Gate-Dielektrikum (z.B. einer High-k dielektrischen Schicht) angeordnet ist. Alternativ umfasst in manchen Ausführungsformen Verfahren 100 einen Gate-First-Prozess, wo der in Block 115 gebildete Gate-Stapel ein Metall-Gate-Stapel ist, sodass Verfahren 100 Block 150 auslassen kann. In einer weiteren Alternative umfasst Verfahren 100 einen hybriden Gate-First-, Gate-Last-Prozess, der Bilden von Abschnitten des Metall-Gate-Stapels in Block 115, Block 150 und/oder einer anderen Stufe von Verfahren 100 umfassen kann. In Block 155 fährt Verfahren 100 mit Bilden von Kontakten an den Halbleiter Source/Drain-Merkmalen und/oder dem Metall-Gate-Stapel fort. Bearbeitung kann mit Beendigung einer Herstellung der FinFET-Vorrichtung fortfahren. Zusätzliche Schritte können vor, während und nach Verfahren 100 bereitgestellt sein und einige der beschriebenen Schritte können für zusätzliche Ausführungsformen von Verfahren 100 verschoben, ersetzt oder eliminiert werden.
  • 2 ist eine perspektivische Ansicht einer FinFET-Vorrichtung 200, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 3A-3I sind fragmentarische Querschnittsansichten von FinFET-Vorrichtung 200 in einer Y-Z-Ebene entlang Linien 1-1' in verschiedenen Herstellungsstufen (wie jenen, die zu Verfahren 100 gehören) gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 4A-4I sind fragmentarische Querschnittsansichten von FinFET-Vorrichtung 200 in einer X-Z-Ebene entlang Linien 2-1' in verschiedenen Herstellungsstufen (wie jenen, die zu Verfahren 100 gehören) gemäß verschiedenen Aspekten der vorliegenden Offenbarung. FinFET-Vorrichtung 200 kann in einem Mikroprozessor, einem Speicher und/oder einem anderen IC-Bauteil enthalten sein. In manchen Ausführungsformen ist eine FinFET-Vorrichtung 200 ein Abschnitt eines IC-Chips, eines System-on-Chip (SoC) oder eines Abschnitts davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxid-Halbleitertransistoren (CMOS-Transistoren, bipolare Transistoren (BJTs), seitlich diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon aufweist. 2, 3A-3I und 4A-4I wurden der Deutlichkeit wegen vereinfacht, um das erfinderische Konzept der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der FinFET-Vorrichtung 200 hinzugefügt werden und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen von FinFET-Vorrichtung 200 ersetzt, modifiziert oder eliminiert werden.
  • In 2, 3A und 4A weist eine FinFET-Vorrichtung 200 ein Substrat (einen Wafer) 210 auf. In der gezeigten Ausführungsform weist Substrat 210 Silizium auf. Alternativ oder zusätzlich weist Substrat 210 einen anderen elementaren Halbleiter, wie Germanium; einen Verbindungshalbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon auf. Alternativ ist Substrat 210 ein Halbleiter-auf Isolator-Substrat, wie ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat. Halbleiter-auf-Isolator-Substrate können unter Verwendung von Trennung durch Implantation von Sauerstoff (SIMOX), Wafer-Bonding und/oder andere geeignete Verfahren gefertigt werden. Substrat 210 kann verschiedene dotierte Gebiete aufweisen, abhängig von Designanforderungen von FinFET-Vorrichtung 200. Zum Beispiel kann Substrat 210 ein p-dotiertes Gebiet (bezeichnet als eine p-Wanne), das für einen n-FinFET konfiguriert sein kann, und ein n-dotiertes Gebiet (bezeichnet als eine n-Wanne), das für einen p-FinFET konfiguriert sein kann, aufweisen. N-dotierte Gebiete sind mit n-Dotierstoffen, wie Phosphor, Arsen, anderem n-Dotierstoff oder Kombinationen davon dotiert. P-dotierte Gebiete sind mit p-Dotierstoffen, wie Bor, Indium, anderem p-Dotierstoff oder Kombinationen davon dotiert. In manchen Ausführungsformen weist Substrat 210 dotierte Gebiete auf, die mit einer Kombination von p-Dotierstoffen und n-Dotierstoffen gebildet sind. Die verschiedenen dotierten Gebiete können direkt auf und/oder in Substrat 210 gebildet sein, zum Beispiel durch Bereitstellen einer p-Wannenstruktur, einer n-Wannenstruktur, einer Doppelwannenstruktur, einer erhöhten Struktur oder Kombinationen davon. Ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess kann durchgeführt werden, um die verschiedenen dotierten Gebiete von FinFET-Vorrichtung 200 zu bilden.
  • Eine Finnenstruktur 220 ist über Substrat 210 gebildet. In 2 weist Finnenstruktur 220 mehrere Finnen, wie eine Finne 222A und eine Finne 222B auf, die sich vom Substrat 210 erstrecken. Die vorliegende Offenbarung zieht Ausführungsformen in Betracht, wo Finnenstruktur 220 mehrere Finnen oder eine einzelne Finne aufweist, die sich vom Substrat 210 erstrecken. Finnen 222A, 222B erstrecken sich im Wesentlichen entlang einer y-Richtung parallel zueinander und haben eine Länge, die in der y-Richtung definiert ist, eine Breite, die in einer x-Richtung definiert ist, und eine Höhe, die in der z-Richtung definiert ist. Zum Beispiel ist eine Finnenhöhe FH von Finnen 222A, 222B zwischen einer Deckfläche von Isolationsmerkmal 225 und entsprechenden Deckflächen von Finnen 222A, 222B entlang der z-Richtung definiert. In manchen Ausführungsformen ist Finnenhöhe FH etwa 40 nm bis etwa 70 nm. Finnen 222A, 222B weisen jeweils ein Kanalgebiet (C), ein Source-Gebiet (S/D) und ein Drain-Gebiet (S/D) auf, die entlang ihrer Länge (hier entlang der y-Richtung) definiert sind, wo das Kanalgebiet zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist, die beide gemeinsam als Source/Drain-Gebiete (S/D-Gebiete) bezeichnet werden. In manchen Ausführungsformen sind Finnen 222A, 222B ein Abschnitt von Substrat 210. Zum Beispiel weisen in der gezeigten Ausführungsform, wo Substrat 210 Silizium aufweist, Finnen 222A, 222B Silizium auf. Alternativ sind Finnen 222A, 222B in einer Materialschicht, wie einer Halbleitermaterialschicht definiert, die auf Substrat 210 angeordnet ist. Das Halbleitermaterial kann Silizium, Germanium, Siliziumgermanium, III-V Halbleitermaterial, ein anderes geeignetes Halbleitermaterial oder Kombinationen davon sein. In manchen Ausführungsformen weisen Finnen 222A, 222B einen Stapel von Halbleiterschichten auf, die über Substrat 210 angeordnet sind. Die Halbleiterschichten können dieselben oder verschiedene Materialien, Dotierstoffe, Ätzraten, Atomprozent von Komponenten, Gewichtsprozent von Komponenten, Dicken und/oder Konfigurationen abhängig von Designanforderungen von FinFET-Vorrichtung 200 aufweisen.
  • Eine Kombination aus Abscheidungs-, Lithographie- und/oder Ätzprozessen wird durchgeführt, um Finnen 222A, 222B zu definieren, die sich vom Substrat 210 erstrecken. Zum Beispiel umfasst Bilden von Finnen 222A, 222B Durchführen eines Lithografieprozesses zur Bildung einer strukturierten Maskenschicht über Substrat 210 (oder einer Materialschicht, die über Substrat 210 angeordnet ist) und Durchführen eines Ätzprozesses zum Übertragen einer Struktur, die in der strukturierten Maskenschicht definiert ist, auf Substrat 210 (oder die Materialschicht). Der Lithografieprozess kann Bilden einer Fotolackschicht über Substrat 210 (zum Beispiel durch Rotationsbeschichten), Durchführen eines Prä-Belichtungsbackprozesses, Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, Durchführen eines Post-Belichtungsbackprozesses und Durchführen eines Entwicklungsprozesses umfassen. Während des Belichtungsprozesses wird die Fotolackschicht Strahlungsenergie (wie Ultraviolettlicht (UV-Licht), tiefem UV-Licht (DUV-Licht) oder extremem UV-Licht (EUV-Licht) ausgesetzt, wo die Maske Strahlung zu der Fotolackschicht abhängig von einer Maskenstruktur der Maske und/oder der Art von Maske (zum Beispiel binäre Maske, Phasenverschiebungsmaske, oder EUV-Maske) blockiert, durchlässt und/oder reflektiert, sodass ein Bild auf die Fotolackschicht projiziert wird, die der Maskenstruktur entspricht. Da die Fotolackschicht für Strahlungsenergie empfindlich ist, ändern sich belichtete Abschnitte der Fotolackschicht chemisch und belichtete (oder unbelichtete) Abschnitte der Fotolackschicht werden während des Entwicklungsprozesses abhängig von Eigenschaften der Fotolackschicht und Eigenschaften einer Entwicklungslösung, die in dem Entwicklungsprozess verwendet wird, aufgelöst. Nach Entwicklung weist die strukturierte Fotolackschicht eine Fotolackstruktur auf, die der Maske entspricht. In manchen Ausführungsformen ist die strukturierte Fotolackschicht die strukturierte Maskenschicht. In solchen Ausführungsformen wird die strukturierte Fotolackschicht als eine Ätzmaske verwendet, um Abschnitte von Substrat 210 (oder der Materialschicht) zu entfernen. In manchen Ausführungsformen wird die strukturierte Fotolackschicht über einer Maskenschicht gebildet, die über Substrat 210 gebildet wird, bevor die Fotolackschicht gebildet wird, und die strukturierte Fotolackschicht wird als eine Ätzmaske zum Entfernen von Abschnitten der Maskenschicht verwendet, die über Substrat 210 gebildet ist. In solchen Ausführungsformen wird die strukturierte Maskenschicht als eine Ätzmaske zum Entfernen von Abschnitten von Substrat 210 (oder der Materialschicht) verwendet. der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess oder einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In manchen Ausführungsformen wird ein reaktiver Ionenätzprozess (RIE-Prozess) zum Bilden von Finnen 222A, 222B verwendet. Nach dem Ätzprozess wird die strukturierte Fotolackschicht vom Substrat 210 zum Beispiel durch einen Fotolackabstreifprozess entfernt. In manchen Ausführungsformen wird nach dem Ätzprozess die strukturierte Maskenschicht vom Substrat 210 entfernt (in manchen Ausführungsformen durch einen Fotolackabstreifprozess). In manchen Ausführungsformen wird die strukturierte Maskenschicht während Ätzens von Substrat 210 (oder der Materialschicht) entfernt. Alternativ werden Finnen 222A, 222B durch einen Mehrfachstrukturierungsprozess, wie einen Doppelstrukturierungslithografieprozess (DPL-Prozess) (zum Beispiel einen Lithografie-Ätz-Lithografie-Ätzprozess (LELE-Prozess), einen selbstausrichtenden Doppelstrukturierungsprozess (SADP-Prozess), einen Abstandshalter-ist-Dielektrikum-Prozess (SID-Prozess) SADP-Prozess, einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), einen Dreifachstrukturierungsprozess (zum Beispiel einen Lithografie-Ätz-Lithografie-Ätz-Lithografie-Ätzprozess (LELELE-Prozess) einen selbstausgerichteten Dreifachstrukturierungsprozess (SATP-Prozess) einen anderen Dreifachstrukturierungsprozess oder Kombinationen davon), andere Mehrfachstrukturierungsprozesse (zum Beispiel selbstausgerichteten Vierfachstrukturierungsprozess (SAQP-Prozess) oder Kombinationen davon gebildet. In manchen Ausführungsformen werden gerichtete Selbstassemblierungstechniken (DAS-Techniken) zum Bilden von Finnen 222A, 222B implementiert. Weiter kann in manchen alternativen Ausführungsformen der Belichtungsprozess maskenlose Lithografie, e-Strahl-Schreiben und/oder Ionenstrahlschreiben zur Strukturierung implementieren.
  • Ein oder mehrere Isolationsmerkmale 225 werden über und/oder in Substrat 210 gebildet, um verschiedene Gebiete von FinFET-Vorrichtung 200 zu trennen und zu isolieren, wie Finne 222A von Finne 222B. In der gezeigten Ausführungsform umgibt Isolationsmerkmal 225 einen unteren Abschnitt L von Finnen 222A, 222B. Obere Abschnitte U von Finnen 222A, 222B erstrecken sich vom Isolationsmerkmal 225 und Substrat 210 entlang der z-Richtung, sodass Deckflächen von Finnen 222A, Finnen 222B oberhalb einer Deckfläche von Isolationsmerkmal 225 entlang der z-Richtung angeordnet sind. Isolationsmerkmal 225 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, anderes geeignetes Isolationsmaterial (zum Beispiel enthaltend Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder eine andere geeignete Isolationskomponente) oder Kombinationen davon. Isolationsmerkmal 225 kann als eine Grabenisolatorstruktur (STI-Struktur), eine tiefe Grabenisolationsstruktur (DTI-Struktur) und/oder lokale Oxidation-von-Silizium-Struktur (LOCOS-Struktur) konfiguriert sein. Zum Beispiel kann Isolationsmerkmal 225 ein STI-Merkmal sein, das Finnen 222A, 222B definiert und von anderen Vorrichtungsgebieten (wie Finnen) elektrisch isoliert. Das STI-Merkmal kann durch Ätzen eines Grabens in Substrat 210 (zum Beispiel unter Verwendung eines Trockenätzprozesses und/oder eines Nassätzprozesses) und Füllen des Grabens mit Isolatormaterial gebildet werden (zum Beispiel unter Verwendung eines chemischen Dampfphasenabscheidungsprozesses (CVD-Prozess) oder eines Spin-on-Glass-Prozesses). Ein chemisch-mechanischer Polierprozess (CMP-Prozess) kann durchgeführt werden, um überschüssiges Isolatormaterial zu entfernen und/oder die Deckfläche von Isolationsmerkmal 225 zu planarisieren. In einem anderen Beispiel kann das STI-Merkmal durch Abscheiden eines Isolatormaterials über Substrat 210 nach Bilden von Finnen 222A, 222B (in manchen Ausführungsformen, sodass die Isolatormaterialschicht Lücken (Gräben) zwischen Finnen 222A, 222B füllt) und Zurückätzen der Isolatormaterialschicht, um Isolationsmerkmal 225 zu bilden, gebildet werden. In manchen Ausführungsformen weist das STI-Merkmal eine mehrschichtige Struktur auf, die die Gräben füllt, wie eine Siliziumnitridschicht, die über einer Wärmeoxidauskleidungsschicht angeordnet ist. In einem anderen Beispiel weist das STI-Merkmal eine dielektrische Schicht auf, die über einer dotierten Auskleidungsschicht angeordnet ist (enthaltend zum Beispiel Borsilicatglas (BSG) oder Phosphosilicatglas (PSG)). In einem weiteren Beispiel weist das STI-Merkmal eine dielektrische Bulkschicht auf, die über einer dielektrischen Auskleidungsschicht angeordnet ist, wo die dielektrische Bulkschicht und die dielektrische Auskleidungsschicht Materialien enthalten, die von Designanforderungen von FinFET-Vorrichtung 200 abhängig sind.
  • Gate-Stapel, wie ein Gate-Stapel 230A und ein Gate-Stapel 230B, werden über Abschnitten von Finnen 222A, 222B und über Isolationsmerkmal 225 gebildet. Gate-Stapel 230A, 230B erstrecken sich in Längsrichtung in einer Richtung, die sich von der Längsrichtung von Finnen 222A, 222B unterscheidet (z.B. orthogonal zu dieser ist). Zum Beispiel erstrecken sich Gate-Stapel 230A, 230B entlang der x-Richtung im Wesentlichen parallel zueinander, mit einer Länge, die in der x-Richtung definiert ist, einer Breite, die in der y-Richtung definiert ist, und einer Höhe, die in der z-Richtung definiert ist. Gate-Stapel 230A, 230B sind zwischen S/D-Gebieten von Finnen 222A, 222B angeordnet, wo Kanalgebiete von Finnen 222A, 222B unter Gate-Stapeln 230A, 230B liegen. In der X-Z-Ebene sind Gate-Stapel 230A, 230B um Deckflächen und Seitenwandflächen von Finnen 222A, 222B geschlungen. In der Y-Z-Ebene sind Gate-Stapel 230A, 230B über Deckflächen entsprechender Kanalgebiete von Finnen 222A, 222B angeordnet. In der gezeigten Ausführungsform sind Gate-Stapel 230A, 230B Dummy-Gate-Stapel, die eine Dummy-Gate-Elektrode 232 und eine Hartmaske 234 aufweisen, die über Dummy-Gate-Elektrode 232 angeordnet ist. Dummy-Gate-Elektrode 232 weist ein geeignetes Dummy-Gate-Material, wie eine Polysiliziumschicht auf. Gate-Stapel 230A, 230B können somit in manchen Ausführungsformen als Poly-Gate-Stapel (PO-Gate-stapel) bezeichnet werden. Hartmaskenschicht 234 weist Siliziumoxid, Siliziumcarbid, Siliziumnitrid, anderes geeignetes Hartmaskenmaterial oder Kombinationen davon auf. In manchen Ausführungsformen weisen Gate-Stapel 230A, 230B weiter ein Gate-Dielektrikum auf, das zwischen Dummy-Gate-Elektrode 232 und Finnen 222A, 222B angeordnet ist, wo das Gate-Dielektrikum ein dielektrisches Material, wie Siliziumoxid, ein High-k dielektrisches Material, anderes geeignetes dielektrisches Material oder Kombinationen davon enthält. In manchen Ausführungsformen weist das Gate-Dielektrikum eine Grenzschicht (zum Beispiel eine Siliziumoxidschicht) auf, die über Finnen 222A, 222B angeordnet ist, und eine High-k dielektrische Schicht, die über der Grenzschicht angeordnet ist. Gate-Stapel 230A, 230B können andere Schichten aufweisen, zum Beispiel Abdeckschichten, Grenzschichten, Diffusionsschichten, Sperrschichten oder Kombinationen davon. Gate-Stapel 230A, 230B werden durch Abscheidungsprozesse, Lithografieprozesse, Ätzprozesse andere geeignete Prozesse oder Kombinationen davon gebildet. Zum Beispiel wird ein Abscheidungsprozess durchgeführt, um eine Dummy-Gate-Elektrodenschicht über Finnen 222A, 222B und Isolationsmerkmal 225 und eine Hartmaskenschicht über der Dummy-Gate-Elektrodenschicht zu bilden. In manchen Ausführungsformen wird vor Bilden der Dummy-Gate-Elektrodenschicht ein Abscheidungsprozess durchgeführt, um eine dielektrische Gate-Schicht über Finnen 222A, 222B und/oder Isolationsmerkmal 225 zu bilden. In solchen Ausführungsformen wird die Dummy-Gate-Elektrodenschicht über der dielektrischen Gate-Schicht abgeschieden. Der Abscheidungsprozess enthält CVD, physikalische Dampfphasenabscheidungsprozesse (PVD), Atomlagenabscheidung (ALD), hochdichte Plasma-CVD (HDPCVD), metallorganische CVD (MOCVD), Fernplasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), plasmaunterstützte ALD (PEALD), Niederdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), andere geeignete Verfahren oder Kombinationen davon. Ein Gate-Strukturierungsprozess (enthaltend zum Beispiel verschieden Lithografieprozesse, Ätzprozesse und/oder Reinigungsprozesse) wird dann durchgeführt, um die Dummy-Gate-Elektrodenschicht und die Hartmaskenschicht (und in manchen Ausführungsformen die dielektrische Gate-Schicht) zu strukturieren, um Gate-Stapel 230A, 230B wie in 2 gezeigt zu bilden.
  • Gate-Stapel 230A, 230B haben eine Gate-Länge Lg1, die eine Distanz (oder Länge) definiert, die Strom (z.B. Träger wie Elektronen oder Löcher) zwischen S/D-Gebieten von Finnen 222A, 222B zurücklegt. Gate-Stapel 230A, 230B haben ein Gate-Footing GF (auch als eine Gate-Schürze oder Gate-Leiste bezeichnet), das entlang Böden von Gate-Stapeln 230A, 230B angeordnet ist, was dazu führt, dass Gate-Stapel 230A, 230B eine Gate-Länge Lg2, die größer als Gate-Länge Lg1 ist, entlang Böden von Gate-Stapeln 230A, 230B aufweisen. Gate-Footing GF weist eine sich verjüngende Breite auf, die entlang der z-Richtung größer wird, sodass Gate-Länge Lg2 auch entlang der z-Richtung zunimmt. Gate-Footing GF (oder ein Boden-Gate-Profil) von Gate-Stapeln 230A, 230B kann abhängig von Strukturierungsumgebung (z.B. isolierte Struktur oder dichte Struktur), Position von Gate-Stapeln 230A, 230B auf einem Wafer (z.B. Kante oder Mitte) und/oder Nähe einer Fläche von Gate-Stapeln 230A, 230B relativ zu Finnen 222A, 222B (z.B. Gate-Fläche direkt neben Finnen 222A, 222B oder Gate-Fläche am Ende von Gate-Stapeln 230A, 230B) variieren. In manchen Ausführungsformen, wie gezeigt, erstreckt sich Gate-Footing GF entlang einer gesamten Breite von Gate-Stapeln 230A, 230B. In manchen Ausführungsformen erstreckt sich Gate-Footing GF teilweise entlang der Breite von Gate-Stapeln 230A, 230B. In manchen Ausführungsformen ist Gate-Footing GF nur an einem Grenzgebiet IF zwischen Finnen 222A, 222B und Gate-Stapeln 230A, 230B vorhanden, wie an Ecken zwischen Finnen 222A, 222B und Gate-Stapeln 230A, 230B. Gate-Footing GF kann unbeabsichtigt aus der Unfähigkeit herkömmlicher Ätzprozesse resultieren, im Wesentlichen vertikale Seitenwände für Gate-Strukturen mit hohem Aspektverhältnis zu erreichen. Gate-Strukturen mit hohem Aspektverhältnis beziehen sich im Allgemeinen auf Gate-Strukturen mit einem Verhältnis von Gate-Höhe (z.B. entlang der z-Richtung) zu Gate-Länge (z.B. entlang der y-Richtung), das größer als etwa 5 ist (d.h. Gate-Höhe/Gate-Länge ≥ 5). Kürzlich wurden Gate-Strukturierungsprozesse abgestimmt, um absichtlich Gate-Footing GF zu bilden, um Gate-Kollapsbedenken zu minimieren (oder zu eliminieren), die bei Gate-Strukturen mit hohem Aspektverhältnis entstehen. Gate-Footing GF stellt jedoch neue Herausforderungen für Source/Drain-Herstellung dar, da Vorrichtungsdimensionen schrumpfen. Zum Beispiel gelingt es herkömmlichen Source/Drain-Herstellungstechniken nicht, Nähe von Source/Drain-Merkmalen zu Gate-Footing GF zu berücksichtigen, was kapazitive Kopplung zwischen den Source/Drain-Merkmalen und schließlich Metall-Gates von FinFETs beeinflusst. Wenn Nähe zwischen Source/Drain-Merkmalen und Gate-Footing GF abnimmt, nimmt parasitäre Kapazität zwischen den Source/Drain-Merkmalen und Gate-Footing GF zu, wodurch FinFET-Leistung verschlechtert wird. In manchen Fällen können herkömmliche Source/Drain Herstellungstechniken Gate-Footing GF freilegen, wodurch bewirkt wird, dass Source/Drain-Merkmale physisch mit Gate-Footing GF in Kontakt gelangen und zu elektrischen Kurzschlüssen führen. Die vorgeschlagenen Source/Drain-Herstellungstechniken berücksichtigen somit Nähe der Source/Drain-Merkmale zu Gate-Footing GF und erreichen Source/Drain-Profile, die parasitäre Kapazität zwischen den Source/Drain-Merkmalen und Gate-Footing GF minimieren. Es wurde beobachtet, dass dies eine bessere Steuerung über Kurzkanaleffekte einer FinFET-Vorrichtung bereitstellt, wie durch Reduzieren von DIBL, wie unten näher beschrieben ist.
  • In 3B-3D und 4B-4D werden Gate-Abstandshalter entlang Seitenwänden von Gate-Stapeln 230A, 230B gebildet. In manchen Ausführungsformen werden Finnenabstandshalter auch entlang Seitenwänden von Finnen 222A, 222B gebildet. Unter Bezugnahme auf 3B und 4B wird eine Abstandshalterschicht 240 über FinFET-Vorrichtung 200 gebildet (zum Beispiel in Block 122 von Verfahren 100). Zum Beispiel wird ein Abscheidungsprozess durchgeführt, um eine dielektrische Schicht über Finnen 222A, 222B, Isolationsmerkmal 225 und Gate-Stapeln 230A, 230B abzuscheiden. Der Abscheidungsprozess ist CVD, PECVD, ALD, PEALD, PVD, ein anderer geeigneter Abscheidungsprozess oder Kombinationen davon. Das dielektrisches Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, eine andere geeignete Abstandshalterkomponente oder Kombinationen davon enthalten (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumcabonnitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN), Siliziumborcarbonitrid (SiBCN) usw.). In der gezeigten Ausführungsform weist Abstandshalterschicht 240 Silizium und Stickstoff auf (und kann somit als eine Siliziumnitridschicht bezeichnet werden). In manchen Ausführungsformen ist Abstandshalterschicht 240 eine einzelne Schicht, wie eine Siliziumnitridschicht. In manchen Ausführungsformen enthält Abstandshalterschicht 240 mehrere Schichten, wie eine erste dielektrische Schicht, die über einer zweiten dielektrischen Schicht angeordnet ist. Zum Beispiel kann die erste dielektrische Schicht Siliziumcarbonitrid enthalten und die zweite dielektrische Schicht kann Siliziumnitrid enthalten. In Fortsetzung der gezeigten Ausführungsform ist eine Dicke t von Abstandshalterschicht 240 etwa 5 nm bis etwa 15 nm. In manchen Ausführungsformen weist Abstandshalterschicht 240 eine im Wesentlichen gleichförmige Dicke entlang Deckflächen und Seitenwandflächen von Gate-Stapeln 230A, 230B und Finnen 222A, 222B auf. Zum Beispiel ist eine Dicke von Abstandshalterschicht 240 entlang Deckflächen von Gate-Stapeln 230A, 230B und Deckfläche von Isolationsmerkmal 225 im Wesentlichen dieselben wie eine Dicke von Abstandshalterschicht 240 entlang Seitenwandflächen von Gate-Stapeln 230A, 230B. Eine Dicke von Abstandshalterschicht 240 entlang Deckflächen von Finnen 222A, 222B und Deckfläche von Isolationsschicht 225 ist auch im Wesentlichen dieselben wie eine Dicke von Abstandshalterschicht 240 entlang Seitenwandflächen von Finnen 222A, 222B. In manchen Ausführungsformen wird Abstandshalterschicht 240 durch einen konformen Abscheidungsprozess gebildet, sodass sich Abstandshalterschicht 240 an Oberflächen von FinFET-Vorrichtung 200 anpasst, auf der Abstandshalterschicht 240 abgeschieden ist (und kann somit als eine konforme Abstandshalterschicht bezeichnet werden).
  • Bearbeitung fährt dann mit Durchführen eines Abstandshalterätzprozesses (zum Beispiel in Block 124 und Block 126 von Verfahren 100) an Abstandshalterschicht 240 fort, um Gate-Abstandshalter 242 entlang Seitenwänden von Gate-Stapeln 230A, 230B und Finnenabstandshalter 244 entlang Seitenwänden von Finnen 222A, 222B zu bilden. Der Abstandshalterätzprozess umfasst eine erste Abstandshalterätzung (3C und 4C, bezeichnet als eine Abstandshalterhauptätzung (SME)) und eine zweite Abstandshalterätzung (3D und 4D, bezeichnet als eine Abstandshalterüberätzung (SOE)). Während des Abstandshalterätzprozesses können erste Abstandshalterätzung und/oder zweite Abstandshalterätzung unbeabsichtigt oder beabsichtigt einen Abschnitt von Finnen 222A, 222B in den S/D-Gebieten entfernen, wodurch Bildung von Source/Drain-Vertiefungen 250 in den S/D-Gebieten von Finnen 222A, 222B beginnt. In manchen Ausführungsformen ist nach Bilden von Gate-Abstandshaltern 242 eine Tiefe von Source/Drain-Vertiefungen 250 kleiner als etwa 20 % von Finnenhöhe FH. Zum Beispiel haben Source/Drain-Vertiefungen 250 eine Tiefe d1 nach erster Abstandshalterätzung (3C und 4C) und eine Tiefe d2 nach zweiter Abstandshalterätzung (3D und 4D). Tiefe d1 wird zwischen entsprechenden Deckflächen von Finnen 222A, 222B und entsprechenden Abschnitten von Finnen 222A, 222B, die die untersten Oberflächen von Source/Drain-Vertiefungen 250 definieren nach erster Abstandshalterätzung gemessen. Tiefe d2 wird zwischen entsprechenden Deckflächen von Finnen 222A, 222B und entsprechenden Abschnitten von Finnen 222A, 222B, die die untersten Oberflächen von Source/Drain-Vertiefungen 250 definieren, nach zweiter Abstandshalterätzung gemessen. In manchen Ausführungsformen ist Tiefe d1 kleiner als oder gleich etwa 10 % von Finnenhöhe FH und Tiefe d2 ist etwa 10 % bis etwa 20 % von Finnenhöhe FH. In manchen Ausführungsformen ist Tiefe d1 etwa 4 nm bis etwa 10 nm. In manchen Ausführungsformen ist Tiefe d2 etwa 4 nm bis etwa 15 nm. Die vorliegende Offenbarung zieht auch Ausführungsformen in Betracht, wo erste Abstandshalterätzung und/oder zweite Abstandshalterätzung keine Abschnitte von Finnen 222A, 222B in den S/D-Gebieten entfernen, sodass Tiefe d1 und/oder Tiefe d2 in manchen Ausführungsformen gleich 0 sein können.
  • Unter Bezugnahme auf 3C und 4C entfernt die erste Abstandshalterätzung selektiv Abstandshalterschicht 240 in Bezug auf Gate-Stapel 230A, 230B, Isolationsmerkmal 225 und/oder Finnen 222A, 222B. Mit anderen Worten, die erste Abstandshalterätzung entfernt im Wesentlichen Abstandshalterschicht 240, entfernt aber nicht oder entfernt im Wesentlichen nicht Gate-Stapel 230A, 230B, Isolationsmerkmal 225 und/oder Finnen 222A, 222B. Die erste Abstandshalterätzung entfernt Abstandshalterschicht 240 im Wesentlichen von horizontalen seitlichen) Oberflächen von FinFET-Vorrichtung 200, wie Deckflächen von Finnen 222A, 222B, Deckflächen von Isolationsmerkmal 225 und Deckflächen von Gate-Stapeln 230A, 230B, wodurch Gate-Abstandshalter 242 mit Dicke 11 entlang Seitenwänden von Gate-Stapeln 230A, 230B und Finnenabstandshalter 244 entlang Seitenwänden von Finnen 222A, 222B gebildet werden. In manchen Ausführungsformen ist Dicke t1 etwa 3 nm bis etwa 10 nm. Die erste Abstandshalterätzung kann auch Abschnitte von Finnen 222A, 222B in S/D-Gebieten entfernen, um Bildung von Source/Drain-Vertiefungen 250 zu beginnen. Zum Beispiel haben Source/Drain-Vertiefungen 250 eine Tiefe d1 nach erster Abstandshalterätzung. In manchen Ausführungsformen weisen Gate-Abstandshalter 242 mehr als einen Satz von Abstandshaltern auf, wie Dichtungsabstandshalter, Versatzabstandshalter, Opferabstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, abhängig von Design- und/oder Bearbeitungsanforderungen für FinFET-Vorrichtung 200.
  • Erste Abstandshalterätzung ist ein anisotroper Ätzprozess, was sich im Allgemeinen auf einen Ätzprozess mit verschiedenen Ätzraten in verschiedenen Richtungen bezieht, sodass der Ätzprozess Material in spezifischen Richtungen entfernt, wie im Wesentlichen in einer Richtung. Zum Beispiel hat die erste Abstandshalterätzung eine vertikale Ätzrate, die größer als eine horizontale Ätzrate ist (in manchen Ausführungsformen ist die horizontale Ätzrate gleich null). Die erste Abstandshalterätzung entfernt somit Material in im Wesentlichen der vertikalen Richtung (hier z-Richtung) mit minimaler (bis keiner) Materialentfernung in der horizontalen Richtung (hier x-Richtung und/oder y-Richtung). In manchen Ausführungsformen ist die erste Abstandshalterätzung ein Trockenätzprozess, wie ein RIE-Prozess, der ein fluorhaltiges Ätzgas enthält, um das Material von Abstandshalterschicht 240 (z.B. Siliziumnitrid) bei einer höheren Rate als die Materialien von Gate-Stapeln 230A, 230B (z.B. Oxidhartmaske oder Polysilizium), Isolationsmerkmal 225 (z.B. Siliziumoxid) und/oder Finnen 222A, 222B (z.B. Silizium) zu entfernen (d.h. das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Siliziumnitrid). In manchen Ausführungsformen ist die erste Abstandshalterätzung konfiguriert, ein fluorhaltiges Gas zu erzeugen, sodass die erste Abstandshalterätzung Abschnitte von Abstandshalterschicht 240 unter Verwendung plasmaangeregter fluorhaltiges Spezies erzeugt. Das fluorhaltige Ätzgas enthält Fluor (F2), Fluormethan (z.B. CH3F), Difluormethan (z.B. CH2F2), Trifluormethan (z.B. CHF3), Tetrafluormethan (z.B. CF4), Hexafluorethan (z.B. C2F6), Schwefelhexafluorid (z.B. SF6), Stickstofftrifluorid (z.B. NF3), anderes fluorhaltiges Ätzmittel oder Kombinationen davon. Die erste Abstandshalterätzung kann alternativ oder zusätzlich ein wasserstoffhaltiges Ätzgas (zum Beispiel H2 und/oder CH4), ein stickstoffhaltiges Ätzgas (zum Beispiel N2 und/oder NH3), ein chlorhaltiges Ätzgas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein sauerstoffhaltiges Ätzgas (zum Beispiel 02), ein bromhaltiges Ätzgas (zum Beispiel HBr und/oder CHBr3), ein iodhaltiges Ätzgas, anderes geeignetes Ätzgas oder Kombinationen davon verwenden. Die erste Abstandshalterätzung kann konfiguriert sein, ein Plasma aus einem der hier offenbarten Ätzgase zu erzeugen, sodass die erste Abstandshalterätzung plasmaangeregte Spezies zum Ätzen verwendet. In manchen Ausführungsformen wird ein Trägergas zum Abgeben des fluorhaltigen Ätzgases und/oder eines anderen Ätzgases verwendet. Das Trägergas kann ein Inertgas sein, wie ein argonhaltiges Gas, ein heliumhaltiges Gas, ein xenonhaltiges Gas, ein anderes geeignetes Inertgas oder Kombinationen davon. In manchen Ausführungsformen ist die erste Abstandshalterätzung ein anisotroper Nassätzprozess.
  • Verschiedene Ätzparameter der ersten Abstandshalterätzung können abgestimmt werden, um selektives und anisotropes Ätzen von Abstandshalterschicht 240 zu erreichen, wie Ätzgaszusammensetzung, Trägergaszusammensetzung, Ätzgasströmungsrate, Trägergasströmungsrate, Ätzzeit, Ätzdruck, Ätztemperatur, Source-Leistung, Funkfrequenz-(RF) und/oder Gleichstromvorspannung (DC-Vorspannung), RF und/oder DC-Vorspannleistung, andere geeignete Ätzparameter oder Kombinationen davon. In manchen Ausführungsformen verwendet die erste Abstandshalterätzung ein Ätzgas, das CF4 enthält, um selektiv Abstandshalterschicht 240 zu ätzen, wo eine Strömungsrate von CF4, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um gewünschte Ätzselektivität zu erreichen. In manchen Ausführungsformen ist eine Strömungsrate von CF4 etwa 200 sccm bis etwa 300 sccm. In manchen Ausführungsformen verwendet die erste Abstandshalterätzung ein Ätzgas, das CF4 und HBr enthält, wo ein Verhältnis von CF4 zu HBr, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um gewünschte Ätzselektivität zu erreichen. In manchen Ausführungsformen ist ein Verhältnis einer Strömungsrate von CF4 zu einer Strömungsrate von HBr etwa 1:2 bis etwa 2:1. In manchen Ausführungsformen ist eine Strömungsrate von CF4 etwa 200 sccm bis etwa 300 sccm. In manchen Ausführungsformen ist eine Strömungsrate von HBr etwa 200 sccm bis etwa 300 sccm. In manchen Ausführungsformen ist eine Dauer der ersten Abstandshalterätzung etwa 5 Sekunden bis etwa 50 Sekunden. In manchen Ausführungsformen ist eine RF-Leistung, die zum Erzeugen eines fluorhaltigen Plasmas für die erste Abstandshalterätzung verwendet wird, etwa 400 W bis etwa 500 W. In manchen Ausführungsformen ist ein Druck, der in einer Prozesskammer während der ersten Abstandshalterätzung aufrechterhalten wird, etwa 10 mTorr bis etwa 50 mTorr. In manchen Ausführungsformen ist eine Temperatur, die in der Prozesskammer während der ersten Abstandshalterätzung aufrechterhalten wird etwa 20°C bis etwa 70°C. In manchen Ausführungsformen sind die verschiedenen Ätzparameter der ersten Abstandshalterätzung abgestimmt, um ein gewünschtes Ätzen von Finnen 222A, 222B zu erreichen. In manchen Ausführungsformen sind die verschiedenen Ätzparameter der ersten Abstandshalterätzung abgestimmt, um eine gewünschte Dicke und/oder ein gewünschtes Profil für Gate-Abstandshalter 242 und/oder Finnenabstandshalter 244 zu erreichen.
  • Unter Bezugnahme auf 3D und 4D wird eine zweite Abstandshalterätzung durchgeführt, um sämtliches verbleibendes Material von Abstandshalterschicht 240 (z.B. Rückstand) entlang horizontaler Oberflächen von FinFET-Vorrichtung 200, wie Deckflächen von Finnen 222A, 222B, Deckflächen von Isolationsmerkmal 225 und Deckflächen von Gate-Stapeln 230A, 230B zu entfernen. Zum Beispiel entfernt die zweite Abstandshalterätzung selektiv sämtliches verbleibendes Material von Abstandshalterschicht 240 in Bezug auf Gate-Stapel 230A, 230B, Isolationsmerkmal 225 und/oder Finnen 222A, 222B. Mit anderen Worten, die zweite Abstandshalterätzung entfernt im Wesentlichen Abstandshalterschicht 240, entfernt aber nicht oder entfernt im Wesentlichen nicht Gate-Stapel 230A, 230B, Isolationsmerkmal 225 und/oder Finnen 222A, 222B. Die zweite Abstandshalterätzung kann auch Abschnitte von Finnen 222A, 222B in S/D-Gebieten entfernen, um Bildung von Source/Drain-Vertiefungen 250 zu beginnen und/oder fortzusetzen. Zum Beispiel haben Source/Drain-Vertiefungen 250 eine Tiefe d2 nach zweiter Abstandshalterätzung, wo Tiefe d2 größer ist als Tiefe d1. Die zweite Abstandshalterätzung kann auch zum Einstellen von Dicke t1 und/oder eines Profils von Gate-Abstandshaltern 242 und/oder einer Dicke und/oder eines Profils von Finnenabstandshaltern 244 verwendet werden.
  • Die zweite Abstandshalterätzung ist ein anisotroper Ätzprozess. Zum Beispiel hat die zweite Abstandshalterätzung eine vertikale Ätzrate, die größer als eine horizontale Ätzrate ist (in manchen Ausführungsformen ist die horizontale Ätzrate gleich null). Die zweite Abstandshalterätzung entfernt somit Material in im Wesentlichen der vertikalen Richtung (hier z-Richtung) mit minimaler (bis keiner) Materialentfernung in der horizontalen Richtung (hier x-Richtung und/oder y-Richtung). In manchen Ausführungsformen ist eine Ätzselektivität von Siliziumnitrid (d.h. Abstandshalterschicht 240) zu Silizium (d.h. Finnen 222A, 222B) der zweiten Abstandshalterätzung größer als eine Ätzselektivität von Siliziumnitrid zu Silizium der ersten Abstandshalterätzung. In solchen Ausführungsformen können Finnen 222A, 222B durch die erste Abstandshalterätzung mehr geätzt werden als durch die zweite Abstandshalterätzung, sodass eine Dicke (oder Tiefe) von Finnen 222A, 222B, die durch die erste Abstandshalterätzung entfernt wurden, mehr ist als eine Dicke (oder Tiefe) von Finnen 222A, 222B), die durch die zweite Abstandshalterätzung entfernt wurden. In manchen Ausführungsformen ist die zweite Abstandshalterätzung ein Trockenätzprozess, wie ein RIE-Prozess, der ein fluor- oder wasserstoffhaltige Ätzgas zum Entfernen des Materials von Abstandshalterschicht 240 (z.B. Siliziumnitrid) bei einer höheren Rate als die Materialien von Gate-Stapeln 230A, 230B (z.B. Oxidhartmaske oder Polysilizium), Isolationsmerkmal 225 (z.B. Siliziumoxid) und/oder Finnen 222A, 222B (z.B. Silizium) verwendet (d.h. das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Siliziumnitrid). In manchen Ausführungsformen ist der zweite Abstandshalterätzung konfiguriert, ein fluor- oder wasserstoffhaltiges Plasma aus dem fluor- oder wasserstoffhaltigem Gas zu erzeugen, sodass die zweite Abstandshalterätzung Abschnitte von Abstandshalterschicht 240 unter Verwendung plasmaangeregter fluor- oder wasserstoffhaltiger Spezies entfernt. Das fluor- oder wasserstoffhaltige Ätzgas enthält Fluormethan (z.B. CH3F), Difluormethan (z.B. CH2F2), Trifluormethan (z.B. CHF3), ein anderes fluor- oder wasserstoffhaltige Ätzmittel oder Kombinationen davon. Die zweite Abstandshalterätzung kann alternativ oder zusätzlich ein wasserstoffhaltiges Ätzgas (zum Beispiel H2 und/oder CH4), ein stickstoffhaltiges Ätzgas (zum Beispiel N2 und/oder NH3), ein chlorhaltiges Ätzgas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein sauerstoffhaltiges Ätzgas (zum Beispiel 02), ein bromhaltiges Ätzgas (zum Beispiel HBr und/oder CHBr3), ein iodhaltiges Ätzgas, ein fluorhaltiges Ätzgas (zum Beispiel F2, CF4, C2F6, SF6 und/oder NF3), ein anderes geeignetes Ätzgas oder Kombinationen davon verwenden. Die zweite Abstandshalterätzung kann konfiguriert sein, ein Plasma aus einem der hier offenbarten Ätzgase zu erzeugen, sodass die zweite Abstandshalterätzung plasmaangeregte Spezies zum Ätzen verwendet. In manchen Ausführungsformen wird ein Trägergas zur Abgabe des fluor- oder wasserstoffhaltigen Ätzgases und/oder eines anderen Ätzgases verwendet. Das Trägergas kann ein Inertgas sein, wie ein argonhaltiges Gas, ein heliumhaltiges Gas, ein xenonhaltiges Gas, ein anderes geeignetes Inertgas oder Kombinationen davon. In manchen Ausführungsformen ist die zweite Abstandshalterätzung ein anisotroper Nassätzprozess.
  • Verschiedene Ätzparameter der zweiten Abstandshalterätzung können abgestimmt werden, um selektives und anisotropes Ätzen von Abstandshalterschicht 240 zu erreichen, wie Ätzgaszusammensetzung, Trägergaszusammensetzung, Ätzgasströmungsrate, Trägergasströmungsrate, Ätzzeit, Ätzdruck, Ätztemperatur, Source-Leistung, RF- und/oder DC-Vorspannung, RF- und/oder DC-Vorspannleistung, ein anderer geeigneter Ätzparameter oder Kombinationen davon. In manchen Ausführungsformen verwendet die zweite Abstandshalterätzung ein Ätzgas, das CH3F und O2 enthält, wo ein Verhältnis von CH3F zu 02, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um eine gewünschte selektive Ätzung zu erreichen. In manchen Ausführungsformen ist ein Verhältnis einer Strömungsrate von CH3F zu einer Strömungsrate von O2 etwa 1:1 bis etwa 4:1. In manchen Ausführungsformen ist eine Strömungsrate von CH3F etwa 100 sccm bis etwa 200 sccm. In manchen Ausführungsformen ist eine Strömungsrate von O2 etwa 50 sccm bis etwa 150 sccm. In manchen Ausführungsformen ist eine Dauer der zweiten Abstandshalterätzung etwa 5 Sekunden bis etwa 50 Sekunden. In manchen Ausführungsformen ist eine RF-Leistung, die zum Erzeugen eines wasserstoff- und fluorhaltigen Plasmas für die zweite Abstandshalterätzung verwendet wird, etwa 400 W bis etwa 500 W. In manchen Ausführungsformen ist ein Druck, der in einer Prozesskammer während der zweiten Abstandshalterätzung aufrechterhalten wird, etwa 10 mTorr bis etwa 50 mTorr. In manchen Ausführungsformen ist eine Temperatur, die in der Prozesskammer während der zweiten Abstandshalterätzung aufrechterhalten wird, etwa 20°C bis etwa 70°C. In manchen Ausführungsformen sind die verschiedenen Ätzparameter der zweiten Abstandshalterätzung abgestimmt, um eine gewünschte Ätzung von Finnen 222A, 222B in S/D-Gebieten 250 zu erreichen. In manchen Ausführungsformen sind die verschiedenen Ätzparameter der ersten Abstandshalterätzung abgestimmt, um eine gewünschte Dicke und/oder ein gewünschtes Profil für Gate-Abstandshalter 242 und/oder Finnenabstandshalter 244 zu erreichen.
  • Dann fährt Bearbeitung, wie in 3E-3G und 4E-4G gezeigt, mit Durchführen eines dreistufigen Source/Drain-Ätzprozess fort, um Source/Drain-Vertiefungen 250 in S/D-Gebieten von Finnen 222A, 222B zu bilden. Source/Drain-Vertiefungen 250 erstrecken sich nach dem dreistufigen Source/Drain-Ätzprozess in Finnen 222A, 222B zu einer Zieltiefe TD. In manchen Ausführungsformen ist Zieltiefe TD etwa 80 % bis etwa 120 % von Finnenhöhe FH (z.B. etwa 120 % von Finnenhöhe FH). In manchen Ausführungsformen ist Zieltiefe TD etwa 30 nm bis etwa 80 nm. Herstellung von Gate-Abstandshaltern 242 beginnt mit Bildung von Source/Drain-Vertiefungen 250, wie in der gezeigten Ausführungsform, ein dreistufiger Source/Drain-Ätzprozess beendet die Bildung von Source/Drain-Vertiefungen 250. In der gezeigten Ausführungsform umfasst der dreistufige Source/Drain-Ätzprozess eine erste anisotrope Source/Drain-Ätzung (3E und 4E), eine isotrope Source/Drain-Ätzung (3F und 4F) und eine zweite anisotrope Source/Drain-Ätzung (3G und 4G). Der dreistufige Source/Drain-Ätzprozess stellt präzise Steuerung einer Position von Spitzen von epitaktischen Source/Drain-Merkmalen (insbesondere eine Tiefe der Spitzen in Finnen 222A, 222B und ein Nähe (Distanz) der Spitzen zu den Kanalgebieten von Finnen 222A, 222B) und eine Distanz zwischen einem Bodenabschnitt der epitaktischen Source/Drain-Merkmale und dem Kanalgebiet und/oder dem Gate-Stapel bereit. Zum Beispiel werden erste anisotrope Source/Drain-Ätzung und isotrope Source/Drain-Ätzung abgestimmt, um eine Position von Spitzen von epitaktischen Source/Drain-Merkmalen zu erreichen, bevor Source/Drain-Vertiefungen zur Zieltiefe TD erweitert werden. In manchen Ausführungsformen wird die Position von Spitzen von epitaktischen Source/Drain-Merkmalen definiert, bevor die Source/Drain-Vertiefungen eine Tiefe erreichen, die größer als etwa 80 % von Finnenhöhe FH ist (d.h. eine Tiefe von Source/Drain-Vertiefungen nach erster anisotrope Source/Drain-Ätzung und isotroper Source/Drain-Ätzung ist kleiner als oder gleich etwa 80 % von Finnenhöhe FH). Erweitern der Source/Drain-Vertiefungen zur Zieltiefe nach Definieren der Position von Spitzen von epitaktischen Source/Drain-Merkmalen zieht eine Nähe eines Bodenabschnitts der epitaktischen Source/Drain-Merkmale vom Gate-Footing GF zurück, wodurch parasitäre Kapazität zwischen den epitaktischen Source/Drain-Merkmalen und dem Gate-Stapel reduziert wird.
  • Unter Bezugnahme auf 3E und 4E erweitert die erste anisotrope Source/Drain-Ätzung Source/Drain-Vertiefungen 250 zu einer Tiefe d3 in S/D-Gebieten von Finnen 222A, 222B. Tiefe d3 wird zwischen entsprechenden Deckflächen von Finnen 222A, 222B und entsprechenden Abschnitten von Finnen 222A, 222B, die die untersten Oberflächen von Source/Drain-Vertiefungen 250 definieren, nach erster anisotroper Source/Drain-Ätzung gemessen. Tiefe d3 ist kleiner als Zieltiefe TD und wird basierend auf einer gewünschten Spitzentiefe von Source/Drain-Vertiefungen 250 ausgewählt (d.h. eine Tiefe einer Spitze entlang Finnenhöhe FH). In manchen Ausführungsformen ist Tiefe d3 etwa 10% bis etwa 80 % von Finnenhöhe FH, abhängig von gewünschter Spitzentiefe. In manchen Ausführungsformen, nach dem dreistufigen Source/Drain-Vertiefungsätzen, ist eine Position von Spitzentiefe entlang Finnenhöhe FH etwa 40 % bis etwa 60 % von Tiefe d3 (d.h. 0,4d3 ≤ Spitzentiefe ≤ 0,6d3). In solchen Ausführungsformen, wo gewünschte Spitzentiefe etwa 20 % bis etwa 30 % von Finnenhöhe FH ist, wird die erste anisotrope Source/Drain-Ätzung durchgeführt, bis Tiefe d3 etwa 50 % von Finnenhöhe FH ist. In manchen Ausführungsformen wird Tiefe d3 so gewählt, dass die Spitzentiefe kleiner als etwa 50 % von Finnenhöhe FH ist. Zum Beispiel wird Tiefe d3 so gewählt, dass eine Spitzentiefe von etwa 10 % bis etwa 30 % von Finnenhöhe FH erreicht wird. In solchen Ausführungsformen kann Tiefe d3 etwa 25 % bis etwa 50 % von Finnenhöhe FH sein. In manchen Ausführungsformen ist Tiefe d3 etwa 10 nm bis etwa 60 nm. Wo die erste Abstandshalterätzung und die zweite Abstandshalterätzung mit der Bildung von Source/Drain-Vertiefungen 250 beginnen, wie in der gezeigten Ausführungsform, ist Tiefe d3 größer als Tiefe d1, Tiefe d2 und eine Summe von Tiefe d1 und Tiefe d2.
  • Die erste anisotrope Source/Drain-Ätzung wird gesteuert, um Source/Drain-Vertiefungen 250 mit U-förmigen Profilen in der Y-Z-Ebene zu produzieren. Zum Beispiel werden nach erster anisotrope Source/Drain-Ätzung Source/Drain-Vertiefungen 250 durch ein Seitenwandsegment A, ein Seitenwandsegment B und ein Bodensegment C definiert, das sich zwischen Seitenwandsegment A und Seitenwandsegment B erstreckt. Seitenwandsegment A ist im Wesentlichen linear, Seitenwandsegment B ist im Wesentlichen linear und Bodensegment C ist krummlinig. In der gezeigten Ausführungsform erstrecken sich Seitenwandsegment A und Seitenwandsegment B im Wesentlichen entlang der z-Richtung parallel zueinander. Source/Drain-Vertiefungen 250 haben eine Breite w1. In manchen Ausführungsformen ist Breite w1 etwa 10 nm bis etwa 35 nm. In Fortsetzung der gezeigten Ausführungsform erstrecken sich Source/Drain-Vertiefungen 250 unter Gate-Abstandshaltern 242, was dazu führt, dass Seitenwandsegment A über eine Distanz entlang der y-Richtung von einer Außenseitenwand OS eines entsprechenden Gate-Abstandshalters 242 entlang Gate-Stapel 230A versetzt ist und Seitenwandsegment B über eine Distanz entlang der y-Richtung von einer Außenseitenwand OS eines entsprechenden Gate-Abstandshalters 242 entlang Gate-Stapel 230B versetzt ist. In solchen Ausführungsformen ist Breite w1 größer als ein Abstand S zwischen Außenseitenwänden OSs von Gate-Abstandshaltern 242. In manchen Ausführungsformen erstrecken sich Source/Drain-Vertiefungen 250 nicht unter Gate-Abstandshaltern 242. Zum Beispiel kann Seitenwandsegment A im Wesentlichen entlang der z-Richtung mit Außenseitenwand OS des entsprechenden Gate-Abstandshalters 242 entlang Gate-Stapel 230A ausgerichtet sein und Seitenwandsegment B kann im Wesentlichen entlang der z-Richtung mit der Außenseitenwand OS des entsprechenden Gate-Abstandshalters 242 entlang Gate-Stapel 230B ausgerichtet sein. In solchen Ausführungsformen ist Breite w1 etwa gleich dem Abstand S zwischen Außenseitenwänden OSs von Gate-Abstandshaltern 242. Die vorliegende Offenbarung zieht auch Ausführungsformen in Betracht, wo Seitenwandsegment A und Seitenwandsegment B im Wesentlichen linear sind, mit leichter Neigung in der Y-Z-Ebene, wie Seitenwandsegment A mit einer leichten negativen Neigung und Seitenwandsegment B mit einer leichten positiven Neigung.
  • Die erste anisotrope Source/Drain-Ätzung entfernt selektiv Finnen 222A, 222B in Bezug auf Gate-Abstandshalter 242, Finnenabstandshalter 244, Gate-Stapel 230A, 230B und/oder Isolationsmerkmal 225. Mit anderen Worten, die erste anisotrope Source/Drain-Ätzung entfernt im Wesentlichen Finnen 222A, 222B, entfernt aber nicht oder entfernt im Wesentlichen nicht Gate-Abstandshalter 242, Finnenabstandshalter 244, Gate-Stapel 230A, 230B und/oder Isolationsmerkmal 225. Die erste anisotrope Source/Drain-Ätzung hat eine vertikale Ätzrate, die größer als eine horizontale Ätzrate ist (in manchen Ausführungsformen ist die horizontale Ätzrate null). Die erste anisotrope Source/Drain-Ätzung entfernt somit Abschnitte von Finnen 222A, 222B in im Wesentlichen der vertikalen Richtung (hier z-Richtung) mit minimaler (bis keiner) Entfernung von Material in der horizontalen Richtung (hier x-Richtung und/oder y-Richtung). Zum Beispiel hat die erste anisotrope Source/Drain-Ätzung ein Verhältnis einer vertikalen Ätzrate (VER) zu einer horizontalen Ätzrate (HER), das größer als etwa 20 (z.B. 20 ≤ VER/HER ≤ 80) ist. In manchen Ausführungsformen wird die erste anisotrope Source/Drain-Ätzung gesteuert, um einen gewünschten Grad an Anisotropie (A) aufzuweisen, der als eins minus einem Verhältnis von HER zu VER definiert ist (d.h. A = 1 - HER/VER). In manchen Ausführungsformen ist ein Grad von Anisotropie etwa 0.95 bis etwa 1. In manchen Ausführungsformen bezieht sich vertikales Ätzen auf Ätzen nach unten in eine Richtung senkrecht zu Deckflächen von Finnen 222A, 222B, und horizontales Ätzen bezieht sich auf Ätzen in Richtungen parallel zu Deckflächen von Finnen 222A, 222B. In manchen Ausführungsformen ist die erste anisotrope Source/Drain-Ätzung ein Trockenätzprozess, wie ein RIE-Prozess, der ein bromhaltiges Ätzgas verwendet, um Material von Finnen 222A, 222B (z.B. Silizium) bei einer höheren Rate als die Materialien von Gate-Abstandshaltern 242 (z.B. Siliziumnitrid), Finnenabstandshaltern 244 (z.B. Siliziumnitrid), Gate-Stapeln 230A, 230B (z.B. Oxidhartmaske oder Polysilizium) und/oder Isolationsmerkmal 225 (z.B. Siliziumoxid) zu entfernen (d.h. das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Silizium). Das bromhaltiges Ätzgas enthält Brom (Br), Bromwasserstoff (HBr), Brommethan (CH3Br), Dibrommethan (CH2Br2), Bromoform (CHBr3), ein anderes bromhaltiges Ätzmittel oder Kombinationen davon. In manchen Ausführungsformen ist die erste anisotrope Source/Drain-Ätzung konfiguriert, ein bromhaltiges Plasma aus dem bromhaltigen Ätzgas zu erzeugen, sodass die erste anisotrope Source/Drain-Ätzung Abschnitte von Finnen 222A, 222B in S/D-Gebieten unter Verwendung plasmaangeregter bromhaltiger Spezies entfernt. Die erste anisotrope Source/Drain-Ätzung kann alternativ oder zusätzlich ein wasserstoffhaltiges Ätzgas (zum Beispiel H2 und/oder CH4), ein stickstoffhaltiges Ätzgas (zum Beispiel N2 und/oder NH3), ein chlorhaltiges Ätzgas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein sauerstoffhaltiges Ätzgas (zum Beispiel O2), ein fluorhaltiges Ätzgas (zum Beispiel F2, CH3F, CH2F2, CHF3, CF4, C2F6), ein iodhaltiges Ätzgas, ein anderes geeignetes Ätzgas oder Kombinationen davon aufweisen. In manchen Ausführungsformen wird ein Trägergas zum Abgeben des Ätzgases verwendet. Das Trägergas kann ein Inertgas, wie ein argonhaltiges Gas, ein heliumhaltiges Gas, ein xenonhaltiges Gas, ein anderes geeignetes Inertgas oder Kombinationen davon sein. In manchen Ausführungsformen ist die erste anisotrope Source/Drain-Ätzung ein anisotroper Nassätzprozess.
  • Verschiedene Ätzparameter der ersten anisotropen Source/Drain-Ätzung sind abgestimmt, um selektives und anisotropes Ätzen von Finnen 222A, 222B zu steuern, um gewünschte Tiefe d3 und U-förmige Profile von Source/Drain-Vertiefungen 250 zu produzieren, wie Ätzgaszusammensetzung, Trägergaszusammensetzung, Ätzgasströmungsrate, Trägergasströmungsrate, Ätzzeit, Ätzdruck, Ätztemperatur, Source-Leistung, RF- und/oder DC-Vorspannung, RF- und/oder DC-Vorspannleistung, ein anderer geeigneter Ätzparameter oder Kombinationen davon. In manchen Ausführungsformen verwendet die erste anisotrope Source/Drain-Ätzung ein Ätzgas, das HBr enthält, wo eine Strömungsrate von HBr, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um gewünschte Ätzselektivität und/oder gewünschtes Source/Drain-Vertiefungsprofil zu erreichen. In solchen Ausführungsformen ist eine Strömungsrate von HBr etwa 100 sccm bis etwa 200 sccm. In manchen Ausführungsformen ist eine Dauer der ersten anisotropen Source/Drain-Ätzung etwa 30 Sekunden bis etwa 80 Sekunden. In manchen Ausführungsformen ist RF-Leistung, die zum Erzeugen eines bromhaltigen Plasmas verwendet wird, etwa 300 W bis etwa 400 W. In manchen Ausführungsformen ist ein Druck, der in einer Prozesskammer während der ersten anisotropen Source/Drain-Ätzung aufrechterhalten wird, etwa 5 mTorr bis etwa 30 mTorr. In manchen Ausführungsformen ist eine Temperatur, die in der Prozesskammer während der ersten anisotropen Source/Drain-Ätzung aufrechterhalten wird, etwa 20°C bis etwa 70°C. In manchen Ausführungsformen verwendet die erste anisotrope Source/Drain-Ätzung ein Ätzgas, das Cl2 enthält, wo eine Strömungsrate von Cl2, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um gewünschte Ätzselektivität und/oder gewünschtes Source/Drain-Vertiefungsprofil zu erreichen.
  • Unter Bezugnahme auf 3F und 4F wird die isotrope Source/Drain-Ätzung durchgeführt, um Source/Drain-Vertiefungen 250 zu verbreitern und eine Spitzennähe von Spitzen Source/Drain-Vertiefungen 250 zu steuern. Isotrope Source/Drain-Ätzung wird gesteuert, um Source/Drain-Vertiefungen 250 mit schalenförmigen Profilen in der Y-Z-Ebene zu produzieren. Zum Beispiel werden nach der isotropen Source/Drain-Ätzung Source/Drain-Vertiefungen 250 durch ein Seitenwandsegment A', ein Seitenwandsegment B' und ein Bodensegment C' definiert, das sich zwischen Seitenwandsegment A' und Seitenwandsegment B' erstreckt. Seitenwandsegment A' ist krummlinig, Seitenwandsegment B' ist krummlinig und Bodensegment C' ist krummlinig. Seitenwandsegment A' erstreckt sich von einer Deckfläche von Finnen 222A, 222B zu Gate-Stapel 230A zu einer Source/Drain-Spitze V1, wo Seitenwandsegment A' auf Bodensegment C' trifft. Seitenwandsegment B' erstreckt sich weg von einer Deckfläche von Finnen 222A, 222B zu Gate-Stapel 230B zu einer Source/Drain-Spitze v2, wo Seitenwandsegment B' auf Bodensegment C' trifft. Eine solche Konfiguration führt dazu, dass Source/Drain-Vertiefungen 250 einen breiten zentralen Abschnitt aufweisen, der zwischen schmäleren Endabschnitten angeordnet ist, wo die schmäleren Endabschnitte Breiten haben, die sich zunehmend entlang der z-Richtung, weg von dem breiten zentralen Abschnitt verjüngen. Source/Drain-Vertiefungen 250 haben somit eine Breite w2, die entlang Finnenhöhe FH variiert, wo Breite w2 gleich einer maximalen Breite von Source/Drain-Vertiefungen 250 zwischen Source/Drain-Spitze v1 und Source/Drain-Spitze v2 ist. Source/Drain-Spitzen V1, v2 haben eine anfängliche Spitzentiefe dti, wo Spitzentiefe sich im Allgemeinen auf eine vertikale Distanz zwischen einem Gate-Stapel (und/oder einer Deckfläche einer Finne) und einen Abschnitt eines Source/Drain-Merkmals, der dem Gate-Stapel (d.h. einer Spitze) am nächsten ist, bezieht. In manchen Ausführungsformen ist die anfängliche Spitzentiefe dti etwa 10 % bis etwa 40 % von Finnenhöhe FH. Source/Drain-Spitzen v1, v2 haben auch eine anfängliche Spitzennähe pi, wo Spitzennähe sich im Allgemeinen auf eine seitliche Distanz zwischen einer Seitenwand eines Gate-Stapels und einem Abschnitt eines Source/Drain-Merkmals, der der Seitenwand des Gate-Stapels am nächsten ist, bezieht (d.h. eine Distanz zwischen Source/Drain-Spitzen v1, v2 und einem entsprechenden Kanalgebiet). In manchen Ausführungsformen ist eine anfängliche Spitzennähe pi etwa 60 % bis etwa 90 % der Dicke t1 von Gate-Abstandshaltern 242 (z.B. 0,6t1 ≤ p ≤ 0,9t1). In manchen Ausführungsformen ist die anfängliche Spitzennähe pi etwa 5 nm bis etwa 8 nm. Die isotrope Source/Drain-Ätzung kann auch Source/Drain-Vertiefungen 250 vertiefen, zum Beispiel Source/Drain-Vertiefungen 250 zu einer Tiefe d4 erweitern, die größer als Tiefe d3 und kleiner als Zieltiefe TD ist. Tiefe d4 wird zwischen entsprechenden Deckflächen von Finnen 222A, 222B und entsprechenden Abschnitten von Finnen 222A, 222B, die die untersten Oberflächen von Source/Drain-Vertiefungen 250 definieren, nach isotroper Source/Drain-Ätzung gemessen. In manchen Ausführungsformen ist Tiefe d4 etwa 10 % bis etwa 80 % von Finnenhöhe FH, wie etwa 50 % von Finnenhöhe FH. In manchen Ausführungsformen ist Tiefe d4 etwa 10 nm bis etwa 70 nm.
  • Die isotrope Source/Drain-Ätzung entfernt Finnen 222A, 222B selektiv in Bezug auf Gate-Abstandshalter 242, Finnenabstandshalter 244, Gate-Stapel 230A, 230B und/oder Isolationsmerkmal 225. Mit anderen Worten, die isotrope Source/Drain-Ätzung entfernt im Wesentlichen Finnen 222A, 222B, entfernt aber nicht oder entfernt im Wesentlichen nicht Gate-Abstandshalter 242, Finnenabstandshalter 244, Gate-Stapel 230A, 230B und/oder Isolationsmerkmal 225. Im Gegensatz zu der ersten anisotropen Source/Drain-Ätzung ätzt die isotrope Source/Drain-Ätzung in mehrere Richtungen (in manchen Ausführungsformen ist die vertikale Ätzrate dieselbe wie die horizontale Ätzrate). Die isotrope Source/Drain-Ätzung entfernt somit Abschnitte von Finnen 222A, 222B in allen Richtungen (hier z-Richtung, y-Richtung und x-Richtung). Zum Beispiel hat die isotrope Source/Drain-Ätzung ein Verhältnis von VER zu HER, das etwa 1 ist. In manchen Ausführungsformen hat die isotrope Source/Drain-Ätzung ein Verhältnis von VER zu HER, das etwa 1 bis etwa 5 ist (z.B. 1 ≤ VER/HER ≤ 5). In manchen Ausführungsformen wird die isotrope Source/Drain-Ätzung gesteuert, um einen Grad von Anisotropie zu steuern, der kleiner als der Grad von Anisotropie der ersten anisotropen Source/Drain-Ätzung ist. Zum Beispiel ist ein Grad von Anisotropie der isotropen Source/Drain-Ätzung kleiner als etwa 0,8 (in manchen Ausführungsformen, o). In manchen Ausführungsformen ist die isotrope Source/Drain-Ätzung ein Trockenätzprozess, wie ein RIE-Prozess, der ein fluor- und chlorhaltiges Ätzgas zum Entfernen von Material von Finnen 222A, 222B (z.B. Silizium) bei einer höheren Rate als die Materialien von Gate-Abstandshaltern 242 (z.B. Siliziumnitrid), Finnenabstandshaltern 244 (z.B. Siliziumnitrid), Gate-Stapeln 230A, 230B (z.B. Oxidhartmaske oder Polysilizium) und/oder Isolationsmerkmal 225 (z.B. Siliziumoxid) verwendet (d.h. das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Silizium). Das fluor- und chlorhaltige Ätzgas enthält ein fluorhaltiges Ätzmittel (z.B. F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, NF3, ein anderes fluorhaltiges Ätzmittel oder Kombinationen davon) und ein chlorhaltiges Ätzmittel (z.B. zum Beispiel Cl2, CHCl3, CCl4, BCl3, ein anderes chlorhaltiges Ätzmittel oder Kombinationen davon). In manchen Ausführungsformen ist die isotrope Source/Drain-Ätzung konfiguriert, ein fluor- und chlorhaltiges Plasma aus dem fluor- und chlorhaltigen Ätzgas zu erzeugen, sodass die isotrope Source/Drain-Ätzung Abschnitte von Finnen 222A, 222B unter Verwendung plasmaangeregter fluorhaltige Spezies und/oder plasmaangeregter chlorhaltiger Spezies entfernt. Die isotrope Source/Drain-Ätzung kann alternativ oder zusätzlich ein wasserstoffhaltiges Ätzgas (zum Beispiel H2 und/oder CH4), ein stickstoffhaltiges Ätzgas (zum Beispiel N2 und/oder NH3), ein sauerstoffhaltiges Ätzgas (zum Beispiel 02), ein bromhaltiges Ätzgas (zum Beispiel HBr und/oder CHBr3), ein iodhaltiges Ätzgas, ein anderes geeignetes Ätzgas oder Kombinationen davon verwenden. In manchen Ausführungsformen wird ein Trägergas zur Abgabe des Ätzgases verwendet. Das Trägergas kann ein Inertgas, wie ein argonhaltiges Gas, ein heliumhaltiges Gas, ein xenonhaltiges Gas, ein anderes geeignetes Inertgas oder Kombinationen davon sein. In manchen Ausführungsformen ist die isotrope Source/Drain-Ätzung ein Nassätzprozess, der eine Ätzlösung verwendet, die Salpetersäure (HNO3) und Fluorwasserstoffsäure (HF) enthält. In manchen Ausführungsformen enthält die Ätzlösung weiter Essigsäure (CH3COOH). Die vorliegende Offenbarung zieht andere Ätzlösungen zum isotropen und selektiven Nassätzen in Betracht.
  • Verschiedene Ätzparameter einer isotropen Source/Drain-Ätzung können abgestimmt werden, um selektives und isotropes Ätzen von Finnen 222A, 222B zu steuern, um gewünschte Spitzennähe pi, gewünschte Spitzentiefe di und gewünschte schalenförmigen Profile von Source/Drain-Vertiefungen 250 zu produzieren, wie Ätzgaszusammensetzung, Trägergaszusammensetzung, Ätzgasströmungsrate, Trägergasströmungsrate, Ätzzeit, Ätzdruck, Ätztemperatur, Source-Leistung, RF- und/oder DC-Vorspannung, RF- und/oder DC-Vorspannleistung, ein anderer geeigneter Ätzparameter oder Kombinationen davon. In manchen Ausführungsformen verwendet isotropes Source/Drain-Ätzung ein Ätzgas, das NF3 und Cl2 enthält, um selektiv Finnen 222A, 222B zu ätzen, wo ein Verhältnis von einer Strömungsrate von NF3 zu einer Strömungsrate von Cl2, eine Strömungsrate von NF3, eine Strömungsrate von Cl2, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um gewünschte Ätzselektivität und/oder gewünschtes Source/Drain-Vertiefungsprofil zu erreichen. In manchen Ausführungsformen ist ein Verhältnis einer Strömungsrate von NF3 zu einer Strömungsrate von Cl2, etwa 1:7 bis etwa 1:1. In manchen Ausführungsformen ist eine Strömungsrate von NF3 etwa 100 sccm bis etwa 300 sccm. In manchen Ausführungsformen ist eine Strömungsrate von Cl2, etwa 100 sccm bis etwa 200 sccm. In manchen Ausführungsformen ist eine Dauer einer isotropen Source/Drain-Ätzung etwa 5 Sekunden bis etwa 50 Sekunden. In manchen Ausführungsformen ist eine RF-Leistung, die zum Erzeugen eines fluor-und-sauerstoffhaltigen Plasmas zur isotropen Source/Drain-Ätzung verwendet wird, etwa 300 W bis etwa 400 W. In manchen Ausführungsformen ist ein Druck, der in einer Prozesskammer während isotroper Source/Drain-Ätzung aufrechterhalten wird, etwa 5mTorr bis etwa 50 mTorr. In manchen Ausführungsformen ist eine Temperatur, die in der Prozesskammer während isotroper Source/Drain-Ätzung aufrechterhalten wird, etwa 20°C bis etwa 70°C.
  • Unter Bezugnahme auf 3G und 4G erweitert die zweite anisotrope Source/Drain-Ätzung Source/Drain-Vertiefungen 250 zu einer Tiefe d5, die im Wesentlichen gleich Zieltiefe TD ist. Tiefe d5 wird zwischen entsprechenden Deckflächen von Finnen 222A, 222B und entsprechenden Abschnitte von Finnen 222A, 222B, die die untersten Oberflächen von Source/Drain-Vertiefungen 250 definieren, nach zweiter anisotroper Source/Drain-Ätzung gemessen. In manchen Ausführungsformen ist Tiefe d5 etwa 80 % bis etwa 120 % von Finnenhöhe FH (zum Beispiel etwa 120 % von Finnenhöhe FH). In manchen Ausführungsformen ist Tiefe d5 etwa 30 nm bis etwa 80 nm. Die zweite anisotrope Source/Drain-Ätzung wird gesteuert, um Source/Drain-Vertiefungen 250 mit einem Profil in der Y-Z-Ebene zu produzieren, das einem Leuchtabschnitt einer Kerzenglühlampe ähnlich sieht. Zum Beispiel sind nach zweiter anisotroper Source/Drain-Ätzung Source/Drain-Vertiefungen 250 durch ein Seitenwandsegment A'', ein Seitenwandsegment B'' und ein Bodensegment C'', das sich zwischen Seitenwandsegment A'' und Seitenwandsegment B'' erstreckt, definiert. Seitenwandsegment A'' ist im Wesentlichen linear mit positiver Neigung in der Y-Z-Ebene, Seitenwandsegment B'' ist im Wesentlichen linear mit negativer Neigung in der Y-Z-Ebene und Bodensegment C'' ist krummlinig. Daher erstreckt sich Seitenwandsegment A'' weg von einer Deckfläche von Finnen 222A, 222B zu Gate-Stapel 230A zu Source/Drain-Spitze V1, wo Seitenwandsegment A'' auf Bodensegment C'' trifft, und Seitenwandsegment B'' erstreckt sich weg von einer Deckfläche von Finnen 222A, 222B zu Gate-Stapel 230B zu Source/Drain-Spitze v2, wo Seitenwandsegment B'' auf Bodensegment C'' trifft. Eine solche Konfiguration führt zu Source/Drain-Vertiefungen 250, die eine maximale Breite zwischen Source/Drain-Spitze v1 und Source/Drain-Spitze v2 aufrechterhalten. Ein erster Abschnitt von Source/Drain-Vertiefungen 250, der zwischen Seitenwandsegment A'' und Seitenwandsegment B'' definiert ist, hat eine Breite w3, die von Deckflächen von Finnen 222A, 222B zu der maximalen Breite von Source/Drain-Vertiefungen 250 zunimmt. Ein zweiter Abschnitt von Source/Drain-Vertiefungen 250, definiert zwischen Seitenwandabschnitten von Bodensegment C'', hat eine Breite w4, die von der maximalen Breite von Source/Drain-Vertiefungen 250 zu einer Breite kleiner als die maximale Breite (in manchen Ausführungsformen, 0) abnimmt. In der gezeigten Ausführungsform hat Bodensegment C'' ein im Wesentlichen V-förmiges Profil mit stumpfer Spitze. Zum Beispiel hat Bodensegment C'' im Wesentlichen lineare Seitenwände, wo die im Wesentlichen linearen Seitenwände entgegengesetzte Neigungen haben und sich zu einem gekrümmten Bonden anstelle eines Punkts verjüngen. Die vorliegende Offenbarung zieht auch Ausführungsformen in Betracht, wo Seitenwandsegment A'' und/oder Seitenwandsegment B'' krummlinig sind. Zum Beispiel können sich Seitenwandsegment A'' und/oder Seitenwandsegment B'' annähernd von Deckflächen von Finnen 222A, Finnen 222B zueinander krümmen und dann zu Source/Drain-Spitzen v1 bzw. v2 auseinander krümmen, wodurch jeweils konvexe Oberflächen gebildet werden, die den ersten Abschnitt von Source/Drain-Vertiefungen 250 dazwischen definieren.
  • Source/Drain-Vertiefungen 250 haben Profile, die Leistung von FinFET-Vorrichtung 200 verglichen mit Profilen herkömmlicher Source/Drain-Vertiefungen 250' verbessern, die aus Source/Drain Herstellungstechniken resultieren, die ein Position von Source/Drain-Spitzen nach Erreichen von Zieltiefe TD individuell einrichten. Zum Beispiel ist eine Position von Source/Drain-Spitzen v1, v2 näher zu Gate-Stapeln 230A, 230B (und somit näher zu Kanalgebieten von FinFET-Vorrichtung 200) verglichen mit einer Position von Source/Drain-Spitzen z1, z2 herkömmlicher Source/Drain-Vertiefungen 250'. Source/Drain-Spitzen v1, v2 haben eine Spitzentiefe dt und eine Spitzennähe pt, die Leistung von FinFET-Vorrichtung 200 optimieren. In manchen Ausführungsformen ist Spitzentiefe dt etwa 10 % bis etwa 40 % von Finnenhöhe FH und Spitzennähe pt ist etwa 50 % bis etwa 90 % von Dicke t1 von Gate-Abstandshaltern 242, bei wobei beobachtet wurde, dass sie parasitären Widerstand zwischen anschließend gebildeten Source/Drain-Merkmalen und anschließend gebildeten Metall-Gates reduzieren. In manchen Ausführungsformen ist Spitzentiefe dt etwa 10 nm bis etwa 30 nm (zum Beispiel etwa 20 nm), und Spitzennähe pt ist etwa 5 nm bis etwa 8 nm (zum Beispiel etwa 6 nm). Es wurde beobachtet, dass Spitzentiefe dt größer als etwa 40 % von Finnenhöhe FH (in manchen Ausführungsformen größer als etwa 30 nm) während Bearbeitung einen Boden von Source/Drain-Vertiefungen 250 zu Gate-Stapeln 230A, 230B zieht, wodurch Nähe-Footing pf unerwünscht gesenkt und parasitäre Kapazität zwischen anschließend gebildeten Source/Drain-Merkmalen und anschließend gebildeten Metall-Gates erhöht wird, wie hier beschrieben. Spitzentiefe dt kleiner als etwa 10 % von Finnenhöhe FH (in manchen Ausführungsformen kleiner als etwa 10 nm) kann parasitären Widerstand erhöhen. Es wurde beobachtet, dass eine Spitzennähe pt kleiner als 50 % von Dicke t1 von Gate-Abstandshaltern 242 (in manchen Ausführungsformen etwa 8 nm) Widerstand zwischen anschließend gebildeten Source/Drain-Merkmalen und dem Kanalgebiet erhöht, Trägermobilität reduziert, während beobachtet wurde, dass Spitzennähe pt größer als 90 % von Dicke t1 von Gate-Abstandshaltern 242 (in manchen Ausführungsformen etwa 5 nm) anschließend gebildete Source/Drain-Merkmale zu nahe zu dem Kanalgebiet schiebt, was zu ungewünschten Kurzkanaleffekten und/oder Auszustand-Stromverlust führen kann. Spitzentiefe dt kann größer als, kleiner als oder dieselbe wie die anfängliche Spitzentiefe dti sein. In manchen Ausführungsformen kann die zweite anisotrope Source/Drain-Ätzung Spitzentiefe erhöhen, senken und/oder keine Wirkung auf diese haben, abhängig von den verschiedenen Ätzparametern der zweiten anisotropen Source/Drain-Ätzung. In der gezeigten Ausführungsform führt die zweite anisotrope Source/Drain-Ätzung zu einer Spitzentiefe dt, die größer als die anfängliche Spitzentiefe dti ist. In manchen Ausführungsformen kann die zweite anisotrope Source/Drain-Ätzung Spitzennähe erhöhen und/oder keine Auswirkung auf diese haben, abhängig von den verschiedenen Ätzparametern der zweiten anisotropen Source/Drain-Ätzung. In der gezeigten Ausführungsform ist die zweite anisotrope Source/Drain-Ätzung abgestimmt um sicherzustellen, dass Spitzennähe pt im Wesentlichen dieselbe wie die anfängliche Spitzennähe pi ist. Nach der zweiten anisotropen Source/Drain-Ätzung verbessert eine Nähe eines Bodenabschnitts von Source/Drain-Vertiefungen 250 (insbesondere Bodensegment C'') zu Gate-Footing GF (bezeichnet als ein Nähe-Footing pf) auch Leistung von FinFET-Vorrichtung 200. Da zum Beispiel eine Position von Source/Drain-Spitzen v1, v2 im Wesentlichen durch die erste Anisotripe Source/Drain-Ätzung und isotrope Source/Drain-Ätzung definiert ist, bevor Source/Drain-Vertiefungen 250 Zieltiefe TD erreichen, ist Nähe-Footing pf von Source/Drain-Vertiefungen 250 größer als ein Nähe-Footing pf herkömmlicher Source/Drain-Vertiefungen 250', das aus herkömmlichen Source/Drain Herstellungstechniken resultiert. In manchen Ausführungsformen ist Nähe-Footing pf größer als oder gleich etwa 8 nm, insbesondere bei Tiefen größer als etwa 80 % von Finnenhöhe FH. Ein Erhöhen von Nähe-Footing (zum Beispiel größer als oder gleich etwa 8 nm) bei solchen Tiefen (zum Beispiel größer als etwa 80 % von Finnenhöhe FH) reduziert parasitäre Kapazität zwischen anschließend gebildeten Source/Drain-Merkmalen und Gate-Footing GF, was DIBL reduziert und Kurzkanalsteuerung von FinFET-Vorrichtung 200 verglichen mit FinFET-Vorrichtungen verbessert, die Source/Drain-Vertiefungen mit Profilen ähnlich herkömmlichen Source/Drain-Vertiefungen 250' haben, die beobachtet wurden, ein Nähe-Footing zu haben, das kleiner als 8 nm ist, bei Tiefen größer als etwa 80 % von Finnenhöhe FH. Eine Verjüngung von Bodensegment C'' von Source/Drain-Spitzen v1, v2 zu Zieltiefe TD ist auch größer als eine Verjüngung eines Bodensegments von Source/Drain-Spitzen zi, z2 zu Zieltiefe TD, sodass eine Distanz zwischen Bodensegment C'' von Source/Drain-Vertiefungen 250 und Gate-Stapeln 230A, 230B größer als eine Distanz zwischen dem Bodensegment herkömmlicher Source/Drain-Vertiefungen 250' und Gate-Stapel 230A, 230B ist. Diese Erhöhung in Distanz verglichen mit herkömmlichen Source/Drain-Vertiefungen 250' kann parasitäre Kapazität weiter verringern. In manchen Ausführungsformen ist die Distanz zwischen Bodensegment C'' von Source/Drain-Vertiefungen 250 und Gate-Stapeln 230A, 230B bei Tiefen größer als etwa 50 % von Finnenhöhe FH größer als oder gleich etwa 6 nm. Wenn eine Distanz zwischen ein Bodensegment von Source/Drain-Vertiefungen und Gate-Stapeln 230A, 230B kleiner als etwa 6 nm ist, wie die Distanzen, die zwischen Bodensegment C' herkömmlicher Source/Drain-Vertiefungen 250' und Gate-Stapel 230A, 230B beobachtet wurden, erhöht sich die parasitäre Kapazität zwischen unteren Abschnitte anschließend gebildeter Source/Drain-Merkmale und anschließend gebildeter Metall-Gates, wodurch DIBL erhöht und Kurzkanalsteuerung verschlechtert wird.
  • Die zweite anisotrope Source/Drain-Ätzung entfernt selektiv Finnen 222A, 222B in Bezug auf Gate-Abstandshalter 242, Finnenabstandshalter 244, Gate-Stapel 230A, 230B und/oder Isolationsmerkmal 225. Mit anderen Worten, die zweite anisotrope Source/Drain-Ätzung entfernt im Wesentlichen Finnen 222A, 222B, entfernt aber nicht oder entfernt im Wesentlichen nicht Gate-Abstandshalter 242, Finnenabstandshalter 244, Gate-Stapel 230A, 230B und/oder Isolationsmerkmal 225. Die zweite anisotrope Source/Drain-Ätzung hat eine vertikale Ätzrate, die größer als eine horizontale Ätzrate ist (in manchen Ausführungsformen ist die horizontale Ätzrate null), sodass die zweite anisotrope Source/Drain-Ätzung Abschnitte von Finnen 222A, 222B in im Wesentlichen der vertikalen Richtung (hier z-Richtung) mit minimaler (bis keiner) Entfernung von Material in der horizontalen Richtung (hier x-Richtung und/oder y-Richtung) entfernt. Zum Beispiel hat die zweite anisotrope Source/Drain-Ätzung ein Verhältnis von VER zu HER, das größer als etwa 20 (z.B. 20 ≤ VER/HER ≤ 80) ist. In manchen Ausführungsformen wird die zweite anisotrope Source/Drain-Ätzung gesteuert, um einen Grad von Anisotropie aufzuweisen, der im Wesentlichen derselbe ist wie der Grad von Anisotropie der ersten anisotropen Source/Drain-Ätzung. Zum Beispiel ist ein Grad von Anisotropie der zweiten anisotropen Source/Drain-Ätzung etwa 0.95 bis etwa 1. In manchen Ausführungsformen ist die zweite anisotrope Source/Drain-Ätzung ein Trockenätzprozess, wie ein RIE-Prozess, der ein bromhaltiges Ätzgas zum Entfernen des Materials von Finnen 222A, 222B (z.B. Silizium) bei einer höheren Rate als die Materialien von Gate-Abstandshaltern 242 (z.B. Siliziumnitrid), Finnenabstandshaltern 244 (z.B. Siliziumnitrid), Gate-Stapeln 230A, 230B (z.B. Oxidhartmaske oder Polysilizium) und/oder Isolationsmerkmal 225 (z.B. Siliziumoxid) verwendet (d.h. das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Silizium). Das bromhaltige Ätzgas enthält Br, HBr, CH3Br, CH2Br2, CHBr3, anderes bromhaltiges Ätzmittel oder Kombinationen davon. In manchen Ausführungsformen ist die zweite anisotrope Source/Drain-Ätzung konfiguriert, ein bromhaltiges Plasma aus dem bromhaltigen Ätzgas zu erzeugen, sodass die zweite anisotrope Source/Drain-Ätzung Abschnitte von Finnen 222A, 222B in S/D-Gebieten unter Verwendung plasmaangeregter bromhaltiges Spezies entfernt. Die zweite anisotrope Source/Drain-Ätzung kann alternativ oder zusätzlich ein wasserstoffhaltiges Ätzgas (zum Beispiel H2 und/oder CH4), ein stickstoffhaltiges Ätzgas (zum Beispiel N2 und/oder NH3), ein chlorhaltiges Ätzgas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein sauerstoffhaltiges Ätzgas (zum Beispiel O2), ein fluorhaltiges Ätzgas (zum Beispiel F2, CH3F, CH2F2, CHF3, CF4, C2F6), ein iodhaltiges Ätzgas, ein anderes geeignetes Ätzgas oder Kombinationen davon verwenden. In manchen Ausführungsformen wird ein Trägergas zum Abgeben des Ätzgases verwendet. Das Trägergas kann ein Inertgas, wie ein argonhaltiges Gas, ein heliumhaltiges Gas, ein xenonhaltiges Gas, ein anderes geeignetes Inertgas oder Kombinationen davon sein.
  • Verschiedene Ätzparameter der zweiten anisotropen Source/Drain-Ätzung können abgestimmt werden, um selektives und anisotropes Ätzen von Finnen 222A, 222B zu steuern, um sicherzustellen, dass Source/Drain-Vertiefungen 250 Zieltiefe TD und ein Profil in der Y-Z-Ebene erreichen, das einem Leuchtabschnitt einer Kerzenglühlampe ähnlich sieht, wie Ätzgaszusammensetzung, Trägergaszusammensetzung, Ätzgasströmungsrate, Trägergasströmungsrate, Ätzzeit, Ätzdruck, Ätztemperatur, Source-Leistung, RF- und/oder DC-Vorspannung, RF- und/oder DC-Vorspannleistung, ein anderer geeigneter Ätzparameter oder Kombinationen davon. In manchen Ausführungsformen verwendet die zweite anisotrope Source/Drain-Ätzung ein Ätzgas, das HBr enthält. In solchen Ausführungsformen kann eine Strömungsrate von HBr etwa 100 sccm bis etwa 200 sccm sein. In manchen Ausführungsformen ist eine Dauer der zweiten anisotropen Source/Drain-Ätzung etwa 10 Sekunden bis etwa 50 Sekunden. In manchen Ausführungsformen ist RF-Leistung, die zum Erzeugen eines bromhaltigen Plasmas verwendet wird, etwa 300 W bis etwa 400 W. In manchen Ausführungsformen ist ein Druck, der in einer Prozesskammer während der zweiten anisotropen Source/Drain-Ätzung aufrechterhalten wird, etwa 5 mTorr bis etwa 50 mTorr. In manchen Ausführungsformen ist eine Temperatur, die in der Prozesskammer während der zweiten anisotropen Source/Drain-Ätzung aufrechterhalten wird, etwa 20°C bis etwa 70°C. Es wird festgehalten, dass die zweite anisotrope Source/Drain-Ätzung im Wesentlichen dieselbe ist wie die erste anisotrope Source/Drain-Ätzung, mit der Ausnahme, dass eine Dauer der zweiten anisotropen Source/Drain-Ätzung sich von jener der ersten anisotropen Source/Drain-Ätzung unterscheidet (in manchen Ausführungsformen größer ist) um sicherzustellen, dass sich Source/Drain-Vertiefungen 250 nach zweiter anisotroper Source/Drain-Ätzung zur Zieltiefe TD erstrecken. In manchen Ausführungsformen verwendet die zweite anisotrope Source/Drain-Ätzung ein Ätzgas, das Cl2 enthält, wo eine Strömungsrate von Cl2, eine Ätzzeit, eine Ätztemperatur, ein Ätzdruck und/oder eine RF-Leistung abgestimmt werden können, um gewünschte Ätzselektivität und/oder gewünschtes Source/Drain-Vertiefungsprofil zu erreichen.
  • In 3H und 4H werden epitaktische Source/Drain-Merkmale 260 in Source/Drain-Vertiefungen 250 gebildet. Eine erste Gate-Struktur (enthaltend Gate-Stapel 230A und Gate-Abstandshalter 242) liegt zwischen entsprechenden epitaktischen Source/Drain-Merkmalen 260, sodass ein Kanalgebiet zwischen den entsprechenden epitaktischen Source/Drain-Merkmalen 260 definiert ist. Eine zweite Gate-Struktur (enthaltend Gate-Stapel 230B und Gate-Abstandshalter 242) liegt zwischen entsprechenden epitaktischen Source/Drain-Merkmalen 260, sodass ein Kanalgebiet zwischen den entsprechenden epitaktischen Source/Drain-Merkmalen 260 definiert ist. In manchen Ausführungsformen bilden die erste Gate-Struktur und ihre entsprechenden epitaktischen Source/Drain-Merkmale 260 einen Abschnitt eines ersten FinFET, und die zweite Gate-Struktur und ihre entsprechenden epitaktischen Source/Drain-Merkmale 260 bilden einen Abschnitt eines zweiten FinFET. In manchen Ausführungsformen wird ein Abscheidungsprozess durchgeführt, um Source/Drain-Vertiefungen 250 mit epitaktischem Halbleitermaterial zu füllen, wodurch epitaktische Source/Drain-Merkmale 260 gebildet werden. Zum Beispiel wird ein Halbleitermaterial epitaktisch von Abschnitten von Finnen 222A, 222B und/oder Substrat 210 gezüchtet, das Source/Drain-Vertiefungen 250 definiert. Ein Epitaxieprozess kann CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE), Ultrahochvakuum CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon implementieren. Der Epitaxieprozess kann gasförmige (zum Beispiel Si-haltige Gase, wie SiH4 und/oder Ge-haltige Gase, wie GeH4) und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung von Finnen 222A, 222B und/oder Substrat 210 in Wechselwirkung sind. Epitaktische Source/Drain-Merkmale 260 sind mit n-Dotierstoffen und/oder p-Dotierstoffen dotiert. In manchen Ausführungsformen sind epitaktische Source/Drain-Merkmale 260 epitaktische Schichten, die Silizium und/oder Kohlenstoff enthalten, wo die siliziumhaltigen epitaktischen Schichten oder die siliziumkohlenstoff-haltigen epitaktischen Schichten mit Phosphor, einem anderen n-Dotierstoff oder Kombinationen davon dotiert sind. In manchen Ausführungsformen sind epitaktische Source/Drain-Merkmale 260 epitaktische Schichten, die Silizium und Germanium enthalten, wo die silizium- und germanium-haltigen epitaktischen Schichten mit Bor, einem anderen p-Dotierstoff oder Kombinationen davon dotiert sind. In manchen Ausführungsformen enthalten epitaktische Source/Drain-Merkmale 260 Materialien und/oder Dotierstoffe, die gewünschte Zugspannung und/oder Druckspannung in den Kanalgebieten erreichen. In manchen Ausführungsformen werden epitaktische Source/Drain-Merkmale 260 während Abscheidung durch Hinzufügen von Unreinheiten zu einem Ausgangsmaterial des Epitaxieprozesses dotiert. In manchen Ausführungsformen werden epitaktische Source/Drain-Merkmale 260 durch einen Ionenimplantationsprozess anschließend an einen Abscheidungsprozess dotiert. In manchen Ausführungsformen werden Temperprozesse durchgeführt, um Dotierstoffe in epitaktischen Source/Drain-Merkmalen 260 und/oder anderen Source/Drain-Gebieten von FinFET-Vorrichtung 200 (zum Beispiel HDD-Gebieten und/oder LDD-Gebieten) zu aktivieren.
  • Epitaktische Source/Drain-Merkmale 260 haben Profile in der Y-Z-Ebene in der Form einer Kerzenglühlampe. Zum Beispiel haben epitaktische Source/Drain-Merkmale 260 einen oberen Abschnitt 262A (einen Abschnitt von epitaktischen Source/Drain-Merkmalen 260, der über Deckflächen von Finnen 222A, 222B entlang der z-Richtung angeordnet ist), einen mittleren Abschnitt 262B (einen Abschnitt von epitaktischen Source/Drain-Merkmalen 260, der zwischen Deckflächen von Finnen 222A, 222B und Spitzen T angeordnet ist) und einen Bodenabschnitt 262C (einen Abschnitt von epitaktischen Source/Drain-Merkmalen 260, der zwischen Spitzen T und Zieltiefe TD angeordnet ist). Der obere Abschnitt 262A ist einem Basisabschnitt einer Kerzenglühlampe ähnlich, während der mittlere Abschnitt 262B und Bodenabschnitt 262C kombiniert sind, um einen Leuchtabschnitt einer Kerzenglühlampe ähnlich zu sein (indem zum Beispiel ein breiter zentraler Abschnitt zwischen zwei schmäleren Endabschnitten angeordnet ist), der konfiguriert ist, einer Flamme einer Kerze ähnlich zu sein. In der gezeigten Ausführungsform hat der obere Abschnitt 262A eine Breite wt, die im Wesentlichen dieselbe entlang ihrer Dicke tt ist, der mittlere Abschnitt 262B hat eine Breite wm, die entlang seiner Dicke tm von Deckflächen von Finnen 222A, 222B zu Spitzen T zunimmt (d.h. eine sich nach außen verjüngende Breite entlang Finnenhöhe FH zu Zieltiefe TD) und Bodenabschnitt 262C hat eine Breite wb, die entlang seiner Dicke tb von Spitzen T zu Zieltiefe TD abnimmt (d.h. eine sich nach innen verjüngende Breite entlang Finnenhöhe FH zu Zieltiefe TD). Eine maximale Breite von epitaktischen Source/Drain-Merkmalen 260 ist zwischen Spitzen T definiert. In manchen Ausführungsformen ist die maximale Breite etwa 20 nm bis etwa 35 nm. In manchen Ausführungsformen, wie gezeigt, ist die Breite wt im Wesentlichen gleich Abstand S zwischen Gate-Abstandshaltern 242, sodass der obere Abschnitt 262A physisch mit Außenseitenwänden OSs von Gate-Abstandshaltern 242 in Kontakt ist. In manchen Ausführungsformen ist Breite wt kleiner als Abstand S, sodass der obere Abschnitt 262A mit Außenseitenwänden OSs von Gate-Abstandshaltern 242 nicht in physischem Kontakt oder nur teilweise in physischem Kontakt ist. In Fortsetzung der gezeigten Ausführungsform ist Bodenabschnitt 262C durch eine V-förmige stumpfe Spitze definiert, sodass Bodenabschnitt 262C eine stumpfe untere Spitze von epitaktischen Source/Drain-Merkmalen 260 bildet. In der X-Z-Ebene haben epitaktische Source/Drain-Merkmale 260 einen oberen Abschnitt 264A (ein Abschnitt von epitaktischen Source/Drain-Merkmalen 260, der über Deckflächen von Finnen 222A, 222B entlang der z-Richtung angeordnet ist) und einen Bodenabschnitt 264B (ein Abschnitt von epitaktischen Source/Drain-Merkmalen 260, der unter Deckflächen von Finnen 222A, 222B entlang der z-Richtung angeordnet ist). In der gezeigten Ausführungsform hat der obere Abschnitt 264A eine Breite wti, die entlang seiner Dicke tt variiert, und Bodenabschnitt 264B hat eine Breite wb1, die entlang seiner Dicke variiert, die im Wesentlichen gleich Tiefe d5 (d.h. Zieltiefe TD) ist. In manchen Ausführungsformen ist Breite wt1 von mindestens einem Abschnitt des oberen Abschnitts 264A größer als eine Breite von Finnen 222A, 222B. In manchen Ausführungsformen hat der obere Abschnitt 264A einen breiten zentralen Abschnitt mit schmäleren Endabschnitten. In manchen Ausführungsformen hat der obere Abschnitt 264A ein im Wesentlichen rautenförmiges Profil. In manchen Ausführungsformen hat der obere Abschnitt 264A ein im Wesentlichen hexagonal-förmiges Profil. In manchen Ausführungsformen ist Breite wb1 eines ersten Abschnitts von Bodenabschnitt 264B im Wesentlichen dieselbe wie eine Breite von Finnen 222A, 222B und Breite b1 eines zweiten Abschnitts von Bodenabschnitt 264B nimmt entlang der z-Richtung zu Zieltiefe TD ab.
  • Aufgrund des hier beschriebenen dreistufigen Source/Drain-Vertiefungsätzprozesses haben epitaktische Source/Drain-Merkmale 260 Spitzen T, die Deckflächen von Finnen 222A, 222B näher sind als mit herkömmlichen Source/Drain-Herstellungsprozessen erreicht werden kann. Zum Beispiel haben Spitzen T eine Spitzentiefe dt und Spitzennähe pt, deren Vorteile hier im Detail beschrieben sind. Epitaktische Source/Drain-Merkmale 260 haben weiter Nähe-Footing pf, das größer ist als mit herkömmlichen Source/Drain-Herstellungsprozessen erreicht werden kann, deren Vorteile hier im Detail beschrieben sind. Im Gegensatz zu herkömmlichen Source/Drain-Herstellungsprozessen, die eine Position von Spitzen nach Erweitern von Source/Drain-Vertiefungen zur Zieltiefe TD definieren, definiert der vorgeschlagene dreistufige Source/Drain-Vertiefungsätzprozess eine Position von Spitzen T vor Erweitern von Source/Drain-Vertiefungen zu Zieltiefe TD. Solche Herstellungstechniken erhöhen die Position der Spitzen T zu Stellen, die parasitären Widerstand zwischen epitaktischen Source/Drain-Merkmalen 260 und anschließend gebildetem Metall-Gate reduzieren, während Nähe eines Bodenabschnitts von epitaktischen Source/Drain-Merkmalen 260 zu dem anschließend gebildeten Metall-Gate (insbesondere Nähe-Footing pf) zurückgezogen (mit anderen Worten erhöht) wird, was parasitäre Kapazität zwischen epitaktischen Source/Drain-Merkmalen 260 und dem Metall-Gate reduziert. Daher reduzieren epitaktische Source/Drain-Merkmale 260 mit den vorgeschlagenen Profilen in der Form einer Kerzenglühlampe DIBL, wodurch Kurzkanalsteuerung von FinFET-Vorrichtung 200 verbessert wird. Weiter ermöglicht der dreistufige Source/Drain-Ätzprozess ein Steuern (Einstellen) einer Position (Stelle) von Spitzen T auf etwa 10 % von Finnenhöhe FH bis etwa 80 % von Finnenhöhe FH, während Bodennähe von epitaktischen Source/Drain-Merkmalen 260 zurückgezogen wird. Wie zum Beispiel in 5 gezeigt, ob nun Tiefe dt von Source/Drain-Spitzen v1, v2 etwa 10 % von Finnenhöhe FH (entsprechend Source/Drain-Vertiefung 250-1 in 5) oder etwa 80 % von Finnenhöhe FH (entsprechend Source/Drain-Vertiefung 250-2 in 5) ist, der dreistufige Source/Drain-Vertiefungsätzprozess produziert ein Nähe-Footing pf, das kleiner als Nähe-Footing pf bei Tiefen größer als oder gleich etwa 80 % von Finnenhöhe FH ist, bei welchen Tiefen Gate-Footing GF und entsprechend kapazitive Kopplungseffekte am stärksten vorherrschen. Verschiedene Ausführungsformen können verschiedene Vorteile aufweisen und es ist kein bestimmter Vorteil bei einer Ausführungsform erforderlich.
  • Unter Bezugnahme auf 6 sind Kanalwiderstands- und DIBL-Eigenschaften von FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen mit verschiedenen Profilen gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. In 6 veranschaulicht eine Grafik 300 Kompromisse zwischen DIBL und Kanalwiderstand (Rch). Zum Beispiel korreliert Grafik 300 DIBL (in mV/V) (x-Achse) mit Rch (in Ohm) (y-Achse), wo Kurve xx FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen entspricht, die unter Verwendung herkömmlicher Source/Drain-Vertiefungstechniken gefertigt wurden, und Kurve xy FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen entspricht, die unter Verwendung des vorgeschlagenen dreistufigen Source/Drain-Ätzprozesses gefertigt wurden. Sowohl Kurve xx als auch Kurve xy geben an, dass mit abnehmendem Kanalwiderstand, zum Beispiel indem Spitzennähe näher zu Kanalgebieten der FinFET-Vorrichtungen geschoben wird, DIBL zunimmt, indem zum Beispiel Bodenabschnitte der epitaktischen Source/Drain-Merkmale infolge des Verschiebens der Spitzennähe näher zu den Kanalgebieten der FinFET-Vorrichtungen gezogen werden (was zu abnehmenden Distanzen zwischen den Bodenabschnitten der epitaktischen Source/Drain-Merkmale und Gate-Footing GF führt). In Kurve xx entspricht R1 den Kanalwiderstands- und DIBL-Eigenschaften von FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen mit Profilen, die durch eine anisotrope Ätzung erreicht werden, die Source/Drain-Vertiefungen zu Zieltiefe TD erweitert (zum Beispiel im Wesentlichen U-förmige Profile), und R2 entspricht Kanalwiderstands- und DIBL-Eigenschaften von FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen mit Profilen, die durch eine anisotrope Ätzung erreicht werden, die Source/Drain-Vertiefungen zu Zieltiefe erweitert, gefolgt von einer isotropen Ätzung zur Verringerung von Spitzennähe (und somit Erhöhen einer Breite) der Source/Drain-Vertiefungen, wie jenen, die durch herkömmliche Source/Drain-Vertiefungen 250' definiert sind, gezeigt in 3H. Wie in 6 ersichtlich ist, obwohl herkömmliche Source/Drain-Vertiefungen 250' FinFET-Vorrichtungen erreichen, die weniger Kanalwiderstand aufweisen, erhöhen herkömmliche Source/Drain-Vertiefungen 250' DIBL signifikant, da Bodenabschnitte herkömmlicher Source/Drain-Vertiefungen 250' (insbesondere die unteren, sich verjüngenden Abschnitte) während der isotropen Ätzung auch näher zum Kanalgebiet geschoben werden. In Kurve xy entspricht R3 Kanalwiderstands- und DIBL Eigenschaften von FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen mit Profilen, die durch den vorgeschlagenen dreistufigen Source/Drain-Vertiefungsätzprozess definiert sind, wie jenen, die durch Source/Drain-Vertiefungen 250 definiert sind. Wie in 6 ersichtlich ist, erreichen Source/Drain-Vertiefungen 250 FinFET-Vorrichtungen mit unteren Kanalwiderständen vergleichbar mit jenen, die durch herkömmliche Source/Drain-Vertiefungen 250' erreicht werden, stellen aber auch DIBL-Erhöhungen wieder her, die FinFET-Vorrichtungen mit herkömmlichen Source/Drain-Vertiefungen 250' erleiden. FinFET-Vorrichtungen mit epitaktischen Source/Drain-Merkmalen mit Profilen, die durch Source/Drain-Vertiefungen 250 definiert sind, weisen daher reduzierten Kanalwiderstand und reduzierte DIBL verglichen mit herkömmlichen FinFET-Vorrichtungen auf, wodurch FinFET-Vorrichtungen mit besserer Kurzkanalsteuerung bereitgestellt werden.
  • In manchen Ausführungsformen, wie in 7 gezeigt, haben epitaktische Source/Drain-Merkmale 260 eine mehrschichtige Struktur, wie eine erste epitaktische Halbleiterschicht 260-1, die über einer zweiten epitaktischen Halbleiterschicht 260-2 angeordnet ist. Die erste epitaktische Halbleiterschicht 260-1 und zweite epitaktische Halbleiterschicht 260-2 weisen mindestens eine Komponente auf, die dieselbe ist, wo eine Konzentration der Komponente in der ersten epitaktischen Halbleiterschicht 260-1 größer ist als eine Konzentration der Komponente in der zweiten epitaktischen Halbleiterschicht 260-2, um Leitfähigkeit zu verbessern und Widerstand zwischen epitaktischen Source/Drain-Merkmalen 260 und anschließend gebildeten Kontakten zu reduzieren. Zum Beispiel weisen sowohl die erste epitaktische Halbleiterschicht 260-1 als auch die zweite epitaktische Halbleiterschicht 260-2 Siliziumgermanium auf, wo eine Germaniumkonzentration in der ersten epitaktischen Halbleiterschicht 260-1 größer ist als eine Germaniumkonzentration in der zweiten epitaktischen Halbleiterschicht 260-2. In manchen Ausführungsformen ist eine Germaniumkonzentration in der ersten epitaktischen Halbleiterschicht 260-1 etwa 40 % bis etwa 60 % und eine Germaniumkonzentration in der zweiten epitaktischen Halbleiterschicht 260-2 ist etwa 20 % bis etwa 40 %. In einem anderen Beispiel weisen die erste epitaktische Halbleiterschicht 260-1 und zweite epitaktische Halbleiterschicht 260-2 dasselbe Material auf (zum Beispiel Silizium oder Siliziumgermanium), wo eine Dotierstoffkonzentration eines Dotierstoffs in der ersten epitaktischen Halbleiterschicht 260-1 (z.B. eine Dotierstoffkonzentration von Phosphor oder Bor) größer ist als eine Dotierstoffkonzentration des Dotierstoffs in der zweiten epitaktischen Halbleiterschicht 260-2. In manchen Ausführungsformen, wo die erste epitaktische Halbleiterschicht 260-1 und die zweite epitaktische Halbleiterschicht 260-2 Silizium aufweisen, ist eine Phosphordotierstoffkonzentration in der ersten epitaktischen Halbleiterschicht 260-1 etwa 1 × 1021 cm-3 bis etwa 5 × 1021 cm-3 und eine Phosphordotierstoffkonzentration in der zweiten epitaktischen Halbleiterschicht 260-2 ist etwa 1 × 1020 cm-3 bis etwa 1 × 1021 cm-3. In manchen Ausführungsformen, wo die erste epitaktische Halbleiterschicht 260-1 und die zweite epitaktische Halbleiterschicht 260-2 Siliziumgermanium aufweisen, ist eine Bordotierstoffkonzentration in der ersten epitaktischen Halbleiterschicht 260-1 etwa 5 × 1020 cm-3 bis etwa 1 × 1021 cm-3 und eine Bordotierstoffkonzentration in der zweiten epitaktischen Halbleiterschicht 260-2 ist etwa 1 × 1020 cm-3 bis etwa 5 × 1020 cm-3. In manchen Ausführungsformen ist die zweite epitaktische Halbleiterschicht 260-2 eine Pufferschicht, die konfiguriert ist, Gitterfehlanpassung zwischen Finnen 222A, 222B und epitaktischen Source/Drain-Merkmalen 260 zu reduzieren. In solchen Ausführungsformen kann eine Konzentration einer Komponente in der zweiten epitaktischen Halbleiterschicht 260-2 von Finnen 222A, 222B zur ersten epitaktischen Halbleiterschicht 260-1 abgestuft sein.
  • Unter Bezugnahme auf 3I und 4I kann FinFET-Vorrichtung 200 einer zusätzlichen Bearbeitung unterzogen werden. Zum Beispiel wird eine dielektrische Schicht 270 über Finnen 222A, 222B, Gate-Stapeln 230A, 230B, Gate-Abstandshaltern 242, Finnenabstandshaltern 244 und epitaktischen Source/Drain-Merkmalen 260 gebildet. Die dielektrische Schicht 270 bildet in manchen Ausführungsformen einen Abschnitt eines mehrschichtigen Interconnect-Merkmals (MLI-Merkmal). Die dielektrische Schicht 270 kann eine Zwischenschichtdielektrikumschicht (ILD-Schicht) aufweisen, die über einer Kontaktätzstoppschicht (CESL) angeordnet ist. Die ILD-Schicht weist ein dielektrisches Material auf, das zum Beispiel Siliziumoxid, kohlenstoffdotiertes Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Tetraethylorthosilicat (TEOS), PSG, BSG, bordotiertes Phosphosilicatglas (BPSG), fluordotiertes Silicatglas (FSG), Black Diamond® (Applied Materials of Santa Clara, Kalifornien) Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, Benzocyclobutenbasiertes (BCB-basiertes) dielektrisches Material, SiLK (Dow Chemical, Midland, Michigan), Polyimid, anderes geeignetes dielektrisches Material oder Kombinationen davon enthält. In manchen Ausführungsformen weist die ILD-Schicht ein Low-k dielektrisches Material auf, das sich im Allgemeinen auf ein dielektrisches Material mit einer niederen dielektrischen Konstante relativ zu der dielektrischen Konstante von Siliziumdioxid bezieht (k ≈ 3,9). Zum Beispiel hat das Low-k dielektrische Material eine dielektrische Konstante kleiner als etwa 3,9. In manchen Ausführungsformen hat das Low-k dielektrische Material eine dielektrische Konstante kleiner als etwa 2,5, was als ein extremes Low-k (ELK) dielektrisches Material bezeichnet werden kann. In der gezeigten Ausführungsform weist die ILD-Schicht ein Low-k dielektrisches Material auf. CESL weist ein anderes Material als die ILD-Schicht auf, wie ein dielektrisches Material, das sich von dem dielektrischen Material von ILD-Schicht unterscheidet. ILD-Schicht und/oder CESL können eine mehrschichtige Struktur mit mehreren dielektrischen Materialien aufweisen. In der gezeigten Ausführungsform, wo die ILD-Schicht Silizium und Sauerstoff (zum Beispiel SiCOH, SiOx oder anderes Silizium und Sauerstoff enthaltendes Material) enthält, enthält die CESL Stickstoff und/oder Kohlenstoff (zum Beispiel SiN, SiCN, SiCON, SiON, SiC, SiCO, Metallnitrid und/oder Metallcarbonitrid). ILD-Schicht und/oder CESL werden durch einen Abscheidungsprozess, wie CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PEALD, andere geeignete Verfahren oder Kombinationen davon gebildet. In manchen Ausführungsformen wird die ILD-Schicht durch einen fließfähigen CVD-Prozess (FCVD-Prozess) gebildet, der zum Beispiel Abscheiden eines fließfähigen Materials (wie einer flüssigen Verbindung) über Substrat 210 und Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik umfasst, wie thermisches Tempern und/oder Behandeln des fließfähigen Materials mit Ultraviolettstrahlung. Anschließend an die Abscheidung der ILD-Schicht und/oder CESL, wird ein CMP-Prozess und/oder anderer Planarisierungsprozess durchgeführt, sodass ILD-Schicht und/oder CESL im Wesentlichen planare Oberflächen haben.
  • In manchen Ausführungsformen werden nach Bilden der dielektrischen Schicht 270, Gate-Stapel 230A, 230B mit Metall-Gate-Stapeln 280A, 280B unter Verwendung eines geeigneten Gate-Ersetzungsprozesses ersetzt, der verschiedene Ätzprozesse, Abscheidungsprozesse, Lithografieprozesse und/oder Planarisierungsprozesse umfasst. Zum Beispiel werden Gate-Stapel 230A, 230B teilweise oder vollständig entfernt (z.B. eine Dummy-Gate-Elektrodenschicht und in manchen Ausführungsformen eine dielektrische Dummy-Gate-Schicht), um Gate-Gräben (Öffnungen), die Finnenstrukturen 222A, 222B freilegen, an Grenzschicht und/oder dielektrischer Gate-Schicht zu bilden, und Metall-Gate-Stapel 280A, 280B werden in den Gate-Gräben gebildet. Metall-Gate-Stapel 280A, 280B sind konfiguriert, um gewünschte Funktionalität gemäß Designanforderungen von FinFET-Vorrichtung 200 zu erreichen, sodass Metall-Gate-Stapel 280A dieselben oder andere Schichten und/oder Materialien als Metall-Gate-Stapel 280B aufweisen kann. In manchen Ausführungsformen weisen Metall-Gate-Stapel 280A, 280B ein Gate-Dielektrikum (zum Beispiel eine dielektrische Gate-Schicht) und eine Gate-Elektrode (zum Beispiel ein Austrittsarbeitsschicht und eine leitende Bulk-Schicht) auf. Metall-Gate-Stapel 280A, 280B können zahlreiche andere Schichten aufweisen, zum Beispiel Abdeckschichten, Grenzschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon. In manchen Ausführungsformen ist die dielektrische Gate-Schicht über einer Grenzschicht angeordnet (enthaltend ein dielektrisches Material wie Siliziumoxid) und die Gate-Elektrode ist über der dielektrischen Gate-Schicht angeordnet. Die dielektrische Gate-Schicht weist ein dielektrisches Material, wie Siliziumoxid, High-k dielektrisches Material, anderes geeignetes dielektrisches Material oder Kombinationen davon auf. Beispiele für High-k dielektrisches Material enthalten Hafniumdioxid (Hf02), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete High-k dielektrische Materialien oder Kombinationen davon. High-k dielektrisches Material bezieht sich im Allgemeinen auf dielektrische Materialien mit einer hohen dielektrischen Konstante relativ zu einer dielektrischen Konstante von Siliziumdioxid (k ≈ 3,9). Zum Beispiel hat High-k dielektrisches Material eine dielektrischen Konstante größer als etwa 3,9. In manchen Ausführungsformen ist die dielektrische Gate-Schicht eine High-k dielektrische Schicht. Die Gate-Elektrode enthält ein leitfähiges Material, wie Polysilizium, Al, Cu, Ti, Ta, W, Mo, Co, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, ein anderes leitfähiges Material oder Kombinationen davon. In manchen Ausführungsformen ist die Austrittsarbeitsschicht eine leitfähige Schicht, die abgestimmt ist, eine gewünschte Austrittsarbeit (z.B. eine n-Austrittsarbeit oder eine p-Austrittsarbeit) aufzuweisen, und die leitfähige Bulk-Schicht ist eine leitfähige Schicht, die über der Austrittsarbeitsschicht gebildet ist. In manchen Ausführungsformen enthält die Austrittsarbeitsschicht n-Austrittsarbeitsmaterialien wie Ti, Ag, Mn, Zr, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. In manchen Ausführungsformen enthält die Austrittsarbeitsschicht ein p-Austrittsarbeitsmaterial, wie Ru, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Die leitfähige Bulk-Schicht (oder Füllschicht) enthält ein geeignetes leitfähiges Material wie Al, W und/oder Cu. Die leitfähige Bulk-Schicht kann zusätzlich oder kollektiv Polysilizium, Ti, Ta, Metalllegierungen, andere geeignete Materialien oder Kombinationen davon enthalten.
  • In manchen Ausführungsformen werden verschiedene Interconnects des MLI-Merkmals gebildet, um Betrieb von FinFET-Vorrichtung 200 zu erleichtern. MLI-Merkmal koppelt verschiedene Vorrichtungen (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (zum Beispiel Gate-Strukturen und/oder Source/Drain-Merkmale) von FinFET-Vorrichtung 200 elektrisch, sodass die verschiedenen Vorrichtungen und/oder Komponenten wie durch Designanforderungen von FinFET-Vorrichtung spezifiziert arbeiten können. Das MLI-Merkmal weist eine Kombination dielektrischer Schichten, wie dielektrischer Schicht 270, und leitfähiger Schichten auf, die konfiguriert sind, verschiedene Interconnects zu bilden. Während des Betriebs von FinFET-Vorrichtung 200 sind die Interconnects konfiguriert, Signale zwischen den Vorrichtungen und/oder den Komponenten von FinFET-Vorrichtung 200 zu leiten und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten von FinFET-Vorrichtung 200 zu verteilen. Die leitfähigen Schichten sind konfiguriert, vertikale Interconnects, wie Kontakte auf Vorrichtungsebene und/oder Durchkontaktierungen und/oder horizontale Interconnects, wie leitfähiges Leitungen, zu bilden. Vertikale Interconnects verbinden typischerweise horizontale Interconnects in verschiedenen Schichten (oder verschiedenen Ebenen) von MLI-Merkmal. Kontakte auf Vorrichtungsebene (auch als lokale Interconnects oder lokale Kontakte bezeichnet) koppeln IC-Bauteilmerkmale elektrisch und/oder physisch an andere leitfähige Merkmale des MLI-Merkmals, wie Durchkontaktierungen. Kontakte auf Vorrichtungsebene enthalten Metall-zu-Poly-Kontakte (MP-Kontakte, die sich allgemein auf Kontakte zu einer Gate-Struktur, wie einer Poly-Gate-Struktur oder einer Metall-Gate Struktur, beziehen und Metall-zu-Vorrichtung-Kontakte (MD-Kontakte), die sich allgemein auf Kontakte zu einem leitfähigen Gebiet von FinFET-Vorrichtung 200 beziehen, wie epitaktische Source/Drain-Merkmale 260. In 3I erstreckt sich ein MD-Kontakt, wie Source/Drain-Kontakt 290, durch die dielektrische Schicht 270 zu einem entsprechenden epitaktischen Source/Drain-Merkmal 260. Source/Drain-Kontakt 290 weist ein leitfähiges Material, wie Metall auf. Metalle enthalten Aluminium, Aluminiumlegierung (wie Aluminium/Silizium/Kupferlegierung), Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantallegierung, Tantalnitrid, Wolfram, Wolframlegierung, Kobalt, Kobaltlegierung, Ruthenium, Rutheniumlegierung, Polysilizium, Metallsilicid, andere geeignete Metalle oder Kombinationen davon. Das Metallsilicid kann Nickelsilicid, Kobaltsilicid, Wolframsilicid, Tantalsilicid, Titansilicid, Platinsilicid, Erbiumsilicid, Palladiumsilicid oder Kombinationen davon aufweisen. In manchen Implementierungen wird ein Damaszenerprozess und/oder Dualdamaszenerprozess verwendet, um ein kupferbasiertes MLI-Merkmal zu bilden.
  • In Ausführungsformen, wo epitaktische Source/Drain-Merkmale 260 eine mehrschichtige Struktur aufweisen, wie in 7 gezeigt, bietet das Profil in Kerzenglühlampenform von epitaktischen Source/Drain-Merkmalen 260 zusätzliche Vorteile. In manchen Ausführungsformen hat der Source/Drain-Kontakt 290 eine kritische Dimension D1 (z.B. eine Breite entlang der y-Richtung oder Gate-Länge Richtung) und epitaktische Source/Drain-Merkmale 260 haben eine kritische Dimension D2 (z.B. eine minimale Breite einer ersten epitaktischen Halbleiterschicht 260-1 in mittlerem Abschnitt 262B des epitaktischen Source/Drain-Merkmals 260). Da der dreistufige Source/Drain-Ätzprozess eine Breite von Source/Drain-Vertiefungen erhöht und eine Position von Spitzen T definiert, bevor die Source/Drain-Vertiefungen zu Zieltiefe DT erweitert werden, sind Source/Drain-Vertiefungen 250 breiter als herkömmliche Source/Drain-Vertiefungen 250' bei Tiefen kleiner als etwa 40 % von Finnenhöhe FH. Kritische Dimension D2 von epitaktischen Source/Drain-Merkmalen 260 ist daher größer als kritische Dimension D3 (z.B. eine minimale Breite einer der ersten epitaktischen Halbleiterschicht in einem mittleren Abschnitt) von epitaktischen Source/Drain-Merkmalen mit Profilen, die durch herkömmliche Source/Drain-Vertiefungen 250' definiert sind, was Widerstand zwischen epitaktischen Source/Drain-Merkmalen 260 und Source/Drain-Kontakt 290 reduziert. In manchen Ausführungsformen ist kritische Dimension D2 größer als kritische Dimension Di, während kritische Dimension D3 im Wesentlichen dieselbe wie kritische Dimension D1 ist. In manchen Ausführungsformen ist kritische Dimension D2 um mindestens 5 nm größer als kritische Dimension D1. In manchen Ausführungsformen ist eine Distanz zwischen Seitenwänden von Source/Drain-Kontakt 290 und Abschnitten der ersten epitaktischen Halbleiterschicht 260-1, die die kritische Dimension D2 definiert, größer als oder gleich etwa 2 nm. In manchen Ausführungsformen, im Gegensatz zu epitaktischen Source/Drain-Merkmalen mit Profilen, die durch herkömmliche Source/Drain-Vertiefungen 250' definiert sind, erstreckt sich die epitaktische erste Halbleiterschicht 260-1 im mittleren Abschnitt 262B von epitaktischen Source/Drain-Merkmalen 260 nicht über Außenseitenwände OSs von Gate-Abstandshaltern 242 hinaus.
  • Die vorliegende Offenbarung stellt verschiedene Source- und Drain-Bildungstechniken für finnenartige Feldeffekttransistoren (FinFETs) bereit. Hier offenbarte Source- und Drain-Bildungstechniken versehen FinFETs mit reduziertem Kanalwiderstand und reduzierter Drain-induzierter Sperrenabsenkung. Ein beispielhaftes dreistufiges Ätzverfahren zum Bilden einer Source/Drain-Vertiefung in einem Source/Drain-Gebiet einer Finne umfasst eine erste anisotrope Ätzung, eine isotrope Ätzung und eine zweite anisotrope Ätzung. Die erste anisotrope Ätzung und die isotrope Ätzung sind abgestimmt, um eine Position einer Source/Drain-Spitze zu definieren. Eine Tiefe der Source/Drain-Vertiefung nach der ersten anisotropen Ätzung und der isotropen Ätzung ist kleiner als eine Zieltiefe. Die zweite anisotrope Ätzung ist abgestimmt, um die Tiefe der Source/Drain-Vertiefung zu der Zieltiefe zu erweitern. Die Source/Drain-Spitze ist nahe einer Oberseite der Finne, um Kanalwiderstand zu reduzieren, während ein Bodenabschnitt der Source/Drain-Vertiefung mit einer Distanz von einem Gate-Footing beabstandet ist, die DIBL minimieren kann. Die Source/Drain-Vertiefung ist mit einem epitaktischen Halbleitermaterial gefüllt. In manchen Ausführungsformen implementieren der erste anisotrope Ätzprozess und der zweite anisotrope Ätzprozess ein selbes Ätzgas. Eine erste Dauer des ersten anisotropen Ätzprozesses kann sich von einer zweiten Dauer des zweiten anisotropen Ätzprozesses unterscheiden. In manchen Ausführungsformen sind der erste anisotrope Ätzprozess, der isotrope Ätzprozess und der zweite anisotrope Ätzprozess selektive Trockenätzprozesse. In manchen Ausführungsformen implementieren der erste anisotrope Ätzprozess und der zweite anisotrope Ätzprozess ein wasserstoff- und bromhaltiges Ätzgas und der isotrope Ätzprozess implementiert ein fluor- und chlorhaltiges Ätzgas. In manchen Ausführungsformen umfasst Füllen der Source/Drain-Vertiefung mit dem epitaktischen Halbleitermaterial Bilden einer ersten epitaktischen Halbleiterschicht entlang Oberflächen der Finne, die die Source/Drain-Vertiefung definiert, und Bilden einer zweiten epitaktischen Halbleiterschicht über der ersten epitaktischen Halbleiterschicht. Die erste epitaktische Halbleiterschicht hat eine erste Konzentration einer Komponente und die zweite epitaktische Halbleiterschicht hat eine zweite Konzentration der Komponente, die größer als die erste Konzentration ist.
  • In manchen Ausführungsform umfasst das Verfahren weiter Durchführen eines dritten anisotropen Ätzprozesses zur Bildung von Gate-Abstandshaltern. Der dritte anisotrope Ätzprozess kann Bildung der Source/Drain-Vertiefung beginnen. In manchen Ausführungsformen umfasst das Verfahren Abstimmen erster Parameter des ersten anisotropen Ätzprozesses und zweiter Parameter des isotropen Ätzprozesses, um die Position einer Source/Drain-Spitze zu definieren, und Abstimmen dritter Parameter des zweiten anisotropen Ätzprozesses, um die Tiefe der Source/Drain-Vertiefung zu der Zieltiefe zu erweitern. In manchen Ausführungsformen sind die ersten Parameter des ersten anisotropen Ätzprozesses abgestimmt, um die Source/Drain-Vertiefung mit einem U-förmigen Profil bereitzustellen, die zweiten Parameter des isotropen Ätzprozesses sind abgestimmt, um die Source/Drain-Vertiefung mit einem schalenförmigen Profil bereitzustellen, und die dritten Parameter des zweiten anisotropen Ätzprozesses sind abgestimmt, um die Source/Drain-Vertiefung mit einem Profil bereitzustellen, das einem Leuchtabschnitt einer Kerzenglühlampe ähnlich sieht.
  • Ein anderes beispielhaftes Verfahren umfasst Bilden eines Gate-Stapels über einem Kanalgebiet einer Finne und Bilden von Gate-Abstandshaltern entlang Seitenwänden des Gate-Stapels. Das Kanalgebiet der Finne ist zwischen Source/Drain-Gebieten der Finne angeordnet. Das Verfahren umfasst weiter Durchführen eines ersten Ätzprozesses zur Bildung von Source/Drain-Vertiefungen in den Source/Drain-Gebieten der Finne. Die Source/Drain-Vertiefungen haben eine erste Breite und eine erste Tiefe und die erste Tiefe ist kleiner als eine Zieltiefe für die Source/Drain-Vertiefungen. Das Verfahren umfasst weiter Durchführen eines zweiten Ätzprozesses, um die erste Breite der Source/Drain-Vertiefungen auf eine zweite Breite zu vergrößern, und Durchführen eines dritten Ätzprozesses, um die erste Tiefe der Source/Drain-Vertiefungen zu der Zieltiefe zu vergrößern. Das Verfahren umfasst weiter Bilden von Halbleiter-Source/Drain-Merkmalen in den Source/Drain-Vertiefungen. In manchen Ausführungsformen umfasst Durchführen des ersten Ätzprozesses und des dritten Ätzprozesses Entfernen von Finnenmaterial in im Wesentlichen in einer vertikalen Richtung und Durchführen des zweiten Ätzprozesses umfasst Entfernen des Finnenmaterials in im Wesentlichen der vertikalen Richtung und im Wesentlichen einer horizontalen Richtung. In manchen Ausführungsformen hat die Finne eine Finnenhöhe, die erste Tiefe ist gleich etwa 10 % bis etwa 80 % der Finnenhöhe und die Zieltiefe ist gleich etwa 80 % bis etwa 120 % der Finnenhöhe.
  • In manchen Ausführungsformen umfasst Durchführen des ersten Ätzprozesses und das Durchführen des zweiten Ätzprozesses umfasst Steuern einer Spitzentiefe und einer Spitzennähe der Source/Drain-Vertiefungen entlang einer Finnenhöhe der Finne. In manchen Ausführungsformen weist die Finne eine Finnenhöhe auf, jeder der Gate-Abstandshalter weist eine Gate-Abstandshalterdicke auf, die erste Tiefe ist kleiner als etwa 50 % der Finnenhöhe, die Spitzentiefe ist etwa 10 % der Finnenhöhe bis etwa 30 % der Finnenhöhe und die Spitzennähe ist etwa 60 % der Gate-Abstandshalterdicke bis etwa 90 % der Gate-Abstandshalterdicke. In manchen Ausführungsformen umfasst Bilden der Gate-Abstandshalter entlang der Seitenwände des Gate-Stapels Bilden einer Abstandshalterschicht über dem Gate-Stapel und den Source/Drain-Gebieten der Finne, Durchführen einer ersten Abstandshalterätzung, und Durchführen einer zweiten Abstandshalterätzung. Die erste Abstandshalterätzung und die zweite Abstandshalterätzung entfernen einen Abschnitt der Abstandshalterschicht und beginnen Bildung der Source/Drain-Vertiefungen. Die Source/Drain-Vertiefungen weisen eine zweite Tiefe nach der ersten Abstandshalterätzung und eine dritte Tiefe nach der zweiten Abstandshalterätzung auf. Die zweite Tiefe und die dritte Tiefe sind kleiner als die erste Tiefe. In manchen Ausführungsformen weist die Finne eine Finnenhöhe auf, die zweite Tiefe ist kleiner als etwa 10 % der Finnenhöhe, die dritte Tiefe ist etwa 10 % bis etwa 20 % der Finnenhöhe, die erste Tiefe ist etwa 10 % bis etwa 80 % der Finnenhöhe und die Zieltiefe ist etwa 80 % bis etwa 120 % der Finnenhöhe.
  • Eine beispielhafte Vorrichtung weist eine Finne mit einer Finnenhöhe, einen Gate-Stapel, der über einem Kanalgebiet der Finne angeordnet ist, einen Gate-Abstandshalter, der entlang einer Seitenwand des Gate-Stapels angeordnet ist, und ein epitaktisches Source/Drain-Merkmal, das in einem Source/Drain-Gebiet der Finne angeordnet ist, auf. Der Gate-Abstandshalter hat eine Gate-Abstandshalterdicke. Das epitaktische Source/Drain-Merkmal weist ein Querschnittsprofil in der Form einer Kerzenglühlampe auf, sodass das epitaktische Source/Drain-Merkmal einen oberen Abschnitt aufweist, der über einer Deckfläche der Finne angeordnet ist, einen mittleren Abschnitt, der zwischen der Deckfläche der Finne und Spitzen des epitaktischen Source/Drain-Merkmals angeordnet ist, und einen Bodenabschnitt, der zwischen der Deckfläche der Finne und einer Tiefe des epitaktischen Source/Drain-Merkmals in der Finne angeordnet ist. Eine Spitzentiefe der Spitzen des epitaktischen Source/Drain-Merkmals ist etwa 10 % der Finnenhöhe bis etwa 30 % der Finnenhöhe. Ein Nähe-Footing des Bodenabschnitts des epitaktischen Source/Drain-Merkmals ist größer als etwa 8 nm bei Tiefen größer als etwa 80 % der Finnenhöhe. In manchen Ausführungsformen ist eine Spitzennähe der Spitzen des epitaktischen Source/Drain-Merkmals etwa 60 % der Gate-Abstandshalterdicke bis etwa 90 % der Gate-Abstandshalterdicke. In manchen Ausführungsformen ist eine erste Breite des oberen Abschnitts im Wesentlichen dieselbe entlang einer ersten Dicke des oberen Abschnitts, eine zweite Breite des mittleren Abschnitts nimmt entlang einer zweiten Dicke des mittleren Abschnitts zu und eine dritte Breite des Bodenabschnitts nimmt entlang einer dritten Dicke des Bodenabschnitts ab. Die erste Dicke, die zweite Dicke und die dritte Dicke erstrecken sich im Wesentlichen parallel zu einer Finnenhöhenrichtung. Die dritte Dicke kann größer als die zweite Dicke und größer als die erste Dicke sein.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bilden einer Source/Drain-Vertiefung in einem Source/Drain-Gebiet einer Finne, wobei das Bilden der Source/Drain-Vertiefung umfasst: Durchführen eines ersten anisotropen Ätzprozesses, danach Durchführen eines isotropen Ätzprozesses und danach Durchführen eines zweiten anisotropen Ätzprozesses; und Füllen der Source/Drain-Vertiefung mit einem epitaktischen Halbleitermaterial.
  2. Verfahren nach Anspruch 1, weiter umfassend Abstimmen erster Parameter des ersten anisotropen Ätzprozesses und zweiter Parameter des isotropen Ätzprozesses, um eine Position einer Source/Drain-Spitze zu definieren, wobei eine Tiefe der Source/Drain-Vertiefung nach dem ersten anisotropen Ätzprozess und dem isotropen Ätzprozess kleiner ist als eine Zieltiefe für die Source/Drain-Vertiefung.
  3. Verfahren nach Anspruch 2, weiter umfassend Abstimmen dritter Parameter des zweiten anisotropen Ätzprozesses, um die Tiefe der Source/Drain-Vertiefung zu der Zieltiefe zu erweitern.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei der erste anisotrope Ätzprozess und der zweite anisotrope Ätzprozess ein selbes Ätzgas verwenden, wobei eine erste Dauer des ersten anisotropen Ätzprozesses sich von einer zweiten Dauer des zweiten anisotropen Ätzprozesses unterscheidet.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei der erste anisotrope Ätzprozess, der isotrope Ätzprozess und der zweite anisotrope Ätzprozess selektive Trockenätzprozesse sind.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei der erste anisotrope Ätzprozess und der zweite anisotrope Ätzprozess ein wasserstoff- und bromhaltiges Ätzgas verwenden und der isotrope Ätzprozess ein fluor- und chlorhaltiges Ätzgas verwendet.
  7. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend: Abstimmen erster Parameter des ersten anisotropen Ätzprozesses, um die Source/Drain-Vertiefung mit einem U-förmigen Profil bereitzustellen; Abstimmen zweiter Parameter des isotropen Ätzprozesses, um die Source/Drain-Vertiefung mit einem schüsselförmigen Profil bereitzustellen; und Abstimmen dritter Parameter des zweiten anisotropen Ätzprozesses, um die Source/Drain-Vertiefung mit einem Profil bereitzustellen, das einem Leuchtabschnitt einer Kerzenglühlampe ähnlich sieht.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei das Füllen der Source/Drain-Vertiefung mit dem epitaktischen Halbleitermaterial umfasst: Bilden einer ersten epitaktischen Halbleiterschicht entlang Oberflächen der Finne, die die Source/Drain-Vertiefung definiert, wobei die erste epitaktische Halbleiterschicht eine erste Konzentration einer Komponente aufweist; und Bilden einer zweiten epitaktischen Halbleiterschicht über der ersten epitaktischen Halbleiterschicht, wobei die zweite epitaktische Halbleiterschicht eine zweite Konzentration der Komponente aufweist, wobei die zweite Konzentration größer ist als die erste Konzentration.
  9. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend Durchführen eines dritten anisotropen Ätzprozesses zur Bildung von Gate-Abstandshaltern, wobei der dritte anisotrope Ätzprozess das Ausbilden der Source/Drain-Vertiefung beginnt.
  10. Vorrichtung, aufweisend: eine Finne mit einer Finnenhöhe; einen Gate-Stapel, der über einem Kanalgebiet der Finne angeordnet ist; einen Gate-Abstandshalter, der entlang einer Seitenwand des Gate-Stapels angeordnet ist, wobei der Gate-Abstandshalter eine Gate-Abstandshalterdicke aufweist; und ein epitaktisches Source/Drain-Merkmal, das in einem Source/Drain-Gebiet der Finne angeordnet ist, wobei das epitaktische Source/Drain-Merkmal ein Querschnittprofil in der Form einer Kerzenglühlampe aufweist, sodass das epitaktische Source/Drain-Merkmal folgendes aufweist: ein oberen Abschnitt, der über einer Deckfläche der Finne angeordnet ist, einen mittleren Abschnitt, der zwischen der Deckfläche der Finne und Spitzen des epitaktischen Source/Drain-Merkmals angeordnet ist, und einen Bodenabschnitt, der zwischen der Deckfläche der Finne und einer Tiefe des epitaktischen Source/Drain-Merkmals in der Finne angeordnet ist, wobei: eine Spitzentiefe der Spitzen des epitaktischen Source/Drain-Merkmals etwa 10 % der Finnenhöhe bis etwa 40 % der Finnenhöhe ist; und ein Nähe-Footing des Bodenabschnitts des epitaktischen Source/Drain-Merkmals größer ist als etwa 8 nm bei Tiefen größer als etwa 80 % der Finnenhöhe.
  11. Vorrichtung nach Anspruch 10, wobei eine Spitzennähe der Spitzen des epitaktischen Source/Drain-Merkmals etwa 50 % der Gate-Abstandshalterdicke bis etwa 90 % der Gate-Abstandshalterdicke ist.
  12. Vorrichtung nach Anspruch 10 oder 11, wobei eine erste Breite des oberen Abschnitts entlang einer ersten Dicke des oberen Abschnitts im Wesentlichen gleich ist, eine zweite Breite des mittleren Abschnitts entlang einer zweiten Dicke des mittleren Abschnitts zunimmt und eine dritte Breite des Bodenabschnitts entlang einer dritten Dicke des Bodenabschnitts abnimmt, wobei die erste Dicke, die zweite Dicke und die dritten Dicke sich im Wesentlichen parallel zu einer Finnenhöhenrichtung erstrecken.
  13. Vorrichtung nach Anspruch 12, wobei die dritte Dicke größer ist als die zweite Dicke und größer ist als die erste Dicke.
  14. Vorrichtung nach einem von Ansprüchen 10 bis 13, weiter aufweisend einen Source/Drain-Kontakt, der sich durch den oberen Abschnitt und in den mittleren Abschnitt erstreckt.
  15. Vorrichtung nach Anspruch 14, wobei: der mittlere Abschnitt des epitaktischen Source/Drain-Merkmals eine erste epitaktische Schicht und eine zweite epitaktische Schicht aufweist; und die erste epitaktische Schicht zwischen Seitenwänden des Source/Drain-Kontakts und der zweiten epitaktischen Schicht angeordnet ist.
  16. Vorrichtung nach Anspruch 15, wobei eine Dicke der ersten epitaktischen Schicht zwischen den Seitenwänden des Source/Drain-Kontakts angeordnet ist und die zweite epitaktische Schicht größer als oder gleich etwa 2 nm ist.
  17. Vorrichtung, aufweisend: eine Finne, die über einem Substrat angeordnet ist, wobei sich die Finne entlang einer ersten Richtung erstreckt; eine Gate-Struktur, die über einem Kanalgebiet der Finne angeordnet ist, wobei die Gate-Struktur sich entlang einer zweiten Richtung erstreckt, die sich von der ersten Richtung unterscheidet, die Gate-Struktur ein Metall-Gate und Gate-Abstandshalter aufweist, die entlang Seitenwänden des Metall-Gates angeordnet sind, das Metall-Gate ein Gate-Footing an einer Grenzfläche zwischen der Finne und dem Metall-Gate aufweist und die Gate-Abstandshalter eine Gate-Abstandshalterdicke entlang der ersten Richtung aufweisen; und epitaktische Source/Drain-Merkmale, die in Source/Drain-Gebieten der Finne angeordnet sind, wobei die Gate-Struktur zwischen den epitaktischen Source/Drain-Merkmalen entlang der ersten Richtung angeordnet ist und weiter wobei jedes der epitaktischen Source/Drain-Merkmale aufweist: einen ersten Abschnitt mit einer ersten Breite entlang der ersten Richtung, wobei die erste Breite von einem Boden der epitaktischen Source/Drain-Merkmale zu einer maximalen Breite der epitaktischen Source/Drain-Merkmale entlang der ersten Richtung zunimmt, einen zweiten Abschnitt, der über dem ersten Abschnitt angeordnet ist, wobei der zweite Abschnitt eine zweite Breite entlang der ersten Richtung aufweist und die zweite Breite von der maximalen Breite der epitaktischen Source/Drain-Merkmale entlang der ersten Richtung zu einer Deckfläche der Finne abnimmt, einen dritten Abschnitt, der über dem zweiten Abschnitt angeordnet ist, wobei der zweite Abschnitt eine dritte Breite entlang der ersten Richtung aufweist, wobei die dritte Breite im Wesentlichen dieselbe von der Deckfläche der Finne zu Deckflächen der epitaktischen Source/Drain-Merkmale ist, und wobei eine Distanz entlang der ersten Richtung zwischen den epitaktischen Source/Drain-Merkmalen bei der maximalen Breite und Seitenwänden des Metall-Gates etwa 5 nm bis etwa 8 nm ist und eine Distanz zwischen dem Gate-Footing und dem ersten Abschnitt der epitaktischen Source/Drain-Merkmale größer als etwa 6 nm ist.
  18. Vorrichtung nach Anspruch 17, wobei: das Metall-Gate eine Gate-Länge entlang der ersten Richtung und eine Gate-Höhe entlang ein dritten Richtung aufweist, die sich von der ersten Richtung und der zweiten Richtung unterscheidet; und ein Verhältnis der Gate-Höhe zu Gate-Länge größer als oder gleich etwa 5 ist.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei eine Tiefe der maximalen Breite der epitaktischen Source/Drain-Merkmale in der Finne etwa 10 nm bis etwa 30 nm beträgt.
  20. Vorrichtung nach einem der Ansprüche 17 bis 19, wobei: jedes der epitaktischen Source/Drain-Merkmale eine erste Halbleiterschicht aufweist, die über einer zweiten Halbleiterschicht angeordnet ist, die eine Komponente aufweisen; eine erste Konzentration der Komponente in der ersten Halbleiterschicht größer ist als eine zweite Konzentration der Komponente in der zweiten Halbleiterschicht; und die erste Halbleiterschicht zwischen Seitenwänden eines Source/Drain-Kontakts und der zweiten Halbleiterschicht angeordnet ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289579B2 (en) * 2019-09-29 2022-03-29 Applied Materials, Inc. P-type dipole for p-FET
US20220359679A1 (en) * 2021-05-05 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Backside source/drain contacts and methods of forming the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732285B2 (en) 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
JP2008282901A (ja) * 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
US9263339B2 (en) * 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8482079B2 (en) 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8735991B2 (en) * 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
US8765533B2 (en) * 2012-12-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) channel profile engineering method and associated device
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9356147B2 (en) 2013-06-14 2016-05-31 Globalfoundries Inc. FinFET spacer etch for eSiGe improvement
US9142672B2 (en) 2013-09-10 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd Strained source and drain (SSD) structure and method for forming the same
KR102105363B1 (ko) * 2013-11-21 2020-04-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9691898B2 (en) * 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
US9196710B2 (en) * 2014-02-11 2015-11-24 GlobalFoundries, Inc. Integrated circuits with relaxed silicon / germanium fins
US20150372143A1 (en) * 2014-06-20 2015-12-24 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20160056261A1 (en) 2014-08-22 2016-02-25 Globalfoundries Inc. Embedded sigma-shaped semiconductor alloys formed in transistors
US9978854B2 (en) * 2014-11-19 2018-05-22 United Microelectronics Corporation Fin field-effect transistor
KR102246880B1 (ko) 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9722081B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming the same
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same
CN107403835B (zh) * 2016-05-19 2021-12-14 联芯集成电路制造(厦门)有限公司 半导体装置及其制作工艺
US9716165B1 (en) 2016-06-21 2017-07-25 United Microelectronics Corporation Field-effect transistor and method of making the same
WO2019066965A1 (en) * 2017-09-29 2019-04-04 Intel Corporation DEVICE, METHOD AND SYSTEM FOR FAVORING CHANNEL STRESS IN AN NMOS TRANSISTOR
CN109671674A (zh) * 2017-10-13 2019-04-23 联华电子股份有限公司 半导体装置的制作方法
US10297675B1 (en) * 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
DE102018100114B4 (de) * 2017-11-15 2020-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu ihrer herstellung
US10269655B1 (en) * 2018-05-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI825065B (zh) * 2019-01-30 2023-12-11 聯華電子股份有限公司 半導體元件的製作方法
US11489062B2 (en) * 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof

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