KR102410146B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 돌출되어 제1 방향으로 연장된 액티브 핀을 형성하고, 상기 기판 상에, 상기 액티브 핀의 일부를 감싸는 필드 절연막을 형성하고, 상기 필드 절연막 및 상기 액티브 핀 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하고, 상기 더미 게이트 전극을 제거하는 것을 포함하고, 상기 더미 게이트 전극을 제거하는 것은 식각액을 이용하여 상기 더미 게이트 전극을 제1 두께만큼 제1 식각하고, 상기 제1 식각 후, 린스 용액을 이용하여, 상기 더미 게이트 전극을 린스하고, 상기 린스 후, 상기 식각액을 이용하여 상기 더미 게이트 전극을 제2 두께만큼 제2 식각하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Fabricating method of semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에 포함된 트랜지스터의 작은 구조적 차이는 반도체 장치의 성능에 큰 영향을 준다. 일반적으로, 트랜지스터는 폴리실리콘 게이트 전극을 포함하였다. 그러나, 성능 요구사항을 충족시키기 위해, 폴리실리콘 게이트 전극은 금속 게이트 전극으로 대체되고 있다. 금속 게이트를 구현하는 하나의 방법은 "게이트 라스트(gate last) 공정" 또는 "리플레이스먼트 게이트(replacement gate) 공정"이 있을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 더미 게이트 전극의 습식 식각량을 조절하여, 반도체 장치의 수율을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 돌출되어 제1 방향으로 연장된 액티브 핀을 형성하고, 기판 상에, 액티브 핀의 일부를 감싸는 필드 절연막을 형성하고, 필드 절연막 및 액티브 핀 상에, 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고, 더미 게이트 전극의 측벽에 스페이서를 형성하고, 더미 게이트 전극을 제거하는 것을 포함하고, 더미 게이트 전극을 제거하는 것은 식각액을 이용하여 상기 더미 게이트 전극을 제1 두께만큼 제1 식각하고, 제1 식각 후, 린스 용액을 이용하여, 더미 게이트 전극을 린스하고, 린스 후, 식각액을 이용하여 상기 더미 게이트 전극을 제2 두께만큼 제2 식각하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 식각 전에, 클리닝 용액을 이용하여 상기 더미 게이트 전극의 표면을 표면처리하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 스페이서 두께의 1 내지 6.5배 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 두께는 상기 스페이서 두께의 1 내지 6.5배 이하일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 식각 중, 상기 식각액의 일부는 상기 스페이서 내부로 침투하고, 상기 더미 게이트 전극을 상기 린스하는 것은, 상기 스페이서 내부로 침투한 상기 식각액의 적어도 일부를 제거하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 돌출되어 제1 방향으로 연장된 액티브 핀을 형성하고, 상기 기판 상에, 상기 액티브 핀의 일부를 감싸는 필드 절연막을 형성하고, 상기 필드 절연막 및 상기 액티브 핀 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하고, 상기 액티브 핀 상에 소오스/드레인을 형성하고, 상기 더미 게이트 전극을 제거하는 것을 포함하고, 상기 더미 게이트 전극을 제거하는 것은 상기 더미 게이트 전극을 적어도 1회 이상 습식 식각하는 것을 포함하고, 상기 습식 식각은 상기 더미 게이트 전극을 상기 스페이서 두께의 1 내지 6.5배 이하의 제1 두께만큼 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 습식 식각은 상기 더미 게이트 전극을 상기 제1 두께만큼 제거 전에, 클리닝 용액을 이용하여 상기 더미 게이트 전극의 표면을 표면처리하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 습식 식각은, 상기 더미 게이트 전극을 상기 제1 두께만큼 제거 후, 린스 용액을 이용하여 상기 더미 게이트 전극을 린스하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 습식 식각 중, 식각액의 일부는 상기 스페이서 내부로 침투하고, 상기 더미 게이트 전극을 상기 린스하는 것은, 상기 스페이서 내부로 침투한 상기 식각액의 적어도 일부를 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 습식 식각은, 상기 린스 후 상기 더미 게이트 전극을 상기 스페이서 두께의 1 내지 6.5배 이하의 제2 두께만큼 제거하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17 내지 도 19b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법의 효과를 설명하기 위한 도면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치의 포함하는 SoC 시스템의 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22 내지 도 24는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 13을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 6a 및 도 6b는 도 5의 A-A'선을 따라 절단한 단면도이고, 도 9a는 도 8의 B-B'선을 따라 절단한 단면도이고, 도 9b 내지 도 10c는 도 8의 C-C'선을 따라 절단한 단면도이며, 도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 타이밍도이다.
도 1을 참조하면, 기판(100) 상에 액티브 핀(120)을 형성한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
예를 들어, 기판(100) 상에 더미 스페이서를 형성할 수 있다. 더미 스페이서를 이용하여, 기판(100)을 식각함으로써, 액티브 핀(120)을 형성할 수 있다. 즉, 액티브 핀(120)은 맨드렐(mandrel) 공정을 통해 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
액티브 핀(120)은 베이스 기판 상에 형성된 에피층을 이용하여 형성할 수 있다. 이 때, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
액티브 핀(120)은 제1 방향(X)을 따라 연장될 수 있다. 기판(100)의 일부를 제거하여 형성된 액티브 핀(120) 주변에는 리세스가 형성될 수 있다.
도 1에서, 액티브 핀(120)의 측벽은 수직인 기울기를 갖는 것으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 액티브 핀(120)의 측벽은 기울기를 가질 수 있고, 예를 들어, 액티브 핀(120)은 테이퍼(tapered)진 형상일 수도 있다.
이어서, 액티브 핀(120) 주변에 리세스를 채우는 필드 절연막(110)을 형성한다. 필드 절연막(110)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 필드 절연막(110)은 평탄화될 수 있다. 평탄화 공정을 통해, 액티브 핀(120)의 상면 및 필드 절연막(110)의 상면은 동일 평면 상에 놓일 수 있다.
도 2를 참조하면, 필드 절연막(110)의 상부를 리세스하여, 액티브 핀(120)의 상부를 노출시킨다. 즉, 필드 절연막(110) 위로 돌출된 액티브 핀(120)이 형성될 수 있다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110)의 상면보다 위로 돌출된 액티브 핀(120)의 일부는, 예를 들어, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(110) 형성 후, 리세스 공정 없이 필드 절연막(110)에 의하여 노출된 액티브 핀(120)의 상면을 씨드로 액티브 핀(120)의 일부가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(120)에 문턱 전압 조절용 도핑이 수행될 수 있다. 액티브 핀(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 불순물은 예를 들어, 붕소(B)일 수 있다. 액티브 핀(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 불순물은 예를 들어, 인(P) 또는 비소(As)일 수 있다.
도 3을 참조하면, 액티브 핀(120) 상에 액티브 핀(120)과 교차하는 더미 게이트 구조체(130)를 형성한다. 더미 게이트 구조체(130)는 제2 방향(Y)으로 연장되어 형성될 수 있다.
더미 게이트 구조체(130)는 순차적으로 적층된 더미 실리콘 산화막(131), 더미 게이트 전극(133), 및 하드 마스크(135)를 포함할 수 있다. 즉, 더미 게이트 구조체(130)는 제2 방향(Y)으로 연장되는 더미 실리콘 산화막(131), 더미 게이트 전극(133), 및 하드 마스크(135)의 적층체일 수 있다.
이러한 더미 게이트 구조체(130)는 하드 마스크(135)를 식각 마스크로 이용하여 형성될 수 있다.
더미 실리콘 산화막(131)은 액티브 핀(120)의 둘레뿐만 아니라, 필드 절연막(110) 상에도 형성되는 것으로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 액티브 핀(120)의 측벽 및 상면 상에만 형성될 수도 있다.
또한, 더미 실리콘 산화막(131)은 더미 게이트 구조체(130)와 오버랩되지 않는 액티브 핀(120) 상에는 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 액티브 핀(120)의 측벽 및 상면 상에 전체적으로 형성될 수 있음은 물론이다.
더미 실리콘 산화막(131)은 이후에 진행되는 공정에서 채널 영역으로 사용되는 액티브 핀(120)을 보호하는 역할을 할 수 있다.
더미 게이트 전극(133)은 더미 실리콘 산화막(131) 상에 형성될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 더미 게이트 전극(133)은 폴리실리콘일 수 있다.
더미 게이트 전극(133)은 더미 게이트 구조체(130)와 오버랩되고, 필드 절연막(110) 위로 돌출된 액티브 핀(120)을 전체적으로 덮을 수 있다. 다시 말하면, 필드 절연막(110)의 상면으로부터 액티브 핀(120)의 상면까지의 높이는 필드 절연막(110)의 상면으로부터 더미 게이트 전극(133)의 상면까지의 높이보다 낮다.
더미 게이트 전극(133)과 더미 실리콘 산화막(131)은 높은 식각 선택비를 가질 수 있다. 더미 게이트 전극(133)은 리플레이스먼트 금속 게이트 형성을 위해 식각될 수 있다. 이 때, 더미 게이트 전극(133)은 제거 되지만, 더미 실리콘 산화막(131)은 남아있게 된다. 이를 통해, 더미 실리콘 산화막(131) 하부의 액티브 핀(120)은 보호될 수 있다.
하드 마스크(135)는 더미 게이트 전극(133) 상에 형성될 수 있다. 하드 마스크(135)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다.
도 4를 참조하면, 액티브 핀(120) 및 더미 게이트 구조체(130)를 덮는 게이트 스페이서막(141p)을 형성한다.
게이트 스페이서막(141p)은 더미 게이트 구조체(130)의 측벽 및 바닥면과, 액티브 핀(120)의 측벽 및 바닥면과, 필드 절연막(110) 상에 컨포말하게 형성될 수 있다.
게이트 스페이서막(141p)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수 있다. 게이트 스페이서막(141p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 5를 참조하면, 더미 게이트 구조체(130)의 측벽에 트렌치(152)가 형성될 수 있다. 구체적으로, 트렌치(152)는 게이트 스페이서(141)의 측벽에 형성되고, 액티브 핀(120) 내에 형성될 수 있다.
더미 게이트 구조체(130)의 측벽의 게이트 스페이서(141)와 액티브 핀(120) 내의 트렌치(152)는 동시에 형성될 수 있다. 즉, 트렌치(152)를 형성할 때, 게이트 스페이서(141)도 형성될 수 있다.
더미 게이트 구조체(130)의 측벽에 게이트 스페이서(141)를 형성할 때, 더미 게이트 구조체(130)와 오버랩되지 않는 액티브 핀(120)의 측벽에도 핀 스페이서가 형성될 수 있다.
하지만, 액티브 핀(120) 내에 트렌치(152)를 형성하기 위해, 액티브 핀(120)의 측벽에 형성되는 핀 스페이서는 제거되어야 한다. 액티브 핀(120)의 측벽에 형성되는 핀 스페이서가 제거되는 동안, 게이트 스페이서(141)의 높이도 낮아지고, 하드 마스크의 일부도 제거될 수 있다.
도 6a 및 도 6b를 이용하여, 게이트 스페이서(141)의 형상을 설명하도록 한다.
도 6a에서, 게이트 스페이서(141)는 더미 게이트 구조체(130)의 측벽 상에 단일막 구조로 형성될 수 있다.
도 6b에서, 게이트 스페이서(141)는 다중막 구조를 가질 수 있다. 도 6b는 예시적으로 이중막 구조를 도시하였다.
도 6b를 참조하면, 게이트 스페이서(141)는 제1 스페이서(143), 제2 스페이서(145)를 포함할 수 있다.
제1 스페이서(143)는 게이트 스페이서(141)의 가장 내벽에 더미 게이트 전극(133)과 최인접하게 위치할 수 있다. 하지만, 이에 제한되는 것은 아니고, 제1 스페이서(143)와 더미 게이트 전극(133) 사이에 다른 막이 형성될 수도 있다. 즉, 제1 스페이서(143)는 제2 스페이서(145)보다 안 쪽 즉, 더미 게이트 전극(135)에 가까운 쪽에 위치할 수 있다.
제1 스페이서(143)와 제2 스페이서(145)는 예를 들어, 서로 다른 유전 상수를 갖는 물질을 포함할 수 있다.
제1 스페이서(143)와 제2 스페이서(145)는 식각율이 다를 수 있다. 예를 들어, 습식 식각 공정에서, 암모니아수를 포함하는 식각액에 대한 식각율이 제1 스페이서(143)가 제2 스페이서(145)보다 높을 수 있다. 따라서, 이 후에 설명되는 더미 게이트 전극(135)을 제거하기 위한 습식 식각 공정 시, 제1 스페이서(143)가 제2 스페이서(145)보다 식각액에 취약할 수 있다.
도 6b에서 도시된 것과 달리, 제1 스페이서(143)는 I자 형으로 변형될 수 있음은 물론이다.
도 7을 참조하면, 에피택셜 성장(epitaxial growth)을 이용하여, 트렌치(152) 내에 반도체 패턴(151)을 형성할 수 있다. 트렌치(152) 내에 형성된 반도체 패턴(151)은 더미 게이트 구조체(130)의 측벽에 위치할 수 있다. 반도체 패턴(151)은 트렌지스터의 소오스/드레인일 수 있고, 예를 들어, 상승된(elevated) 소오스/드레인일 수 있다.
액티브 핀(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 반도체 패턴(151)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
액티브 핀(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 반도체 패턴(151)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 반도체 패턴(151)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
필요에 따라, 반도체 패턴(151)을 형성 하기 위한 에피 공정 시, 반도체 패턴(151) 내에 불순물을 인시츄 도핑할 수도 있다.
반도체 패턴(151)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 6에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
도 8 내지 도 9b를 참조하면, 반도체 패턴(151) 및 더미 게이트 구조체(130)를 덮는 층간 절연막(161)을 필드 절연막(110) 상에 형성한다.
층간 절연막(161)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 하드 마스크(135)의 상면이 노출될 때까지, 층간 절연막(161)을 평탄화할 수 있다. 또는, 더미 게이트 전극(133)의 상면이 노출될 때까지, 층간 절연막(161)을 평탄화할 수 있다. 이 경우, 하드 마스크(135)가 같이 제거될 수 있다.
더미 실리콘 산화막(131) 및 더미 게이트 전극(133)은, 리플레이스먼트 게이트 전극을 형성하기 위해 제거될 수 있다. 더미 게이트 전극(133)을 제거 하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다. 습식 식각 공정은, 게이트 스페이서(141) 제거 없이, 더미 게이트 전극(133)을 제거할 수 있다.
도 10a 및 도 11을 참조하면, 노출된 더미 게이트 전극(133)의 상면 상에 형성된 자연 산화막을 제거할 수 있다.
자연 산화막의 제거는 예를 들어, 불산(HF)을 이용할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(133)에 대해, 습식 식각 공정의 Q 구간, R 구간 및 S 구간이 진행될 수 있다.
좀 더 구체적으로, 습식 식각 공정의 Q구간은 표면 처리 공정일 수 있다. Q구간에서, 자연 산화막이 제거된 더미 게이트 전극(133)의 표면은, 클리닝 용액을 이용하여 표면처리 될 수 있다. 후속 공정에서 이용되는 화학 물질 등이 잘 반응할 수 있도록, 더미 게이트 전극(133)의 표면은 친수화 처리가 될 수 있다.
이어서, 습식 식각 공정의 R 구간에서, 더미 게이트 전극(133)은 제1 식각될 수 있다. 제1 식각은 식각액을 이용한 습식 식각 공정일 수 있다. 식각액은 암모니아수를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이 때, 더미 게이트 전극(133)은 THK1만큼 식각될 수 있다. THK1은 게이트 스페이서 두께(SPT1)에 대한 일정 비율로 정의될 수 있다. 예를 들어, THK1은 게이트 스페이서 두께(SPT1)의 6.5배 이하일 수 있다.
게이트 스페이서 두께(SPT1)는, 인터페이스(137)부분에서 제1 방향(X)으로의 게이트 스페이서(141)의 두께일 수 있다. 이 때, 인터페이스(137)는, 더미 게이트 전극(133)과 더미 실리콘 산화막(131)의 경계일 수 있다.
습식 식각 공정의 R구간이 진행되는 동안, 식각액의 일부는 게이트 스페이서(141) 내부로 침투될 수 있다.
도 10a는 도 11의 습식 식각 공정의 S구간까지 진행된 후의 도면일 수 있다.
이어서, 습식 식각 공정의 S구간에서, 린스 용액을 이용한 린스 공정이 진행될 수 있다. 린스 공정을 통해, 게이트 스페이서(141) 내부로 침투한 식각액의 적어도 일부가 제거될 수 있다. 린스 용액은 순수(DI(deionized) water)를 이용할 수 있으나, 이에 제한되는 것은 아니다.
도 10b 및 도 11을 참조하면, 습식 식각 공정의 T구간에 의해 더미 게이트 전극(133)의 일부가 제거될 수 있다. 참고적으로, 도 10b는, 도 11의 습식 식각 공정의 T구간까지 진행된 후의 도면이다.
습식 식각 공정의 T 구간에서, 더미 게이트 전극(133)은 제2 식각될 수 있다. 제2 식각은 식각액을 이용한 습식 식각 공정일 수 있다. 식각액은 제1 식각의 식각액과 동일할 수 있으나, 이에 제한되는 것은 아니다.
이 때, 더미 게이트 전극(133)은 THK2만큼 식각될 수 있다. THK2는 게이트 스페이서 두께(SPT1)에 대한 일정 비율로 정의될 수 있다. 예를 들어, THK2는 게이트 스페이서 두께(SPT1)의 6.5배 이하일 수 있다.
습식 식각 공정은, 제1 식각 및 제2 식각과, 제1 식각 및 제2 식각 사이에 진행되는 린스 공정을 포함할 수 있다. 습식 식각 공정은, Q구간에서 T구간까지를 하나의 주기로 할 수 있다.
도 10b에서 도시한 바와 같이, 더미 게이트 전극(133)은, 습식 식각 공정이 완료된 후에도 모두 제거되지 않을 수 있다. 즉, 한 주기의 습식 식각 공정이 완료된 후에도 더미 게이트 전극(133)의 일부가 남아있을 수 있다. 따라서, 더미 게이트 전극(133)은 복수회의 습식 식각 공정을 진행함으로써 제거될 수 있다.
도 10c 및 도 11을 참조하면, 복수회의 습식 식각 공정을 진행하여, 더미 게이트 전극(133)을 제거할 수 있다.
더미 게이트 전극(133)이 제거되어, 필드 절연막(110) 상의 더미 실리콘 산화막(131)이 노출될 수 있다.
더미 게이트 전극(133)은, 자연 산화막 제거 후 복수회의 습식 식각 공정을 통해, 모두 제거될 수 있다.
도 12를 참조하면, 더미 실리콘 산화막(131)이 제거될 수 있다.
트렌치(171)는 더미 실리콘 산화막(131) 및 더미 게이트 전극(133)이 제거 되어 형성될 수 있다.
도 13을 참조하면, 게이트 절연막(181) 및 리플레이스먼트(replacement) 게이트 전극(183)이 트렌치(171) 내에 형성될 수 있다.
게이트 절연막(181)은 게이트 스페이서(141) 및 게이트 전극(183)의 측벽을 따라 제3 방향(Z)으로 연장될 수 있다.
게이트 전극(183)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(183)은 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다.
도 1, 도 2, 도 4 내지 도 7, 도 10a 내지 도 16을 이용하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 16은 도 15의 D-D'선을 따라 절단한 단면도이다.
도 14는 도 2의 액티브 핀(120)과 교차하는 더미 게이트 구조체(230)를 도시한 도면이다.
더미 게이트 구조체(230)는 스커트(skirt)(S)를 포함할 수 있다. 더미 게이트 구조체(230)는 더미 실리콘 산화막(231), 더미 게이트 전극(233) 및 하드 마스크(235)를 포함할 수 있다.
스커트(S)는 더미 게이트 구조체(230)와 액티브 핀(220)이 인접하는 영역에서 형성될 수 있다. 즉, 더미 게이트 구조체(230)는 액티브 핀(220)에 인접하는 영역에 형성된 스커트(S)를 포함할 수 있다.
스커트(S)는 더미 게이트 구조체(230)의 하부로부터 제1 방향(X)으로 만곡(彎曲)될 수 있다. 이 때, 스커트(S)는, 필드 절연막(210)의 상면과 액티브 핀(220)이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시킬 수 있다.
도 15를 참조하면, 도 4 및 도 5를 이용하여 설명한 제조 과정을 통해, 게이트 스페이서(241)가 형성될 수 있다. 이 때, 도 6a 및 도 6b를 이용해 설명한 것과 같이, 게이트 스페이서(241)의 형상은 여러 형상일 수 있다.
이어서, 도 7을 이용하여 설명한 제조 과정을 통해, 반도체 패턴(271) 및 층간 절연막(261)이 형성될 수 있다.
반도체 패턴(271)은 트렌지스터의 소오스/드레인일 수 있고, 예를 들어, 상승된(elevated) 소오스/드레인일 수 있다.
하드 마스크(235)의 상면이 노출될 때까지, 층간 절연막(261)을 평탄화할 수 있다. 또는, 더미 게이트 전극(233)의 상면이 노출될 때까지, 층간 절연막(261)을 평탄화할 수 있다. 이 경우, 하드 마스크(235)가 같이 제거될 수 있다.
더미 실리콘 산화막(231) 및 더미 게이트 전극(233)은, 리플레이스먼트 게이트 전극을 형성하기 위해 제거될 수 있다. 더미 게이트 전극(233)을 제거 하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다. 습식 식각 공정은, 게이트 스페이서(241) 제거 없이, 더미 게이트 전극(233)을 제거할 수 있다.
도 16을 참조하면, 더미 게이트 구조체(230)가 스커트(S)를 포함하는 경우, 게이트 스페이서(241)의 두께는, 게이트 스페이서의 상부와 하부에서 상이할 수 있다.
게이트 스페이서(241)의 상부는, 더미 게이트 전극(233)의 상부의 측벽 상에 형성될 수 있다. 게이트 스페이서(241)의 하부는, 더미 게이트 전극(233)의 하부의 측벽 상에 형성될 수 있다. 게이트 스페이서(241)의 하부는, 스커트(S) 부분의 측벽 상에 형성될 수 있다.
게이트 스페이서(241)의 상부의 두께(SPT2)는, 더미 게이트 전극(233)의 최상면에서 제1 방향(X)으로의 게이트 스페이서(241) 두께일 수 있다.
게이트 스페이서 하부의 두께(SPT3)는, 스커트(S) 시작 부분(251)에서 제1 방향(X)로의 게이트 스페이서(241) 두께와, 인터페이스(253)부분에서 제1 방향(X)로의 게이트 스페이서(241) 두께의 평균값일 수 있다. 이 때, 인터페이스(253)는, 게이트 스페이서(241)와 필드 절연막(210)이 접하는 경계일 수 있다.
게이트 스페이서 하부에서의 두께(SPT3)는, 스커트(S)로 인해 스페이서 상부에서의 두께(SPT2)보다 얇을 수 있다.
스커트(S)를 포함하는 더미 게이트 전극(233)의 제거는, 습식 식각 공정을 이용할 수 있다. 이 때, 습식 식각 공정은, 도 10a 내지 도 11에서 설명한 바와 같이 진행될 수 있다.
다만, 도 11의 제1 식각 및 제2 식각에서 제거되는 더미 게이트 전극(233)의 두께는, SPT4의 6.5배 이하일 수 있다. 이 때, SPT4는, 게이트 스페이서 상부에서의 두께(SPT2)와 게이트 스페이서 하부에서의 두께(SPT3)의 평균 값일 수 있다.
이어서, 도 12 내지 도 13을 이용하여 설명한 제조 공정을 통해, 더미 실리콘 산화막(231) 및 더미 게이트 전극(233)이 제거되어, 게이트 절연막(181) 및 리플레이스먼트 게이트 전극(183)이 형성될 수 있다.
도 10a 내지 도 11, 도 17 내지 도 19b를 이용하여, 본 발명의 실시예들에 따른 효과를 설명한다.
도 17 내지 도 19b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법의 효과를 설명하기 위한 도면들이다.
도 17은 본 발명의 효과를 설명하기 위한 예시적인 평면도이고, 도 18은 도 17의 E-E'선을 따라 절단한 단면도이며, 도 19a 및 도 19b는 도 17의 F-F'선을 따라 절단한 단면도이다.
참고적으로, 도 17은 도 12와 같이 더미 게이트 전극을 제거한 이후의 모양을 도시한 것이다. 또한, 설명의 편의성을 위해, 도 17 내지 도 19b에서, 층간 절연막은 도시하지 않았다.
도 17, 도 18 및 도 19a를 참조하면, 보이드(365)구조는 상승된 소오스/드레인(261)이 서로 만나서 형성될 수 있다. 예를 들어, 상승된 소오스/드레인(361)의 크기는 커지므로, 상승된 소오스/드레인(361)은 서로 만날 수 있다.
블로킹막(363)은 상승된 소오스/드레인(361) 및 필드 절연막(310)의 상면에 컨포말하게 형성될 수 있다. 블로킹막(363)은 식각 내성 물질을 포함할 수 있다. 블로킹막(363)은 상승된 소오스/드레인(361) 및 액티브 핀(F1, F2)이 식각되지 않도록 할 수 있다.
블로킹막(363)은 보이드(365) 쪽의 상승된 소오스/드레인(361) 및 필드 절연막(310)의 상면에는 형성되지 않을 수 있다.
트렌치(371)는 예를 들어, 도 14의 스커트가 제거된 부분(S')을 포함할 수 있다.
트렌치(371) 형성 과정에서, 관통 핀-홀(P1)은 게이트 스페이서(341)에 형성될 수 있다. 관통 핀-홀(P1)은 트렌치(371)에서 보이드(365)쪽으로 관통될 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 트렌치(371)가 습식 식각 공정으로 형성될 때, 습식 식각액이 게이트 스페이서(341)에 침투하여 통과할 수 있다. 즉, 습식 식각 공정 동안 게이트 스페이서(341)에 관통 핀-홀(P1)이 형성될 수 있다.
예를 들어, 더미 게이트 전극(233)이 스커트(도 14의 S)를 포함하는 경우, 두께가 얇은 게이트 스페이서(341) 부분은 습식 식각액에 취약할 수 있다. 이 때, 관통 핀-홀(P1)은 두께가 얇은 게이트 스페이서(341) 부분에 생길 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(341)에 관통 핀-홀(P1)이 형성되면, 습식 식각액이 관통 핀-홀(P1)을 통해 보이드(365)쪽으로 흘러들어갈 수 있다. 블로킹막(363)이 형성되지 않은 보이드(365)쪽의 상승된 소오스/드레인(361) 등은, 관통 핀-홀(P1)을 통과한 습식 식각액에 의해 식각될 수 있다.
이 경우, 이 후에 트렌치(371)를 채우는 게이트가 형성되면, 게이트와 소오스/드레인간 단락 현상이 발생할 수 있다.
도 17, 도 18 및 도 19b를 참조하여 이하 설명한다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 트렌치(371) 형성 과정에서 핀-홀이 형성되지 않을 수 있고, 또는 핀-홀(P2)이 게이트 스페이서(341)에 형성되어도, 관통되지 않을 수 있다.
구체적으로, 도 10a 내지 도 11을 이용하여 설명한 제조 공정을 통해 더미 게이트 전극(233)을 제거하면, 이 후에 트렌치(371)를 채우는 게이트가 형성 되더라도 게이트와 소오스/드레인간 단락 현상을 방지할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 습식 식각량은 게이트 스페이서(341) 두께에 대한 일정 비율일 수 있다. 습식 식각량은, 습식 식각 공정에서 더미 게이트 전극(233)이 단위 시간 동안 제거되는 양일 수 있다.
게이트 스페이서에 관통 핀-홀 형성 여부 (AU: arbitrary unit)
(게이트 스페이서 두께 = 100AU)

습식 식각량(단위: AU)
게이트 스페이서에 관통 핀-홀 형성 여부
100 X
200 X
330 X
480 X
510 X
650 X
660 O
700 O
표 1은, 습식 식각량을 달리 하면서, 게이트 스페이서(341)에 관통 핀-홀(P1) 형성 여부를 확인한 실험 결과이다.
표 1을 참조하면, 게이트 스페이서(341) 두께가 100AU인 경우, 습식 식각량이 650AU를 초과하면 게이트 스페이서(341)에 관통 핀-홀(P1)이 형성될 수 있다. 즉, 습식 식각량이 게이트 스페이서(341) 두께의 약 6.5배를 초과하면 게이트 스페이서(341)에 관통 핀-홀(P1)이 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 습식 식각량을 게이트 스페이서 두께의 약 6.5배 이하로 조절하여, 게이트 스페이서에 관통 핀-홀 형성을 방지할 수 있다.
습식 식각량을 게이트 스페이서 두께의 약 6.5배 이하로 조절하면, 1회의 습식 식각 후, 더미 게이트 전극의 일부가 남아있을 수 있다. 따라서, 더미 게이트 전극은 습식 식각 공정을 복수회 진행하여 모두 제거될 수 있다. 이 때, 한 주기의 습식 식각 공정은 린스를 포함할 수 있다. 린스는, 게이트 스페이서 내부로 침투한 식각액의 적어도 일부를 제거할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 더미 게이트 전극을 모두 제거함에도, 관통 핀-홀이 게이트 스페이서에 형성되지 않을 수 있다. 따라서, 반도체 장치의 신뢰성을 개선하고 성능을 향상시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 20을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 내지 도 24는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 22는 태블릿 PC(1200)을 도시한 도면이고, 도 23은 노트북(1300)을 도시한 도면이며, 도 24는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다
100, 200, 300: 기판 110, 210, 310: 필드 절연막
120, 220: 액티브 핀 130, 230, 330: 더미 게이트 구조체
131, 231: 더미 실리콘 산화막 133,233: 더미 게이트 전극
135, 235: 하드 마스크 141, 241, 341: 게이트 스페이서 151, 271: 반도체 패턴 361: 상승된 소오스/드레인 363: 블로킹막 365: 보이드

Claims (10)

  1. 기판 상에 돌출되어 제1 방향으로 연장된 액티브 핀을 형성하고,
    상기 기판 상에, 상기 액티브 핀의 일부를 감싸는 필드 절연막을 형성하고,
    상기 필드 절연막 및 상기 액티브 핀 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극의 측벽에 스페이서를 형성하고,
    상기 더미 게이트 전극을 제거하는 것을 포함하고,
    상기 더미 게이트 전극을 제거하는 것은
    식각액을 이용하여 상기 더미 게이트 전극을 제1 두께만큼 제1 식각하고,
    상기 제1 식각 후, 린스 용액을 이용하여, 상기 더미 게이트 전극을 린스하고,
    상기 린스 후, 상기 식각액을 이용하여 상기 더미 게이트 전극을 제2 두께만큼 제2 식각하는 것을 포함하고,
    상기 제1 두께는 상기 스페이서 두께의 1 내지 6.5배 이하인 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 식각 전에, 클리닝 용액을 이용하여 상기 더미 게이트 전극의 표면을 표면처리하는 것을 더 포함하는 반도체 장치 제조 방법.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제2 두께는 상기 스페이서 두께의 1 내지 6.5배 이하인 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 식각 중, 상기 식각액의 일부는 상기 스페이서 내부로 침투하고,
    상기 더미 게이트 전극을 상기 린스하는 것은, 상기 스페이서 내부로 침투한 상기 식각액의 적어도 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  6. 기판 상에 돌출되어 제1 방향으로 연장된 액티브 핀을 형성하고,
    상기 기판 상에, 상기 액티브 핀의 일부를 감싸는 필드 절연막을 형성하고,
    상기 필드 절연막 및 상기 액티브 핀 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극의 측벽에 스페이서를 형성하고,
    상기 액티브 핀 상에 소오스/드레인을 형성하고,
    상기 더미 게이트 전극을 제거하는 것을 포함하고,
    상기 더미 게이트 전극을 제거하는 것은
    상기 더미 게이트 전극을 적어도 1회 이상 습식 식각하는 것을 포함하고,
    상기 습식 식각은 상기 더미 게이트 전극을 상기 스페이서 두께의 1 내지 6.5배 이하의 제1 두께만큼 제거하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 습식 식각은 상기 더미 게이트 전극을 상기 제1 두께만큼 제거 전에, 클리닝 용액을 이용하여 상기 더미 게이트 전극의 표면을 표면처리하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제 6항에 있어서,
    상기 습식 식각은, 상기 더미 게이트 전극을 상기 제1 두께만큼 제거 후, 린스 용액을 이용하여 상기 더미 게이트 전극을 린스하는 것을 더 포함하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 습식 식각 중, 식각액의 일부는 상기 스페이서 내부로 침투하고,
    상기 더미 게이트 전극을 상기 린스하는 것은, 상기 스페이서 내부로 침투한 상기 식각액의 적어도 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 습식 식각은, 상기 린스 후 상기 더미 게이트 전극을 상기 스페이서 두께의 1 내지 6.5배 이하의 제2 두께만큼 제거하는 것을 더 포함하는 반도체 장치 제조 방법.
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