CN113675091B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其形成方法，其中方法包括：形成初始化结构，并在伪栅极、初始栅氧化层和半导体衬底的夹角处形成拐角；移除鳍部的侧壁上的拐角在鳍部的投影区域以外的初始栅氧化层，以及移除鳍部的侧壁上的拐角在鳍部的投影区域内的部分初始栅氧化层，以形成初始栅氧化层余留部，且在拐角与鳍部之间形成凹陷区；在伪栅极和鳍部的侧壁上、以及拐角的侧壁上形成侧墙；在侧墙周侧的半导体衬底上形成介质层，及在鳍部的顶部形成外延层；移除伪栅极、拐角以及初始栅氧化层余留部形成栅极沟槽；在栅极沟槽内沉积栅极材料以形成栅极结构。上述方法形成的栅极沟槽的尺寸更小，避免了因栅极沟槽尺寸增大使得栅极结构尺寸增大的问题。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。然而，随着鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)元件尺寸持续地缩小，平面式鳍式场效应晶体管的制作方法元件的发展已面临制作工艺上的极限。非平面式鳍式场效应晶体管的制作方法元件，具有立体结构可增加与栅极之间接触面积，进而提升栅极对于通道区域的控制，俨然已取代平面式鳍式场效应晶体管的制作方法，成为目前的主流发展趋势。
而在半导体器件的制造过程中，为了获得更好的器件性能以及更精准的器件间隙，需要严格控制并稳定金属栅极的关键尺寸。现有的金属栅极大都是通过刻蚀形成伪栅极，然后移除伪栅极再沉积形成金属栅极得到的，在刻蚀形成伪栅极的过程中，由于刻蚀量难以精确控制，会在伪栅极、鳍部和半导体衬底相交的部位出现拐角(3D corner)。拐角的出现会使得最终形成的金属栅极的关键尺寸不稳定，这会进一步降低器件的交流性能。
具体的，在形成金属栅极时，需要将最开始形成的伪栅极移除，然后在移除伪栅极形成的栅极沟槽内填充金属材料以形成金属栅极。在移除伪栅极时，通常会将拐角一起移除，而在移除拐角的时候，会将形成在拐角周围的栅氧化层一起移除，这样会使得形成的金属栅极的尺寸变大。当半导体器件的关键尺寸不断缩小的时候，金属栅极的尺寸变大会造成金属栅极之间的距离缩短。这很容易影响半导体器件的性能。
发明内容
本发明的目的在于解决现有技术中，因形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题。
本发明提供了一种半导体器件及其形成方法，有效地改善了形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题，由此栅极结构与其相邻的鳍部插塞之间的距离不会变小，从而能够增强半导体器件的性能。
为解决上述技术问题，本发明的实施方式公开了一种半导体器件的形成方法，包括：
提供半导体衬底，在所述半导体衬底上形成鳍部，在所述鳍部的侧壁上形成初始栅氧化层；
形成覆盖所述初始栅氧化层、所述鳍部以及所述半导体衬底的伪栅材料层；
刻蚀所述伪栅材料层以形成横跨所述鳍部的伪栅极，以及在所述伪栅极、所述初始栅氧化层与所述半导体衬底的夹角处形成有拐角；
移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域以外的所述初始栅氧化层，以及移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域内的部分所述初始栅氧化层，以形成初始栅氧化层余留部，且在所述拐角与所述鳍部之间形成凹陷区；
在所述伪栅极和所述鳍部的侧壁上、以及所述拐角的侧壁上形成侧墙；且形成于所述鳍部的侧壁上的所述侧墙延伸至所述凹陷区内；
在所述侧墙周侧的所述半导体衬底上形成介质层，及在所述鳍部的顶部形成外延层；
移除所述伪栅极、所述拐角以及所述初始栅氧化层余留部形成栅极沟槽，
在所述栅极沟槽内沉积栅极材料以形成栅极结构。
可选的，在移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域以外的所述初始栅氧化层，以及移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域内的部分所述初始栅氧化层的同时，还包括移除部分所述拐角。
可选的，移除所述伪栅极和所述拐角，以及移除所述初始栅氧化层余留部的同时，还包括：
移除所述伪栅极覆盖的所述鳍部的侧壁上的所述初始栅氧化层。
可选的，在移除所述伪栅极覆盖的所述鳍部的侧壁上的所述初始栅氧化层之后，且在所述栅极沟槽内沉积金属材料层以形成栅极结构之前，还包括：
在所述栅极沟槽内暴露出的所述鳍部的侧壁上形成栅氧化层。
可选的，所述栅氧化层的厚度为10埃至100埃。
可选的，所述外延层的材料为磷化硅或锗化硅。
可选的，刻蚀所述伪栅材料以形成横跨所述鳍部形成伪栅极包括：
在所述伪栅材料层上形成掩膜层和光刻胶图案；
通过所述光刻胶图案和所述掩膜层刻蚀所述伪栅材料层以形成所述伪栅极；
形成所述伪栅极后，还包括移除所述光刻胶图案和所述掩膜层。
可选的，采用湿法刻蚀移除所述初始栅氧化层；或采用高选择性干法刻蚀工艺移除所述初始栅氧化层。
可选的，采用湿法刻蚀或高选择比干法刻蚀移除所述拐角和所述初始栅氧化层余留部。
可选的，采用湿法刻蚀移除所述伪栅极。
可选的，根据所述拐角的大小确定移除的所述初始栅氧化层的量。
可选的，所述侧墙的厚度为10埃至150埃。
可选的，所述伪栅材料层由多晶硅材料形成。
本发明的实施方式还公开了一种半导体器件，包括：
半导体衬底，位于所述半导体衬底上的鳍部，以及横跨所述鳍部的栅极结构；
形成于所述鳍部的侧壁上的第一侧墙和形成于所述栅极结构的侧壁上的第二侧墙；所述第一侧墙和所述第二侧墙在所述鳍部上的投影部分重叠。
可选的，所述鳍部的顶部形成有外延层，所述侧墙周侧的所述半导体衬底上形成有介质层。
本发明的有益效果在于：本发明提供的半导体器件的形成方法，在伪栅极和鳍部的侧壁上，以及拐角的侧壁上形成侧墙之前，先将鳍部的侧壁上的拐角在鳍部的投影区域以外的初始栅氧化层移除，以及将鳍部的侧壁上的拐角在鳍部的投影区域内的部分初始栅氧化层移除，以形成初始栅氧化层余留部，且在拐角与鳍部之间形成凹陷区；然后再形成侧墙，且形成于鳍部的侧壁上的侧墙延伸至该凹陷区内，相比于现有技术中直接在栅氧化层的周侧沉积侧墙的方式，本申请中后续移除该伪栅极、拐角以及初始栅氧化层余留部形成的栅极沟槽的尺寸更小，有效地改善了形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题，由此栅极结构与其相邻的鳍部插塞之间的距离不会变小，从而能够增强半导体器件的性能。
附图说明
图1至图4是一种半导体器件的形成过程对应的结构示意图；
图5是形成伪栅极结构后的半导体器件的状态结构示意图；
图6是一种半导体器件的结构示意图；
图7是本发明实施例提供的半导体器件的形成方法流程图；
图8至图13是与本发明实施例提供的半导体器件的形成过程对应的结构示意图。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。
正如背景技术所述，现有技术在形成伪栅极时，由于刻蚀量难以精确控制，会在伪栅极、鳍部和半导体衬底相交的部位出现拐角(3D corner)。拐角的出现会使得最终形成的金属栅极的关键尺寸不稳定，这会进一步降低器件的交流性能。
具体的，一种半导体器件的形成方法如图1-4所示。首先，参考图1，提供半导体衬底，在半导体衬底上形成鳍部1，并在鳍部1的侧壁上形成初始栅氧化层2。
继续参考图1，形成覆盖初始栅氧化层2、鳍部1以及半导体衬底的伪栅材料层；然后刻蚀伪栅材料层以形成横跨鳍部1的伪栅极3，以及在伪栅极3、初始栅氧化层2与半导体衬底的夹角处形成有拐角4。需要说明的是，拐角4的形成是由于在刻蚀伪栅材料层时，刻蚀工艺的限制以及刻蚀量难以控制，会在伪栅极3、半导体衬底和初始栅氧化层2的夹角部位余留一部分伪栅材料层，这部分余留的伪栅材料层即为拐角4。
然后参考图2，在伪栅极3和鳍部1的侧壁上，以及拐角4的表面形成侧墙5。
参考图3，在侧墙5周侧的半导体衬底上形成介质层6，并在鳍部1的顶部形成外延层7。
最后，参考图4，移除伪栅极3和拐角4，以形成栅极沟槽8，然后在该栅极沟槽8中沉积金属材料，从而形成最终的金属栅极。
事实上，如图5所示，A框的上半部分表示刻蚀形成伪栅极3后的形态，A框的下半部分表示移除伪栅极3且不移除拐角4周围的初始栅氧化层2，并形成金属栅极之后的形态。图5中B框中上半部分表示的是移除拐角4处的部分初始栅氧化层2后的形态，B框中的下半部分表示的是移除拐角4处的部分初始栅氧化层2，并形成金属栅极之后的形态。图5中C框中上半部分表示的是移除拐角4处的全部初始栅氧化层2后的形态，C框中的下半部分表示的是移除拐角4处的全部初始栅氧化层2，并形成金属栅极之后的形态。
可以看出，在移除伪栅极3和拐角4的时候，移除的量也是难以控制的，可能会移除拐角4周侧的部分初始栅氧化层2。而恰恰是由于在移除了拐角4和伪栅极3的时候移除了部分初始栅氧化层2，形成的栅极沟槽8由于初始栅氧化层2被移除而增大。由此，在栅极沟槽8内沉积形成金属栅极的金属材料之后，最终形成的金属栅极会变大。
参考图6，金属栅极(MG)12变大，会造成相邻的金属栅极(MG)12的距离变小，如果金属栅极(MG)12之间的距离持续缩小，金属栅极插塞(M0G)13与鳍部插塞(M0)11之间的距离会缩小，M0G 13与M0 11之间的电容就会增大，从而使得半导体器件的性能，尤其是交流性能受到影响。
为解决上述问题，本发明的实施例提供了一种半导体器件的形成方法，具体的，如图7所示的半导体器件的形成方法流程图。
本实施例提供的半导体器件的形成方法具体包括以下步骤：
步骤S1：提供半导体衬底，在半导体衬底上形成鳍部，在鳍部的侧壁上形成初始栅氧化层；
步骤S2：形成覆盖初始栅氧化层、鳍部以及半导体衬底的伪栅材料层；
步骤S3：刻蚀伪栅材料层以形成横跨鳍部的伪栅极，以及在伪栅极、初始栅氧化层与半导体衬底的夹角处形成有拐角；
步骤S4：移除鳍部的侧壁上的拐角在鳍部的投影区域以外的初始栅氧化层，以及移除鳍部的侧壁上的拐角在鳍部的投影区域内的部分初始栅氧化层，以形成初始栅氧化层余留部，且在拐角与鳍部之间形成凹陷区；
步骤S5：在伪栅极和鳍部的侧壁上、以及拐角的侧壁上形成侧墙；且形成于鳍部的侧壁上的侧墙延伸至凹陷区内；
步骤S6：在侧墙周侧的半导体衬底上形成介质层，及在鳍部的顶部形成外延层；
步骤S7：移除伪栅极、拐角以及初始栅氧化层余留部形成栅极沟槽；
步骤S8：在栅极沟槽内沉积栅极材料以形成栅极结构。
上述半导体器件的形成方法，后续移除伪栅极、拐角以及初始栅氧化层余留部形成的栅极沟槽的尺寸更小，有效地改善了形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题，由此栅极结构与其相邻的鳍部插塞之间的距离不会变小，从而能够增强半导体器件的性能。
采用上述方案，后续移除伪栅极、拐角以及初始栅氧化层余留部形成的栅极沟槽的尺寸更小，有效地改善了形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题，由此栅极结构与其相邻的鳍部插塞之间的距离不会变小，从而能够增强半导体器件的性能。
下面结合附图8至图13具体描述本发明实施例提供的半导体器件的形成方法。
首先，如图8所示，提供半导体衬底(未图示)，在半导体衬底上形成鳍部1，在鳍部1的侧壁上形成初始栅氧化层2。
本实施例中，半导体衬底可以是单晶硅衬底、多晶硅衬底、非晶硅衬底、锗硅衬底、碳硅衬底、绝缘体上硅衬底等，还可以为其他常见的半导体衬底材料，在此不一一列举。
鳍部1的材料可以是硅等本领域常见的材料，本实施例对此不做限定。
初始栅氧化层2的材料包括但不限于二氧化硅或者本领域常见的栅氧化层的材料，在此不做限定。
继续参考图8，形成横跨鳍部1的伪栅极3。
具体地，本实施例中形成横跨鳍部1的伪栅极3的方法为：首先，形成覆盖初始栅氧化层2、鳍部1以及半导体衬底的伪栅材料层；其次，刻蚀伪栅材料层以形成横跨鳍部1的伪栅极3。
更具体的，本实施例中，刻蚀伪栅材料以形成横跨鳍部1形成伪栅极3具体可以通过如下步骤实现：
首先，在伪栅材料层上形成掩膜层和光刻胶图案。
其次，通过光刻胶图案和掩膜层刻蚀伪栅材料层以形成伪栅极3。
而形成伪栅极3后，还需要移除光刻胶图案和掩膜层。
具体的，在伪栅材料层上形成图形化的光刻胶层，即光刻胶图案，然后以该光刻胶图案为掩膜，刻蚀掩膜材料层。以刻蚀后的掩膜材料层为掩膜层刻蚀伪栅材料层，直至形成横跨鳍部1的伪栅极3。
需要注意的是，光刻胶图案和掩膜层的材料可以相同也可以不同，且光刻胶图案和掩膜层的材料均为本领域常见的材料，例如，碳化硅，在此不一一列举。
还需要注意的是，本实施例中，移除光刻胶图案和掩膜层的方法包括但不限于干法刻蚀。
优选的，本实施例中，伪栅材料层由多晶硅材料形成，当然，伪栅材料层还可以是本领域常见的形成伪栅极的材料，在此不一一列举。
且本实施例中，在伪栅极3、初始栅氧化层2与半导体衬底的夹角处形成有拐角4。
参考图9，移除鳍部1的侧壁上的拐角4在鳍部1的投影区域以外的初始栅氧化层2，以及移除鳍部1的侧壁上的拐角4在鳍部1的投影区域内的部分初始栅氧化层2，以形成初始栅氧化层余留部41，且在拐角4与鳍部1之间形成凹陷区42。
具体地，本实施例中，指拐角4与鳍部1之间的区域一部分为初始栅氧化层2，剩余的一部分即为凹陷区42。
需要说明的是，本实施例中，在移除鳍部1的侧壁上的拐角4在鳍部1的投影区域以外的初始栅氧化层2的同时，还包括移除部分拐角4。
具体的，本实施例中，可以根据拐角4的大小确定移除的初始栅氧化层2的量。也就是说，拐角4越大，其在鳍部1的投影区域就越大，移除的投影区域以外的初始栅氧化层2就越少。
也就是说，本实施例还可以在移除拐角4在鳍部1的投影区域以外的初始栅氧化层2的前提下，移除部分拐角4在鳍部1的投影区域范围内的初始栅氧化层2。这样可以使得移除的初始栅氧化层2更多，形成的栅极沟槽8的大小更小。
还需要说明的是，拐角4在鳍部1的投影区域是指拐角4的边缘覆盖的初始栅氧化层2。初始栅氧化层余留部41就是在移除了初始栅氧化层2之后剩余的部分余留部41。
参考图10，在伪栅极3和鳍部1的侧壁上、以及拐角4的侧壁上形成侧墙5；且形成于鳍部1的侧壁上的侧墙5延伸至凹陷区42内。
侧墙5的材料可以是非晶硅、金属氧化物或者常见的非金属氧化物，其均为本领域常见的形成侧墙5的材料，在此不一一列举。
优选的，本实施例中，侧墙5的厚度为10埃至150埃。
具体的，侧墙5的厚度可以为10埃、30埃、50埃、70埃、90埃、110埃、130埃、150埃或者其他数值，本实施例对此不做具体限定。
参考图11，在侧墙5周侧的半导体衬底上形成介质层6(Inter Layer Dielectric，ILD)，及在鳍部1的顶部形成外延层7(Epitaxy，EPI)。
优选的，本实施例中，外延层7的材料为磷化硅或锗化硅，当然，外延层7的材料还可以是其他本领域常见的外延层7的材料，在此不一一列举。
介质层6的材料包括但不限于二氧化硅、氮氧化物等，在此不一一列举。
参考图12，移除伪栅极3、拐角4以及初始栅氧化层余留部41形成栅极沟槽8。
具体地，本实施例中，移除伪栅极3和拐角4，以及移除初始栅氧化层余留部41的同时，还包括：移除伪栅极3覆盖的鳍部1的侧壁上的初始栅氧化层2。
优选的，本实施例采用湿法刻蚀或高选择比干法刻蚀移除拐角4和初始栅氧化层余留部41。
具体的，本申请中，移除伪栅极3和初始栅氧化层余留部41，并形成栅极结构9具体可以通过如下步骤来实现：
首先，移除伪栅极3和拐角4，以及移除在拐角4处余留的初始栅氧化层2以形成栅极沟槽8。具体的，移除伪栅极3时优选湿法刻蚀工艺。
在栅极沟槽8内沉积金属材料层以形成栅极结构9。
需要说明的是，本实施例中，由于刻蚀量难于控制，以及受到工艺精度的影响，在刻蚀伪栅极3和拐角4，以及移除在拐角4处余留的初始栅氧化层2的同时，还包括：移除伪栅极3覆盖的鳍部1侧壁上的初始栅氧化层2。也就是说，在移除伪栅极3的同时，很容易将伪栅极3与鳍部1之间的初始栅氧化层2移除。
而为了保护鳍部1在形成金属栅极或者后续其他工艺时不受损伤，本实施例在移除伪栅极3覆盖的鳍部1侧壁上的初始栅氧化层2之后，在栅极沟槽8内沉积金属材料层以形成栅极结构9之前，还包括：在栅极沟槽8内暴露出的鳍部1的侧壁上形成栅氧化层(图中未示出)。
也就是说，此步骤是在移除了初始栅氧化层2的部分重新形成栅氧化层，从而使得在后续进行沉积或刻蚀时，鳍部1不会受到损伤。
优选的，本实施例中，初始栅氧化层2或栅氧化层的厚度为10埃至100埃。
具体的，可以是10埃、20埃、30埃、40埃、50埃、60埃、70埃、80埃、90埃、100埃或者其他任意数值，本实施例对此不做具体限定。
参考图13，在栅极沟槽8内沉积栅极材料以形成栅极结构9。
优选的，本实施例在形成栅极结构9时，采用DGP工艺(Dummy gate poly，DGP)和DGO(Dummy gate poly)工艺。
金属材料层的材料包括但不限于镍、镍锰合金、镍铬合金等，其均为本领域常见的形成栅极的材料，在此不一一列举。
采用上述方案，在伪栅极和鳍部的侧壁上，以及拐角的侧壁上形成侧墙之前，先将鳍部的侧壁上的拐角在鳍部的投影区域以外的初始栅氧化层移除，以及将鳍部的侧壁上的拐角在鳍部的投影区域内的部分初始栅氧化层移除，以形成初始栅氧化层余留部，且在拐角与鳍部之间形成凹陷区；然后再形成侧墙，且形成于鳍部的侧壁上的侧墙延伸至该凹陷区内，相比于现有技术中直接在栅氧化层的周侧沉积侧墙的方式，本申请中后续移除该伪栅极、拐角以及初始栅氧化层余留部形成的栅极沟槽的尺寸更小，有效地改善了形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题，由此栅极结构与其相邻的鳍部插塞之间的距离不会变小，从而能够增强半导体器件的性能。
基于上述半导体器件的形成方法，本发明的实施方式还提供一种半导体器件。具体的，如图13所示，本发明实施例提供的半导体器件，包括半导体衬底(图中未示出)，位于半导体衬底上的鳍部1，以及横跨鳍部1的栅极结构9；形成于鳍部1和栅极结构9的侧壁上侧墙5。本实施例中的侧墙包括形成于鳍部1上的第一侧墙和形成于栅极结构9的侧壁上的第二侧墙；第一侧墙和第二侧墙在鳍部1上的投影部分重叠。
本实施例中，半导体衬底可以是单晶硅衬底、多晶硅衬底、非晶硅衬底、锗硅衬底、碳硅衬底、绝缘体上硅衬底等，还可以为其他常见的半导体衬底材料，在此不一一列举。
鳍部1的材料可以是硅等本领域常见的材料，本实施例对此不做限定。
第一侧墙和第二侧墙的材料可以是非晶硅、金属氧化物或者常见的非金属氧化物，其均为本领域常见的形成侧墙5的材料，在此不一一列举。
优选的，鳍部1的顶部还形成有外延层7，侧墙5周侧的半导体衬底上形成有介质层6。
外延层7的材料为磷化硅或锗化硅，当然，外延层7的材料还可以是其他本领域常见的外延层7的材料，在此不一一列举。
介质层6的材料包括但不限于二氧化硅、氮氧化物等，在此不一一列举。
本申请中提供的半导体器件，形成的栅极沟槽的尺寸更小，有效地改善了形成的栅极沟槽尺寸增大使得最终形成的栅极结构尺寸增大的问题，由此栅极结构与其相邻的鳍部插塞之间的距离不会变小，从而能够增强半导体器件的性能。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。
Claims (15)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成鳍部，在所述鳍部的侧壁上形成初始栅氧化层；
形成覆盖所述初始栅氧化层、所述鳍部以及所述半导体衬底的伪栅材料层；
刻蚀所述伪栅材料层以形成横跨所述鳍部的伪栅极，以及在所述伪栅极、所述初始栅氧化层与所述半导体衬底的夹角处形成有拐角；
移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域以外的所述初始栅氧化层，以及移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域内的部分所述初始栅氧化层，以形成初始栅氧化层余留部，且在所述拐角与所述鳍部之间形成凹陷区；
在所述伪栅极和所述鳍部的侧壁上、以及所述拐角的侧壁上形成侧墙；且形成于所述鳍部的侧壁上的所述侧墙延伸至所述凹陷区内；
在所述侧墙周侧的所述半导体衬底上形成介质层，及在所述鳍部的顶部形成外延层；
移除所述伪栅极、所述拐角以及所述初始栅氧化层余留部形成栅极沟槽；
在所述栅极沟槽内沉积栅极材料以形成栅极结构。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在移除所述鳍部的侧壁上的所述拐角在所述鳍部的投影区域以外的所述初始栅氧化层的同时，还包括移除部分所述拐角。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，移除所述伪栅极和所述拐角，以及移除所述初始栅氧化层余留部的同时，还包括：
移除所述伪栅极覆盖的所述鳍部的侧壁上的所述初始栅氧化层。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，在移除所述伪栅极覆盖的所述鳍部的侧壁上的所述初始栅氧化层之后，且在所述栅极沟槽内沉积金属材料层以形成栅极结构之前，还包括：
在所述栅极沟槽内暴露出的所述鳍部的侧壁上形成栅氧化层。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述栅氧化层的厚度为10埃至100埃。
6.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，所述外延层的材料为磷化硅或锗化硅。
7.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，刻蚀所述伪栅材料以形成横跨所述鳍部形成伪栅极包括：
在所述伪栅材料层上形成掩膜层和光刻胶图案；
通过所述光刻胶图案和所述掩膜层刻蚀所述伪栅材料层以形成所述伪栅极；
形成所述伪栅极后，还包括移除所述光刻胶图案和所述掩膜层。
8.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀移除所述初始栅氧化层；或采用高选择性干法刻蚀工艺移除所述初始栅氧化层。
9.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀或高选择比干法刻蚀移除所述拐角和所述初始栅氧化层余留部。
10.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀移除所述伪栅极。
11.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，根据所述拐角的大小确定移除的所述初始栅氧化层的量。
12.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，所述侧墙的厚度为10埃至150埃。
13.如权利要求1-5任一项所述的半导体器件的形成方法，其特征在于，所述伪栅材料层由多晶硅材料形成。
14.一种利用如权利要求1-13任一项所述的半导体器件的形成方法形成的半导体器件，其特征在于，包括：
半导体衬底，位于所述半导体衬底上的鳍部，以及横跨所述鳍部的栅极结构；
形成于所述鳍部的侧壁上的第一侧墙和形成于所述栅极结构的侧壁上的第二侧墙；所述第一侧墙和所述第二侧墙在所述鳍部上的投影部分重叠。
15.如权利要求14所述的半导体器件，其特征在于，所述鳍部的顶部形成有外延层，所述侧墙周侧的所述半导体衬底上形成有介质层。
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